KR100567044B1 - 디램의 멀티 로우 컴프레션 테스트장치 - Google Patents

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Abstract

본 발명의 디램의 멀티로우 센스앰프에 관한 것으로, 종래에는 테스트 모드시 입출력하는 비트수를 늘리기 위해 일반동작시의 리드/라이트에 사용되는 회로가 복수개 필요하게 되어 면적이 커짐과 아울러 전력소모가 증가하는 문제점이 있었다. 따라서, 본 발명은 메모리셀어레이부에 저장된 데이터를 워드라인구동신호와 와이선택신호에 의해 선택하여 그 데이터를 비트라인센스앰프를 통해 센싱하는 디램에 있어서, 테스트모드시 테스트라이트구동신호를 출력하는 테스트모드라이트구동부와; 상기 테스트모드라이트구동부의 테스트라이트구동신호에 의해 인에이블되어 라이트 테스트 동작을 수행하는 라이트테스트부와; 테스트모드시 테스트리드인에이블신호를 출력하는 테스트리드인에이블부와; 상기 테스트리드인에이블부의 테스트리드인에이블신호에 의해 인에이블되어 리드 테스트동작을 수행하는 리드테스트부와;상기 리드테스트부의 리드된 테스트데이터를 센싱하는 테스트모드리드센스앰프를 더 포함하여 구성함으로써 로우 컴프레션을 사용하여 동시 테스트 비트수를 수십 k비트 까지 가능하게 함으로써 테스트 속도를 크게 향상시킬 수 있는 효과가 있다.

Description

디램의 멀티 로우 컴프레션 테스트장치{MULTI-LOW COMPRESSION TEST APPARATUS FOR DYNAMIC RANDOM ACCESS MEMORY}
도1은 종래 디램의 컴프레션 테스트장치에 대한 구성을 보인 회로도.
도2는 본 발명 디램의 멀티로우 컴프레션 테스트장치에 대한 구성을 보인 회로도.
도3은 도2에 있어서, 라이트 테스트 동작시의 타이밍도.
도4는 도2에 있어서, 리드 테스트 동작시의 타이밍도.
*****도면의 주요부분에 대한 부호의 설명*****
100:메모리셀어레이부300~303:비트라인센스앰프
800:테스트모드라이트구동부801:라이트테스트부
900:테스트모드리드인에이블부901:리드테스트부
902:테스트모드리드센스앰프
본 발명은 디램의 멀티로우 컴프레션 테스트장치에 관한 것으로, 특히 기존의 칼럼 컴프레션(Compression) 대신 로우 컴프레션을 사용하여 동시 테스트 비트수를 수십k비트까지 가능하게 하여 테스트 속도를 향상시킬 수 있도록 한 디램의 멀티로우 컴프레션 테스트장치에 관한 것이다.
도1은 종래 디램의 컴프레션 테스트장치에 대한 구성을 보인 회로도로서, 이에 도시된 바와같이 데이터가 저장되는 메모리셀어레이부(100)와;상기 메모리셀어레이부 (100)의 워드라인을 구동하는 워드라인구동신호를 출력하는 워드라인구동부 (201~208)와; 상기 워드라인구동신호와 와이선택신호(YS1),(YS2)에 의해 선택된 소정 메모리셀의 데이터를 센싱하는 다수의 비트라인센스앰프(300~303)와; 상기 다수의 비트라인센스앰프(300~303)의 센싱데이터를 리드라이트데이터버스(RWDB)를 통해 입력받아 이를 데이터컴프레스(600)로 출력하는 다수의 데이터버스센스앰프(401) ,(402)와; 복수의 라이트버퍼(501),(502)를 구동하기 위한 라이트구동부(700)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.
먼저, 일반적인 리드동작일 경우, 워드라인구동부(201~208)의 워드라인구동신호와 와이선택신호(YS1),(YS2)에 의해 메모리셀어레이부(100)의 소정 메모리셀을 선택하여 그 선택된 메모리셀에 저장된 데이터를 비트라인센스앰프(300~303)가 센싱하여 그 센싱 데이터를 리드라이트데이터버스(RWDB)를 통해 데이터버스센스앰프(401) ,(402)에 출력한다.
그러면, 상기 데이터버스센스앰프(401),(402)는 데이터를 센싱하여 입출력버퍼를 통해 외부로 출력하게 된다.
일반적인 라이트동작일 경우에는 워드라인구동부(201~208)의 워드라인구동신호와 와이선택신호(YS1),(YS2)에 의해 선택된 메모리셀에 입출력버퍼를 통해 입력된 입력데이터를 라이트하게 된다.
만약, 테스트모드시 외부타이밍신호 또는 명령신호에 의해 테스트모드에 들어가면 동시에 복수개의 와이선택신호(YS)를 선택하여 복수개의 비트라인를 리드하거나 또는 라이트한다.
따라서, 상기 테스트모드시는 일반적인 동작시보다 많은 비트라인의 데이터가 동시에 출력되므로, 이 데이터를 핀으로 출력하기 위해 데이터컴프레스(600)를 통해 압축하여 출력한다.
그러나, 상기와 같이 동작하는 종래 장치는 테스트 모드시 입출력하는 비트수를 늘리기 위해 일반동작시의 리드/라이트에 사용되는 회로가 복수개 필요하게 되어 면적이 커짐과 아울러 전력소모가 증가하는 문제점이 있었다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 기존의 칼럼 컴프레션 대신 로우 컴프레션을 사용하여 동시에 테스트 비트수를 수십 k비트까지 가능하게 하여 테스트 속도를 향상시킬 수 있도록 한 디램의 멀티로우 컴프레션 테스트장치를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 메모리셀어레이부에 저장된 데이터를 워드라인구동신호와 와이선택신호에 의해 선택하여 그 데이터를 비트라인센스앰프를 통해 센싱하는 디램에 있어서, 테스트모드시 테스트라이트구동신호를 출력하는 테스트모드라이트구동부와; 상기 테스트모드라이트구동부의 테스트라이트구동신호에 의해 인에이블되어 라이트 테스트 동작을 수행하는 라이트테스트부와; 테스트모드시 테스트리드인에이블신호를 출력하는 테스트리드인에이블부와; 상기 테스트리드인에이블부의 테스트리드인에이블신호에 의해 인에이블되어 리드 테스트동작을 수행하는 리드테스트부와;상기 리드테스트부의 리드된 테스트데이터를 센싱하는 테스트모드리드센스앰프를 더 포함하여 구성한 것을 특징으로 한다.
이하, 본 발명 디램의 멀티로우 컴프레션 테스트장치에 대한 작용및 효과를 첨부한 도면을 참조하여 상세히 설명한다.
도2는 본 발명 디램의 멀티로우 컴프레션 테스트장치에 대한 구성을 보인 회로도로서, 이에 도시한 바와 같이 데이터가 저장되는 메모리셀어레이부(100)와; 상기 메모리셀어레이부(100)에 저장된 데이터를 워드라인구동신호와 와이선택신호(YSEL)에 의해 선택하여 센싱하는 비트라인센스앰프(300~303)와; 테스트모드시 테스트라이트구동신호를 출력하는 테스트모드라이트구동부(800)와; 상기 테스트모드라이트구동부(800)의 테스트라이트구동신호(TMWTDB)에 의해 인에이블되어 라이트 테스트 동작을 수행하는 라이트테스트부(801)와; 테스트모드시 테스트리드인에이블신호 (TMRDEN)를 출력하는 테스트리드인에이블부(900)와; 상기 테스트리드인에이블부 (900)의 테스트리드인에이블신호(TMRDEN)에 의해 인에이블되어 리드 테스트동작을 수행하는 리드테스트부(901)와; 상기 리드테스트부(901)의 리드된 테스트데이터를 센싱하는 테스트모드리드센스앰프(902)로 구성한다.
상기 라이트테스트부(801)는 두개의 비트라인센스앰프(300),(301)마다, 비트라인과 비트라인바 사이에 테스트라이트구동신호(TMWTDB)에 의해 온/오프 제어되어, 해당 비트라인과 비트라인바를 플로우팅시키는 제1,제2 엔모스트랜지스터(NM1),(NM2)가 직렬로 각기 접속되어 구성한다.
상기 리드테스트부(901)는 비트라인센스앰프(300~303)마다 각기, 게이트에 테스트리드인에이블신호(TMRDEN)가 인가되고, 드레인이 테스트모드리드버스(TMRDDB)에 연결된 제1,제2 엔모스트랜지스터(NM3),(NM4)와, 각기 드레인이 상기 제1,제2 엔모스트랜지스터(NM3),(NM4)의 소스에 연결되고, 게이트에 각기 비트라인과 비트라인바가 연결되며, 소스가 접지된 제3,제4 엔모스트랜지스터(NM5),(NM6)로 반복하여 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.
먼저, 테스트모드시 데이터를 라이트할 경우, 테스트모드 엔트리시에 데이터패턴을 결정하여 모드레지스터에 셋팅한다.
이후, 로우 어드레스가 입력되면 해당 어레이의 이퀄라이저가 도3의 (a)와 같이 해제되어 해당되는 비트라인과 비트라인바는 도3의 (c)와 같이 플로우팅 상태가 되는데, 테스트모드의 패턴의 종류에 따라 테스트모드라이트구동부(800)에서 출력되는 테스트라이트구동신호(TMWTDB)중 몇개가 도3의 (b)와 같이 '하이'로 활성화된다.
그러면, 상기 활성화된 테스트라이트구동신호(TMWTDB)를 입력으로 하는 라이트테스 트부(801)의 엔모스트랜지스터(NM1),(NM2)는 비트라인과 비트라인바를 일정기간동안 '로우'로 풀다운한다.
이후, 도3의 (d)와 같이 워드라인이 활성화되면 메모리셀어레이부(100)의 셀데이터가 비트라인으로 출력되지만, 상기 엔모스트랜지스터(NM1),(NM2)에 의해 비트라인전위가 프리챠지 레벨에서 변해있는 상태이므로, 셀데이터는 비트라인전위에 큰 영향을 주지 못한다.
이때, 비트라인센스앰프(300~303)가 활성화되면, 그 비트라인센스앰프(300~303)는 비트라인에 라이트한 데이터로 셀에 라이트한다.
만약, 테스트모드시 데이터를 리드할 경우, 리드는 패턴에 따라 전체 로우를 컴프레션하기도 하고, 반씩 나누어 컴프레션하기도 한다.
즉, 모두 '로우' 또는 모두 '하이'의 패턴과 같이 전체 로우의 데이터가 동일한 경우에, 테스트모드리드인에이블부(900)는 '하이'를 출력하지만, 체커보드와 같이 한 로우상의 데이터가 하나 걸러씩 같은 경우는 구분하여 활성화한다.
이때, 테스트모드리드센스앰프(902)에 연결된 리드테스트부(901)의 엔모스트랜지스터(NM3),(NM4)는 도4의 (c)와 같은 비트라인의 상태에 따라 테스트모드리드버스 (TMRDDB)를 풀다운하는데, 활성화된 비트라인에 연결된 전체셀이 정상인 경우에는 테스트모드리드버스(TMRDDB)중 하나만 풀다운되고 나머지는 '하이'로 남아 있는다.
여기서, 리드를 시작하기전에 테스트모드리드센스앰프(902)의 프리챠지회로에 의해 테스트모드리드버스(TMRDDB)를 '하이'로 한다.
이후, 컴프레션하는 셀중에 어느 한 셀이라도 페일이 발생하면 비트라인및 비트라 인바가 모두 풀다운되고, 이를 테스트모드리드센스앰프(902)가 감지하여 그 결과를 핀으로 출력한다.
이상에서 상세히 설명한 바와같이 본 발명은 로우 컴프레션을 사용하여 동시 테스트 비트수를 수십 k비트 까지 가능하게 함으로써 테스트 속도를 크게 향상시킬 수 있는 효과가 있다.













Claims (3)

  1. 메모리셀어레이부에 저장된 데이터를 워드라인구동신호와 와이선택신호에 의해 선택하고, 선택된 상기 데이터를 비트라인센스앰프를 통해 센싱하는 디램에 있어서,
    테스트모드시 테스트라이트구동신호를 출력하는 테스트모드라이트구동부와;
    상기 테스트모드라이트구동부의 테스트라이트구동신호에 의해 인에이블되어 상기 비트라인센스앰프에 연결된 해당 비트라인과 비트라인바의 레벨을 제어하여 라이트 테스트 동작을 수행하는 라이트테스트부와;
    테스트모드시 테스트리드인에이블신호를 출력하는 테스트리드인에이블부와;
    상기 테스트리드인에이블부의 테스트리드인에이블신호에 의해 인에이블되어서 상기 비트라인센스앰프에 연결된 해당 비트라인과 비트라인바의 상태에 따라서 테스트모드리드버스를 선택적으로 풀다운하여 리드 테스트동작을 수행하는 리드테스트부와;
    상기 테스트모드리드버스의 상태를 센싱하여 그 결과를 출력하는 테스트모드리드센스앰프를 포함하여 구성한 것을 특징으로 하는 디램의 멀티로우 컴프레션 테스트장치.
  2. 제1 항에 있어서, 라이트테스트부는 두개의 비트라인센스앰프마다, 비트라인과 비트라인바 사이에 테스트라이트구동신호에 의해 온/오프 제어되어, 해당 비트라인과 비트라인바를 플로우팅시키는 제1,제2 엔모스트랜지스터가 직렬로 각기 접속되어 구성한 것을 특징으로 하는 디램의 멀티로우 컴프레션 테스트장치.
  3. 제1 항에 있어서, 리드테스트부는 비트라인센스앰프마다 각기, 게이트에 테스트리드인에이블신호가 인가되고, 드레인이 테스트모드리드버스에 연결된 제1,제2 엔모스트랜지스터와, 각기 드레인이 상기 제1,제2 엔모스트랜지스터의 소스에 연결되 고, 게이트에 각기 비트라인과 비트라인바가 연결되며, 소스가 접지된 제3,제4 엔모스트랜지스터로 반복하여 구성한 것을 특징으로 하는 디램의 멀티로우 컴프레션 테스트장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744027B1 (ko) * 2005-09-14 2007-07-30 주식회사 하이닉스반도체 테스트 모드 제어 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08146098A (ja) * 1994-11-24 1996-06-07 Advantest Corp 半導体メモリ試験装置
KR970051422A (ko) * 1995-12-23 1997-07-29 김광호 반도체 메모리 장치의 멀티비트 테스트회로
JPH09259600A (ja) * 1996-03-19 1997-10-03 Fujitsu Ltd 半導体記憶装置
JPH10289600A (ja) * 1997-04-14 1998-10-27 Hitachi Ltd 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08146098A (ja) * 1994-11-24 1996-06-07 Advantest Corp 半導体メモリ試験装置
KR970051422A (ko) * 1995-12-23 1997-07-29 김광호 반도체 메모리 장치의 멀티비트 테스트회로
JPH09259600A (ja) * 1996-03-19 1997-10-03 Fujitsu Ltd 半導体記憶装置
JPH10289600A (ja) * 1997-04-14 1998-10-27 Hitachi Ltd 半導体記憶装置

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