KR950004862B1

KR950004862B1 - 데이터가 블록단위에서 소거될 수 있는 불휘발성 반도체 기억장치와 불휘발성 반도체 기억장치의 블록단위에서 데이터를 소거하는 방법

Info

Publication number: KR950004862B1
Application number: KR1019920020868A
Authority: KR
Inventors: 와단 고바야시; 세이 야마모도
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 시기 모리야
Priority date: 1991-11-07
Filing date: 1992-11-07
Publication date: 1995-05-15
Also published as: KR930011001A; DE4233248C2; JPH05128878A; JP2632104B2; DE4233248A1; US5337281A

Abstract

내용 없음.

Description

데이터가 블록단위에서 소거될 수 있는 불휘발성 반도체 기억장치와 불휘발성 반도체 기억장치의 블록단위에서 데이터를 소거하는 방법

제1도는 본 발명의 1실시예에 따른 프래쉬(flash) EEPROM의 전체구성을 표시하는 개략블록도.

제2도는 실시예에 따른 프래쉬 EEPROM의 부분적 구성을 표시하는 회로도

제3도는 제2도에 표시되는 회로의 동작을 설명하는데 사용되는 타이밍차트를 표시한 도.

제4도는 제2도의 소스선 래치회로의 구성예를 표시하는 회로도.

제5도는 종래의 프래쉬 EEPROM의 전체구성을 표시하는 개략 블록도.

제6도는 종래의 프래쉬 EEPROM의 주요부분의 구성을 전체적으로 표시하는 회로도.

제7도는 종래 EEPROM의 메모리셀 구조를 표시하는 단면도.

제8도는 데이타가 블록단위에서 소거가능한 선행기술에서 프래쉬

EEPROM의 전체구성을 표시하는 개략 블록도.

제9도는 데이타가 블록단위에서 소거될수 있는 선행기술에서 프래쉬 EEPROM의 부분구성을 표시하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

15 : P형기판 16 : 프로팅게이트

17 : 제어게이트 18 : 소스층

19 : 드레인 20 : 절연층

본 발명은 일반적으로 비휘발성 반도체 기억장치에 관한 것이고, 특히, 메모리셀어레이에 기억된 데이터가 블록 단위로 소거 될 수 있는 비휘발 반도체 기억장치에 관한 것이다.

반도체 기억장치는 DRAM(Dynamic Random Access Memory)와 SRAM(Static Random Access Memmory)와 같은 휘발성 메모리와 불휘발성 메모리로 나누워질 수 있다. 전원이 턴오프되면, 휘발성 메모리에 모든 기억된 데이터는 없어진다.

그러나, 불휘발성 메로리에 기억된 데이터는 전원이 턴오프 되었어도 없어지지 않는다. 그러한 불휘발성 반도체 기억장치의 예로서, 유서가 정보를 기록할 수 있고, 기록된 정보를 전기적으로 소거와 다른정보 재기록 할 수 있는 EEPROM(Electrically Erasable and Programable Read Only Memory)이 있다. 프래쉬 EEPROM은 모드메모리셀에 기억된 데이터 또는 한블록의 메모리셀에 기억되는 데이터가 일괄하여 소거될수 있는 EEPROM 이다.

제7도는 프래쉬 EEPROM에 있어서의 메모리셀의 구조를 표시하는 단면도이다.

제6도는 메모리셀 어레이(1)와 Y게이트(2)의 구성을 표시하는 회로도이다.

제5도 ~ 제7도를 참조하여 종래의 프래쉬 EEPROM의 구성과 동작을 설명한다.

이하 부활성 신호는 그앞에 1를 붙여서 표시된다. 메로리셀 어레이(1)은 행방향, 열방향으로 메트릭스상으로 배열된 복수의 메로리셀 MC를 포함한다.

제6도에는 메로리셀어레이(1)에 있어서, 동일의 입출력선에 대응하여 3행×3열의 매트릭스상으로 배열된 9개의 메모리셀 MC 및 이들에 관여하는 회로만이 대표적으로 표시한다.

각 메로리셀 MC에는, 제7도에 표시되는 것과 같은, 프로팅 게이트에 전하를 축적할 수 있는 FAMOS(Floating gate avalanche ingection MOS)트렌지스터가 사용된다.

제6도에 있어서, 각 메로리셀 MC는 트랜지스터의 기호로 표시된다.

FAMOS 트랜지스터는 제어게이트(17)와, 프로팅게이트(16)와 P형기판(15)상에 소스 및 드레인으로서 각각 형성된 N형영역(18) 및 (19)와 절연층(20)을 포함한다. 프로팅케이트(16)는 P형기판(15)상에 N형영역(18) 및 (19)간에 걸치도록 절연층(20)을 통하여 형성된다. 제어게이트(17) 및 프로팅게이트(16)는 둘다 포리실리콘에 의해 형성된다. 절연층(20)은 SiO2등의 산화막에 의해 형성된다. P형기판(15)과 프로팅게이트(16)사이의 산화막(20)의 두께는 통상 200Å정도이고 대단히 얇다. 프로팅게이트(16)와 제어게이트(17)간의 산화막(20)의 두께는 통상 200Å정도이고, 프로팅게이트(16)와 P형기판(15)간의 산화막 보다도 두껍다.

제6도에 표시된것 같이 워드선 WLI-WL3과 비트선 BL1-BL3은 메로리셀 어레이에서 메로리셀행중 하나에 대응하는 각 비드선과 메모리셀중 하나에 대응하는 각 비트선에 대응하여 설치된다.

각 메모리셀 행을 구성하는 FAMOS 트랜지스터의 제어게이트(17)는 대응하는 1개의 워드선에 공통으로 접속된다. 각 메모리셀열을 구성하는 FAMOS 트렌지스터의 드레인(19)은 대응하는 1개의 비트선에 공통으로 접속된다. 모든 메로리셀 MC를 구성하는 FAMOS 트랜지스터의 소스(18)는 1개의 소스선(18)에 공통으로 접속된다. 데이터 기록시에는 제7도에 있어서, 제어게이트(17) 및 드레인(19)에 각각 대응하는 워드선 및 비트선을 통하여 12V 및 6.5V의 고전위가 부여되어, 한편, 소스(18)가 소스선(28)을 통하여 접지된다. 제어게이트(17) 및 소스(18)간에 인가된 전압에 의해 이 트랜지스터는 ON상태로 되고, 소스(18) 및 드레인(19)간에 채널 전류가 흐른다.

이때, 드레인(19) 근방에서 충돌전리에 의해 전자(Hot electrom)홀쌍이 발생한다. 홀은 접지된 기판(15)측에 흐른다. 전자의 다수는 고전위의 드레인(19)에 흘러들어간다.

그러나 제어게이트(17)에 고전위가 인가되어 있으므로, 일부의 전자는 프로팅케이트(16) 및 드레인(19)간의 전계에 의해 가속되어, 프로팅게이트(16) 및 기판(15)간의 절연막(20)을 투과하여 프로팅게이트(16)에 주입된다.

프로팅게이트(16)는 제어게이트(17), 소스(18) 및 드레인(19)에서 산화막(20)에 의해 전기적으로 절연되어 있기 때문에 프로팅게이트(210)에 주입된 전자는 외부에 유출하지 않는다.

따라서, 프로팅게이트(16)에 일단 주입된 전자는 전원이 끊여진 후에도 프로팅게이트(16)에서 장기간 유출되지 않고 축적된다. 프로팅게이트(16)에 전자가 축적되어 있는 상태 및 전자가 축적되어 있지 않은 상태가 각각 데이타 "0" 및 "1"에 대응되게 된다. 그래서, 메모리셀 MC의 기억데이터는 전원이 끊긴후도 유지된다.

프로팅게이트(16)에 전자가 축적될때, 소스(18) 및 드레인(19)간, 즉, 채널영역의 극성이 정방향으로 시프트한다. 이때문에, 채널영역에 반전층이 생기기가 어렵게 된다. 따라서 프로팅게이트(16)에 전자가 축적되면, 이 트랜지스터에 채널전류를 흘리는데 필요한, 제어게이트(17)에 인가전압(즉, 이 트랜지스터의 한계치전압)이 프로팅 게이트(16)에 전자가 축적되어 있지 않은 경우보다도 높게 된다. 즉, 제어유니트(17)에 프로팅게이트(16)에 전자가 축적되어 있지 않은 경우보다 높은 전압을 제공하지 않으면 이 트랜지스터는 ON상태가 되지 않는다.

기억데이터를 소거하는 경우에는, 제7도에 있어, 소스(18)에 소스선(28)을 통하여 12V의 고전위가 부여되어, 한편, 제어게이트(17)는 대응하는 워드선을 통하여 접지된다. 드레인(19)은 프로팅 상태로 된다. 제어게이트(17)에 인가된 고전위에 의해, 터널현상이 발생하여 프로팅게이트(16)중의 전자가 산화막(20)을 통하여 소스(18)에 뽑아내여진다. 따라서, 데이터기록시에 프로팅게이트(16)에 주입된 전자는 프로팅게이트(16)에서 제거된다.

이 결과, 이 트랜지스터의 한계치전압은 저하한다. 데이터 판독시에는, 제7도에 있어, 제어게이트(17)에 대응하는 워드선을 통하여 통상의 전원전위 Vcc(=5V)가 제공되어, 소스(18)가 소스선(23)을 통하여 접지된다. 프로팅게이트(16)에 전자가 축적되어 있지 않으면, 이 트랜지스터의 한계치는 낮기때문에 제어게이트(17)에 인가된 전원전위 5V에 의해 소스(18) 및 드레인(19)간에 채널전류가 흐른다.

그러나, 프로팅게이트(16)에 전자가 축적되어 있으면, 이 트랜지스터의 한계치 전압은 높으므로 제어게이트(17)에 전원전위 5V가 인가되어도 소스(18) 및 드레인(19)간에 채널 전류를 흐르지 않는다. 따라서, 기억데이터가 "1"인 메모리셀을 구성하는 트랜지스터는 데이터 판독시에 ON으로 되어 대응하는 비트선에서 소스선(28)에 전류를 흘른다.

그러나, 기억데이터가 "0"인 메모리셀을 구성하는 트랜지스터는 데이터 판독시에 있어 OFF 상태이므로, 대응하는 비트선에서 소스선(28)에 전류를 흐르게 하지 않는다.

그러므로, 데이터 판독시에는 데이터를 판독되게해야할 메모리셀에 대응하는 비트선에 전류가 흐르는가 아닌가가 센스앰프에 의해 검출된다. 비트선에 전류가 흐르면, 기억데이터가 "1"이라고 판정되어 비트선에 전류가 흐르지 않으면, 기억데이터가 "0"이라고 판정된다.

제6도는 참조하여 데이터기록시, 데이터소거시, 및 데이터 판독시에 있어 구체적인 회로동작에 대해 설명한다. 우선, 데이터 기록시의 회로동작에 대해 설명한다. X디코더(4)는 메모리셀어레이(1)내의 워드선 WL1~3WL중의 어느 한개에, 선택적으로 12V의 고전위 Vpp를 부여한다. Y게이트(2)는, 기록회로(70)및 센스앰프(80)에 접속되는 입출력선(27)과, 입출력선(27)과 메모리셀어레이(1)내의 비트선 BL1~BL3의 각각 사이에 트랜스퍼게이트로서 설치되는 N체널 MOS 트랜지스터(26)를 포함한다. 트랜지스터(26)의 각 게이트는, 서로다른 접속선 Y1~Y3을 통하여 Y디코더(5)에 접속된다. 즉, 접속선 Y1~Y3은, 비트선 BL1~BL3과 1대 1로 대응하도록 설치된다. Y디코더(5)는, Y게이트내의 트랜지스터(26)중 어느 1개만을 ON 상태로 하기위해, 접속선 Y1~Y3중 어느 1개에만 선택적으로 하이레벨의 전위를 부여한다.

이것에 의해, 메모리셀어레이(1)내의 비트선 BL1~BL3중, 하이레벨의 전위가 부여된 접속된 (Y1~Y3의 어느것)에 대응하는 1개만이, 입출력선(27)에 전기적으로 접속된다. 기록회로(70)는, 제5도의 입출력버퍼(9)에서 제공되는 데이터에 따라 활성화되어, 입출력선(27)에 고압 Vpp를 인가한다.

입출력선(27)은 1개의 비트선(BL1~BL3중 어느것)에만 전기적으로 접속되게 하기위해, 기록회로(7)에서 입출력선(27)에 인가된 고압 Vpp는, 이 1개의 비트선에만 인가된다.

소스선스위치(3)는, 소스선(28)에 접지전위를 제공한다. 입출력버퍼(9)는, 데이터기록시에 있어서, 입출력단자 VO0~VO7에 외부에서 제공된 데이터신호를 증폭하여 기록회로(7)에 제공한다.

이와 같은 회로동작의 결과, 메모리셀어레이(1)내의 1개의 메모리셀에 있어서만, 제어게이트(17) 및 드레인(19)의 양쪽에 고전위가 부여된다. 따라서, 이 1개의 메모리셀에 있어서만, 호트에렉트론이 발생하여 프로팅게이트(16)에 주입된다.

즉, 이 1개의 메모리셀 MC에 데이터 "0"이 기록된다. 예를 들면, X디코더(4)가 워드선 WL1에 고전압 Vpp를 인가하고, Y디코더(5)가 접속선 Y1에 하이레벨의 전위를 인가하고, 기록회로(70)가 활성화되면, 도면중 접선으로 에워쌓인 메모리셀 MC에 데이터 "0"이 기록된다. 제5도의 입출력버퍼(9)에서 기록회로(70)에 제공된 데이터가 "1"이면, 기록회로(70)는 활성화되지 않는다. 따라서, 이와 같은 경우에는, Y디코더(5)에 의해 하이레벨의 전위를 부여된 1개의 접속선(Y1~Y3중 어느것)에 대응하는 1개의 비트선(BL1~BL3중 어느것)은 고전위로 되지 않는다.

이때문에, 이 1개의 비트선과, X디코더(4)에 의해 고압 Vpp를 인가된 1개의 워드선(WL1~WL3중 어느것)에 각각 드레인(19) 및 제어게이트(17)를 접속된 1개의 메모리셀 MC에 있어, 프로팅 게이트(16)에 주입될 수 있는 호트에렉트론은 발생하지 않는다.

따라서, 이 메모리셀 MC의 기억 데이터는 "1"의 그대로이다. 이와 같이, 데이터기록시에는 X디코더(4) 및 Y디코더(5)에 의해 각각 1개의 워드선 및 1개의 비트선이 선택되어 또한, 기록회로(70)가 선택된 비트선에, 입출력버퍼(9)에서의 데이터에 따라 고전위를 제공하는 것에 의해, 1개의 메모리셀 MC에 외부데이터가 기록된다.

다음은, 데이터소거시의 회로동작에 대해 설명한다. X디코더(4)는 비활성화되어, 메모리셀어레이(1)내의 모든 워드선 WL1~WL3이 접지전위 Vss로 된다.

이것에 의해, 모든 메모리셀 MC의 제어게이트(17)는 접지 전위로 된다. 동일하게, Y디코더(5)도 비활성화 되어, Y게이트(2)내의 모든 트랜지스터(26)이 OFF 상태로 되므로, 모든 메모리셀 MC의 드레인(19)은 프로팅 상태로 된다.

소스선 스위치(3)는 소스선(28)에 고압 Vpp를 부여한다. 이와 같은 회로동작에 의해, 모든 메모리셀 MC에 있어, 프로팅게이트(16)와 소스(18)를 고전위측으로 하는 고전계가 발생하여 터널형상이 발생한다. 이 때문에, 모든 메모리셀 MC에 있어 프로팅게이트(16)에서 전자가 유출한다. 즉, 메모리셀어레이(1)내의 모든 메모리셀 MC의 기억 데이타가 일괄하여 소거된다.

다음은 데이터판독에 있어 회로동작에 설명한다. X디코더(4)는 메모리셀어레이(1)내의 워드선 WL1~WL3중의 1개의 전위만을 하이레벨로하고, 타의 워드선의 전위를 모두 로우레벨로 한다.

이것에 의해, 이 1개의 워드선에 접속되는 모든 메모리셀의 제어게이트(17)에 5V 가 인가된다. Y디코더(5)는, Y게이트(2)내의 트랜지스터(26)중의 1개의 게이트에만 하이레벨의 전위를 부여한다. 이것에 의해, 이 1 개의 트랜지스터(26)중의 1개의 게이트에만 하이레벨의 전위를 부여한다. 이것에 의해, 이 1개의 트랜지스터(26)에 접속되는 1개의 비트선(BL1~BL3중 어느것)만이 입출력선(27)을 통하여 센스앰프(8)에 전기적으로 접속된다. 소스선스위치(3)는, 소스선(28)을 데이터기록시와 동일하게 접지한다.

이와 같은 회로동작에 의해, Y디코더(5)에 의해 ON 상태로된 1개의 트랜지스터(26) 및 X디코더(4)에 의해 하이레벨의 전위를 얻은 1개의 워드선에 각각 드레인(19) 및 제어게이트(17)를 접속된 1개의 메모리셀 MC의 기억데이터가 센스앰프(80)에 의해 판독된다.

예를 들면, 접속선(Y1) 및 워드선 WL1에 하이레벨의 전위가 부여되는 경우를 상정한다. 이와 같은 경우에는, 입출력선(27)에 전기적으로 접속되는 비트선 BL1에 흐르는 전류의 유무는, 도면에 있어 점선으로 애워싸여진 메모리셀 MC의 기억데이터에 의해 결정된다. 즉, 기억데이터가 "1"인 메모리셀의 한계치전압은, 로우레벨의 전위 Vss보다 높으므로, 로우레벨의 전위에 잇는 워드선 WL2, WL3에 제어게이트를 접속되는 메모리셀은 그의 기억데이터에 관계없이 OFF 상태이다.

이것에 대해, 하이레벨의 전위 Vcc는, 기억데이터가 "1"인 메모리셀의 한계치 전압보다 높고, 또한 기억 데이타가 "0"인 메모리셀의 한계치전압보다 낮다.

따라서, 하이레벨의 전위에 있는 워드선 WL1에 제어게이트를 접속되는 메모리셀이 ON 상태인가 OFF상태인가는, 이 메모리셀의 기억데이터에 의해 결정된다.

따라서, 도면중 점선으로 에워싸여진 메모리셀 MC의 기억데이터가 "0"이면, 이 메모리셀 MC는 OFF상태이므로, 입출력선(27)에서, 접속선 Y1에 게이트를 접속되는 트랜지스터(26), 비트선 BL1, 및 이 메모리셀 MC를 통하여 소스선(28)에 흐르는 전류는 생기지 않는다.

그러나, 이 메모리셀 MC의 기억데이터가 "1"이면, 이 메모리셀 MC는 ON상태로 되므로, 입출력선(27)에서 접속선 Y1에 게이트를 접속되는 트랜지스터(26), 비트선 BL1, 및 이 메모리셀 MC를 통하여 소스선(28)에 전류가 흐른다. 입출력선(27)에 전기적으로 접속되는 비트선에서 소스선(28)에 전류가 흐르지 않으면 입출력선(27)의 전위는 저하하지 않는다.

센스앰프(80)는, 이와 같은 입출력선(27)의 전위변화를 검출하는 것에 의해, 입출력선(27)에 전기적으로 접속되어 있는 비트선에 흐르는 전류의 유무를 검지한다. 입출력선(27)에 전기적으로 접속된 비트선에 전기가 흐르지 않으면, 센스앰프(80)는 데이터 "0"에 대응하는 전압신호를 제5도의 입출력버퍼(9)에 제공한다. 입출력선(27)에 전기적으로 접속된 비트선에 전기가 흐르면, 센스앰프(80)은, 데이터 "1"에 대응하는 전압 신호를 제5도의 입출력버퍼(9)에 제공한다.

입출력버퍼(9)는, 데이터판독시에 있어, 센스앰프(8)에서 제공된 데이터신호를 입출력단자 VO0~VO7에 공급한다. 다음은 프레쉬 EEPROM의 전체적인 회로동작에 대해 설명한다.

제5도에 있어, 제어신호버퍼(14)는 각 외부제어신호/WE/OE/CE를 버퍼링하여, 타의 회로부를 제어하는데 필요한 내부제어신호를 발생한다. 프레쉬 EEPROM에 있어, 기록 및 소거의 모드설정은, 외부에서의 입력신호의 조합으로 행하여진다. 즉, 기록이네이블신호/WE의 상승시의 입력데이터에 의해 모드가 설정된다. 기록을 행할경우, 우선, 통상의 구동전압 Vcc 및 고전압 Vcc 및 고전압 Vpp가 본래의 값에 상승된다.

다음은, 기록이네이블신호/WE가 강하된다.

그후, 기록이네이블신호/WE의 상승에 동기하여 입출력단자 VO0~VO7에 외부에서 제공된 데이터신호가 입출력버퍼(9)를 통하여 코맨드레지스터(12)에 래치된다.

다음은 이 데이터신호가 코맨드레지스터(13)에 의해 디코드되어, 이 프레쉬 EEPROM의 동작모드가 데이터기록을 위한 프로그램모드에 설정된다.

다음은, 기록이네이블신호/WE가 재차 강하되어, 어드레스 레지스터(6)에 외부에서의 어드레스 신호가 래치된다. 더욱, 기록이네이블신호/WE의 사용에 응답하고, 입출력단자 VO0~VO7에 외부에서 제공된 데이터 신호 Din이 입출력버퍼(9)를 통하여, 기록회로군(7)에 래치된다. 그후, 프로그램전압발생회로(10)에서 고압 Vpp의 펄스가 발생되어, X디코더(4) 및 Y디코더(5)에 공급된다. Y디코더(5)는 이 고압펄스를, Y게이트(2)내의 트랜지스터(26)중

어드레스 레지스터에 래치된 어드레스 신호가 표시하는 메모리셀열에 대응하여 설치된 1개의 비트선에 접속되는 1개의 게이트에만 제공된다. X디코더(4)는 이고압펄스를 어드레스 레지스터(6)에 래치된 어드레스신호가 표시하는 메모리셀행에 대응하여 설치된 1개의 워드선에만 제공한다.

이결과 상기와 같은 원리로 메모리셀어레이(1)내의 1개의 메모리셀 MC에만 기록회로군(7)에 래치된 데이터가 기록된다. 기록이네이블신호/WE가 강하되어, 입출력단자 Vo0~Vo7에 외부에서 제공된 데이터신호가 코맨드레지스터(12)에 래치된다.

계속하여, 기록이네이블신호/WE의 상승에 동기하여 데이터가 옳게 기록되었는가 아닌가를 검사하기 위한 프로그램 배리파이모드로 된다.

이때 베이파이 전압 발생회로(11)는, 고압 Vpp에서 6.5V정도의 통상의 데이터 판독시에 메모리셀 MC의 제어게이트에 부여되는 전압 5V보다도 높은 전압율, 소위 프로그램 베리파이 전압으로서 발생하고, X디코더(4) 및 Y디코더(5)에 제공한다.

X디코더(4)는 이프로그램 베리파이 전압을 어드레스 레지스터(6)에 래치되어 있는 어드레스 신호가 표시하는 메모리셀행에 대응하여 설치된 1개의 워드선에 공급한다. 동시에, Y디코더(5)는, 프로그램 베라파이 전압을 어드레스레지스터(6)에 래치되어 있는 어드레스신호가 표시하는 메모리셀열에 대응하여 설치된 1개의 비트선에 접속된 Y게이트(2)내의 1개의 트렌지스터(26)의 게이트에 공급한다.

이 결과, 어드레스 레지스터(6)에 래치되어 있는 어드레스신호가 표시하는 메모리셀 행 및 메모리셀 열에 공통으로 접속되는 1개의 메모리셀 MC의 기억데이터가, 상기와 같은 원리로, 센스앰프군(8)에 의해 판독된다.

그러나, 데이터가 판독되어야 할 메모리셀의 제어게이트에는 통상의 판독시보다 높은 전위가 부여되기 때문에, 메모리셀에 데이터 "0"이 기록되어 있어도 그의 한계치 전압이 충분히 높지 않으면 이 메모리셀은 ON상태로 되어, 센스앰프군(8)에 의해 데이터 "1"이 판독된다.

즉, 데이터 "0"의 기록시에 메모리셀의 프로팅 게이트에 전자가 충분히 주입되지 않고, 이 메모리셀의 한계치 전압이 충분히 높게 시프트 하지않는, 소위기록분량의 발전을 용이하게 하기위해, 베리파이전압 발생회로(11)가 이와같은 프로그램 베리파이 전압을 발생한다.

다음은, 센스앰프군(8)에 의해 판독된 데이터가 기록회로(7)에 래치되어 있는 데이터와 일치하지 않으면, 상기의 회로동작이 재차 반복되어, 앞과같은 메모리셀에 재차 데이터가 기록된다.

센스앰프(8)에 의해 판독된 데이터가 기록회로군(7)에 래치되어 있는 데이터와 일치하면, 데이터가 옳게 기록되었다고 판단될 수 있으므로 다음의 어드레스의 메모리셀에 대해, 데이터 기록 및 프로그램 베리파이가 행하여진다.

모든 메모리셀에 대한 데이터기록 및 프로그램 베리파이가 종료하면, 코맨드디코더(13)는, 이 프레쉬 EEPROM을, 통상의 데이터 판독을 위한 회로동작이 실행가능한 판독 모드에 설정한다. EEPROM에선, 데이터 소거시에 메모리셀의 제어게이트(17)와 소스(18)사이에 고전압을 인가하는 것에 의하여, 프로팅 게이트(16)과 소스(18)간의 에너지밴드의 커브를 프로팅게이트(16)에서 소스에 전자가 터널하도록 강제하는 것에 의해 데이터소거가 행하여진다.

그러나, 메모리셀어레이 1내의 모든 메모리셀 MC에 일괄하여 데이터소거를 위한 고압을 인가하여도, 모든 메모리셀 MC의 한계치전압을 같은 값으로 저하되게 하는 것은 실제로는 곤란하다.

즉, 데이터소거를 위한 고압을 일괄하여 인가된 메모리셀중의 몇개의 있어서는 프로팅게이트(16)에서, 데이터 "0"의 기록시에 주입된 전자만이 완전히 제거되어, 다른 몇개의 메모리셀에 있어서는, 프로팅게이트(16)에서, 데이터 "0"의 기록시에 주입된 이상의 량의 전자가 뽑혀져 나와, 더욱 다른 몇개의 메모리셀에 있어서는 프로팅게이트에서 "0"의 기록시에 주입된 전자의 거의 일부만이 제거되지 않는다. 프로팅게이트에서, 데이터기록에 의해 주입된 이상의 전자가 뽑혀지는 현상은 과소거 또는 과잉소거로 불리운다.

이와같이, 과소거는 메모리셀의 한계치 전압의 극성을 부(負)에 반전되게 하여, 그후의 데이터판독 및 데이터 기록에 지장을 초래한다.

그래서, 이와같은 과소거를 방지하기 위해 현재 다음과 같은 방법이 사용되고 있다.

즉, 데이터소거를 위해 소스선(28)에 인가하는 고압펄스의 펄스폭을 짧게하고, 이 펄스폭의 짧은 고압펄스를 소스선(28)에 1회 인가할때마다 메모리어레이(1)내의 모든 메모리셀 MC의 기억데이터를 판독하고 이들이 모드 "1"로 되었는가 아닌가를 확인한다.

그리고 기억데이터가 "1"이 아닌 메모리셀이 한개라도 검출되면 재차 상기와 같은 짧은 펄스폭의 소거를 펄스로 소스선(28)에 인가한다. 데이터 소거를 위한 고압펄스가 소스선(28)에 인가되는 MC의 기억데이터가 "1"로 되었는가 또는 아닌가 즉, 메모리셀의 기억데이터가 완전히 소거되었는가 아닌가를 확인하는 것을 소거 베리파이라 한다.

이와같은 소거 베리파이와, 데이터소거를 위한 고압펄스의 소스선(28)에의 인가가 메모리셀어레이(1)내의 모든 메모리셀 MC의 데이터가 완전히 소거될때까지 반복된다.

다음은, 데이터소거를 위한 프레쉬 EEPROM전체의 회로동작에 대해 설명한다.

우선, 통상의 전원전압 Vcc 및 고전압 Vpp가 상승된다. 계속하여 프로그램모드에 있어 회로동작이 메모리셀어레이(1)에 있어 어드레스에 관하여 반복되는 것에 의해, 메모리셀 어레이(1)내의 모든 메모리셀 MC에 데이터 "0"이 기록된다.

다음은, 기록이네이블신호/WE가 강하하여, 입출력단자 VO0~VO7에 외부에서 입력된 데이터 신호가 입출력버퍼(9)를 통하여 코맨드 레지스터(12)에 래치된다.

이것은, 메모리셀어레이(1)의 기억데이터의 소거를 지시하는 명령인 소고코맨드가 이프레쉬 EEPROM에 제공된 것을 의미한다. 계속하여, 코맨드디코더(13), 코맨드레지스터(12)에 래치된 소거 코맨드를 표시하는 데이터 신호를 디코드하여, 이프레쉬 EEPROM을, 메모리셀어레이(1)의 기억데이터를 소거하기위한 소거모드에 설정한다.

프레쉬 EEPROM이 소거모드에 설정되면, 소스선 스위치(3)가 라이트이네이블신호/WE의 강하시에서 상승시까지의 짧은기간, 고압 Vpp를 메모리셀 어레이(1)내의 소스선(28)에 인가한다. 이결과, 상기와 같은 원리로, 메모리셀어레이(1)내의 모든 메모리셀 MC에 터널형상이 생겨 프로팅게이트에서 소스에 전자가 뽑혀진다.

소스선(28)에 고압 Vpp의 인가가 종료하는 기록이네이블신호/WE의 상승시에는, 어드레스 레지스터(6)에 외부어드레스 신호와는 관계없이, 메모리셀어레이(1)에 있어 판독개시어드레스를 표시하는 어드레스신호가 래치된다.

기록이네이블신호/WE의 상승에 응답하고, 메모리셀어레이(1)의 기억데이터가 완전히 소거 되었는가 아닌가를 확인 하기위한 회로동작의 실행을 지시하는 명령인 소거 베리파이 코맨드로서, 입출력단자 VO0~VO7에 외부에서 입력된 데이터 신호가 입출력버퍼(9)를 통하여 코맨드레지스터(12)에 래치된다. 코맨드디코더(13)는, 코맨드레지스터(12)에 래치된 이 데이터 신호를 디코드하여, 프레쉬 EEPROM을 메모리셀 어레이(1)의 기억데이터가 완전히 소거되었는가 또는 아닌가를 확인하기 위한 소거베리파이 모드에 설정한다. 프레쉬 EEPROM이 소거베리파이모드에 설정되면 베리파이 전압발생회로(11)가 통상의 데이터판독시에 메모리셀의 제어게이트에 공급되는 전압 5V보다도 약간낮은 전압을 발생하고, X디코더(4) 및 Y디코더(5)에 제공한다.

X디코더(4)는, 이 약간낮은 전압을, 어드레스 레지스터(6)에 래치되어 있는 어드레스 신호가 표시하는 메모리셀 행에 대응하여 설치된 1개의 워드선에 공급한다. 동일하게, Y디코더(5)는, 이 약간낮은 전압을 Y게이트(2)내의 트렌지스터(26)중, 어드레스레지스터(6)에 래치되어있는 어드레스 신호가 표시하는 메모리셀 열에 대응하여 설치된 1개의 비트선에 접속되는 1개의 게이트에만 공급한다.

따라서 통상의 데이터 판독시와 같은 원리로, 어드레스 신호가 표시하는 1개의 메모리셀 MC의 기억데이터가 센스앰프군(8)에 의해 판독된다.

그러나, 데이터가 판독되어야 메모리셀의 제어게이트에 부여되는 전위는 통상의 데이터 판독시보다 낮기 때문에 이 메모리셀 MC의 한계치전압이 앞의 데이터 소거에 의해 충분히 낮은 값에 시프트되어 있지 않는한, 이 메모리셀 MC가 ON상태로 되어 센스앰프군(8)에 의한 판독데이터가 데이터 "1"이 되는 일은 없다.

메모리셀 MC의 프로팅게이트에 주입된 전자가 앞의 데이터 소거를 위한 회로동작에 의해 완전히 제거되어 있지 않으면 이 메모리셀 MC의 한계치 전압은 충분히 저하하지 않는다. 제어게이트에 인가되는 전압이 어느정도 높고, 이 한계치 전압 이상이면, 이 메모리셀 MC는 데이터 소각 불충분한데도 불구하고 ON 상태로 된다.

제어게이트에 제공되는 전위가 낮으면, 한계치 전압이 충분히 낮은 메모리셀만이 ON 상태로 되지 않는다. 각 메모리셀 MC의 기억데이터가 완전히 소거되었는가 아닌가를 보다 확실하게 확인하기위해, 소거 베라파이모드에 있어 데이터 판독을 위하여 제어게이트에 공급되는 전압은 통상의 데이터 판독시 보다낮게 설정된다. 센스앰프군(8)에 의해 판독된 데이터가 "0"이면 현재 어드레스 레지스터(6)에 래치되어 있는 어드레스 신호가 표시하는 메모리셀 MC의 기억데이터는 완전히 소거되어 있지 않다고 판단될 수 있으므로, 데이터 소거를 위한 고전압 Vpp인가 및, 소거 베리파이를 위한 데이터 판독의 회로동작이 재차 반복된다. 센스앰프군(8)에 의해 판독된 데이터가 "1"이면, 현재 어드레스 래지스터(6)에 래치되어 있는 어드레스신호가 표시하는 메모리셀의 기억데이터는 완전히 소거되었다고 판단될 수 있다.

그래서, 이 경우에는 어드레스레지스터(6)에 래치되어있는 어드레스 신호가 메모리셀어레이(1)에 있어 최종어드레스를 표시하는 것이 아니면, 어드레스 레지스터(6)에 래치되어 있는 어드레스 신호가 인크리먼트되어 상기의 회로동작이 반복된다.

이러한 회로동작의 결과, 어드레스 레지스터(6)에 래치되어 있는 어드레스신호가 메모리셀어레이(1)에 있어 최종 어드레스를 표시하는 것이되면, 메모리셀 어레이(1)내의 모든 메모리셀 MC의 기억데이터가 완전히 소거되었다고 판단될 수 있으므로, 코멘드레지스터(12)가 이 프레쉬 EEPROM을 통상의 데이터 판독모드에 설정한다.

이와같이, 종래의 프레쉬 EEPROM에 있어서는 메모리셀어레이내의 모든 메모리셀의 소스가 소거 펄스가 부여되어야 할 동일의 소스선에 접속되므로, 1회의 데이터소거에 의해, 메모리셀 어레이내의 모든 메모리셀의 기억데이터가 일괄하여 소거된다.

이결과, 데이터소거는, 데이터기록 및 데이터 판독과 같이 바이트 단위로는 행하여지지 않고, 전 비트 동시에 행하여진다.

이미 메모리셀 어레이에 데이터가 기록되어 있고, 이 데이터를 새로운 데이터로 개서하는 경우에는 새로운 데이터의 기록에 앞서, 메모리셀 어레이에서 데이터를 소거할 필요가 있다.

그러나, 데이터소거는 모든 메모리셀에 대해 일괄하여 행하여지므로, 일부의 메모리셀의 기억데이터만을 개서하고 싶을 경우에도 이 데이터 개서에 앞서, 모든 메모리셀의 기억데이터가 소거된다.

따라서, 기억데이터를 변경할 필요가 없는 메모리셀에 대하여 소거되기전과 같은 데이터를 기록할 필요가 있다.

즉, 일부의 메모리셀의 기억데이터를 개서하는 경우에도, 모든 메모리셀의 새로히 데이터가 기록된다.

이결과 데이터 개서에 요하는 시간이 길어진다.

또, 각 메모리셀의 데이터개서 가능회수는 유한이므로, 각 메모리셀에서는 데이터소거나, 데이터 기록을 위한 고압인가 라고하는 전기적인 스트레스가 쓸데없이 가해지는 것은 바람직하지 않다.

따라서, 이와같은 관점에서도, 데이터개서시에, 기억데이터를 개서할 필요가 없는 메모리셀의 소거 펄스나 기록펄스의 인가는 회피되어야 한다. 소정수의 출력비트에 대응하여 설치된 소정수의 메모리셀마다 데이터 소거를 행할 수가 있는 프레쉬 EEPROM이 예를들면 특개평 3-76098에 제안되어있다.

제8도는 그와같은 프레쉬 EEPROM의 구성으로서 용이하게 생각할 수 잇는 것을 표시하는 개략블록도이다.

제8도를 참조하여, 이 프레쉬 EEPROM에 있어, 메모리셀 어레이(1)는 복수 m개의 블록( 1-0~1-(m-1)로 분할된다. 소스선 디코더(20)는 소거모드에 있어 이들어 블록 1-0~1-(m-1)중 어느한개에만, 소스선 스위치부(3)에서 소거펄스가 인가되도록 어드레스 레지스터(6)에서의 어드레스 신호에 응답하고 소스선스위치군(3)을 제어한다.

이 프레쉬 EEPROM의 타의 부분의 구성 및 동작은 제5도에 표시된 종래의 것과 동일하므로 설명은 생략한다.

제9도를 참조하여 이 프레쉬 EEPROM에 있어, 메모리셀 어레이 및 그의 주변회로의 구성과 이 주변회로의 데이터 소거시의 회로동작에 대해 설명한다.

제9도에는, 메모리셀 어레이(1) 및 그의 주변회로의 구성이 각 블록 1-0~1-(m-1)에 있어 메모리셀 행의 수가 2이고 또한, 입출력데이터 D0~Dn의 비트수(n+1)가 2인 것으로 표시된다.

더욱 제9도에는, 도면의 복잡화를 피하기위해, 메모리셀 어레이(1)를 구성하는 블록 1-0~1-(m-1)중의 2개의 블록 1-0,1-1 거것에 대응하는 주변회로만이 대표적으로 표시된다.

Y게이트(2)는 입출력데이터 D0~Dn의 비트수(2)와 같은 수의 입출력선(52,53)과, 각 입출력선과 모든 메모리셀 어레이 블록 1-0~1-(m-1)사이에 각각 설치되는 N채널 MOS트랜스터 56~59를 포함한다.

제8도의 입출력데이터 D0~DN을 받는 외부단자는 Y게이트(2)내의 모든 입출력선과 1대 1로 대응하여 설치된다.

즉, 각 외부단자에는 대응하는 1개의 입출력선에 접속된 센스앰프의 검지결과에 따른 데이터가 데이터 판독시에 나타나, 또한, 데이터기록시에는 대응하는 입출력선에 접속된 메모리셀에 기록되어야 할 기록데이터가 외부에 부여된다. 이결과 소정의 비트길이의 데이터가 어느 1개의 메모리셀 블록에 일괄하여 기록되어, 또한 1개의 메모리셀 어레이 블록에서 소정의 비트길이의 데이터가 일괄하여 판독된다.

즉, 각 입출력선에 전기적으로 접속될 수 있는 메모리셀은 모두 동일 비트의 기록데이터 및 판독데이터이다.

예를들면, 제9도에 있어, 입출력선(52)에 대응하여 설치된 트렌지스터(56,58)에 접속된 4개의 메모리셀 31,32,35,36과 입출력선(53)에 대응하여 설치된 트랜지스터(57,59)에 접속된 4개의 메모리셀 33,34,37,38은 각각 최하위비트의 데이터 D0의 기록 및 판독과, 제1위 비트의 데이터 D1의 기록 및 판독을 위해 설치된다.

센스앰프군(8)은 Y게이트(2)내의 입출력선(52,53)의 각각에 대응하여 설치되는 센스앰프(48,49)를 포함한다. 동일하게 회로군(7)은, Y게이트내의 모든 입출력선(52,53)에 각각 대응하여 설치되는 기록회로(50,51)을 포함한다. 각 메모리셀어레이블록 1-0~1-(m-1)은 입출력선(52,53)과 동수의 비트선(60~63)을 포함한다.

각 메모리셀 어레이 블록내의 비트선은 각각 그 Y게이트(2)내의 트랜지스터(56~59)중의 대응하는 2개에 각각 접속되게 한다.

즉, 메모리셀 어레이 블록 1-0내의 1개의 비트선(60) 및 메모리셀 어레이블록 1-1내의 1개의 비트선(62)는 각각, 트랜지스터(56) 및 (58)을 통하여 동일의 입출력선(52)에 접속되어, 메모리셀 어레이블록 1-0내의 비트선(61) 및 메모리셀 어레이블록 1-1내의 더한개의 비트선(63)은 각각, 트랜지스터(57) 및 (59)를 통하여 더한개의 입출력선(53)에 접속되게 한다.

Y게이트(2)내의 트랜지스터(56~59)는, Y디코더(5)에 의해, 동일의 메모리셀 어레이블록에 대응하여 설치된 2개마다 일괄하여 제어된다.

즉, 메모리셀 어레이블록 1-0에 대응하여 설치된 트랜지스터(56) 및 (57)의 게이트는 동일의 신호선 Y1을 통하여 Y디코더(5)에 접속되어, 메모리셀 어레이블록 1-1에 대응하여 설치된 트랜지스터(58) 및 (59)의 게이트는 이신호선 Y1과는 다른 1개의 신호선 Y2를 통하여 Y디코더(5)에 접속되게한다. Y디코더(5)는, Y게이트(2)내의 트랜지스터(56~59)의 게이트에 접속된 신호선 Y1,Y2중 어느한개에만, 데이터 기록시 및 데이터 판독시에 있어 하이레벨의 전위를 제공한다.

따라서, 데이터 판독시 및 데이터 기록시에는, Y게이트(2)내의 트랜지스터(56~59)중, 어느 1개의 메모리셀 어레이 블록에 대응하여 설치된 2개만이 ON상태로 되어, 이 1개의 메모리셀 어레이 블록내의 비트선을 입출력선(52,53)에 전기적으로 접속한다.

데이터 판독시에는, 각 센스앰프(48,49)가 동작하여, 대응하는 입출력선(52,53)에 흐르는 전류의 유무를 검지한다. 데이터 기록시에는 각 기록회로(50,51)이 동작하여, 대응하는 입출력선(52,53)에 외부에서의 기록데이터에 따라 고압 Vpp를 선택적으로 부여한다.

한편, X디코더(4)도, 제5도에 표시된 프레쉬 EEPROM의 경우와 동일하게 동작하여, 워드선 WL1, WL2의 전위를 제어한다. 워드선 WL1,지2는 모든 메모리셀어레이블록 1-0~1-(m-1)에 공통으로 설치된다.

따라서, 데이터 기록시에, 어느 1개의 워드선에 고전이 Vpp가 부여되면, 각 메모리셀 어레이 블록 1-0~1-(m-1)에 있어, 이 워드선에 접속된 2개의 메모리셀이 데이터 기록 가능상태로 된다.

그러나, 어느 1개의 메모리셀 어레이 블록내의 비트선만이 입출력선(52,53)에 전기적으로 접속되도록, Y게이트부(2)가 Y디코더(5)를 Y게이트(2)를 제어하므로, 고전이 Vpp를 부여된 1개의 워드선에 접속된 메모리셀중, 이 1개의 메모리셀 어레이블록에 속하는 것에만 외부데이터가 기록된다.

예를들면, Y디코더(5)가 신호선(Y1)에 하이레벨이 전위를 부여하고, 또한 X디코더(4)가 워드선 WL1에 고전이 Vpp를 부여한 경우, 메모리셀 어레이 블록 1-0에 있어서, 메모리셀(31 및 33)이 데이터 기록 가능상태로 되는 동시에 비트선(60 및 61)에 각각 입출력(52 및 53)의 전위가 ON상태의 트랜지스터(56 및 57)을 통하여 전달된다.

따라서, 메모리셀(31 및 33)에 각각 데이터가 기록된다. 데이터 판독시에는, X디코더(4)에 의해 어느 1개의 워드선에 하이레벨의 전위가 부여되므로, 각 메모리셀 어레이블록 1-0~1-(m-1)에 있어, 이 워드선에 접속된 모든 메모리셀이 데이터 판독 가능상태로 된다.

그러나, 데이터 판독시에도, 이 1개의 메모리셀 어레이블록 내의 비트선만이 입출력선(52,53) 전기적으로 접속되므로, 이 1개의 메모리셀 어레이블록에서만 데이터가 판독된다.

예를들면, X디코더(5)가 신호선 Y1에 하이레벨의 전위를 제공하고, 또한 X디코더(4)가 워드선 WL1에 하이레벨의 전위를 제공한 경우, 각 메모리셀 어레이블록 1-0~1-(m-1)에 있어, 워드선 WL1에 접속된 모든 트랜지스터(31,33,35,37)이 그의 기억데이터에 따라 ON 상태 또는 OFF 상태로 된다. 그러나, 이와같은 메모리셀중, 메모리셀 어레이블록 1-0에 속하는 2개 31,33에 접속된 비트선(60,61)만이 입력선(52 및 53)에 ON상태로된 트랜지스터(56 및 57)을 통하여 전기적으로 접속된다.

따라서, 입출력선(52)에 흐르는 전류의 유무 및 입출력선(53)에 흐르는 전류의 유무는 각각 메모리셀 어레이블록 1-0내의 트랜지스터(31)의 기억데이터 및 메모리셀(33)의 기억 데이터에 따라 결정된다.

이와같이 데이터 판독시에도, 어느 1개의 메모리셀 어레이 블록에서만 데이터가 판독된다. 소스선 스위치군(3)은 모든 메모리셀 어레이블록 1-0~1-(m-1)에 각각 대응하여 설치되는 소스선 스위치(43,44)를 포함한다.

각 메모리셀 어레이블록 1-0~1-(m-1)의 각각에는, 개별로, 소스선(281,282)가 설치된다.

각 메모리셀 어레이블록내의 모든 메모리셀의 소스는 대응하는 소스선을 통하여, 대응하는 소스선 스위치에 접속된다. 각 소스선 스위치(43,44)는 소스선 디코더(20)에 의해 제어되어 데이터 기록시 및 데이터 판독시에는, 제5도의 프레쉬 EEPROM에 있어 소스선 스위치(3)와 동일하게 동작한다.

한편, 데이터 소거시에는 각 소스선 스위치는, 소스선 디코더(20)에 의해 제어되어, 대응하는 메모리셀 어레이블록의 소스선에 선택적으로 고전위 Vpp를 공급한다.

구체적으로는, 코맨드디코더(13)에 의해 데이터 소거모드가 지시되면, 소스선디코더(20)는, 어드레스 레지스터(6)에서의 어드레스신호를 디코드하여 소스선 스위치부(3)내의 소스선 스위치부(3)내의 소스선 스위치(43,44)중 어느 1개에만 고전위 Vpp의 출력을 지시하고, 타의 소스선 스위치에는, 이와 같은 고전위 Vpp의 출력금지를 지시하기 위한 제어신호를 출력한다.

이 결과, 1개의 소스선 스위치만에서 고전위 Vpp가 발생 되므로, 이 1개의 소스선 스위치에 대응하여 설치된 1개의 메모리셀 어레이블록이 소스선에만 고전위 Vpp가 부여된다.

X디코더(4) 및 Y디코더(5)는 제5도에 표시된 종래의 프래쉬 EEPROM의 경우와 동일하게 동작하므로, 어느 메모리셀 어레이블록 1-0~1-(m-1)에 있어서도, 모든 메모리셀의 제어 게이트 및 드레인은 각각 접지전위 및 프로팅 상태로 된다. 그래서, 고전위 Vpp를 출력하고 있는 1개의 소스선 스위치에 대응하는 1개의 메모리셀 어레이블록내의 모든 메모리셀의 기억데이터는 일괄하여 소거되나, 타의 메모리셀 어레이블록 내의 모든 메모리셀의 기억데이터는 일괄하여 소거되나, 타의 메모리셀 어레이블록 내의 메모리셀의 기억데이터는 소거되지 않는다.

예를들면, 소스선 디코더(20)는 소스선 스위치(43)에 고전위 Vpp의 출력을 지시하면, 제9도에 있어, 소스선(281)에는 소스선 스위치(43)에서 고전위 Vpp가 공급되나, 더 1개의 소스선(282)에는 소스선 스위치(44)에서 고전위 Vpp는 공급되지 않는다.

이 때문에, 제9도에 있어, 메모리셀 어레이블록 1-0내의 메모리셀(31~34)에 있어서만, 소스 및 프로팅게이트간에 터널현상이 발생하고, 이들의 메모리셀의 기억데이터가 일괄하여 소거된다.

한편, 메모리셀 어레이블록 1-1내의 메모리셀(34~38)의 어느 소스 및 프로팅게이트간 전압도 터널현상이 생길만큼 높지 않으므로, 이들이 메모리셀에서 데이터는 소거되지 않는다. 소스선 디코더(20)에는 그것을 디코드하는 것에 의해 어느 1개의 메모리셀 어레이블록을 특정할 수가 잇는 어드레스신호가 부여된다.

예를들면, 외부에서의 어드레스신호를 구성하는 복수비트의 데이터중의 상위수비트에, 어느 메모리셀블록에 포함되는 메모리셀에 대하는 데이터기록 또는 데이터판독을 행하는가를 지시하는 데이터가 포함된다면 제8도의 어드레스레지스터(6)의 출력신호중, 이 상위수비트의 데이터에 대응하는 것이 소스선 디코더(20)에 제공되면 좋다.

이와같이, 이 프레쉬 EEPROM에 의하면, 메모리셀 어레이(1)의 기억데이터를 블록단위로 소거할 수 있다.

따라서, 메모리셀 어레이(1)의 기억데이터의 개서시에, 기억 데이터를 변경할 필요가 없는 블록에 대응하여 설치된 소스는 스위치에서는 고전위 Vpp가 발생되지 않게, 외부 어드레스신호를 설정하면, 기억데이터를 변경할 필요가 있는 메모리셀이 포함된 블록의 기억데이터만이 소거된다.

이상과 같이, 기억데이터를 블록단위로 소거할 수 있는 종래의 프래쉬 EEPROM은, 메모리셀 어레이블록마다 설치된 소스선 스위치를 제어하기 위해, 어드레스신호를 입력으로 하는 소스선 디코드를 필요로 한다. 소스선 디코더는, 외부어드레스신호를 디코드하여, 어느 1개의 소스선 스위치에만, 고전위 Vpp의 출력을 지시하는 제어신호를 제공할 필요가 있다.

이 때문에, 소스선 디코더는 모든 소스선 스위치에 각각 대응하여, 특정의 어드레스입력에 응답하고서만 고저위 Vpp의 출력을 제시하는 제어신호를 발생하도록 구성된 회로를 포함할 필요가 있고, 또한, 이들회로의 각각과 대응하는 소스선 스위치간에 별개로 신호선을 설치할 필요가 있다.

예를들면, 제9도에 있어서, 소스선 디코더(20)는 메모리셀 어레이블록 1-0내의 메모리셀(31~34)의 어느건가를 지지하는 어드레스신호가 입력되었을때만 고전위 Vpp의 출력을 지시하는 제어신호를 발생하도록 구성된 디코더(200)과 메모리셀 어레이블록 1-1내의 메모리셀(35~38)중 어느건가를 선택하기 위한 어드레스신호가 입력되었을 때에만 고전위 Vpp의 출력을 지시하는 제어신호를 발생하도록 구성된 디코더(210)를 포함한다.

디코더(200)의 출력을 소스선 스위치(43)에 공급하기 위한 신호선(46)과, 디코더(210)의 출력을 소스선 스위치(44)에 제공하기 위한 신호선(47)과는 따로따로 설치된다.

실제로는, 1개의 메모리셀 어레이는 다수의 블록으로 분할되므로, 이들 블록수와 동수의 신호선을 소스선 스위치군(3)와 소스선 디코더(20)사이에 설치할 필요가 있고, 또한 소스선 디코더(20)내에는, 이들의 신호선과 동수의 디코더를 설치할 필요가 있다. 소스선 디코더(20)내의 각 디코더는, 실제에는 외부어드레스신호를 구성하는 복수비트의 데이터중 다수의 비트의 데이터를 입력으로서 받으므로, 비교적 큰 회로면적을 가진다.

이때문에, 소스선 디코더(20) 및 소스선 디코더(20)과 소스선 스위치군(3)사이에 설치되는 신호선의 반도체 기판상에 있어 점유면적은 크다.

이 결과, 이와같은 종래의 프래쉬 EEPROM의 칩사이즈는 반도체 집적회로장치의 칩사이즈의 축소화라는 일반적인 요구에 반하여 크게된다.

본 발명의 목적은, 칩사이즈의 증대를 초래함이 없이 메모리셀 어레이의 기억데이터를 블록단위로 소거될수 있는 불휘발성 반도체 기억장치를 제공하는 것이다.

본 발명의 다른 하나의 목적은 종래에서 보다 더욱 작은 수의 신호선을 사용하여, 불휘발성 반도체 기억장치의 블록 단위로 데이터소거를 가능하게 하는 것이다.

본 발명의 또다른 목적은 종래보다 더욱 작은 회로를 사용하여 불휘발성 반도체 장치의 블록단위로 데이터소거할 수 있는 것이다.

본 발명의 또다른 목적은 종래에서보다 더 작은 회로로 불휘발성 반도체 기억장치에서 블록단위로 데이터를 소거하는 것이다.

본 발명의 또 다른 목적은 데이터가 블록단위로 소거될 수 있는 불휘발성 반도체 기억장치의 칩사이즈를 축소하는 것이다. 한 태양에 따라, 본 발명에 의한 불휘발성 반도체 기억장치는 복수의 메모리셀 어레이블록과, 기록데이터에 의한 전위가 제공되어야 하는 데이터버스와, 그리고 복수의 메모리셀 어레이블록과, 기록데이터에 의한 전위가 제공되어야 하는 데이터버스와, 그리고 복수의 메모리셀 어레이블록에 대응하여 제공되는 복수의 고전압 발생회로와 복수의 제1접속회로를 포함한다.

각 메모리셀 어레이블록은 복수의 열로 배열되는 복수의 메모리셀과, 데이터가 전기적으로 기록되고 그리고 소거되는 가메모리셀과, 그리고 복수의 열에 대응하여 제공되는 복수의 비트선을 포함한다.

각 제1접속회로는 데이터버스에 대응하는 메모리셀 어레이블록의 복수의 비트선을 전기적으로 접속한다.

각 고전압 발생회로는 데이터버스에 대응하는 메모리셀 어레이블록에 모든 메모리셀에 기억된 데이터를 일괄하여 소거하는 고전압을 발생한다.

본 발명에 의한 불휘발성 반도체 기억장치는, 더욱 데이터 소거모드를 지시하는 지시신호에 응답하고, 데이터버스수단에 소정의 전위를 공급하는 전위공급수단과, 데이터 소거모드에 있어, 복수의 접속수단중 어느건가를 선택적으로 활성화하는 활성화수단을 구비한다.

각 고전압 발생수단은, 데이터 소거모드에 있어서, 대응하는 메모리셀 어레이블록내의 복수의 비트선중 어느건가에 전기적으로 접속되고, 또한 접속된 비트선의 전위가 이 소정의 전위로된 것에 응답하고, 활성화된다.

불휘발성 반도체 기억장치에 따라, 어느 접속회로가 데이터 소거모드에 있어 활성화회로에 의해 선택적으로 활성화 되므로, 소거모드를 지시하는 신호에 응답하고 데이터버스에 공급된 전위가 활성화된 접속회로에 대응하는 메모리셀 어레이블록의 1비트선에만 전송된다. 그러므로, 메모리셀 어레이블록에 대응하게 설치된 고전압 발생회로만이 활성화된다. 결과로서, 활성화된 접속회로에 대응하여 설치된 메모리셀 어레이블록내의 메모리셀의 기억된 데이터는 대응하는 고전압 발생회로에 의해 발생되는 고전압에 의해 일괄하여 소거된다. 다른 하나의 태양에 있어서, 본 발명에 의한 불휘발성 반도체 기억장치는 복수의 열과 행으로 배열되는 복수의 메모리셀을 포함하는 복수의 메모리셀 어레이블록을 포함하고, 각 메모리셀은 전기적으로 기록과 소거될 수 있고, 복수의 열에 대응하여 배치되는 복수의 비트선과 복수의 행에 대응하여 배치되는 복수의 워드선과, 외부에서 적용되는 기록데이터에 의한 전위가 기록데이터에 적용되어지는 데이터버스에 대응하는 메모리셀 어레이블록의 복수의 비트선을 전기적으로 접속하는 복수의 메모리셀 어레이블록에 대응하게 제공되는 복수의 제1접속회로와, 그리고 대응하는 메모리셀 어레이블록내에서 복수의 메모리셀의 기억된 데이터를 일괄하여 소거하는 고전압을 발생하는 복수의 메모리셀 어레이블록에 대응하게 제공되는 복수의 고전압 발생회로를 포함한다.

불휘발성 반도체 기억장치는 데이터 소거모드의 데이터버스에 소정의 전위를 공급하는 전위공급회로와, 각 데이터 기록모드의 모든 다른 제1접속회로를 불휘발성화하고 복수의 제1접속회로의 어느것을 활성화하는 신호를 발생하도록 어드레스신호를 디코드하는 제1디코드회로와, 데이터판독모드와 데이터 소거모드, 데이터 소거모드의 대응하는 메모리셀 어레이블록의 복수의 비트선중 소정의 것에 각 복수의 고전압 발생회로를 전기적으로 접속하는 제2접속회로와, 그리고 데이터 기록모드와 데이터 판독모드의 각 복수의 메모리셀 어레이블록의 복수의 워드선중 어느것을 선택하도록 그리고 데이터 소거모드의 비선택상태에 각 복수의 메모리셀 어레이블록의 모든 복수의 워드선을 가져 오도록 어드레스신호를 디코드하는 제2디코드회로를 더욱 포함한다.

각 복수의 고전압 발생회로는 소정의 전위에 도달하는 제2접속회로에 접속되는 비트선에 응답하고 활성화된다. 불휘발성 반도체 기억장치에 따라, 데이터버스에 전기적으로 접속되는 비트선을 선택하는 제1디코드회로는 종래와 다르게 데이터 소거모드에서 역시 동작된다.

그러므로, 데이터 소거모드의 데이터버스에 제공되는 소정의 전위는 동일하게 활성화하도록 선택된 비트선을 포함하는 메모리셀 어레이블록에 대응하는 고전압 발생회로에만 제공된다.

또 다른 태양에 따라, 본 발명은 복수의 열과 행으로 배열되는 각 복수의 메모리셀을 가지는 복수의 메모리셀 어레이블록을 포함하고 데이터는 각 메모리셀에서 전기적으로 기록과 소거될 수 있고, 복수의 열에 대응하게 제공되는 복수의 비트선과 그리고 복수의 행에 대응하게 제공되는 복수의 워드선과, 기록데이터에 외부에서 적용되는데 따른 전위가 제공되는 데이터버스와, 데이터버스에 대응하는 메모리셀 어레이블록의 상기 복수의 비트선을 전기적으로 접속하는 각 복수의 메모리셀 어레이블록에 대응하게 제공되는 복수의 접속회로와, 그리고 대응하는 메모리셀 어레이블록내에서 복수의 메모리셀의 기억된 데이터를 일괄하여 소거하는 고전압을 발생하는 각 복수의 메모리셀 어레이블록내에서 대응하게 제공되는 복수의 고전압 발생회로를 포함하는 불휘발성 반도체 기억장치에서 블록 단위로 데이터를 소거하는 방법에 관한 것이다.

그 방법은 데이터버스에 소정의 신호를 공급하고, 소정의 저전위에 복수의 워드선을 구동하고, 복수의 접속회로중 어느것을 선택적으로 활성화하고, 대응하는 메모리셀 어레이블록의 비트선에 각각 복수의 고전압 발생회로를 전기적으로 접속하고, 그리고 소정의 신호가 활성화된 접속회로를 통하여 공급되는 비트선을 포함하는 메모리셀 어레이블록에 대응하는 고전압 발생회로를 활성화하는 스텝을 포함한다.

그 방법에 따라, 각 고전압 발생회로는 소정의 신호가 데이터버스에서 대응하는 메모리셀 어레이블록의 비트선에 공급될때 대응하는 메모리셀 어레이블록데이터를 소거하는 고전압을 공급한다.

그러므로, 본 발명에 따라, 비휘발성 반도체 기억장치의 메모리셀 어레이의 기억데이터는 상호 접속과 회로의 작은 수의 임의수의 블록의 단위로 소거될 수가 있다.

부가적으로, 비록 블록의 수가 증가되어도, 데이터소거에 관련되는 상호접속의 수는 증가되지 않고, 그래서 칩사이즈를 증대하는 일없이 작은 유니트로 메모리셀 어레이의 기억된 데이터를 선택적으로 소거 또는 재기록하는 것이 가능하다.

그러므로, 본 발명이 프레쉬 EEPROM에 적용되면, 예를들면 종래보다 더욱 개량된 성능의 불휘발성 반도체 기억장치가 제공될 수 있다.

본 발명의 상기 목적, 특징, 태양 그리고 장점은 첨부 도면과 관련될때 본 발명의 다음의 상세한 설명으로 더욱 명백하게 된다.

[실시예]

제1도는 본 발명의 1실시예에 의한 프레쉬 EEPROM의 전체구성을 표시하는 개략블록도이다.

제1도를 참조하여, 이 프레쉬 EEPROM은, 제8도에 표시된 종래의 것과는 다르고, 메모리셀 어레이(1)의 기억데이터를 블록단위로 소거하기 위해 소스선 래치부(190) 및 트랜스퍼 게이트(180)을 포함한다.

트렌스퍼 게이트(180)은 메모리셀 어레이(1)와 소스선(190) 사이에 설치되어 이들 사이의 전기적접속을 제어한다. 타이머(150) 및 전원전환회로(160)은 소스선 래치부(190)을 제어하기 위해 설치되어, 트랜스퍼 제어회로(170)은 트랜스퍼 게이트(180)을 제어하기 위해 설치된다.

더욱, 이 프레쉬 EEPROM에 있어서는 제8도에 표시된 프레쉬 EEPROM의 경우와 다르고, Y디코더(5)가 소거모드에 있어서도, 데이터 기록시 및 데이터 판독시와 동일하게 동작하고, 또한, X디코더(4)는 소거모드에 있어 비활성되어, 더욱, 기록회로(7)는 소거모드에 있어, 입출력버퍼(9)를 통하여 받는 외부데이터를 Y게이트(2)에 제공한다. 코맨드 디코더(13)는 종래의 기능에 가하여, X디코더(4), Y디코더(5) 및 기록회로군(7)을 이와같이 동작되게 하기 위해 이들을 제어하는 동시에, 타이머(150), 트렌스퍼 제어회로(170) 및 소스선 래치부(190)를 제어하기 위한 제어신호 EN1~EN3발생하는 기능을 가진다.

이 프레쉬 EEPROM의 타의 부분의 구성 및 동작은 제8도에 표시된 종래의 프레쉬 EEPROM의 경우와 동일하다.

제2도는 메모리셀 어레이(1)가 2개의 블록 1-0, 1-1에 의해 구성되어, 또한 입출력데이터가 2비트데이터인 경우의 메모리셀 어레이(1) 및 그의 주변부의 구성을 표시하는 회로도이다.

제2도에는 각 메모리 어레이블록이 2개의 메모리셀 어레이 행에 의해 구성되는 경우가 예지되어 있다.

제2도를 참조하여, 메모리셀 어레이블록 1-0, 1-1 및 Y게이트(2) 및 센스앰프군(8) 및 기록회로군(7)은 제9도에 표시된 종래의 것과같은 구성을 하고 있다.

단, 기록회로군(7)내의 각 기록회로(66,67)은 제1도의 코멘트 레지스트(13)의 출력신호 EN1에 의해 제어된다. 소스선 래치부(190)은, 메모리셀 어레이블록 1-0,1-1의 각각 마다에 대응하여 설치된 소스선 래치회로(69,70)을 포함한다. 종래와 동일하게 소스선(281,282)는 메모리셀 어레이블록 1-0,1-1의 각각에 따로따로 설치된다.

각 메모리셀 어레이블록내의 모든 메모리셀의 소스는, 대응하는 소스선을 통하여 대응하는 소스선 래치외로에 접속된다. 트랜스퍼 게이트(180)는 메모리셀 어레이블록 1-0,1-1의 각각에 대응하여 1개씩 설치된 N채널 MOS트랜지스터(71,72)을 포함한다. 트랜스퍼 게이트(180)내의 각 트랜지스터(71,72)는 대응하는 메모리셀 어레이블록내의 1개의 비트선과, 이 메모리셀 어레이 블록에 대응하는 소스선 래치회로사이에 접속된다. 구체적으로는 트랜스퍼 게이트(180)내의 트랜지스터(71,72)는 같은 비트의 메모리셀에 대응하여 설치되는 비트선에 접속된다.

즉, 트랜지스터(71)에 접속된 비트선(60)에 대응하는 메모리셀(31,32)와 트랜지스터(72)에 접속된 비트선(62)에 대응하는 메모리셀(35,36)은 각각 Y게이트내의 트랜지스터(56 및 58)을 통하여 합계 입출력선(52)에 접속된다. 트렌스퍼 게이트(180)내의 모든 트랜지스터(71,72)는 트랜스퍼 제어회로(170)에서의 제어신호 LAT에 의해 공통으로 제어된다.

제1도 내지 제3도를 참조하여 이 프레쉬 EEPROM의 소거모드에 있어 회로동작에 대해 설명한다. 제3도는 소거모드에 있어서, 제2도의 회로부의 각부에 나타나는 신호파형을 표시하는 타이망챠트도이다.

즉, 입출력버퍼(9)에 제공되는 외부데이터에 있어 각각의 비트의 논리치가, 각 모드에 대응하여 미리 정해져 있고, 이와같은 논리치의 조합을 가지는 데이터가 소정의 조건하에서 입력버퍼(9)에 부여되면, 코맨드 레지스터(12) 및 코맨드 디코더(13)이 프레쉬 EEPROM을 이 데이터에 대응하는 모드에 설정한다.

본 실시예에서는, 소거모드를 지시하는 코맨드는 제2도에 있어 입출력선(52)에 입출력버퍼(9)를 통하여 외부에서 제공되는 데이터 D0가 논리치 "0"인 데이터에 대응하는 것으로 한다.

종래와 동일하게, 소거모드를 지시하는 코맨드에 대응하는 외부데이터 Din(제3도(b))을 라이트 이네이블신호/WE의 (제3도(a))강하후에 입출력버퍼(9)에 부여된다.

이와같은 코맨드입력은 라이트 이네이블신호/WE를 두번 강하하는 것에 의해 2번 행하여 진다. 코맨드레지스터(12)는, 소거모들 지시하는 코맨드로서 입력버퍼(9)에 2번째에 입력된 데이터 Din을 코맨드 데이터(13)에 제공한다.

코맨드 디코더(13)는 라이트 이네이블신호/WE의 두번째의 강하후에, 코맨드 레지스터(12)에서의 데이터 Din을 디코드하고, 이 프레쉬 EEPROM을 소거모드의 설정하도록, 제어신호 EN2(제3도(c)를 로우레벨에 강하하고, 또한 제어신호 EN1(제3도(d))을 소정시간 하이레벨로 한다.

더욱 코맨드 디코더(3)는, 제어신호 EN1의 하강시에 타이머(150)을 구동되게 하여, 그후, 일정시간 경과후에 소정기간 하이레벨의 제어신호 EN3(제3도(m))을 발생한다. 제어신호 EN1이 하이레벨인 기간, Y디코더(5)는 활성화되어, 데이터 판독시 및 데이터 기록시와 동일하게 동작한다.

즉, 제2도에 있어서, Y디코더(5)는 어드레스 레지스터(6)에서의 어드레스신호를 디코드하여 Y게이트(2)내의 트랜지스터(56~59)중, 어느 한개의 메모리셀 어레이블록 1-0 또는 1-1에 대응하여 설정된 것만을 ON상태로 한다.

더욱, 제어신호 EN1가 하이레벨에 되는 것에 의해 트랜스퍼 제어회로(68)도 활성화된다.

트랜스퍼 제어회로(68)는, 제어신호 EN1가 하이레벨인 기간 활성화되어, 하이레벨의 제어신호 LAT(제3도(g))를 출력한다. 이것에 의해, 트랜스퍼 게이트(8)의 모든 트랜지스터(71,72)는 제어신호 EN1이 하이레벨인 기간 ON상태로 된다.

제어신호 EN2가 로우레벨로 되는 것에 의해, X디코더가 비활성된다.

따라서, 제어신호 EN2가 로우레벨인 소거모드에 있어서 어느 워드선 WL1,WL2도 선택되지 않으므로, 모든 워드선 WL1,WL2의 전위는 대략 접지선위에 있다.

구체적으로는, Y디코더(5)와 Y게이트(2)간에 설치된 신호선 Y1,Y2의 중 어느 1개의 전위만이 제3도(f)에 표시되는 것과같이, 제어신호 EN1이 하이레벨인 기간에 하이레벨이 된다.

타이밍(150)는 제어신호 EN1의 하강에 응답하고, 제어신호 EN3이 상승할대까지의 기간하이레벨의 제어신호 ERASE(제3도(c))를 전원전환회로(16)에 출력을 계속한다. 전원전환회로(160)는, 제어신호 ERASE가 로우레벨인 기간에는, 고전압 Vpp(=12V)를 소스선 래치부(190)에 공급한다. 따라서, 전원전환회로(160)의 출력전압 Sup는, 제3도(h)에 표시된 것과같이, 제어신호 EN1의 강하후 일정기간 고전압 Vpp로 된다. 입출력버퍼(9)에 의해 받은 데이터 Din은, 코맨드 레지스터(12)에 제공되는 동시에, 기록회로(7)에도 제공된다. 기록회로군(7)내의 기록회로(66,67)은 각각 제어신호 EN1이 하이레벨인 기간 활성화되어, 데이터 기록시와 같이 동작한다.

즉, 각 기록회로(66,67)은 입출력버퍼(9)에서의 복수비트의 데이터 Din중 접속된 입출력선(52,53)에 대응하는 비트의 데이터가 "0"인 경우에만, 접속된 입출력선에 6.5V정도의 고전위를 부여한다.

본 실시예에서는 소거모드를 표시하는 코맨드로서 입출력버퍼(9)에 제공되는 데이터 Din중의 최하위비트의 데이터 D0가 "0"이므로, 이 비트 D0에 대응하여 설치된 입출력선(52)의 전위는, 제3도(e)에 표시된 것과같이, 대응하는 기록회로(66)의 동작에 의해, 제어신호 EN1이 하이레벨인 기간에는, Y디코더(5)가 동작하므로, 입출력선(52)의 전위는 Y게이트(2)내의 어느 1개의 트랜지스터를 통하여 1개의 메모리셀 어레이블록내의 비트선에 전달된다.

예를들면, Y디코더(5)에 의해 신호선 Y1의 전위가 제3도(f)에 표시된 것과같이, 하이레벨이면 입출력선(52)의 고전위는 트랜지스터(56)을 통하여 메모리셀 어레이블록 1-0내의 비트선(60)에 전달된다.

제어신호 EN이 하이레벨인 기간에는, 트랜스퍼 제어회로 170의 동작에 의해 트랜스퍼 게이트(18)내의 각 트랜지스터(71,72)가 온상태로되고, 대응하는 메모리셀 어레이블록 1-0,1-1내의 1개의 비트선(60,62)를 대응하는 소스선 래치회로(69,70)에 전기적으로 접속한다.

따라서, 입출력선(52)에 어느 1개의 메모리셀 어레이블록내의 1개의 비트선에 전달된 고전위는 더욱 이 1개의 메모리셀 어레이블록에 대응하여 설치된 소스선 래치회로 (69 또는 70)에 부여된다.

예를들면, 입출력선(52)의 고전위가 비트선(60)에 전달된 경우, 이 고전위는 더욱 트랜지스터(71)를 통하여 소스선 래치회로(69)에 제공된다.

각 소스선 래치회로(69,70)은 제어신호 EN2가 로우레벨로 되는 것에 의해 활성화되어, 대응하는 트랜지스터(71,72)간의 신호선 LIN1,LIN2의 전위가 일단 고전위로 되면, 이후 이 신호선의 전위를 고전위에 유지하도록 동작한다. 각 소스선 래치회로(69,70)이 이와같은 동작은 유지동작, 제어신호 EN3이 하이레벨이 되면 해제된다.

즉, 각 신호선 LIN1,LIN2의 전위는 제어신호 EN3의 상승에 응답하고, 로우레벨에 리세트된다. 제어신호 EN1이 강하하면, Y디코더(5) 및 트랜스퍼 제어회로(170)이 함께 비활성화된다.

이때문에 Y디코더(5)의 출력신호는 모두 로우레벨로 되므로 Y게이트(2)내의 모든 트랜지스터(56~59)는 OFF상태로 된다. 동일하게 트랜스퍼 제어회로(170)의 출력신호로 로우레벨로 되므로, 트랜스퍼 게이트(180)내의 모든 트랜지스터(71,72)로 OFF상태로 된다. 이 결과, 입출력선(52)의 고전위는 어느 소스선 래치회로(68,70)에도 전달되지 않는다. 그러나, 각 소스선 래치회로(69 또는 70)은 상기와 같은 유지기능을 가진다. 따라서, 입출력선(52)의 고전위를 전달된 소스선 래치회로(69 또는 70)은 제어신호 EN1의 하강후에도 제어신호 EN3이 하이레벨로 되지않는한, 대응하는 신호선 LIN1,LIN2를 고전위로 유지한다.

예를들면 제어신호 EN1이 하이레벨인 기간에 트랜지스터(56)가 ON상태로 되는 경우에는, 신호선 LIN의 전위는 제3도(h)에 표시된 것과 같이, 제어신호 EN1의 상승에서, 제어신호 EN3의 상승까지 기간고전위로 되는 한편, 신호선 LIN2의 전위는 제3도(i)에 표시된 것과 같이 로우레벨이 그대로 이다.

더욱, 활성화된 각 소스선 래치회로(69,70)은 대응하는 신호선 LIN1,LIN2가 고전위인 기간, 전원전환회로(160)의 출력전압 Sop를 출력신호 LOUT1, LOUT2로서 대응하는 메모리셀 어레이블록 1-0,1-1내의 소스선(281,282)에 공급하고, 또한 대응하는 신호선 LIN1,LIN2의 전이가 로우레벨인 기간에는 전원전압회로(160)의 출력전압 Sop에 관계없이, 대응하는 소스선(281,282)에 로우레벨의 전위를 부여한다.

전원전환회로(160)의 출력전압 Sop는, 제3도(h)에 표시되는 것과같이, 제어신호 ERASE가 하이레벨인 기간 12V이고, 타의 기간에는 5V이다.

따라서 예를들면 입출력(52)의 고전위가 제어신호 EN1이 하이레벨인 기간에 신호선 LIN1에 전달된 경우, 소스선 래치회로(69)의 출력 LOUT1에 의해, 소스선(281)의 전위만이, 제3도(e)에 있어 실선으로 표시되는 것과 같이, 전원전환회로(160)의 출력전압 Sop(제3도(h))와 동일하게 변환한다. 한편, 타의 소스선(282)의 전위는 제3도(1)에 있어 파선으로 표시되는 것과 같이, 로우레벨그대로이다.

상기와 같이, 제어신호 ERASE가 하이레벨인 기간에 어느 1개의 소스선에만 12V의 고전위가 부여된다.

따라서, 이 1개의 소스선이 설치된 1개의 메모리셀 어레이 블록내의 모든 메모리셀의 기억데이터만이 일괄하여 소거되고, 타의 메모리셀 어레이블록내의 어느 메모리셀의 기억데이터도 소거되지 않는다.

예를들면 제어신호 ERASE가 하이레벨인 기간에 소스선(281)의 전위가 12V에 되었을 경우, 메모리셀 어레이블록 1-0내의 모든 메모리셀 31~34의 소스에는 소스선(281)에서 고전위가 부여되므로, 이들 메모리셀의 기억데이터는 이 기간내에 일괄하여 소거되나, 메모리셀 어레이블록 1-1내의 어느 메모리셀 35~38의 소스선에도 고전위 12V는 부여되지 않으므로, 이들 메모리셀 35~38의 기억데이터는 소거되지 않는다.

상기와 같이 본 실시예에서는 소거모드를 지시하는 코맨드로서 이 프래쉬 EEPROM에 입력된 데이터 중 논리치가 "0"인 비트에 대응하는 입출력선(52)의 전위를 소거모드에 있어 어느 1개의 비트선에 선택적으로 전달하는 것에 의해, 메모리셀 어레이블록 1-0,1-1마다 설치된 소스선 래치회로(69,70)중 어느 1개만이 대응하는 소스선(281,282)에 고전위 Vpp를 공급할 수가 있는 상태에 세트된다.

따라서, 소거모드에 있어 어드레스 레지스터(6)에서 Y리코더(5)에 제공된 어드레스 신호가 기억데이터를 소거하고 싶은 메모리셀 어레이블록내의 메모리셀의 열 어드레스를 지시하는 것이 되도록 외부어드레스신호를 설정하면 소망의 메모리셀 어레이블록 1개의 기억데이터만을 소거할 수가 있다.

상기와 같이, 본 실시예에 의하면, 어느 한개의 메모리셀 어레이블록내의 소스선에만 데이터소거를 위한 고전위 Vpp를 부여하기 위해 종래와 같은 어드레스신호를 입력으로하는 소스선 디코더(26)(제8도참조)를 설치한 필요가 없다.

또, 각 메모리 어레이블록 1-0,1-1에 데이터소거를 위해, 메모리셀 어레이블록마다 따로따로 설치된 회로(69,70)(제9도의 소스선 스위치 43,44)에 대응)이 모두, 제어신호 EN2 및 EN3 그리고 전원전환회로(16)의 출력전압 Sop를 공통으로 받는다.

따라서, 메모리셀 어레이마다에 설치된 소거펄스인가를 위한 회로(69,70)에의 입력신호선수는, 메모리셀 어레이블록의 수에 관계없이 일정(3개)하다. 그러므로, 본 실시예에 의하면, 메모리셀 어레이(1), 많은 블록으로 분할된 경우도, 메모리셀 어레이(1)의 기억데이터를 블록단위로 소거하기 위해 필요한 배선의 수가 증가하지 않으므로, 이와같은 배선수의 증가를 계산할 것도 없이 블록사이즈를 작게할 수가 있다.

블록사이즈를 작게하여 메모리셀 어레이(1)를 다수의 블록으로 분할되면, 메모리셀 어레이91)의 기억데이터를 보다 작은 단위로 소거할 수 있으므로, 일부의 기억데이터만을 선택적으로 개선할 수가 있다.

상기 설명에 있어서는, 어느 1개의 메모리셀 어레이블록 DML 기억데이터만이 선택적으로 소거되는 경우가 설명되었으나, 일괄하여 데이터를 소거되어야할 메모리셀 어레이블록의 수는 가변이고, 임의의 수에 설정할 수가 있다.

예를들면, 제2도에 있어서, 제어신호 EN1이 하이레벨인 기간내에, 신호선 Y1 및 Y2의 전위가 순차로 하이레벨로 되도록 외부어드레스신호가 전환되면, 입출력선(52)의 고전위는 우선 소스선 래치회로(69)에 의해 신호선 LIN1에 유지된 후, 계속하여 소스선 래치회로(70)에 의해 신호선 LIN2에 유지된다. 따라서, 제어신호 ERASE가 하이레벨인 기간에는, 소스선 래치회로(69 및 70)에서 각각, 소스선(281 및 282)에 12V의 고전압이 공급된다.

이 결과, 2개의 메모리셀 어레이블록 1-0,1-1의 기억데이터가 일괄하여 거소된다.

이와같이, 본 실시예에서는 메모리셀 어레이블록마다에 소거펄스를 인가하기 위해 설치된 회로(69,70)이 소거펄스의 출력을 지시하는 신호를 유지하는 기능을 가지므로, 소거모드에 있어, Y디코더(5)가 활성상태인 기간내에 Y디코더(5)에 입력되는 어드레스신호를 전환하는 것에 의해, 2개 이상의 임의의 메모리셀 블록의 기억데이터를 일괄하여 소거하는 것도 가능하게 된다.

본 실시예에 있어서, X디코더(4), Y디코더(5), 기록회로군(7) 및 센스앰프군(8)은 어느것이고, 데이터 기록시 및 데이터 판독시에는 종래와 동일하게 동작한다.

한편, 각 소스선 래치회로(69,70)도 데이터 기록시 및 데이터 판독시에는 제9도의 소스선 스위치(43,44)와 동일하게 동작한다.

즉, 각 소스선 래치회로(69,70)은, 제어신호 EN2가 하이레벨인 기간, 대응하는 소스선(281,282)에 로우레벨의 전위를 부여한다. 그러므로, 이 프레쉬 EEPROM에 있어 데이터판독 및 데이터기록은 종래의 프레쉬 EEPROM의 경우와 같은 회로동작에 의해 실행된다.

제4도는 각 소스선 래치회로(69,70)의 구성의 1예를 표시하는 회로도이다. 제4도는 1개의 소스선 래치회로(69)의 구성이 대표적으로 표시된다.

제4도를 참조하여, 소스선 래치회로(69)는 대응하는 신호선 LIN1의 전위 및 제어신호 EN3를 입력으로 하는 플립플롭회로(1900)과, 인버터(193)과 전압변환회로(194)와, 대응하는 소스선(281)을 구동하는 드라이버회로(199)를 포함한다. 플립플롭회로(1900)는, 2개의 2입력 NOR게이트(191 및 192)를 포함한다.

NOR게이트(191)은, 신호선 LIN1의 전위와 NOR게이트(192)의 출력전위가 입력되어, NOR게이트(192)에는, NOR게이트(191)의 출력전위와 제어신호(EN3)이 입력된다. 따라서, 소거모드에 있어서, 입출력선(50)의 고전위가 트랜지스터(56), 비트선(60) 및 트랜지스터(71)을 통하여 신호선 LIN1에 부여되면, NOR게이트(191)의 출력전위가 NOR게이트(192)의 출력전위에 관계없이 로우레벨로 된다.

신호선 LIN1의 전위의 상승시에는, 제어신호 EN3이 로우레벨(제3도 참조)이므로, NOR게이트(192)의 출력전위는 NOR(191)의 출력전위가 로우레벨로 되는 것에 의해, 하이레벨이 된다.

이 결과, NOR게이트(191)에는, NOR게이트(192)에서 하이레벨의 전위가 부여되므로, 이후 신호선 LIN1의 전위가 로우레벨로 되어도, 제어신호 EN3이 하이레벨로 되지 않는한, NOR게이트(191)의 출력전위는, 로우레벨 그대로이다. NOR게이트(191)의 출력은, 플립플롭회로(190)이 출력으로서 인버터(193)에 의해 반전되어, 또는 반전되지 않고, 전압변환회로(194)에 제공된다.

NOR게이트(191 및 192) 그리고 인버터(193)의 어느 전위전압도 통상의 크기(5V)인데 대해, 드라이버(199)의 전원전압은 제어신호 ERASE가 하이레벨인 기간고전압(12V)이 된다. 그래서, 플립플롭회로(1900)의 출력에 의해 드라이버(199)를 직접 구동하는 것이 곤란하다.

그래서, 전압변환회로(194)가, 플립플롭회로(1900)의 출력신호의 전류구동력을 높이기 위해 설치된다. 전압변환회로(194)는, 제1도의 전원전환회로(160)의 출력전압 Sop와 접지전위사이에 서로 직렬로 접속된, P채널 MOS트랜지스터(196) 및 N채널 MOS트랜지스터(198) 그리고, 이들과 병렬로 접속된 P채널 MOS트랜지스터(196) 및 N채널 MOS트랜지스터(198)을 포함한다.

트랜지스터(197)의 게이트에는 플립플롭회로(1900)의 출력이 직접 부여되고, 트렌지스터(198)의 게이트에는, 트랜지스터회로(1900)의 출력이 인버터(193)에 의해 반전되어 부여된다.

트랜지스터(195 및 196)의 게이트는 각각 트랜지스터(196 및 198)의 접속점과 트랜지스터(195 및 197)의 접속점에 접속된다. 따라서, 플립플롭회로(190)의 출력전위가 로우레벨이면, 트랜지스터(198)이 ON상태로 되어 트랜지스터(195)의 게이트전위를 저하되게 하는 한편, 트랜지스터(197)이 OFF상태로 되어 트랜지스터(196)의 게이트전위를 저하를 금지한다. 이 결과, ON상태로된 트랜지스터(198)에 의해, 드라이버(199)의 입력전위가 로우레벨로 된다.

드라이버(199)는, 전원전환회로(160)의 출력 Sup와 접지전위간에 서로 직렬로 접속된, P채널 MOS트랜지스터(200) 및 N채널 MOS트랜지스터(201)를 포함한다.

전압변환회로(194)의 출력은 트랜지스터(200 및 201)의 게이트에 제공되어, 트랜지스터(200 및 201)의 접속점이 대응하는 소스선(281)에 접속된다. 따라서, 전압변환회로(194)의 출력전위가 로우레벨이면, 트랜지스터(200)이 ON상태로 되어, 전원전압회로(16)의 출력전압 Sup를 소스선(281)에 제공한다. 이와같이, 신호선 LIN1의 전위가 일단 하이레벨이 되면, NOR게이트(191 및 192)의 접속점에 로우레벨의 전위가 래치되므로, 제어신호 EN3이 하이레벨로 되지 않는한, 소스선(281)에, 전원전환회로(160)의 출력전압 Sup가 공급된다.

제어신호 EN3의 전위가 하이레벨로 되면, NOR게이트(192)의 출력전위는, NOR게이트(191)의 출력전위에 관계없이 로우레벨이 된다. 이때문에, NOR게이트(191)의 출력전위는 이후, 신호선 LIN1의 전위에 의해 결정된다. 즉, 플립플롭회로(1900)이 신호선 LIN1의 전위가 하이레벨로 되기 전의 상태로 리세트된다.

신호선 LIN1에 입출력선(52)에서 고전위가 전달될때 까지는, NOR게이트(191)의 출력전위는 하이레벨이므로, 전압변환회로(194)에 있어서, 앞과는 역으로, 트랜지스터(197)이 온상태로 되어 트랜지스터(196)의 게이트전위를 저하되게 하는 한편, 트랜지스터(198)가 OFF상태로 되어 트랜지스터(195)의 게이트전위의 저하를 금지한다. 이때문에, 드라이버(199)에는 트랜지스터(196)에 의해 전원전환회로(16)에서는 하이레벨의 전위가 공급된다.

이 결과, 드라이버(199)에 있어 트랜지스터(201)이 ON상태로 되어, 소스선(281)을 접지한다.

제어신호 EN3은, 소거모드에 있어 제어신호 ERASE가 강하할때 마다 상승된다.

제어신호 EN3의 강하시에는, 신호선 LIN1의 전위는 로우레벨이므로, NOR게이트(191)의 출력전위는 하이레벨로 확정된다. 따라서, 제어신호 EN3의 강하후, 플립플롭회로(190)의 출력전위는 소거모드에 있어 신호선 LIN1의 전위가 하이레벨로 되지 않는한, 하이레벨 그대로이다. 따라서, 데이터소거의 개시에 앞서 소스선 래치회로(69)는, 필히 대응하는 메모리셀 어레이 1-0의 기록데이터를 소거하는가 또는 아닌가를 표시하는 데이터를 받을 수 있는 상태에 있다.

상기 실시예에서는 소스선 래치회로(69,70)에 입출력선(52)의 전위를 공급하기 위한 신호선 LIN1,LIN2와 소스선 래치회로(69,70)의 출력신호를 받는 소스선(281,282)가 따로따로 설치되나, 이들이 공통이라도 좋다.

예를들면, 제4도에 있어 플립플롭회로(1900)에의 입력신호선 LIN1이 드라이버(199)의 출력단에 접속된 구성이라도 좋다. 이 경우에는, 신호선 LIN1의 전위는, 제3도(h)에 표시되는 것과 같이, 소거모드에 있어 일단 하이레벨로 되면, 이후 제어신호 EN3이 하이레벨로 될때까지 고전위에 유지된다. 더욱, 상기 실시예에서는, 제3도에 표시된 것과같이 라이트이네이블신호/WE가 로우레벨인 기간에, 입출력선(52)에서 소스선 래치회로에 고전위가 전달되었으나, 이와같은 전달은 라이트이네이블신호/WE가 하이레벨인 기간에 행하여져도 좋다. 비록 본 발명이 상세하게 설명되었지만, 설명과 예의 방법이 같고 그리고 제한되지 않지 않고, 본 발명의 정신과 범위는 첨부된 청구범위에의해서만 한정되어 있는 것이 명백히 이해된다.

Claims

복수의 열에 배열되어 전기적으로 기록 및 소거가능한 복수의 메모리셀(31-38)와 상기 복수의 열에 대응하여 설치되는 복수의 비트선(60-63)을 포함하는 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))과 외부에서 적용된 기록데이터에 따르는 전위가 공급되어야할 데이터 버스수단(52,53)과, 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))에 대응하여 설치되고, 각각이 대응하는 메모리셀 어레이블록내의 상기 복수의 비트선을 상기 데이터 버스수단(52,53)에 전기적으로 접속하는 복수의 제1접속수단(56-59)과, 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))에 대응하여 설치되도, 각각이 대응하는 메모리셀 어레이블록내의 상기 복수의 메모리셀의 기억데이터를 일괄하여 소거하는 고전압을 발생하는 복수의 고전압 발생수단(69,70)과, 데이터 소거모드를 지시하는(EN1,EN2)에 응답하고, 상기 데이터 버스수단에 소정의 전위를 공급하는 전위공급수단(7)과, 데이터 소거모드에 있어 상기 복수의 제1접속수단(56-59)중 어느것을 선택적으로 활성화하는 활성화수단(5)과, 그리고 상기 데이터 소거모드에서 대응하는 메모리셀 어레이블록의 상기 복수의 비트선중 소정의 것(60,62)에 각 상기 복수의 고전압 발생수단(69,70)을 전기적으로 접속하는 제2접속수단(170,180)을 구비하고, 각 상기 복수의 고전압 발생수단(69,70)은 상기 소정의 전위를 얻는 상기 제2접속수단에 의해 접속되는 비트선상의 전위에 응답하고 활성화되는 불휘발성 반도체 기억장치.
제1항에 있어서, 각 상기 복수의 고전압 발생수단(69,70)은 제1논리레벨의 신호를 유지하는 상기 소정의 전위에 상기 제2접속수단(170,180)에 의해 접속되는 비트선의 전위의 변화에 응답하는 신호유지수단(1900)과, 상기 데이터 소거모드에서 소정의 고전위(12V)에 이르는 노드와, 그리고 상기 제1논리레벨의 신호가 상기 신호유지수단(1900)에 의해 유지될때 일정한 시간에 대응하는 메모리셀 어레이블록의 상기 복수의 메모리셀(31-38)에 상기 노드를 전기적으로 분리하는 상기 지시신호(EN2)에 응답하는 스위칭수단(199)을 포함하는 불휘발성 반도체 기억장치.
제2항에 있어서, 일정한 시간동안 상기 노드에 상기 소정의 고전위(12V)를 공급하고 그리고 다른 시간동안 상기 소정의 고전위(12V)보다 충분히 낮은 전위(5V)를 상기 노드에 공급하는 상기 지시신호(EN1)에 응답하는 전위스위칭수단(160)을 더욱 포함하는 불휘발성 반도체 기억장치.
제2항에 있어서, 상기 신호유지수단(1900)은 상기 일정한 시간이 경과후 제2논리레벨에 상기 유지신호를 리세트하는 리세트수단(EN3)을 더욱 포함하는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 데이터 버스수단(52,53)은 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))에 공통으로 제공되고 그리고 각 상기 메모리셀 어레이블록의 상기 복수의 비트선(60-63)에 대응하게 제공되는 복수의 데이터선을 포함하고, 그리고 각 상기 복수의 제1접속수단(56-59)은 대응하는 데이터선(52,53)과 대응하는 메모리셀 어레이블록의 상기 복수의 비트선(60-63)사이에 제공되는 복수의 제1스위칭수단을 포함하는 불휘발성 반도체 기억장치.
제5항에 있어서, 각 상기 복수의 메모리셀 어레이((1-0)-(1-(m-1)))의 상기 소정의 1비트선(60,62)는 같은 데이터선(52)에 대응하게 설치되고, 그리고 상기 전위공급수단(7)은 상기 지시신호(EN1)에 응답하고 상기 소정의 1비트선(60,62)에 대응하는 데이터선(52)에 상기 소정의 전위를 공급하는 불휘발성 반도체 기억장치.
제5항에 있어서, 상기 활성수단(5)은 소정된 시간의 대응하는 데이터선(52,53)과 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))중 어느하나의 상기 복수의 비트선(60-63)사이에 제공되는 상기 복수의 제1스위칭수단 ON상태에만 초래하는 상기 지시신호(EN1)에 응답하는 제1제어수단을 포함하는 불휘발성 반도체 기억장치.
제7항에 있어서, 상기 제1제어수단(5)은 어드레스신호를 디코드하는 상기 지시신호(EN1)에 응답하고 활성화되는 디코드수단인 불휘발성 반도체 기억장치.
제6항에 있어서, 상기 제2접속수단(170,180)은, 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))에 대응하게 제공되고, 그리고 대응하는 고전압 발생수단과 대응하는 메모리셀 어레이블록의 상기 소정의 1비트선(60,62)사이에 제공되는 복수의 제2스위칭수단(71,72)과, 그리고 모든 상기 복수의 제2스위칭수단(71,72)을 턴온(ON)하는 상기 지시신호(EN1)에 응답하는 제2제어수단(170)을 포함하는 불휘발성 반도체 기억장치.
제1항에 있어서, 각 상기 복수의 메모리셀(31-38)은 제어게이트영역(17)과, 프로팅 게이트영역(16)과, 배열되는 열에 대응하는 비트선에 접속되는 드레인영역(19) 그리고 소스영역(18)을 가지는 전계효과 반도체소자를 포함하고, 각 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))에 포함되는 모든 메모리셀의 소스영역은 공통신호선(281,282)을 통하여 대응하는 고전압 발생수단에 접속되고, 그리고 각 상기 복수의 메모리셀 어레이((1-0)-(1-(m-1)))에 포함되는 모든 메모리셀 제어게이트영역(17)은 상기 데이터 소거모드에서 소정의 로우전위(ON)에 강제되는 불휘발성 반도체 기억장치.
복수의 열과 복수의 행으로 배열되어 전기적으로 데이터가 기록되고 소거되는 각 복수의 메모리셀(31-38)과, 상기 복수의 열에 대응하게 설치되는 복수의 비트선(60-63)과 상기 복수의 행에 대응하게 설치되는 복수의 워드선(WL1,WL2)을 포함하는 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))과, 외부에서 적용된 기록데이터에 따른 전위가 공급되어야 할 데이터 버스수단(52,53)과, 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))에 대응하여 설치되고, 각각이 대응하는 메모리셀 어레이내의 각 상기 복수의 비트선(60-63)을 상기 데이터버스수단(52,53)에 전기적으로 접속하는 복수의 제1접속수단(56-59)과, 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))에 대응하게 설치되어, 각각이 대응하는 메모리셀어레이블록내의 상기 복수의 메모리셀(31-38)의 기억 데이터를 일괄하여 소거하는 고전압을 발생하는 복수의 고전압 발생수단(69,70)과, 데이터 소거모드의 상기 데이터 버스수단(52,53)에 소정의 전위를 공급하는 전위공급수단(7)과, 상기 복수의 제1접속수단(56-59)중 어느것을 활성화하는 신호를 발생하도록 어드레스 신호를 디코드하고 그리고 각 데이터 기록모드, 데이터 판독모드, 그리고 상기 데이터 소거모드에서 모든 다른것들을 불활성화하는 제1디코드수단(5)과, 상기 데이터 소거모드에서 대응하는 메모리셀 어레이블록의 상기 복수의 비트선(60-63)중 소정의 것(60,62)에 각 상기 복수의 고전압 발생수단(69,70)을 전기적으로 접속하는 제2접속수단(170,180)과, 그리고 상기 데이터 기록모드와 상기 데이터 판독모드에서 각 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))의 상기 복수의 워드선(WL1,WL2)중 어느것을 선택된 상태로 가져가고 그리고 상기 데이터 소거모드에서 각 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))의 모든 상기 복수의 워드선(WL1,WL2)을 선택된 상태에 가져가는 상기 어드레스신호를 디코드하는 제2디코드수단(4)을 구비하고, 각 상기 복수의 고전압 발생수단(69,70)은 상기 소정 전위를 얻는 상기 제1접속수단(170,180)에 의해 접속되는 비트선(60,62)에 응답하고 활성화되는 불휘발성 반도체 기억장치.
제11항에 있어서, 상기 데이터 버스수단(52,53)은 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))과 각 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))에 포함되는 상기 복수의 비트선(60-63)에 공통으로 설치되는 복수의 데이터선을 포함하고, 각 상기 복수의 제1접속수단(56-59)은 대응하는 데이터선(52,53)과 대응하는 메모리셀 어레이의 상기 복수의 비트선(60-63)사이에 설치되는 복수의 스위칭 수단을 포함하고, 그리고 상기 소정의 전위는 상기 소정의 1비트선(60,62)에 대응하여 설치되는 데이터선(52)에 공급되는 불휘발성 반도체 기억장치.
데이터가 전기적으로 기록되고 소거될 수 있는 복수의 메모리셀(31-38)을 포함하고, 복수의 열과 행으로 배열되는 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))과, 상기 복수의 열에 대응하여 설치되는 복수의 비트선(60-63)과 상기 복수의 행에 대응하게 설치되는 복수의 워드선(WL1,WL2)과, 외부에서 제공되는 기록데이터에 따르는 전위가 공급되어야할 데이터 버스수단(52,53)과, 상기 데이터 버스수단(52,53)에 대응하는 메모리셀 어레이블록의 상기 복수의 메모리셀(31-38)의 기억데이터를 선택적으로 소거하는 고전압을 발생하는 상기 복수의 메모리셀 어레이블록((1-0)-(1-(m-1)))에 대응하게 설치되는 복수의 고전압 발생수단(69,70)을 포함하고, 상기 방법은 소정신호를 상기 데이터 버스수단(52,53)에 공급하고, 모든 상기 복수의 워드선을 소정의 저전위에 강제하고, 상기 복수의 접속수단(56,59)중 어느것을 선택적으로 활성화하고, 대응하는 메모리셀 어레이블록의 비트선에 각 상기 복수의 고전압 발생수단(69,70)을 전기적으로 접속하고, 그리고 상기 소정의 신호가 상기 활성화된 접속수단을 통하여 공급된 비트선을 포함하는 메모리셀 어레이블록에 대응하는 고전압 발생수단을 활성화하는 단계를 포함하는 불휘발성 반도체 기억장치의 블록단위 데이터 소거방법.