JP3905979B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリ Download PDFInfo
- Publication number
- JP3905979B2 JP3905979B2 JP15450498A JP15450498A JP3905979B2 JP 3905979 B2 JP3905979 B2 JP 3905979B2 JP 15450498 A JP15450498 A JP 15450498A JP 15450498 A JP15450498 A JP 15450498A JP 3905979 B2 JP3905979 B2 JP 3905979B2
- Authority
- JP
- Japan
- Prior art keywords
- cell array
- write
- block
- line
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに係り、特に電気的消去・再書込み可能な半導体メモリ（ＥＥＰＲＯＭ）に関するもので、例えばＮＯＲ型フラッシュメモリに使用されるものである。
【０００２】
【従来の技術】
浮遊ゲートおよび制御ゲートの積層ゲート構造を有し、浮遊ゲートに蓄積される電子の数を変えることによって"0" データ、"1" データを不揮発的に記憶するメモリセルのアレイを有するＥＥＰＲＯＭの一例として、一括消去可能なＮＯＲ型フラッシュメモリがある。
【０００３】
図２４（ａ）乃至（ｃ）は、ＮＯＲ型フラッシュメモリのメモリセル単体の一例について平面パターンおよび断面構造を概略的に示しており、図２４（ａ）は平面パターン図、図２４（ｂ）は同図（ａ）中のB-B'線に沿う断面図、図２４ （ｃ）は同図（ａ）中のC-C'線に沿う断面図である。
【０００４】
図２４（ａ）乃至（ｃ）において、１ａはＰ型半導体基板、１ｂは前記Ｐ型基板上に形成されたＮ型ウエル、１ｃは前記Ｎ型ウエル上に形成されたセル領域形成用のＰ型ウエルであり、このＰ型ウエル１ｃ上にセルアレイが形成されている。
【０００５】
２は素子分離絶縁膜、３はゲート酸化膜、４はセルの浮遊ゲート、５はセルの制御ゲート、６は浮遊ゲート- 制御ゲート間絶縁膜、７は層間絶縁膜、８はビット線、９はセルのドレイン領域（ｎ型拡散領域）、１０はセルのソース領域（ｎ型拡散領域、ソース線）、１１はビット線コンタクト部を示す。
【０００６】
上記構成のセルは、ドレイン９、ソース１０、浮遊ゲート４および制御ゲート５を有し、浮遊ゲート４に蓄えられた電荷の量を異ならせることでデータを記憶する。
【０００７】
図２５は、図２４（ａ）乃至（ｃ）に示したメモリセルの複数個がマトリクス状に配置されたメモリセルアレイの一例を示す。
【０００８】
各メモリセルＭＣ00〜ＭＣn0、ＭＣ01〜ＭＣn1、…、ＭＣ0m〜ＭＣnmは、そのゲート電極が複数のワード線ＷＬ0 〜ＷＬn のうち１つのワード線に接続され、ドレイン電極が複数のビット線ＢＬ0 〜ＢＬm のうち１つのビット線に接続され、ソース電極がソース線ＳＬに接続されている。
【０００９】
ＮＯＲ型フラッシュメモリには、データ書込み／データ読み出し時に、外部との間で複数ビットのデータを同時に入出力するようにした複数ビット構成のものがあり、その一例としてビット幅が１６の１６ビット構成が知られている。
【００１０】
複数ビット構成のＮＯＲ型フラッシュメモリは、同一セルアレイブロックを複数列単位でＮ区分し、データ読み出し／データ書込み時に、同じ行選択信号によりＮ区分のメモリセルを選択し、列選択信号によりＮ区分のメモリセルから各１個ずつメモリセルを選択することにより、Ｎ個のメモリセルを同時に選択するように構成される。
【００１１】
図２６は、複数ビット構成のＮＯＲ型フラッシュメモリにおけるセルアレイブロックの一部と関連する周辺回路の一部を示している。
【００１２】
ビット線は例えば４本毎のグループＢＬ1 〜ＢＬ15、…に区分され、各グループＢＬ1 〜ＢＬ15、…の４本のビット線の各一端側に対応して列選択トランジスタＣＳの各一端が接続され、この４個の列選択トランジスタＣＳの各他端が一括されて接続され、共通ビット線となっている。そして、上記共通ビット線は、ビット線電位クランプ用トランジスタＣＴを介してビット線負荷トランジスタＬＴ、センスアンプＳＡ、書込みトランジスタＷＴなどに接続されている。
【００１３】
なお、複数ビット構成のＮＯＲ型フラッシュメモリにおいては、図２５中の各ビット線ＢＬ0 〜ＢＬ15、ＢＬ16〜ＢＬm は、図２６に示した各グループＢＬ1 〜ＢＬ15、…の４本のビット線のうちの各１本を示している。
【００１４】
一方、ＮＯＲ型フラッシュメモリにおいては、あるメモリセルに対してデータの書き換えを行う際に、そのセルとビット線あるいはワード線を共有する他のセルが半選択状態になってデータ状態が変化する現象（データ書き換え時のディスターブ）を防止するために、消去を行うブロック単位毎にワード線／ビット線を切り離すように構成される。
【００１５】
消去を行うブロック単位は、一般的には５１２Ｋビットであり、例えば１Ｋワード線×５１２ビット線構成あるいは５１２ワード線×１Ｋビット線構成のセルアレイブロックが採用される。
【００１６】
次に、ＮＯＲ型フラッシュメモリにおけるデータ書込み・読み出し・消去動作を説明する。
【００１７】
（１）データ書込み時にメモリセルＭＣ00〜ＭＣ015 が選択された場合、これらのメモリセルＭＣ00〜ＭＣ015 が共有する選択ワード線ＷＬ0 にはＶpp（１０Ｖ程度の電圧）が印加され、その他の非選択ワード線ＷＬ1 〜ＷＬn は０Ｖにされる。
【００１８】
上記選択メモリセルＭＣ00〜ＭＣ015 に接続されている選択ビット線ＢＬ0 〜ＢＬ15に印加されるビット線電圧は、書込みデータに依存するものであり、"0" データを書き込むビット線にはＶdp（５Ｖ程度の電圧）が印加され、"1" データを書き込むビット線には０Ｖが印加される。ソース線ＳＬは０Ｖにされる。
【００１９】
これにより、選択メモリセルＭＣ00〜ＭＣ015 のうち、"0" データを書き込む選択メモリセルは、ゲートがＶpp、ドレインがＶdpであり、ソースからドレインに移動する電子の中には高エネルギーを持つものがあって、これがゲート方向の電界によって浮遊ゲートに到達するものがある。こうして、浮遊ゲート中の電子の数が相対的に少ない"1" データ状態は電子の数の相対的に多い"0" データ状態に変わる。
【００２０】
ゲート・ドレイン電圧関係が上記以外であるメモリセル（非選択メモリセルおよび"1" データを書き込む選択メモリセル）ではドレイン電流が流れず、メモリセルのデータは変わらない。
【００２１】
（２）データ読み出し時にメモリセルＭＣ00〜ＭＣ015 が選択された場合、これらのメモリセルが共有する選択ワード線ＷＬ0 にはＶcc（５Ｖ程度の電圧）が印加され、その他の非選択ワード線ＷＬ1 〜ＷＬn は０Ｖにされる。
【００２２】
上記選択メモリセルＭＣ00〜ＭＣ015 に接続されている選択ビット線ＢＬ0 〜ＢＬ15に印加されるビット線電圧は、ビット線電位クランプ用トランジスタによりＶd （１Ｖ程度の電圧）に設定され、非選択のビット線には０Ｖが印加される。ソース線ＳＬは０Ｖにされる。
【００２３】
この際、選択メモリセルＭＣ00〜ＭＣ015 のうち、"1" データ状態のメモリセルの閾値電圧はＶccより低く、"0" データ状態のメモリセルの閾値電圧はＶccより高いので、"1" セルでは電流が流れ、"0" セルでは電流が流れない。この電流に応じた電圧をセンスアンプでセンスすることによって、"0" データと"1" データを読み出すことができる。
【００２４】
（３）データの消去（一種のデータの書き込み）時は、選択されたセルアレイブロックに対して一括に行われる。この場合、消去の対象となるブロックのソース線ＳＬに消去電圧を印加する方法と、消去の対象となるブロックのセルウエルに消去電圧を印加する方法がある。
【００２５】
前者の消去方法は、消去の対象となるブロックにおける全てのワード線を０Ｖあるいはそれ以下にし、ソース線ＳＬに高い消去電圧を印加する。これにより、消去対象となるブロックにおける全てのメモリセルにおいて、ソース領域と浮遊ゲートのオーバーラップ部のゲート酸化膜に高電界がかかり、浮遊ゲート中の電子はトンネリングによってソース領域に抜けるので、全てのメモリセルのデータは"1" になる。
【００２６】
なお、非選択のセルアレイブロックでは、ワード線は全て０Ｖ、ソース線ＳＬが０Ｖであるので、メモリセルのデータは消えない。
【００２７】
後者の消去方法は、消去の対象となるブロックにおける全てのワード線を０Ｖにし、Ｐ型ウエルおよびＮ型ウエルに高い消去電圧を印加する。これにより、消去対象となるブロックにおける全てのメモリセルにおいて、ウエルと浮遊ゲートの間のゲート酸化膜に高電界がかかり、浮遊ゲート中の電子はウエルに抜けるので、全てのメモリセルのデータは"1" になる。
【００２８】
なお、非選択のセルアレイブロックでは、ワード線は全て０Ｖ、ウエルが０Ｖであるので、メモリセルのデータは消えない。
【００２９】
ところで、上記したように電源電圧（５Ｖ程度）より高い書込み用電圧・消去用電圧を必要とするフラッシュメモリの使用電源を単一化して単一電源のフラッシュメモリを実現するために、チップ上に書込み電圧用昇圧回路、消去電圧用昇圧回路が設けられている。
【００３０】
これらの昇圧回路に所要の電流供給能力を持たせるように実現するために必要なパターン面積とその動作に伴う消費電流は、書込み・消去電圧と電源電圧の比に依存する。
【００３１】
フラッシュメモリの低電圧化が要求される一方、書込み・消去電圧が低下できない場合、昇圧回路で必要とするパターン面積は増大し、その結果、消費電流も増加してしまう。
【００３２】
しかし、従来のＮＯＲ型フラッシュメモリにおいては、書込み電圧用昇圧回路の面積と消費電流の増大をまねいており、その理由を以下に述べる。
【００３３】
図２７は各メモリセルＭＣｉの書込み時間対閾値電圧変化特性、図２８は書込み時間対書込み電流（ドレイン電流）変化特性を示している。
【００３４】
図２７、図２８の特性から分かるように、書込み初期には、メモリセルの閾値電圧は低いのでドレイン電流は多い（初期値は４５０μＡ）。
【００３５】
従来の書込み方法は、同一セルアレイブロックの複数のメモリセルに対してビット幅分の書込みビットを同時に書き込むものであり、選択メモリセルの全てに"0" データを書き込む場合には特に大きな書込み電流が流れるので、この電流を十分に供給するために書込み電圧用昇圧回路で必要とする面積と消費電流の増大をまねいている。
【００３６】
書込み電圧用昇圧回路の面積と消費電流を低減する方法として、例えば図２９に示す書込み信号のように、書込みビットを２区分して書込みを単純に時分割して行うことによって、書込み電圧用昇圧回路の面積と消費電流を半減する方法が考えられる。
【００３７】
即ち、前記したようなビット幅１６のＮＯＲ型フラッシュメモリにおいて、一度に書き込むビット数をビット幅の半分（８）に減らして書込み電圧用昇圧回路に必要な電流供給能力を半減する方法が考えられるが、書込み時間が倍増してしまうという問題がある。
【００３８】
また、従来のＮＯＲ型フラッシュメモリにおいては、消去電圧用昇圧回路の面積と消費電流の増大をまねいており、その理由を以下に述べる。
【００３９】
図３０は各メモリセルＭＣｉの消去時間対閾値電圧変化特性、図３１は消去時間対消去電流（ソース電流）変化特性を示している。
【００４０】
図３０、図３１の特性から分かるように、消去初期には、メモリセルの閾値電圧は高く、トンネル酸化膜中の電界が高いので、バンド間トンネル電流は多い （最大４ｍＡ）。
【００４１】
従来は、上記バンド間トンネリング電流を十分に供給するために、消去電圧用の昇圧回路の供給電流が前記バンド間トンネル電流の初期値に相当する最大４ｍＡとなるように、消去電圧用の昇圧回路の大きさが決められていたので、消去電圧用昇圧回路で必要とする面積と消費電流の増大をまねいている。
【００４２】
この場合、消去サイズは、仕様によって５１２Ｋビットと決められているので、従来の一括消去方式では必要な供給電流を下げることはできなかった。
【００４３】
一方、従来のＮＯＲ型フラッシュメモリにおいて、データの書込み時に同一のセルアレイブロック内の複数個のメモリセルを同時に選択して同時に書込む場合、同時書込みされるセルのドレイン電流（書込み電流）が各セルに共通のソース線ＳＬに集まるので、同時に書込むビット数を増やすと、共通ソース線ＳＬの寄生抵抗によってソース線電位が上昇し、同時書込み可能な最大ビット数は書込み可能な臨界ソース電圧Ｖc によって決まり、一度に書込めるビット数が制限されるという問題があり、この点について以下に述べる。
【００４４】
図３２は、従来のＮＯＲ型フラッシュメモリにおけるセルアレイブロックの一部、カラムゲート（列選択トランジスタおよびブロック選択トランジスタ）の一例を概略的に示す。
【００４５】
セルアレイブロックは、複数のメモリセルＭＣが行列状に配列されている（ここでは、図示の簡略のため、代表的に一行分のセルのみ示している）。そして、同一行のメモリセルの各制御ゲートに共通にワード線ＷＬｉが接続され、同一カラムのメモリセルの各一端に共通にビット線ＢＬｉが接続されており、換言すれば、同一行あるいは同一カラムの任意の２つのメモリセルはワード線またはビット線を共有している。
【００４６】
各ビット線には、列選択トランジスタおよびブロック選択トランジスタが直列に接続されており、所定の複数本のビット線毎に各ブロック選択トランジスタの一端に共通にデータ線ＤＬが接続されている。
【００４７】
このようなＮＯＲ型フラッシュメモリにおいて、データの読み出し／書込み／消去時には、前記セルアレイブロック内のメモリセルの１個または複数個を同時に選択する。
【００４８】
同時書込み対象のメモリセルは、同一のセルアレイブロック内にあり、選択カラムに対応するカラム選択信号およびブロック選択信号を“Ｈ”とする。
【００４９】
この場合、データ書込み時には同時書込みされるセルのドレイン電流（書込み電流）が共通ソース線ＳＬに集まるので、同一セルアレイブロック内で同時に書込むビット数を増やすと、共通ソース線ＳＬの寄生抵抗Ｒs によってソース線電位が上昇し、同時書込み可能な最大ビット数は書込み可能な臨界ソース電圧Ｖc によって決まり、一度に書込めるビット数が制限される。
【００５０】
つまり、同時に書込むビット数が多過ぎると、メモリセルのソース電位が上昇し、ドレイン電流が流れにくくなってしまい、その結果、書込み特性が悪化してしまうからである。
【００５１】
また、メモリセルが形成されているＰ型ウエルの抵抗によって、書込み動作で発生するホールが流れにくくなり、Ｐ型ウエルの電位が上昇してパンチスルーを引き起こしてしまうからである。
【００５２】
従って、書換えテストをする場合、消去はセルアレイブロック一括で行われるのでビット当たりの消去時間は短いが、同時に書込めるビット数の制約からビット当たりの書込み時間は長くなり、これに伴うテスト時間の増加はテストコストの上昇を招くことを意味する。
【００５３】
【発明が解決しようとする課題】
上記したように従来の不揮発性半導体メモリは、同一セルアレイブロックの複数のメモリセルに対してビット幅分の書込みビットを同時に書き込む際、選択メモリセルの全てに"0" データを書き込む場合には特に大きな書込み電流が流れるので、この電流を十分に供給するために書込み電圧用昇圧回路で必要とする面積と消費電流の増大をまねいてしまうという問題があった。
【００５４】
また、従来の一括消去方式では必要な供給電流が大きくなり、消去電圧用昇圧回路で必要とする面積と消費電流が大きくなってしまうという問題があった。
【００５５】
また、同時に書込めるビット数の制約からテスト時間は長くなり、その結果、テストコストが上昇してしまうという問題があった。
【００５６】
本発明は上記の問題点を解決すべくなされたもので、同一セルアレイブロックの複数のメモリセルに対してビット幅分の書込みビットを書き込む際、書込みが進行するにつれて書込みビット数を増やすように書き込むことにより、書込み時間を短縮でき、書込み電圧用昇圧回路で必要とする面積と消費電流を抑制し得る不揮発性半導体メモリを提供することを目的とする。
【００５９】
【課題を解決するための手段】
本発明の不揮発性半導体メモリは、複数のワード線と、複数のビット線と、ソース線と、それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記ソース線に接続された複数の不揮発性のメモリセルと、データの書込みに際して、前記複数のワード線のうち任意の１つのワード線を選択するとともに前記複数のビット線のうちの複数グループの各１本のビット線を同時に選択可能なセル選択回路と、前記複数グループのビット線にそれぞれ接続されたトランジスタと、前記セル選択回路により同時に選択される複数のメモリセルに対して複数ビットのデータを書き込む時に、書込みの進行につれて書込みビット数を増やしていく書込み手段とを具備したことを特徴とする。
【００６７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００６８】
まず、ＮＯＲ型フラッシュメモリにおけるデータ書込みに関する本発明の特徴について説明する。
【００６９】
図２７に示したメモリセルの書込み時間対閾値電圧変化特性、図２８に示したメモリセルの書込み時間対書込み電流変化特性から分かるように、書込み初期には、メモリセルの閾値電圧は低いのでドレイン電流は多いが、書込みが進行するにつれてドレイン電流は減っていく。また、ドレイン電流の初期値は４５０μＡ、書込み開始から２μｓ後のドレイン電流は２２５μＡであり、書込み開始から１０μｓ後の閾値電圧は６．５Ｖ（"0" データ）である。
【００７０】
そこで、本発明の書込み方法では、データの書込みに際して、同時に選択される複数のメモリセルをＮ（≧２）区分し、各区分のメモリセルを単位としてそれぞれ第１の時間ずつシリアルに書き込む第１の書込み期間（例えばメモリセルの書込み電流が初期値から例えばほぼ半減するまでの時間）と２区分以上のメモリセルを単位としてそれぞれ第２の時間ずつシリアルに書き込む第２の書込み期間（好ましくは第１の時間より長い時間）とに分けてデータを書き込むことを特徴とするものである。
【００７１】
即ち、書込みが進行するにつれて書込みビット数を増やすように工夫したシーケンスにしたがって書き込むことにより、書込み時間を短縮するものである。
【００７２】
＜第１実施例＞
第１実施例に係る１６ビット構成のＮＯＲ型フラッシュメモリは、図２４乃至図２６を参照して前述した従来例のＮＯＲ型フラッシュメモリと比べて、基本的な構成は同じである。
【００７３】
即ち、セルアレイブロック（１個分）は図２５に示すような基本構成を有しており、データ書込みに際して、同一セルアレイブロック中の複数のワード線のうち任意の１つのワード線を選択するとともに複数のビット線のうちの複数グループの各１本のビット線を同時に選択するためのセル選択回路（ワード線選択回路、カラム選択回路）が設けられている。
【００７４】
そして、図２６に示すように、セルアレイブロック内の複数グループのビット線（つまり、各グループの複数のビット線が共通接続された共通ビット線）に、読み出し時ビット電位クランプ用トランジスタＣＴ、負荷トランジスタＬＴ、書込みトランジスタＷＴ、センスアンプＳＡなどが接続されている。
【００７５】
本実施例では、前述した従来例のＮＯＲ型フラッシュメモリと比べて、書込み制御パルス信号を生成する回路および書込み制御方法（シーケンス）が異なるので、この点を中心に以下に説明する。
【００７６】
図１は、第１実施例に係るＮＯＲ型フラッシュメモリの書込み制御パルス信号φ6 〜φ9 を生成するための動作波形の一例を示している。
【００７７】
図２（ａ）〜（ｄ）および図３（ａ）〜（ｃ）は、図１中に示した各種信号を生成するための回路例を示している。
【００７８】
図２（ａ）のＰＧＭ発生回路は、ＮＡＮＤゲートＮＡ群およびインバータＩＶ群により所定のロジック回路が構成されてなり、クロック信号φ1 〜φ4 および書込み信号ＷＥに基づいてパルス幅２６μｓのイネーブル制御信号ＰＧＭを生成する。
【００７９】
図２（ｂ）のφ1 生成回路は、ＮＡＮＤゲートＮＡおよびインバータＩＶ群により所定のロジック回路が構成されてなり、イネーブル制御信号ＰＧＭに基づいてパルス幅２μｓのクロック信号φ1 を生成する。
【００８０】
図２（ｃ）のφ5 生成回路では、ＮＡＮＤゲートＮＡ群、遅延ゲートＤＬおよびインバータＩＶ群により所定のロジック回路が構成されてなり、クロック信号φ1 およびイネーブル制御信号ＰＧＭに基づいてパルス幅２４μｓのクロック信号φ5 を生成する。
【００８１】
図２（ｄ）のバイナリカウンタ回路は、３段接続された分周回路ＤＥＶ、ＮＡＮＤゲートＮＡおよびインバータＩＶ群により所定のロジック回路が構成されている。そして、イネーブル制御信号ＰＧＭの反転信号によって各分周回路ＤＥＶをリセットし、クロック信号φ1 、φ5 をＮＡＮＤ処理した信号の相補信号入力を分周し、初段分周回路でパルス幅が４μｓのクロック信号φ2 を生成し、次段分周回路でパルス幅が８μｓのクロック信号φ3 を生成し、最終段分周回路からクロック信号φ4 を取り出す。
【００８２】
図３（ａ）の回路は、ＮＡＮＤゲートＮＡ群およびインバータＩＶ群により所定のロジック回路が構成されてなり、信号φ1 、φ3 〜φ5 に基づいて図１に示したような所望の書込み制御パルス信号φ6 を生成する。
【００８３】
図３（ｂ）の回路は、ＮＯＲゲートＮＲ群およびインバータＩＶ群により所定のロジック回路が構成されてなり、信号φ1 〜φ5 に基づいて図１に示したような所望の書込み制御パルス信号φ7 を生成する。
【００８４】
図３（ｃ）の回路は、ＮＡＮＤゲートＮＡ群、ＮＯＲゲートＮＲおよびインバータＩＶ群により所定のロジック回路が構成されてなり、信号φ1 〜φ4 に基づいて図１に示したような所望の書込み制御パルス信号φ8 、φ9 を生成する。
【００８５】
上記第１実施例のＮＯＲ型フラッシュメモリの書込み動作に際しては、１６ビット幅のデータ書込みに際して、メモリセルを４区分し、まず、４ビット単位で第１の書込み期間（メモリセルの書込み電流が初期値４５０μＡから例えばほぼ半減するまでの時間、本例では２μｓ）ずつシリアルに書き込むが、その後は、前記４ビット単位の例えば２倍の８ビット単位で前記第１の書込み期間より長い第２の書込み期間（第１の書込み期間だけ書込まれたメモリセルの閾値電圧が所定値に達するまでの時間、本例では８μｓ）ずつシリアルに書き込んでいく。
【００８６】
ここで、書込み電圧用の昇圧回路の面積と消費電流を低減させるために供給電流が１．８ｍＡの昇圧回路を使用した場合、書込み時間の合計は、１．８ｍＡ／４５０μＡ×２μｓ＋１．８ｍＡ／２２５μＡ×８μｓ＝２４μｓで済む。
【００８７】
これに対して、図２９を参照して前述したような書込み方法にしたがって、書込みビットを４ビット単位に区分して単純に時分割して書き込むと、書込み時間の合計は１．８ｍＡ／４５０μＡ×１０μｓ＝４０μｓだけかかる。
【００８８】
即ち、上記第１実施例によれば、書込み電圧用昇圧回路の面積と消費電流を低減させるとともに、書込み時間を大幅に短縮することが可能になる。
【００８９】
なお、実際の書込み動作に際して、図２６中の書込みトランジスタＷＴを駆動するために使用される書込み信号は、図１中に示した書込み制御パルス信号φ6 〜φ9 と、書込みブロックを選択指定するブロック選択信号と、書込みデータ（"0" データあるいは"1" データ）との論理積をとって生成される。
【００９０】
即ち、上記第１実施例のＮＯＲ型フラッシュメモリによれば、書込みの進行につれて書込みビット数の分割数を減らしていく（書込みビット数を増やしていく）ことによって、書込み電圧用の昇圧回路からの限られた供給電流を効率良く分配し、分割数を固定していた従来の方法に比べて書込み時間を短縮することができる。
【００９１】
上記第１実施例を拡張して一般的に表現すると、複数のワード線と、複数のビット線と、ソース線と、それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記ソース線に接続された複数の不揮発性のメモリセルと、データの書込みに際して、前記複数のワード線のうち任意の１つのワード線を選択するとともに前記複数のビット線のうちの複数グループの各１本のビット線を同時に選択するセル選択回路と、前記複数グループのビット線にそれぞれ接続された複数のトランジスタと、前記セル選択回路により同時に選択される複数のメモリセルに対して複数ビットのデータを書き込む時に、書込みの進行につれて書込みビット数を増やしていく書込み手段とを具備することを特徴とする。
【００９２】
次に、ＮＯＲ型フラッシュメモリにおけるデータ消去に関する本発明の特徴について説明する。
【００９３】
図３０および図３１の特性では、バンド間トンネル電流の初期値は４ｍＡであるが、消去が進行するにつれてバンド間トンネル電流は減っていき、消去開始から２ｍｓ後のバンド間トンネル電流は１ｍＡであり、消去開始から１０ｍｓ後の閾値電圧は３Ｖ（"1" データ）である。
【００９４】
以下に示すデータ消去に関する各実施例のＮＯＲ型フラッシュメモリにおけるデータ消去動作は、消去ビット数を５１２Ｋビットに固定していた従来の方法に比べて、消去対象ビット数を減らす、あるいは、消去開始直後には消去ビット数を少なくし、消去の進行に従って消去ビット数を増やしていくことにより、消去電圧用昇圧回路の面積と消費電流を低減することを特徴とする。
【００９５】
このような制御は、ロウアドレスプリデコード信号の複数を同時に選択状態にすることによってロウデコーダブロックを同時に選択状態にする手段を用いて実現できる。
【００９６】
＜第２実施例＞
第２実施例では、５１２Ｋビット（６４Ｋバイト）のビット容量を有するセルアレイブロックＭＣＡのデータの消去に際して、ロウデコーダおよび複数のワード線をＮ（≧２）区分し、各区分をシリアルに選択して消去することにより、消去電流のピークを分散し、消去電圧用昇圧回路として必要な面積を小さくするものである。
【００９７】
図４は、第２実施例に係るＮＯＲ型フラッシュメモリにおける１本のソース線を共有する１つのセルアレイブロックＭＣＡおよびそれに対応するロウデコーダアレイの構成の一例を示す。
【００９８】
図４中のセルアレイブロックＭＣＡは、i x j 個のメモリセルと、i 本のビット線ＢＬ0 〜ＢＬ(i-1) とj 本のワード線ＷＬ0 〜ＷＬ(j-1) と１本のソース線ＳＬとからなる。
【００９９】
ここで、ｉ＝１０２４、ｊ＝５１２、つまり、上記セルアレイブロックＭＣＡは５１２ワード線×１Ｋビット線構成であり、それぞれ８Ｋバイトのビット容量を有する８つのサブセルアレイブロックＭＣＡB0〜ＭＣＡB7から構成されており、各サブセルアレイブロックＭＣＡB0〜ＭＣＡB7は、１０２４本のビット線ＢＬ0 〜ＢＬ(i-1) と１本のソース線ＳＬを共有する。
【０１００】
ロウデコーダアレイＲＤＡは、前記８つのサブセルアレイブロックＭＣＡB0〜ＭＣＡB7に対応して設けられた８つのロウデコーダブロックＲＤB0〜ＲＤB7から構成されている。
【０１０１】
各ロウデコーダブロックＲＤB0〜ＲＤB7は、それぞれ８個のロウデコーダＲＤを有し、ロウデコーダアレイの全体では６４個のロウデコーダＲＤを有し、各ロウデコーダＲＤは、プリデコーダ信号ＧＡm 、ＧＢn 、ＶＣＧl （m= 0〜7 、n= 0〜7 、l= 0-7）をデコードする。
【０１０２】
図５は、図４中のロウデコーダＲＤの１個分を代表的に示しており、プリデコーダ信号ＧＡm 、ＧＢn が入力するＮＡＮＤゲートＮＡと、このＮＡＮＤゲートＮＡの出力が入力するレベルシフタＬＳと、このレベルシフタＬＳの出力が入力する８個のワード線ドライバＷＬＤ0 〜ＷＬＤ7 とを有し、ワード線ドライバ電圧源として信号ＶＣＧl （l= 0-7）が印加される。
【０１０３】
このロウデコーダＲＤにおいて、レベルシフタＬＳの初段のＮＭＯＳ入力型のＣＭＯＳ差動回路はＶＳＷノード（例えばＶＳＷ＝３Ｖ）と接地ノードとの間に接続されており、次段のＰＭＯＳ入力型のＣＭＯＳ差動回路はＶＳＷノードとＶＢＢノード（ＶＢＢ＝−７．５Ｖの負電圧）との間に接続されており、ワード線ドライバＷＬＤ0 〜ＷＬＤ7 は、ワード線ドライバ電圧源（ＶＣＧl ）と接地ノードとの間に接続されている。
【０１０４】
このロウデコーダＲＤは、プリデコーダ信号ＧＡm 、ＧＢn 、ＶＣＧl に基づいて８本のワード線ＷＬmnl （l= 0-7）の駆動信号を生成し、ロウデコーダアレイの全体では、m,n,l の組み合わせによって５１２本のワード線ＷＬmnl の駆動信号を選択的に生成することが可能である。
【０１０５】
この場合、消去時には、後述するようにワード線ドライバ電圧源信号ＶＣＧl としてＶＢＢが供給され、プリデコーダ信号ＧＡm 、ＧＢn により選択された選択ロウデコーダブロックの各ロウデコーダＲＤの出力電位はＶＢＢになり、選択されなかった非選択ロウデコーダブロックの各ロウデコーダＲＤの出力電位は０Ｖになる。
【０１０６】
図６（ａ）は、図５中のプリデコーダ信号ＶＣＧl を生成するＶＣＧl プリデコーダ回路の一例を示している。
【０１０７】
このＶＣＧl プリデコーダ回路は、相補的な内部ロウアドレス信号ＲＡ0 〜ＲＡ8 、／ＲＡ0 〜／ＲＡ8 の一部であるＲＡ0 〜ＲＡ2 、／ＲＡ0 〜／ＲＡ2 および消去モード信号／ＥＲＡが入力するＮＡＮＤゲートＮＡと、このＮＡＮＤゲートＮＡの出力が入力するレベルシフタＬＳと、このレベルシフタＬＳの出力が入力するＣＭＯＳインバータ（ドライバ）ＩＶとを有する。
【０１０８】
このＶＣＧl プリデコーダ回路において、レベルシフタＬＳは図６中のレベルシフタＬＳと同様であり、ＣＭＯＳインバータＩＶはＶＳＷノードとＶＢＢノードとの間に接続されている。
【０１０９】
このＶＣＧl プリデコーダ回路は、消去モード信号／ＥＲＡが非活性状態（ “Ｈ”レベル）の時（読み出し／書込み時）にはＲＡ0 〜ＲＡ2 、／ＲＡ0 〜／ＲＡ2 をデコードしてプリデコーダ信号ＶＣＧl を出力する。これに対して、消去モード信号／ＥＲＡが活性状態（“Ｌ”レベル）の時にはプリデコーダ信号ＶＣＧl としてＶＢＢを出力する。
【０１１０】
図６（ｂ）は、図５中のプリデコーダ信号ＧＡm を生成するためのＧＡm プリデコーダ回路の一例を示している。
【０１１１】
このＧＡm プリデコーダ回路は、相補的な内部ロウアドレス信号ＲＡ3 〜ＲＡ5 、／ＲＡ3 〜／ＲＡ5 が入力するＮＡＮＤゲートＮＡ１と、このＮＡＮＤゲートＮＡ１の出力および消去モード信号／ＥＲＡが入力するＮＡＮＤゲートＮＡ２とを有する。
【０１１２】
このＧＡm プリデコーダ回路は、消去モード信号／ＥＲＡが非活性状態（“Ｈ”レベル）の時（読み出し／書込み時）にはＲＡ3 〜ＲＡ5 、／ＲＡ3 〜／ＲＡ5 をデコードしてプリデコーダ信号ＧＡm を出力する。これに対して、消去モード信号／ＥＲＡが活性状態（“Ｌ”レベル）の時にはプリデコーダ信号ＧＡm として“Ｈ”レベルを出力する。
【０１１３】
図６（ｃ）は、図５中のプリデコーダ信号ＧＢn を生成するためのＧＢn プリデコーダ回路の一例を示している。
【０１１４】
このＧＢn プリデコーダ回路は、相補的な内部ロウアドレス信号ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 が入力するＮＡＮＤゲートＮＡ３と、このＮＡＮＤゲートＮＡ３の出力が入力するインバータＩＶ１とを有する。
【０１１５】
このＧＢn プリデコーダ回路は、ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 をデコードしてプリデコーダ信号ＧＢn を出力する。この場合、消去時には、後述するように上記信号ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 としてチップ内部のバイナリカウンタ回路で発生された３ビットのバイナリ信号が供給されるので、プリデコーダ信号ＧＢn は、前記８つのロウデコーダブロックＲＤB0〜ＲＤB7を択一的に選択するためのロウデコーダブロック選択信号としての機能を果たす。
【０１１６】
図７（ａ）は、図６（ａ）、（ｂ）中の内部ロウアドレス信号ＲＡ0 〜ＲＡ5 、／ＲＡ0 〜／ＲＡ5 を生成する回路の１個分を代表的に示している。
【０１１７】
この回路は、アドレス信号Ａi(i=0 〜5)が二段のインバータＩＶ２、ＩＶ３を経てＲＡi(i=0 〜5)になり、さらにインバータＩＶ４により反転されて／ＲＡi(i=0 〜5)になる。
【０１１８】
図７（ｂ）は、図６（ｃ）中の内部ロウアドレス信号ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 を生成する回路の１個分を代表的に示している。
【０１１９】
この回路は、アドレス信号Ａi(i=6,7,8)が一端に入力するＣＭＯＳトランスファゲートＴＧ１と、クロック信号ＥＣＬＫi(i=6,7,8)が一端に入力するＣＭＯＳトランスファゲートＴＧ２と、これらの２つのトランスファゲートの各他端の一括接続ノードに接続されたインバータＩＶ５とを有し、上記２つのトランスファゲートＴＧ１、ＴＧ２は相補的な消去モード信号ＥＲＡ、／ＥＲＡにより相補的にスイッチ制御される。
【０１２０】
この回路は、相補的な消去モード信号ＥＲＡ、／ＥＲＡが非活性状態の時（読み出し／書込み時）には、一方のトランスファゲートＴＧ１がオンになり、Ａi およびその反転信号がＲＡi 、／ＲＡi となって出力する。
【０１２１】
これに対して、相補的な消去モード信号ＥＲＡ、／ＥＲＡが活性状態の時には、他方のトランスファゲートＴＧ２がオンになってクロック信号ＥＣＬＫi およびその反転信号がＲＡi 、／ＲＡi となって出力する。
【０１２２】
図７（ｃ）は、図７（ｂ）中のクロック信号ＥＣＬＫi(i=6,7,8)を供給するバイナリカウンタＢＣを示している。
【０１２３】
このバイナリカウンタＢＣは、クロック信号ＥＣＬＫ6 を分周してクロック信号ＥＣＬＫ7 、ＥＣＬＫ8 を発生する。
【０１２４】
図８は、図４に示した第２実施例のＮＯＲ型フラッシュメモリにおけるセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１２５】
消去モードに入ると、図６（ｂ）のＧＡm プリデコーダ回路はプリデコーダ信号ＧＡm として“Ｈ”レベルを出力し、図６（ｃ）のＧＢn プリデコーダ回路は、ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 入力として供給される３ビットのバイナリ信号をプリデコーダした信号ＧＢn （択一的に“Ｈ”レベルになる走査信号）を出力する。したがって、プリデコーダ信号ＧＡm とプリデコーダした信号ＧＢn とによって８つのロウデコーダブロックＲＤB0〜ＲＤB7を択一的にシリアルに選択する。
【０１２６】
また、消去モード時には、図６（ａ）のＶＣＧl プリデコーダ回路はワード線電圧源信号ＶＣＧl としてＶＢＢを供給するので、各ロウデコーダブロックＲＤB0〜ＲＤB7のうちの１つの選択ロウデコーダブロックの各ロウデコーダＲＤの出力はＶＢＢになり、残りの非選択のロウデコーダブロックの各ロウデコーダＲＤの出力は非選択電位（０Ｖ）になる。
【０１２７】
また、消去電圧用昇圧回路（図示せず）から供給されるソース線電圧ＶSLは、消去動作の開始から終了まで６．５Ｖにされる。この結果、サブセルアレイブロックＭＣＡB0からＭＣＡB7までシリアルに消去されていく。
【０１２８】
即ち、まず、第１のサブセルアレイブロックＭＣＡB0の全てのワード線（第１のワード線ブロック）は−７．５Ｖにされ、その他のサブセルアレイブロックＭＣＡB1〜ＭＣＡB7のワード線の全ては０Ｖにされる。このような動作が、第８のサブセルアレイブロックＭＣＡB7のワード線（第８のワード線ブロック）までシリアルに繰り返されて消去動作が終了する。
【０１２９】
この場合、図３１に示した消去特性から分かるように、１つのワード線ブロックを−７．５Ｖにする時間Ｔ1 を１０ｍｓにすると、全消去時間は８０ｍｓ（１０ｍｓ×８）になる。
【０１３０】
また、ソース線ＳＬをバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は、８つのサブセルアレイブロックＭＣＡB0〜ＭＣＡB7のシリアルな消去動作に対応して８つのピークに分散できるので、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１３１】
上記第２実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ロウデコーダおよび複数のワード線をそれぞれ第１乃至第Ｎ（≧２）のロウデコーダブロックおよび第１乃至第Ｎのワード線ブロックにＮ分割し、前記第１乃至第Ｎのワード線ブロックを個別に選択して第１乃至第Ｎの消去動作に時分割してデータ消去を行う消去手段を具備し、前記消去手段は、前記第１乃至第Ｎのワード線ブロックのうちから選択した選択ワード線ブロックに対応する選択ロウデコーダブロック内の全てのロウデコーダを選択状態にするようにプリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線の電位をソース線電位に対して第１の負電圧にし、かつ前記選択ロウデコーダブロックを除く非選択ロウデコーダブロック内の全てのロウデコーダを非選択状態にするように前記プリデコード信号を非選択論理にして前記選択ワード線ブロックを除く非選択ワード線ブロックの全てのワード線の電位をソース線電位に対して第１の負電圧より絶対値の小さい第２の電圧に設定することを特徴とするものである。
【０１３２】
＜第３実施例＞
第３実施例は、図４乃至図８に示した第２実施例と比べて、構成はほぼ同様であるが、消去動作に係る信号波形の印加シーケンスが異なる。
【０１３３】
図９は、第３実施例に係るセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１３４】
消去動作の前半は、サブセルアレイブロックＭＣＡB0〜ＭＣＡB7を２ブロックずつに４区分し、図８に示した消去動作に準じて各区分をシリアルに選択する。この場合、選択したワード線ブロックを−１０Ｖにする時間を図８中のＴ1 （＝１０ｍｓ）より短いＴ2 （例えば２ｍｓ）とするように制御する。
【０１３５】
そして、上記したようなシリアルな選択が最後の区分のワード線ブロックまで進んだ後、全区分のワード線ブロックを選択状態、即ち、５１２Ｋビットセルアレイの全てのワード線を−１０Ｖにする。この場合、図４の消去特性から分かるように、全ワード線を−１０Ｖにする時間Ｔ3 は８ｍｓでよい。
【０１３６】
したがって、全消去時間は、２ｍｓ×４＋８ｍｓ＝１６ｍｓとなり、図８に示した消去動作に要する全消去時間８０ｍｓよりも大幅に短縮される。
【０１３７】
また、ソース線をバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は、各区分のサブセルアレイブロックのシリアルな消去動作および全区分のサブセルアレイブロックの消去動作に対応して５つのピークに分散できるので、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１３８】
上記第３実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ロウデコーダおよび複数のワード線をそれぞれ第１乃至第Ｎ（≧２）のロウデコーダブロックおよび第１乃至第Ｎのワード線ブロックにＮ分割し、前記第１乃至第Ｎのワード線ブロックを個別に選択して第１乃至第Ｎの消去動作に時分割してデータ消去を行った後、全てのワード線ブロックに対して同時にデータを消去する消去手段を具備し、前記消去手段は、前記第１乃至第Ｎのワード線ブロックのうちから個別に選択した選択ワード線ブロックのデータを消去する際、選択ワード線ブロックに対応する選択ロウデコーダブロック内の全てのロウデコーダを選択状態にするようにプリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線の電位をソース線電位に対して第１の負電圧にし、かつ前記選択ロウデコーダブロックを除く非選択ロウデコーダブロック内の全てのロウデコーダを非選択状態にするように前記プリデコード信号を非選択論理にして前記選択ワード線ブロックを除く非選択ワード線ブロックの全てのワード線の電位をソース線電位に対して第１の負電圧より絶対値の小さい第２の電圧に設定し、前記全てのワード線ブロックに対して同時にデータを消去する際、全てのロウデコーダブロック内の全てのロウデコーダを選択状態にするように前記プリデコード信号を選択論理にして全てのワード線ブロックの全てのワード線の電位をソース線電位に対して第１の負電圧に設定することを特徴とするものである。
【０１３９】
＜第４実施例＞
図１０は、第４実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックＭＣＡとそれに対応するロウデコーダアレイを示す。
【０１４０】
このＮＯＲ型フラッシュメモリは、５１２Ｋビット（６４Ｋバイト）のビット容量を有するセルアレイブロックＭＣＡを、それぞれ３２Ｋバイトのビット容量を有する２つのサブセルアレイブロックＭＣＡB1、ＭＣＡB2に区分する。
【０１４１】
各サブセルアレイブロックＭＣＡB1、ＭＣＡB2は、１０２４本のビット線ＢＬ0 〜ＢＬ(i-1) を共有し、サブセルアレイブロックＭＣＡB1は、２５６本のワード線ＷＬ0 〜ＷＬ(j-1) とワード線方向に沿って設けられた１本のソース線ＳＬ1 を有し、サブセルアレイブロックＭＣＡB2は、２５６本のワード線ＷＬj 〜ＷＬ(2j-1)とワード線方向に沿って設けられた１本のソース線ＳＬ2 を有する。
【０１４２】
また、前記２つのサブセルアレイブロックＭＣＡB1、ＭＣＡB2に対応して２つのロウデコーダブロックＲＤB1、ＲＤB2に区分しており、各ロウデコーダブロックＲＤB1、ＲＤB2はそれぞれ３２個のロウデコーダＲＤを有し、ロウデコーダアレイの全体では６４個のロウデコーダＲＤを有する。
【０１４３】
図１１は、図１０中のセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１４４】
消去モードに入ると、サブセルアレイブロックＭＣＡB1、ＭＣＡB2をシリアルに選択し、ソース線ＳＬ1 、ＳＬ2 にＴ1 （＝１０ｍｓ）時間ずつバイアス（例えば６．５Ｖ）を印加し、消去開始から終了まで全てのワード線に−１０Ｖを印加する。この結果、サブセルアレイブロックＭＣＡB1、ＭＣＡB2がシリアルに消去されていく。
【０１４５】
したがって、消去動作に要する全消去時間は２０ｍｓになり、ソース線ＳＬ1 、ＳＬ2 をバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は２つのピークに分散できるので、最大供給電流が２ｍＡの消去電圧用昇圧回路を用いることができ、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１４６】
図１２は、図１０中の２本のソース線ＳＬ1 、ＳＬ2 を選択するためのソースデコーダの一例を示す回路である。
【０１４７】
ロウアドレス信号のうちの最上位ビット信号から生成された相補的な内部ロウアドレス信号ＲＡ8 、／ＲＡ8 は、それぞれ対応して二入力のＮＡＮＤゲートＮＡ１１、ＮＡ１２の各一方の入力となり、ブロックアドレス信号ＢＬＫＡＤＤは上記ＮＡＮＤゲートＮＡ１１、ＮＡ１２の各他方の入力となる。
【０１４８】
上記ＮＡＮＤゲートＮＡ１１の出力は、インバータＩＶ１１、ＩＶ１２により反転され、相補的な信号としてソース線ドライバＳＤ１に入力する。また、前記ＮＡＮＤゲートＮＡ１２の出力は、インバータＩＶ１３、ＩＶ１４により反転され、相補的な信号としてソース線ドライバＳＤ２に入力する。上記ソース線ドライバＳＤ１、ＳＤ２は、それぞれソース線電圧ＶＳＷノードとＶssノードとの間に接続されているＣＭＯＳラッチ回路からなる。
【０１４９】
上記ソースデコーダの動作は、消去時に、ブロックアドレス信号ＢＬＫＡＤＤが“Ｈ”レベルになり、相補的な内部ロウアドレス信号ＲＡ8 、／ＲＡ8 のいずれか一方の“Ｈ”レベルによりサブセルアレイブロックＭＣＡB1のソース線ＳＬ1 、サブセルアレイブロックＭＣＡB2のソース線ＳＬ2 のいずれか一方がソース線電圧ＶＳＷになる。一回の消去動作中に信号ＲＡ8 、／ＲＡ8 が反転し、ソース線ＳＬ1 、ＳＬ2 はシリアルに選択されてソース線電圧ＶＳＷになる。
【０１５０】
なお、ブロックアドレス信号ＢＬＫＡＤＤは、非選択時、あるいは、消去時以外の動作中は“Ｌ”レベルになり、２本のソース線ＳＬ1 、ＳＬ2 は０Ｖになる。
【０１５１】
上記第４実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ソース線を第１乃至第Ｎ（≧２）の複数本のソース線に分割するとともにロウデコーダおよび複数のワード線をそれぞれ第１乃至第Ｎのロウデコーダブロックおよび第１乃至第Ｎのワード線ブロックに分割し、第１の消去動作乃至第Ｎの消去動作に時分割してデータを消去する消去手段を具備し、前記消去手段は、全てのワード線を所定の電位に設定し、前記第１乃至第Ｎのソース線のうちから個別に選択した選択ソース線の電位を前記ワード線の電位に対して第１の正電圧にし、かつ前記選択ソース線を除く非選択ソース線の電位を前記ワード線の電位に対して第１の正電圧より絶対値の小さい第２の電圧に設定することを特徴とするものである。
【０１５２】
＜第５実施例＞
図１３は、第５実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックＭＣＡとそれに対応するロウデコーダＲＤＡを示す。
【０１５３】
このＮＯＲ型フラッシュメモリは、５１２Ｋビット（６４Ｋバイト）のビット容量を有するセルアレイブロックを、それぞれ３２Ｋバイトのビット容量を有する２つのサブセルアレイブロックＭＣＡB1、ＭＣＡB2に区分する。
【０１５４】
各サブセルアレイブロックＭＣＡB1、ＭＣＡB2は５１２本のワード線ＷＬ0 〜ＷＬ(j-1) を共有し、サブセルアレイブロックＭＣＡB1は、２５６本のビット線ＢＬ0 〜ＢＬ(i-1) とビット線方向に沿って設けられた１本のソース線ＳＬ1 を有し、サブセルアレイブロックＭＣＡB2は、２５６本のビット線ＢＬi 〜ＢＬ(2i-1)とビット線方向に沿って設けられた１本のソース線ＳＬ2 を有する。
【０１５５】
図１４は、図１３中のセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１５６】
消去モードに入ると、最初はサブセルアレイブロックＭＣＡB1、ＭＣＡB2をシリアルに選択し、ソース線ＳＬ1 、ＳＬ2 にＴ2 （＜Ｔ1 ）時間ずつバイアス （例えば６．５Ｖ）を印加し、バンド間電流が減った後はソース線ＳＬ1 、ＳＬ2 に同時にバイアスをＴ3 時間印加し、消去開始から終了まで全てのワード線に−１０Ｖを印加する。
【０１５７】
この場合、最大供給電流が２ｍＡの消去電圧用昇圧回路を備えている場合には、図３１に示した特性から分かるように、Ｔ2 ＝２ｍｓ、Ｔ3 ＝８ｍｓとすることができる。
【０１５８】
この結果、サブセルアレイブロックＭＣＡB1、ＭＣＡB2の全消去時間は、２ｍｓ×２＋８ｍｓ＝１２ｍｓとなり、図１１に示した消去動作に要する全消去時間２０ｍｓよりも大幅に短縮される。
【０１５９】
また、ソース線ＳＬ1 、ＳＬ2 をバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は、各区分のサブセルアレイブロックのシリアルな消去動作および全区分のサブセルアレイブロックの消去動作に対応して３つのピークに分散できるので、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１６０】
図１５は、図１３中の２本のソース線ＳＬ1 、ＳＬ2 を選択するためのソースデコーダの一例を示す回路である。
【０１６１】
カラムアドレス信号のうちの最上位ビット信号から生成された相補的な内部カラムアドレス信号ＣＡ9 、／ＣＡ9 は、それぞれ対応して二入力のＮＡＮＤゲートＮＡ１、ＮＡ２の各一方の入力となり、ブロックアドレス信号ＢＬＫＡＤＤは上記ＮＡＮＤゲートＮＡ１１、ＮＡ１２の各他方の入力となる。上記ＮＡＮＤゲートＮＡ１１の出力は、インバータＩＶ１１、ＩＶ１２により反転され、相補的な信号としてソース線ドライバＳＤ１に入力する。また、前記ＮＡＮＤゲートＮＡ１２の出力は、インバータＩＶ１３、ＩＶ１４により反転され、相補的な信号としてソース線ドライバＳＤ２に入力する。上記ソース線ドライバＳＤ１、ＳＤ２は、それぞれソース線電圧ＶＳＷノードとＶssノードとの間に接続されているＣＭＯＳラッチ回路からなる。
【０１６２】
上記ソースデコーダの動作は、消去時に、ブロックアドレス信号ＢＬＫＡＤＤが“Ｈ”レベルになり、相補的なカラムアドレス信号ＣＡ9 、／ＣＡ9 のいずれか一方の“Ｈ”レベルによりサブセルアレイブロックＭＣＡB1のソース線ＳＬ1 、サブセルアレイブロックＭＣＡB2のソース線ＳＬ2 のいずれか一方がソース線電圧ＶＳＷになる。一回の消去動作中に信号ＲＡ8 、／ＲＡ8 が反転し、ソース線ＳＬ1 、ＳＬ2 はシリアルに選択されてソース線電圧ＶＳＷになる。
【０１６３】
なお、ブロックアドレス信号ＢＬＫＡＤＤは、非選択時、あるいは、消去時以外の動作中は“Ｌ”レベルになり、２本のソース線ＳＬ1 、ＳＬ2 は０Ｖになる。
【０１６４】
上記第５実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ソース線を第１乃至第Ｎ（≧２）の複数本のソース線に分割し、第１乃至第Ｎのソース線を個別に選択して第１乃至第Ｎの消去動作に時分割してデータ消去を行った後、全てのメモリセルに対して同時にデータを消去する消去手段を具備し、前記消去手段は、前記第１乃至第Ｎのソース線のうちから個別に選択してデータを消去する際、全てのロウデコーダを選択状態にするようにプリデコード信号を選択論理にして全てのワード線を所定の電位に設定し、前記第１乃至第Ｎのソース線のうちから個別に選択した選択ソース線の電位を前記ワード線の電位に対して第１の正電圧にし、かつ前記選択ソース線を除く非選択ソース線の電位を前記ワード線の電位に対して第１の正電圧より絶対値の小さい第２の電圧に設定し、前記全てのメモリセルに対して同時にデータを消去する際、全てのワード線を所定の電位に設定したまま、全てのソース線の電位を前記ワード線の電位に対して第１の正電圧に設定することを特徴とするものである。
【０１６５】
なお、前記第４実施例では、図１０に示したセルアレイブロック、ロウデコーダアレイにおいて図１４に示した信号波形を用いた消去動作も可能である。
【０１６６】
また、前記第５実施例では、図１３に示したセルアレイブロック、ロウデコーダアレイにおいて図１１に示した信号波形を用いた消去動作も可能である。
【０１６７】
＜第６実施例＞
図１６は、第６実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックＭＣＡとそれに対応するロウデコーダアレイを示す。
【０１６８】
このＮＯＲ型フラッシュメモリは、５１２Ｋビット（６４Ｋバイト）のビット容量を有するセルアレイブロックをそれぞれ１６Ｋバイトのビット容量を有する４つのサブセルアレイブロックＭＣＡB1、ＭＣＡB2、ＭＣＡB3、ＭＣＡB4に区分する。
【０１６９】
第１列の方向に並ぶ２個のサブセルアレイブロックＭＣＡB1、ＭＣＡB2は、２５６本のビット線ＢＬ0 〜ＢＬ(i-1) と１本のソース線ＳＬ1 を共有し、第２列の方向に並ぶ２個のサブセルアレイブロックＭＣＡB3、ＭＣＡB4は、２５６本のビット線ＢＬi 〜ＢＬ(2i-1)と１本のソース線ＳＬ2 を共有している。
【０１７０】
また、第１行の方向に並ぶ２個のサブセルアレイブロックＭＣＡB1、ＭＣＡB3は、２５６本のワード線ＷＬ0 〜ＷＬ(j-1) を共有し、第２行の方向に並ぶ２個のサブセルアレイブロックＭＣＡB2、ＭＣＡB4は、２５６本のワード線ＷＬj 〜ＷＬ(2j-1)を共有している。
【０１７１】
また、ロウデコーダアレイを、前記２つの行のサブセルアレイブロック（ＭＣＡB1、ＭＣＡB3）、（ＭＣＡB2、ＭＣＡB4）に対応して２つのロウデコーダブロックＲＤB1、ＲＤB2に区分しており、各ロウデコーダブロックＲＤB1、ＲＤB2はそれぞれ２５６個のロウデコーダＲＤを有し、消去時にはブロック選択信号Ｒ0 、Ｒ1 によって選択・非選択のいずれかにされる。
【０１７２】
図１７は、図１６中のセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１７３】
消去モードに入ると、最初は第１行のサブセルアレイブロック（ＭＣＡB1、ＭＣＡB3）を選択してワード線ＷＬ0 〜ＷＬ(j-1) に−１０Ｖを印加し、この状態で、ソース線ＳＬ1 、ＳＬ2 をシリアルにＴ1 時間ずつ選択し、選択ソース線にはバイアス（例えば６．５Ｖ）を印加し、非選択ソース線には０Ｖを印加する。この間、非選択ワード線ＷＬj 〜ＷＬ(2j-1)には０Ｖを印加する。
【０１７４】
次に、第２行のサブセルアレイブロック（ＭＣＡB2、ＭＣＡB4）を選択してワード線ＷＬj 〜ＷＬ(2j-1)に−１０Ｖを印加し、この状態で、ソース線ＳＬ1 、ＳＬ2 をシリアルにＴ1 時間ずつ選択し、選択ソース線にはバイアス（例えば６．５Ｖ）を印加し、非選択ソース線には０Ｖを印加する。この間、非選択ワード線ＷＬ0 〜ＷＬ(j-1) には０Ｖを印加する。
【０１７５】
この結果、サブセルアレイブロックＭＣＡB1、ＭＣＡB3、ＭＣＡB2、ＭＣＡB4がシリアルに消去されていく。
【０１７６】
したがって、消去動作に要する全消去時間は４０ｍｓになり、ソース線ＳＬ1 、ＳＬ2 をバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は４つのピークに分散できるので、最大供給電流が１ｍＡの消去電圧用昇圧回路を用いることができ、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１７７】
上記第６実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ワード線を第１乃至第Ｍ（≧２）の複数のワード線ブロックに分割するとともにソース線を第１乃至第Ｎ（≧２）の複数のソース線に分割し、第１乃至第Ｍのワード線ブロックの個別選択と第１乃至第Ｎのソース線の個別選択との組合わせに依存する第（１、１）乃至第（Ｍ、Ｎ）のブロックを個別に選択して第（１、１）乃至第（Ｍ、Ｎ）の消去動作に時分割してデータ消去を行う消去手段を具備し、前記消去手段は、選択ワード線ブロックに対応する全てのロウデコーダを選択状態にするようにプリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線を第１の電圧に設定し、非選択ワード線ブロックの全てのワード線を前記第１の電圧より高い第２の電圧に設定し、選択ソース線を前記第１の電圧より高い第３の電圧に設定し、非選択ソース線の電位を前記第３の電圧より低い第４の電圧に設定することを特徴とするものである。
【０１７８】
＜第７実施例＞
第７実施例は、図１６および図１７に示した第６実施例と比べて、構成はほぼ同様であるが、消去動作に係る信号波形の印加シーケンスが異なる。
【０１７９】
図１８は、第７実施例に係るセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１８０】
消去モードに入ると、最初は、図１７の消去動作と同様のシーケンスでＴ2 （＜Ｔ1 ）時間ずつソース線バイアスを印加し、バンド間電流が減った後は、終了までのＴ3 時間に全てのＷＬ0 〜ＷＬ(j-1) 、ＷＬj 〜ＷＬ(2j-1)に−１０Ｖ、全てのＳＬ1 、ＳＬ2 にソース線バイアスを印加する。
【０１８１】
この場合、最大供給電流が１ｍＡの消去電圧用昇圧回路を備えている場合には、図３１に示した特性から分かるように、Ｔ2 ＝２ｍｓ、Ｔ3 ＝８ｍｓとすることができる。
【０１８２】
この結果、サブセルアレイブロックＭＣＡB1、ＭＣＡB2の全消去時間は、２ｍｓ×４＋８ｍｓ＝１６ｍｓとなり、図１７に示した消去動作に要する全消去時間４０ｍｓよりも大幅に短縮される。
【０１８３】
また、ソース線ＳＬ1 、ＳＬ2 をバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は、各区分のサブセルアレイブロックのシリアルな消去動作および全区分のサブセルアレイブロックの消去動作に対応して５つのピークに分散できるので、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１８４】
上記第７実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ワード線を第１乃至第Ｍ（≧２）の複数のワード線ブロックに分割するとともにソース線を第１乃至第Ｎ（≧２）の複数のソース線に分割し、前記第１乃至第Ｍのワード線ブロックの個別選択と第１乃至第Ｎのソース線の個別選択との組合わせに依存する第（１、１）乃至第（Ｍ、Ｎ）のブロックを個別に選択して第（１、１）乃至第（Ｍ、Ｎ）の消去動作に時分割してデータ消去を行った後、全てのメモリセルに対して同時にデータを消去する消去手段を具備し、前記消去手段は、前記第（１、１）乃至第（Ｍ、Ｎ）のブロックを個別に選択してデータを消去する際、選択ワード線ブロックに対応する全てのロウデコーダを選択状態にするようにプリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線を第１の電圧に設定し、非選択ワード線ブロックの全てのワード線を前記第１の電圧より高い第２の電圧に設定し、選択ソース線を前記第１の電圧より高い第３の電圧に設定し、非選択ソース線を前記第３の電圧より低い第４の電圧に設定し、前記全てのメモリセルに対して同時にデータを消去する際、全てのワード線を前記第１の電圧に設定し、全てのソース線を前記第３の電圧に設定することを特徴とするものである。
【０１８５】
次に、ＮＯＲ型フラッシュメモリにおけるデータ書込みテストに関する本発明の特徴について説明する。
【０１８６】
即ち、ここでは、複数のセルアレイブロックを有し、通常のデータ書込み時には前記メモリセルの１個にデータを書込む、または同一セルアレイブロックの複数のメモリセルに同時にデータを書込むが、データ書込みテスト時には複数のセルアレイブロックのメモリセルに同時にデータを書込む。
【０１８７】
＜第８実施例＞
図１９は、第８実施例に係るＮＯＲ型フラッシュメモリの一例を示す。
【０１８８】
メモリコア部は、メモリセルが配列された２つのセルアレイブロックＭＣＡB0、ＭＣＡB1と、上記セルアレイブロックＭＣＡ0 、ＭＣＡ1 に対応して設けられたワード線選択用のロウデコーダＲＤ0 、ＲＤ1 、前記セルアレイブロックＭＣＡ0 、ＭＣＡ1 に対応して設けられたビット線選択用のカラムゲートＣＧ0 、ＣＧ1 から構成される。
【０１８９】
なお、セルアレイブロックＭＣＡ0 は、図示を簡略するために、１本のワード線ＷＬ0 および１本のビット線ＢＬ0 を代表的に示しており、セルアレイブロックＭＣＡ1 は、１本のワード線ＷＬ1 および１本のビット線ＢＬ1 を代表的に示している。
【０１９０】
ブロックアドレスデコーダＢＡＤは、アドレスピンＡｎから入力されるブロックアドレス信号をデコードしてブロック選択信号ＢＡ0 、ＢＡ1 を出力するものである。
【０１９１】
ウエルドライバＷＤ0 、ＷＤ1 は、前記ブロック選択信号ＢＡ0 、ＢＡ1 によって活性化制御され、セルアレイブロックＭＣＡB0、ＭＣＡB1のＰ型ウエル配線Ｗell0、Ｗell1に所要の電圧を印加するものである。
【０１９２】
ロウアドレスデコーダＲＡＤは、アドレスピンＡｎから入力されるロウアドレス信号をデコードして前記ロウデコーダＲＤ0 、ＲＤ1 の活性化（イネーブル）・非活性化（ディセーブル）状態を制御するためのロウデコーダ選択信号ＲＡ0 、ＲＡ1 を出力するものである。
【０１９３】
前記ロウデコーダＲＤ0 、ＲＤ1 は、活性化されると、ロウアドレス信号に対応して前記セルアレイブロックＭＣＡ0 、ＭＣＡ1 の特定のワード線を駆動するものである。
【０１９４】
なお、前記ロウデコーダＲＤ0 、ＲＤ1 は、前記ロウデコーダ選択信号ＲＡ0 、ＲＡ1 だけでなく、さらに前記ブロック選択信号ＢＡ0 、ＢＡ1 によって活性化（イネーブル）・非活性化（ディセーブル）状態が制御されるように構成されていてもよい。
【０１９５】
カラムアドレスデコーダＣＡＤは、アドレスピンＡｎから入力されるカラムアドレス信号をデコードして前記カラムゲートＣＧ0 、ＣＧ1 の特定カラムの選択・非選択を制御するためのカラム選択信号ＣＡを出力するものである。
【０１９６】
上記カラムゲートＣＧ0 、ＣＧ1 は、対応して前記ブロック選択信号ＢＡ0 、ＢＡ1 により活性化（イネーブル）・非活性化（ディセーブル）状態が制御され、前記カラム選択信号ＣＡに応じて前記セルアレイブロックＭＣＡB0、ＭＣＡB1の特定カラムのビット線を選択するものである。
【０１９７】
データ線ＤＬは、前記カラムゲートＣＧ0 、ＣＧ1 に共通に接続されており、上記カラムゲートＣＧ0 、ＣＧ1 を介して対応して前記セルアレイブロックＭＣＡ0 、ＭＣＡ1 のビット線に接続されている。
【０１９８】
センスアンプＳＡは、データ読み出し時に選択されたメモリセルからデータ線ＤＬに読み出されたセルデータに依存した電圧をセンス増幅するものである。
【０１９９】
入出力バッファＩＯＢは、センスアンプＳＡの出力データを入出力ピンＩＯから外部に出力するものである。
【０２００】
書込み負荷回路ＰＧＭＬは、データ書込み時に前記入出力ピンＩＯから入力された書込みデータによって制御され、"0" 書込み時にはデータ線ＤＬを５Ｖに、"1" 書込み時にはデータ線ＤＬを０Ｖにバイアスするものである。
【０２０１】
コマンド制御回路ＣＭＤは、コントロールピンＣＴＬおよび前記入出力ピンＩＯピンの入力によって、書込み・消去・読み出しなどの各動作モードが指定され、前記ロウアドレスデコーダＲＡＤおよびカラムアドレスデコーダＣＡＤにモード制御信号を出力するものである。
【０２０２】
書込み高電圧切換回路ＳＷは、通常の書込み時には書込み昇圧回路ＷＢの昇圧出力を選択し、書込みテスト時には書込みテスト用外部端子ＴＥＳＴに外部から印加される書込み高電圧を選択し、所要の内部回路へ供給するものである。
【０２０３】
図２０は、図１９中の２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 と、２つのカラムゲート（列選択トランジスタおよびブロック選択トランジスタ）の一例を概略的に示す。
【０２０４】
ここでは、図示を簡略化するため、セルアレイブロックＭＣＡ0 は、同一行の２個のセルと、同一行のセルの各制御ゲートに共通に連なるワード線ＷＬ0 と、同一カラムのセルに共通に連なるビット線を代表的に示しており、あるカラムの１個のセルにCell0 、ビット線にＢＬ0 の符号を付している。
【０２０５】
そして、上記セルアレイブロックＭＣＡ0 に対応するカラムゲートは、カラム選択信号Ｙ0 、Ｙn により選択される２カラム分を代表的に示しており、各カラムはビット線に直列に列選択トランジスタＣＳおよびブロック選択信号ＢＡ0 により選択されるブロック選択トランジスタＢＳが接続されている。
【０２０６】
同様に、セルアレイブロックＭＣＡ1 は、同一行の２個のセルと、同一行のセルの各制御ゲートに共通に連なるワード線ＷＬ1 と、同一カラムのセルに共通に連なるビット線を代表的に示しており、あるカラムの１個のセルにCell1 、ビット線にＢＬ1 の符号を付している。
【０２０７】
そして、上記セルアレイブロックＭＣＡ1 に対応するカラムゲートは、カラム選択信号Ｙ0 、Ｙn により選択される２カラム分を代表的に示しており、各カラムはビット線に直列に列選択トランジスタＣＳおよびブロック選択信号ＢＡ1 により選択されるブロック選択トランジスタＢＳが接続されている。
【０２０８】
図２１は、図１９の回路における２つのロウデコーダＲＤ0 、ＲＤ1 を選択制御するために設けられたロウメインデコーダＲＭＤと、２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 と、２つのカラムゲート（列選択トランジスタおよびブロック選択トランジスタ）ＣＧ0 、ＣＧ1 の一例を概略的に示す。
【０２０９】
ここでは、図示を簡略化するため、セルアレイブロックＭＣＡB0は、一行、一列分のセルCell0 と、ワード線（サブワード線）のうちの１本ＷＬ0 と、ビット線のうちの１本ＢＬ0 を代表的に示している。
【０２１０】
カラムゲートＣＧ0 は、上記ビット線ＢＬ0 に直列に接続されている列選択トランジスタＣＳおよびブロック選択トランジスタＢＳを代表的に示している。
【０２１１】
そして、ロウデコーダＲＤ0 は、１本のブロック選択信号線（カラムゲート選択信号線）ＢＡ0 と、このブロック選択信号線ＢＡ0 と前記セルアレイブロックＭＣＡ0 の各サブワード線との間にそれぞれ対応して挿入接続されたＣＭＯＳトランスファゲート（代表的に１個のみ示している）ＴＧと、前記セルアレイブロックＭＣＡ0 の各サブワード線と接地ノードとの間に各対応して挿入接続されたノイズキャンセラー用のＮＭＯＳトランジスタＮＴとを有する。
【０２１２】
同様に、セルアレイブロックＭＣＡB1は、一行、一列分のセルCell1 と、ワード線（サブワード線）のうちの１本ＷＬ1 と、ビット線のうちの１本ＢＬ1 を代表的に示している。
【０２１３】
カラムゲートＣＧ1 は、上記ビット線ＢＬ1 に直列に接続されている列選択トランジスタＣＳおよびブロック選択トランジスタＢＳを代表的に示している。
【０２１４】
そして、ロウデコーダＲＤ1 は、１本のブロック選択信号線（カラムゲート選択信号線）ＢＡ１と、このブロック選択信号線ＢＡ１と前記セルアレイブロックＭＣＡ1 の各ワード線との間にそれぞれ対応して挿入接続されたＣＭＯＳトランスファゲート（代表的に１個のみ示している）ＴＧと、前記セルアレイブロックＭＣＡB0の各サブワード線と接地ノードとの間に各対応して挿入接続されたノイズキャンセラー用のＮＭＯＳトランジスタＮＴとを有する。
【０２１５】
ロウメインデコーダＲＭＤは、２ビットの内部ロウアドレス信号ＲＡｉ、ＲＡｊをデコードし、そのデコード出力（相補的なロウメインデコード信号Ｍij、／Ｍij）により２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 における各対応するサブワード線に挿入接続されているＣＭＯＳトランスファゲートＴＧを選択制御し、一方のロウメインデコード信号／Ｍijにより２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 のサブワード線に各対応して接続されたノイズキャンセラー用のＮＭＯＳトランジスタＮＴを駆動制御する。
【０２１６】
上記第８実施例のＮＯＲ型フラッシュメモリにおいては、データの読み出し／書込み／消去時には、一方のセルアレイブロックＭＣＡ0 またはＭＣＡ1 内のセルの１個または複数個を同時に選択し、書込みテスト時には、前記２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 内のセルの１個または複数個を同時に選択するように制御される。
【０２１７】
図２２は、図２１の回路の動作のうち、通常の書込み動作／書込みテスト動作に係る信号波形の一例を示している。
【０２１８】
第８実施例に係るＮＯＲ型フラッシュメモリの通常の書込み動作では、ブロックアドレス信号ＢＡ0 、ＢＡ1 は一方が選択、他方が非選択状態に制御される。これにより、選択状態の一方のブロック内のセルが選択され、非選択状態の他方のブロックのセルは全て非選択状態にある。
【０２１９】
即ち、通常の書込み時に、例えばセルアレイブロックＭＣＡ0 のセルCell0 が書込み対象のセルである場合には、前記セルアレイブロックＭＣＡ0 を選択するために、ブロック選択信号ＢＡ0 は活性状態（“Ｈ”）になるが、他のブロック選択信号ＢＡ1 は非活性状態（“Ｌ”）になる。
【０２２０】
そして、前記セルCell0 のゲートを選択するために、ロウメインデコード信号Ｍijのうちでサブワード線ＷＬ0 、ＷＬ1 に対応する信号Ｍ00は“Ｈ”になるが、それ以外の信号Ｍijは“Ｌ”となる。この場合、サブワード線ＷＬ0 は前記ブロック選択信号ＢＡ0 が“Ｈ”であるので選択されるが、サブワード線ＷＬ1 は前記ブロック選択信号ＢＡ1 が“Ｌ”であるので選択されない。
【０２２１】
また、前記セルCell0 のドレインを選択するために、カラム選択信号のうちで前記ビット線ＢＬ0 に対応する信号Ｙ0 は活性状態（“Ｈ”）になるが、それ以外の信号は非活性状態（“Ｌ”）になる。
【０２２２】
つまり、２つのセルアレイブロックＭＣＡB0、ＭＣＡB1の同一カラムアドレスのビット線（本例ではＢＬ0 、ＢＬ1 ）のうち、セルアレイブロックＭＣＡ0 のビット線ＢＬ0 はブロック選択信号ＢＡ0 およびカラム選択信号Ｙ0 によって選択されてデータ線ＤＬに接続されるが、セルアレイブロックＭＣＡ1 のビット線ＢＬ1 は選択されない。
【０２２３】
したがって、セルアレイブロックＭＣＡ0 における選択ビット線ＢＬ0 に接続されている選択セルCell0 は、ドレインが書込み負荷回路ＰＧＭＬによってバイアスされ、ゲート（サブワード線ＷＬ0 ）が選択されているので、データを書込むことができる。
【０２２４】
一方、書込みテスト時には、ブロック選択信号ＢＡ0 、ＢＡ1 はそれぞれ選択状態にされ、ロウデコーダＲＤ0 、ＲＤ1 はロウデコーダ選択信号ＲＡ0 、ＲＡ1 によってそれぞれ活性化され、ロウアドレス信号に対応してセルアレイブロックＭＣＡ0 、ＭＣＡ1 の同一行のサブワード線（本例ではＷＬ0 、ＷＬ1 ）を選択する。
【０２２５】
また、２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 の同一カラムアドレスのビット線（本例ではＢＬ0 、ＢＬ1 ）は、ブロック選択信号ＢＡ0 およびカラム選択信号Ｙ0 によって選択されるとともにブロック選択信号ＢＡ1 およびカラム選択信号Ｙ0 によって選択され、それぞれデータ線ＤＬに接続される。
【０２２６】
したがって、セルアレイブロックＭＣＡ0 、ＭＣＡ1 における選択ビット線ＢＬ0 、ＢＬ1 に接続されている選択セルCell0 、Cell1 は、それぞれドレインが書込み負荷回路ＰＧＭＬによってバイアスされ、ゲート（サブワード線ＷＬ0 、ＷＬ1 ）が選択されているので、それぞれテストデータを同時に書込むことができる。
【０２２７】
この時、各アレイブロックＭＣＡB0、ＭＣＡB1毎に、ウエルドライバＷＤ0 、ＷＤ1 からウエル配線Ｗell0、Ｗell1（ソース線やウエル線）に０Ｖが供給されているので、ソース線電位の浮きやウエル電位の浮きの問題は生じない。
【０２２８】
その結果、従来と比べて同時書込みが可能なビット数を増やすことができるので、書込みテスト時間をブロックの数に反比例して短縮できる。従って、大容量メモリでより顕著になる書込みテスト時間の増加を抑えることが可能となる。
【０２２９】
図２３は、上記第８実施例に係るＮＯＲ型フラッシュメモリにおける同時書込みビット数と臨界ソース線電圧Ｖc との関係を実線で示し、比較のために従来のＮＯＲ型フラッシュメモリにおける同時書込みビット数と臨界ソース線電圧Ｖc との関係を点線で示している。
【０２３０】
図２３から分かるように、第８実施例のＮＯＲ型フラッシュメモリによれば、同時書込みするメモリセルのセルアレイブロック数を複数（Ｎ）倍に拡大させるので、同時に書込み可能なビット数を従来例のビット数ＢのＮ倍に増やすことができるようになり、書込みテスト時間を短縮することができる。
【０２３１】
また、単一ブロック中の同時書込みビット数を増やすだけでなく、複数ブロックを同時に選択する（この場合、ブロック選択信号ＢＡ0 、ＢＡ1 をそれぞれ “Ｈ”にする）ことによって、臨界ソース線電圧Ｖc に達する同時書込みビット数をブロック数倍に増加させることができる。
【０２３２】
なお、第８実施例はＮＯＲ型フラッシュメモリを例にとって説明したが、テスト時間がより重要になる多値メモリやこれらの不揮発性メモリを混載するロジックデバイスにも有効である。また、書込みテスト動作に限ることなく、通常の書込み動作において複数のセルアレイブロックへの同時書込みを行うことも可能になる。
【０２３３】
【発明の効果】
上述したように本発明の不揮発性半導体メモリによれば、同一セルアレイブロックの複数のメモリセルに対してビット幅分の書込みビットを書き込む際、書込みが進行するにつれて書込みビット数を増やすように書き込むことにより、書込み時間を短縮でき、書込み電圧用昇圧回路で必要とする面積と消費電流を抑制することができる。
【図面の簡単な説明】
【図１】第１実施例に係るＮＯＲ型フラッシュメモリの書込み制御パルス信号の波形の一例を示す図。
【図２】図１に示したシーケンスで書込み制御パルス信号を生成するための書込み制御パルス生成回路の一例を示す回路図。
【図３】図１に示したシーケンスで書込み制御パルス信号を生成するための書込み制御パルス生成回路の一例を示す回路図。
【図４】第２実施例に係るＮＯＲ型フラッシュメモリにおける１つのセルアレイブロックおよびそれに対応するロウデコーダの構成の一例を示すブロック図。
【図５】図４中のロウデコーダブロックを構成するロウデコーダの１個分の一例を示す図。
【図６】図５のロウデコーダＲＤにプリデコード信号を供給するためのＶＣＧl プリデコーダ回路、ＧＡm プリデコーダ回路およびＧＢn プリデコーダ回路の一例を示す図。
【図７】図６中の内部ロウアドレス信号を生成する回路の１個分、内部ロウアドレス信号を生成する回路の１個分、それに関連するクロック信号供給用のバイナリカウンタ回路を示す図。
【図８】図４に示したＮＯＲ型フラッシュメモリにおけるセルアレイブロックの消去動作に係る信号波形の一例を示す図。
【図９】第３実施例に係るセルアレイブロックの消去動作に係る信号波形の一例を示す図。
【図１０】第４実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックとそれに対応するロウデコーダアレイを示す図。
【図１１】図１０中のセルアレイブロックの消去動作に係る信号波形の一例を示す図。
【図１２】図１０中の２本のソース線を選択するためのソースデコーダの一例を示す回路図。
【図１３】第５実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックとそれに対応するロウデコーダアレイを示す図。
【図１４】図１３中のセルアレイブロックの消去動作に係る信号波形の別の例を示す図。
【図１５】図１３中の２本のソース線を選択するためのソースデコーダの一例を示す回路図。
【図１６】第６実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックとそれに対応するロウデコーダアレイを示す図。
【図１７】図１６中のセルアレイブロックの消去動作に係る信号波形の一例を示す図。
【図１８】第７実施例に係るセルアレイブロックの消去動作に係る信号波形の一例を示す図。
【図１９】第８実施例に係るＮＯＲ型フラッシュメモリの一例を示す図。
【図２０】図１９中の２つのセルアレイブロックと２つのカラムゲートの一例を概略的に示す回路図、
【図２１】図１９中のロウデコーダ、セルアレイブロック、カラムゲートの接続関係の一例を示す回路図。
【図２２】図２１の回路の動作のうち通常の書込み動作／書込みテスト動作に係る信号波形の一例を示す図。
【図２３】第８実施例に係るＮＯＲ型フラッシュメモリにおける同時書込みビット数と臨界ソース線電圧との関係を示す図。
【図２４】ＮＯＲ型フラッシュメモリのメモリセル単体の一例について平面パターンおよび断面構造を概略的に示す図。
【図２５】図２４に示したメモリセルの複数個がマトリクス状に配置されたメモリセルアレイの一例を示す図。
【図２６】複数ビット構成のＮＯＲ型フラッシュメモリにおけるセルアレイブロックの一部と関連する周辺回路の一部を示す図。
【図２７】ＮＯＲ型フラッシュメモリにおけるメモリセルの書込み時間対閾値電圧変化特性を示す図。
【図２８】ＮＯＲ型フラッシュメモリにおけるメモリセルの書込み時間対書込み電流（ドレイン電流）変化特性を示す図。
【図２９】書込み電圧用昇圧回路の面積と消費電流を低減する方法として考えられる書込み信号波形の一例を示す図。
【図３０】ＮＯＲ型フラッシュメモリにおけるメモリセルの消去時間対閾値電圧変化特性を示す図。
【図３１】ＮＯＲ型フラッシュメモリにおけるメモリセルの消去時間対消去電流（ソース電流）変化特性を示す図。
【図３２】従来のＮＯＲ型フラッシュメモリにおけるセルアレイブロックの回路構成の一例を概略的に示す図。
【符号の説明】
ＢＬi …ビット線、
ＣＳ…列選択トランジスタ、
ＣＴ…ビット線電位クランプ用トランジスタ、
ＤＬ…データ線、
ＬＴ…ビット線負荷トランジスタ、
ＳＡ…センスアンプ、
ＷＴ…書込みトランジスタ。
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに係り、特に電気的消去・再書込み可能な半導体メモリ（ＥＥＰＲＯＭ）に関するもので、例えばＮＯＲ型フラッシュメモリに使用されるものである。
【０００２】
【従来の技術】
浮遊ゲートおよび制御ゲートの積層ゲート構造を有し、浮遊ゲートに蓄積される電子の数を変えることによって"0" データ、"1" データを不揮発的に記憶するメモリセルのアレイを有するＥＥＰＲＯＭの一例として、一括消去可能なＮＯＲ型フラッシュメモリがある。
【０００３】
図２４（ａ）乃至（ｃ）は、ＮＯＲ型フラッシュメモリのメモリセル単体の一例について平面パターンおよび断面構造を概略的に示しており、図２４（ａ）は平面パターン図、図２４（ｂ）は同図（ａ）中のB-B'線に沿う断面図、図２４ （ｃ）は同図（ａ）中のC-C'線に沿う断面図である。
【０００４】
図２４（ａ）乃至（ｃ）において、１ａはＰ型半導体基板、１ｂは前記Ｐ型基板上に形成されたＮ型ウエル、１ｃは前記Ｎ型ウエル上に形成されたセル領域形成用のＰ型ウエルであり、このＰ型ウエル１ｃ上にセルアレイが形成されている。
【０００５】
２は素子分離絶縁膜、３はゲート酸化膜、４はセルの浮遊ゲート、５はセルの制御ゲート、６は浮遊ゲート- 制御ゲート間絶縁膜、７は層間絶縁膜、８はビット線、９はセルのドレイン領域（ｎ型拡散領域）、１０はセルのソース領域（ｎ型拡散領域、ソース線）、１１はビット線コンタクト部を示す。
【０００６】
上記構成のセルは、ドレイン９、ソース１０、浮遊ゲート４および制御ゲート５を有し、浮遊ゲート４に蓄えられた電荷の量を異ならせることでデータを記憶する。
【０００７】
図２５は、図２４（ａ）乃至（ｃ）に示したメモリセルの複数個がマトリクス状に配置されたメモリセルアレイの一例を示す。
【０００８】
各メモリセルＭＣ00〜ＭＣn0、ＭＣ01〜ＭＣn1、…、ＭＣ0m〜ＭＣnmは、そのゲート電極が複数のワード線ＷＬ0 〜ＷＬn のうち１つのワード線に接続され、ドレイン電極が複数のビット線ＢＬ0 〜ＢＬm のうち１つのビット線に接続され、ソース電極がソース線ＳＬに接続されている。
【０００９】
ＮＯＲ型フラッシュメモリには、データ書込み／データ読み出し時に、外部との間で複数ビットのデータを同時に入出力するようにした複数ビット構成のものがあり、その一例としてビット幅が１６の１６ビット構成が知られている。
【００１０】
複数ビット構成のＮＯＲ型フラッシュメモリは、同一セルアレイブロックを複数列単位でＮ区分し、データ読み出し／データ書込み時に、同じ行選択信号によりＮ区分のメモリセルを選択し、列選択信号によりＮ区分のメモリセルから各１個ずつメモリセルを選択することにより、Ｎ個のメモリセルを同時に選択するように構成される。
【００１１】
図２６は、複数ビット構成のＮＯＲ型フラッシュメモリにおけるセルアレイブロックの一部と関連する周辺回路の一部を示している。
【００１２】
ビット線は例えば４本毎のグループＢＬ1 〜ＢＬ15、…に区分され、各グループＢＬ1 〜ＢＬ15、…の４本のビット線の各一端側に対応して列選択トランジスタＣＳの各一端が接続され、この４個の列選択トランジスタＣＳの各他端が一括されて接続され、共通ビット線となっている。そして、上記共通ビット線は、ビット線電位クランプ用トランジスタＣＴを介してビット線負荷トランジスタＬＴ、センスアンプＳＡ、書込みトランジスタＷＴなどに接続されている。
【００１３】
なお、複数ビット構成のＮＯＲ型フラッシュメモリにおいては、図２５中の各ビット線ＢＬ0 〜ＢＬ15、ＢＬ16〜ＢＬm は、図２６に示した各グループＢＬ1 〜ＢＬ15、…の４本のビット線のうちの各１本を示している。
【００１４】
一方、ＮＯＲ型フラッシュメモリにおいては、あるメモリセルに対してデータの書き換えを行う際に、そのセルとビット線あるいはワード線を共有する他のセルが半選択状態になってデータ状態が変化する現象（データ書き換え時のディスターブ）を防止するために、消去を行うブロック単位毎にワード線／ビット線を切り離すように構成される。
【００１５】
消去を行うブロック単位は、一般的には５１２Ｋビットであり、例えば１Ｋワード線×５１２ビット線構成あるいは５１２ワード線×１Ｋビット線構成のセルアレイブロックが採用される。
【００１６】
次に、ＮＯＲ型フラッシュメモリにおけるデータ書込み・読み出し・消去動作を説明する。
【００１７】
（１）データ書込み時にメモリセルＭＣ00〜ＭＣ015 が選択された場合、これらのメモリセルＭＣ00〜ＭＣ015 が共有する選択ワード線ＷＬ0 にはＶpp（１０Ｖ程度の電圧）が印加され、その他の非選択ワード線ＷＬ1 〜ＷＬn は０Ｖにされる。
【００１８】
上記選択メモリセルＭＣ00〜ＭＣ015 に接続されている選択ビット線ＢＬ0 〜ＢＬ15に印加されるビット線電圧は、書込みデータに依存するものであり、"0" データを書き込むビット線にはＶdp（５Ｖ程度の電圧）が印加され、"1" データを書き込むビット線には０Ｖが印加される。ソース線ＳＬは０Ｖにされる。
【００１９】
これにより、選択メモリセルＭＣ00〜ＭＣ015 のうち、"0" データを書き込む選択メモリセルは、ゲートがＶpp、ドレインがＶdpであり、ソースからドレインに移動する電子の中には高エネルギーを持つものがあって、これがゲート方向の電界によって浮遊ゲートに到達するものがある。こうして、浮遊ゲート中の電子の数が相対的に少ない"1" データ状態は電子の数の相対的に多い"0" データ状態に変わる。
【００２０】
ゲート・ドレイン電圧関係が上記以外であるメモリセル（非選択メモリセルおよび"1" データを書き込む選択メモリセル）ではドレイン電流が流れず、メモリセルのデータは変わらない。
【００２１】
（２）データ読み出し時にメモリセルＭＣ00〜ＭＣ015 が選択された場合、これらのメモリセルが共有する選択ワード線ＷＬ0 にはＶcc（５Ｖ程度の電圧）が印加され、その他の非選択ワード線ＷＬ1 〜ＷＬn は０Ｖにされる。
【００２２】
上記選択メモリセルＭＣ00〜ＭＣ015 に接続されている選択ビット線ＢＬ0 〜ＢＬ15に印加されるビット線電圧は、ビット線電位クランプ用トランジスタによりＶd （１Ｖ程度の電圧）に設定され、非選択のビット線には０Ｖが印加される。ソース線ＳＬは０Ｖにされる。
【００２３】
この際、選択メモリセルＭＣ00〜ＭＣ015 のうち、"1" データ状態のメモリセルの閾値電圧はＶccより低く、"0" データ状態のメモリセルの閾値電圧はＶccより高いので、"1" セルでは電流が流れ、"0" セルでは電流が流れない。この電流に応じた電圧をセンスアンプでセンスすることによって、"0" データと"1" データを読み出すことができる。
【００２４】
（３）データの消去（一種のデータの書き込み）時は、選択されたセルアレイブロックに対して一括に行われる。この場合、消去の対象となるブロックのソース線ＳＬに消去電圧を印加する方法と、消去の対象となるブロックのセルウエルに消去電圧を印加する方法がある。
【００２５】
前者の消去方法は、消去の対象となるブロックにおける全てのワード線を０Ｖあるいはそれ以下にし、ソース線ＳＬに高い消去電圧を印加する。これにより、消去対象となるブロックにおける全てのメモリセルにおいて、ソース領域と浮遊ゲートのオーバーラップ部のゲート酸化膜に高電界がかかり、浮遊ゲート中の電子はトンネリングによってソース領域に抜けるので、全てのメモリセルのデータは"1" になる。
【００２６】
なお、非選択のセルアレイブロックでは、ワード線は全て０Ｖ、ソース線ＳＬが０Ｖであるので、メモリセルのデータは消えない。
【００２７】
後者の消去方法は、消去の対象となるブロックにおける全てのワード線を０Ｖにし、Ｐ型ウエルおよびＮ型ウエルに高い消去電圧を印加する。これにより、消去対象となるブロックにおける全てのメモリセルにおいて、ウエルと浮遊ゲートの間のゲート酸化膜に高電界がかかり、浮遊ゲート中の電子はウエルに抜けるので、全てのメモリセルのデータは"1" になる。
【００２８】
なお、非選択のセルアレイブロックでは、ワード線は全て０Ｖ、ウエルが０Ｖであるので、メモリセルのデータは消えない。
【００２９】
ところで、上記したように電源電圧（５Ｖ程度）より高い書込み用電圧・消去用電圧を必要とするフラッシュメモリの使用電源を単一化して単一電源のフラッシュメモリを実現するために、チップ上に書込み電圧用昇圧回路、消去電圧用昇圧回路が設けられている。
【００３０】
これらの昇圧回路に所要の電流供給能力を持たせるように実現するために必要なパターン面積とその動作に伴う消費電流は、書込み・消去電圧と電源電圧の比に依存する。
【００３１】
フラッシュメモリの低電圧化が要求される一方、書込み・消去電圧が低下できない場合、昇圧回路で必要とするパターン面積は増大し、その結果、消費電流も増加してしまう。
【００３２】
しかし、従来のＮＯＲ型フラッシュメモリにおいては、書込み電圧用昇圧回路の面積と消費電流の増大をまねいており、その理由を以下に述べる。
【００３３】
図２７は各メモリセルＭＣｉの書込み時間対閾値電圧変化特性、図２８は書込み時間対書込み電流（ドレイン電流）変化特性を示している。
【００３４】
図２７、図２８の特性から分かるように、書込み初期には、メモリセルの閾値電圧は低いのでドレイン電流は多い（初期値は４５０μＡ）。
【００３５】
従来の書込み方法は、同一セルアレイブロックの複数のメモリセルに対してビット幅分の書込みビットを同時に書き込むものであり、選択メモリセルの全てに"0" データを書き込む場合には特に大きな書込み電流が流れるので、この電流を十分に供給するために書込み電圧用昇圧回路で必要とする面積と消費電流の増大をまねいている。
【００３６】
書込み電圧用昇圧回路の面積と消費電流を低減する方法として、例えば図２９に示す書込み信号のように、書込みビットを２区分して書込みを単純に時分割して行うことによって、書込み電圧用昇圧回路の面積と消費電流を半減する方法が考えられる。
【００３７】
即ち、前記したようなビット幅１６のＮＯＲ型フラッシュメモリにおいて、一度に書き込むビット数をビット幅の半分（８）に減らして書込み電圧用昇圧回路に必要な電流供給能力を半減する方法が考えられるが、書込み時間が倍増してしまうという問題がある。
【００３８】
また、従来のＮＯＲ型フラッシュメモリにおいては、消去電圧用昇圧回路の面積と消費電流の増大をまねいており、その理由を以下に述べる。
【００３９】
図３０は各メモリセルＭＣｉの消去時間対閾値電圧変化特性、図３１は消去時間対消去電流（ソース電流）変化特性を示している。
【００４０】
図３０、図３１の特性から分かるように、消去初期には、メモリセルの閾値電圧は高く、トンネル酸化膜中の電界が高いので、バンド間トンネル電流は多い （最大４ｍＡ）。
【００４１】
従来は、上記バンド間トンネリング電流を十分に供給するために、消去電圧用の昇圧回路の供給電流が前記バンド間トンネル電流の初期値に相当する最大４ｍＡとなるように、消去電圧用の昇圧回路の大きさが決められていたので、消去電圧用昇圧回路で必要とする面積と消費電流の増大をまねいている。
【００４２】
この場合、消去サイズは、仕様によって５１２Ｋビットと決められているので、従来の一括消去方式では必要な供給電流を下げることはできなかった。
【００４３】
一方、従来のＮＯＲ型フラッシュメモリにおいて、データの書込み時に同一のセルアレイブロック内の複数個のメモリセルを同時に選択して同時に書込む場合、同時書込みされるセルのドレイン電流（書込み電流）が各セルに共通のソース線ＳＬに集まるので、同時に書込むビット数を増やすと、共通ソース線ＳＬの寄生抵抗によってソース線電位が上昇し、同時書込み可能な最大ビット数は書込み可能な臨界ソース電圧Ｖc によって決まり、一度に書込めるビット数が制限されるという問題があり、この点について以下に述べる。
【００４４】
図３２は、従来のＮＯＲ型フラッシュメモリにおけるセルアレイブロックの一部、カラムゲート（列選択トランジスタおよびブロック選択トランジスタ）の一例を概略的に示す。
【００４５】
セルアレイブロックは、複数のメモリセルＭＣが行列状に配列されている（ここでは、図示の簡略のため、代表的に一行分のセルのみ示している）。そして、同一行のメモリセルの各制御ゲートに共通にワード線ＷＬｉが接続され、同一カラムのメモリセルの各一端に共通にビット線ＢＬｉが接続されており、換言すれば、同一行あるいは同一カラムの任意の２つのメモリセルはワード線またはビット線を共有している。
【００４６】
各ビット線には、列選択トランジスタおよびブロック選択トランジスタが直列に接続されており、所定の複数本のビット線毎に各ブロック選択トランジスタの一端に共通にデータ線ＤＬが接続されている。
【００４７】
このようなＮＯＲ型フラッシュメモリにおいて、データの読み出し／書込み／消去時には、前記セルアレイブロック内のメモリセルの１個または複数個を同時に選択する。
【００４８】
同時書込み対象のメモリセルは、同一のセルアレイブロック内にあり、選択カラムに対応するカラム選択信号およびブロック選択信号を“Ｈ”とする。
【００４９】
この場合、データ書込み時には同時書込みされるセルのドレイン電流（書込み電流）が共通ソース線ＳＬに集まるので、同一セルアレイブロック内で同時に書込むビット数を増やすと、共通ソース線ＳＬの寄生抵抗Ｒs によってソース線電位が上昇し、同時書込み可能な最大ビット数は書込み可能な臨界ソース電圧Ｖc によって決まり、一度に書込めるビット数が制限される。
【００５０】
つまり、同時に書込むビット数が多過ぎると、メモリセルのソース電位が上昇し、ドレイン電流が流れにくくなってしまい、その結果、書込み特性が悪化してしまうからである。
【００５１】
また、メモリセルが形成されているＰ型ウエルの抵抗によって、書込み動作で発生するホールが流れにくくなり、Ｐ型ウエルの電位が上昇してパンチスルーを引き起こしてしまうからである。
【００５２】
従って、書換えテストをする場合、消去はセルアレイブロック一括で行われるのでビット当たりの消去時間は短いが、同時に書込めるビット数の制約からビット当たりの書込み時間は長くなり、これに伴うテスト時間の増加はテストコストの上昇を招くことを意味する。
【００５３】
【発明が解決しようとする課題】
上記したように従来の不揮発性半導体メモリは、同一セルアレイブロックの複数のメモリセルに対してビット幅分の書込みビットを同時に書き込む際、選択メモリセルの全てに"0" データを書き込む場合には特に大きな書込み電流が流れるので、この電流を十分に供給するために書込み電圧用昇圧回路で必要とする面積と消費電流の増大をまねいてしまうという問題があった。
【００５４】
また、従来の一括消去方式では必要な供給電流が大きくなり、消去電圧用昇圧回路で必要とする面積と消費電流が大きくなってしまうという問題があった。
【００５５】
また、同時に書込めるビット数の制約からテスト時間は長くなり、その結果、テストコストが上昇してしまうという問題があった。
【００５６】
本発明は上記の問題点を解決すべくなされたもので、同一セルアレイブロックの複数のメモリセルに対してビット幅分の書込みビットを書き込む際、書込みが進行するにつれて書込みビット数を増やすように書き込むことにより、書込み時間を短縮でき、書込み電圧用昇圧回路で必要とする面積と消費電流を抑制し得る不揮発性半導体メモリを提供することを目的とする。
【００５９】
【課題を解決するための手段】
本発明の不揮発性半導体メモリは、複数のワード線と、複数のビット線と、ソース線と、それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記ソース線に接続された複数の不揮発性のメモリセルと、データの書込みに際して、前記複数のワード線のうち任意の１つのワード線を選択するとともに前記複数のビット線のうちの複数グループの各１本のビット線を同時に選択可能なセル選択回路と、前記複数グループのビット線にそれぞれ接続されたトランジスタと、前記セル選択回路により同時に選択される複数のメモリセルに対して複数ビットのデータを書き込む時に、書込みの進行につれて書込みビット数を増やしていく書込み手段とを具備したことを特徴とする。
【００６７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００６８】
まず、ＮＯＲ型フラッシュメモリにおけるデータ書込みに関する本発明の特徴について説明する。
【００６９】
図２７に示したメモリセルの書込み時間対閾値電圧変化特性、図２８に示したメモリセルの書込み時間対書込み電流変化特性から分かるように、書込み初期には、メモリセルの閾値電圧は低いのでドレイン電流は多いが、書込みが進行するにつれてドレイン電流は減っていく。また、ドレイン電流の初期値は４５０μＡ、書込み開始から２μｓ後のドレイン電流は２２５μＡであり、書込み開始から１０μｓ後の閾値電圧は６．５Ｖ（"0" データ）である。
【００７０】
そこで、本発明の書込み方法では、データの書込みに際して、同時に選択される複数のメモリセルをＮ（≧２）区分し、各区分のメモリセルを単位としてそれぞれ第１の時間ずつシリアルに書き込む第１の書込み期間（例えばメモリセルの書込み電流が初期値から例えばほぼ半減するまでの時間）と２区分以上のメモリセルを単位としてそれぞれ第２の時間ずつシリアルに書き込む第２の書込み期間（好ましくは第１の時間より長い時間）とに分けてデータを書き込むことを特徴とするものである。
【００７１】
即ち、書込みが進行するにつれて書込みビット数を増やすように工夫したシーケンスにしたがって書き込むことにより、書込み時間を短縮するものである。
【００７２】
＜第１実施例＞
第１実施例に係る１６ビット構成のＮＯＲ型フラッシュメモリは、図２４乃至図２６を参照して前述した従来例のＮＯＲ型フラッシュメモリと比べて、基本的な構成は同じである。
【００７３】
即ち、セルアレイブロック（１個分）は図２５に示すような基本構成を有しており、データ書込みに際して、同一セルアレイブロック中の複数のワード線のうち任意の１つのワード線を選択するとともに複数のビット線のうちの複数グループの各１本のビット線を同時に選択するためのセル選択回路（ワード線選択回路、カラム選択回路）が設けられている。
【００７４】
そして、図２６に示すように、セルアレイブロック内の複数グループのビット線（つまり、各グループの複数のビット線が共通接続された共通ビット線）に、読み出し時ビット電位クランプ用トランジスタＣＴ、負荷トランジスタＬＴ、書込みトランジスタＷＴ、センスアンプＳＡなどが接続されている。
【００７５】
本実施例では、前述した従来例のＮＯＲ型フラッシュメモリと比べて、書込み制御パルス信号を生成する回路および書込み制御方法（シーケンス）が異なるので、この点を中心に以下に説明する。
【００７６】
図１は、第１実施例に係るＮＯＲ型フラッシュメモリの書込み制御パルス信号φ6 〜φ9 を生成するための動作波形の一例を示している。
【００７７】
図２（ａ）〜（ｄ）および図３（ａ）〜（ｃ）は、図１中に示した各種信号を生成するための回路例を示している。
【００７８】
図２（ａ）のＰＧＭ発生回路は、ＮＡＮＤゲートＮＡ群およびインバータＩＶ群により所定のロジック回路が構成されてなり、クロック信号φ1 〜φ4 および書込み信号ＷＥに基づいてパルス幅２６μｓのイネーブル制御信号ＰＧＭを生成する。
【００７９】
図２（ｂ）のφ1 生成回路は、ＮＡＮＤゲートＮＡおよびインバータＩＶ群により所定のロジック回路が構成されてなり、イネーブル制御信号ＰＧＭに基づいてパルス幅２μｓのクロック信号φ1 を生成する。
【００８０】
図２（ｃ）のφ5 生成回路では、ＮＡＮＤゲートＮＡ群、遅延ゲートＤＬおよびインバータＩＶ群により所定のロジック回路が構成されてなり、クロック信号φ1 およびイネーブル制御信号ＰＧＭに基づいてパルス幅２４μｓのクロック信号φ5 を生成する。
【００８１】
図２（ｄ）のバイナリカウンタ回路は、３段接続された分周回路ＤＥＶ、ＮＡＮＤゲートＮＡおよびインバータＩＶ群により所定のロジック回路が構成されている。そして、イネーブル制御信号ＰＧＭの反転信号によって各分周回路ＤＥＶをリセットし、クロック信号φ1 、φ5 をＮＡＮＤ処理した信号の相補信号入力を分周し、初段分周回路でパルス幅が４μｓのクロック信号φ2 を生成し、次段分周回路でパルス幅が８μｓのクロック信号φ3 を生成し、最終段分周回路からクロック信号φ4 を取り出す。
【００８２】
図３（ａ）の回路は、ＮＡＮＤゲートＮＡ群およびインバータＩＶ群により所定のロジック回路が構成されてなり、信号φ1 、φ3 〜φ5 に基づいて図１に示したような所望の書込み制御パルス信号φ6 を生成する。
【００８３】
図３（ｂ）の回路は、ＮＯＲゲートＮＲ群およびインバータＩＶ群により所定のロジック回路が構成されてなり、信号φ1 〜φ5 に基づいて図１に示したような所望の書込み制御パルス信号φ7 を生成する。
【００８４】
図３（ｃ）の回路は、ＮＡＮＤゲートＮＡ群、ＮＯＲゲートＮＲおよびインバータＩＶ群により所定のロジック回路が構成されてなり、信号φ1 〜φ4 に基づいて図１に示したような所望の書込み制御パルス信号φ8 、φ9 を生成する。
【００８５】
上記第１実施例のＮＯＲ型フラッシュメモリの書込み動作に際しては、１６ビット幅のデータ書込みに際して、メモリセルを４区分し、まず、４ビット単位で第１の書込み期間（メモリセルの書込み電流が初期値４５０μＡから例えばほぼ半減するまでの時間、本例では２μｓ）ずつシリアルに書き込むが、その後は、前記４ビット単位の例えば２倍の８ビット単位で前記第１の書込み期間より長い第２の書込み期間（第１の書込み期間だけ書込まれたメモリセルの閾値電圧が所定値に達するまでの時間、本例では８μｓ）ずつシリアルに書き込んでいく。
【００８６】
ここで、書込み電圧用の昇圧回路の面積と消費電流を低減させるために供給電流が１．８ｍＡの昇圧回路を使用した場合、書込み時間の合計は、１．８ｍＡ／４５０μＡ×２μｓ＋１．８ｍＡ／２２５μＡ×８μｓ＝２４μｓで済む。
【００８７】
これに対して、図２９を参照して前述したような書込み方法にしたがって、書込みビットを４ビット単位に区分して単純に時分割して書き込むと、書込み時間の合計は１．８ｍＡ／４５０μＡ×１０μｓ＝４０μｓだけかかる。
【００８８】
即ち、上記第１実施例によれば、書込み電圧用昇圧回路の面積と消費電流を低減させるとともに、書込み時間を大幅に短縮することが可能になる。
【００８９】
なお、実際の書込み動作に際して、図２６中の書込みトランジスタＷＴを駆動するために使用される書込み信号は、図１中に示した書込み制御パルス信号φ6 〜φ9 と、書込みブロックを選択指定するブロック選択信号と、書込みデータ（"0" データあるいは"1" データ）との論理積をとって生成される。
【００９０】
即ち、上記第１実施例のＮＯＲ型フラッシュメモリによれば、書込みの進行につれて書込みビット数の分割数を減らしていく（書込みビット数を増やしていく）ことによって、書込み電圧用の昇圧回路からの限られた供給電流を効率良く分配し、分割数を固定していた従来の方法に比べて書込み時間を短縮することができる。
【００９１】
上記第１実施例を拡張して一般的に表現すると、複数のワード線と、複数のビット線と、ソース線と、それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記ソース線に接続された複数の不揮発性のメモリセルと、データの書込みに際して、前記複数のワード線のうち任意の１つのワード線を選択するとともに前記複数のビット線のうちの複数グループの各１本のビット線を同時に選択するセル選択回路と、前記複数グループのビット線にそれぞれ接続された複数のトランジスタと、前記セル選択回路により同時に選択される複数のメモリセルに対して複数ビットのデータを書き込む時に、書込みの進行につれて書込みビット数を増やしていく書込み手段とを具備することを特徴とする。
【００９２】
次に、ＮＯＲ型フラッシュメモリにおけるデータ消去に関する本発明の特徴について説明する。
【００９３】
図３０および図３１の特性では、バンド間トンネル電流の初期値は４ｍＡであるが、消去が進行するにつれてバンド間トンネル電流は減っていき、消去開始から２ｍｓ後のバンド間トンネル電流は１ｍＡであり、消去開始から１０ｍｓ後の閾値電圧は３Ｖ（"1" データ）である。
【００９４】
以下に示すデータ消去に関する各実施例のＮＯＲ型フラッシュメモリにおけるデータ消去動作は、消去ビット数を５１２Ｋビットに固定していた従来の方法に比べて、消去対象ビット数を減らす、あるいは、消去開始直後には消去ビット数を少なくし、消去の進行に従って消去ビット数を増やしていくことにより、消去電圧用昇圧回路の面積と消費電流を低減することを特徴とする。
【００９５】
このような制御は、ロウアドレスプリデコード信号の複数を同時に選択状態にすることによってロウデコーダブロックを同時に選択状態にする手段を用いて実現できる。
【００９６】
＜第２実施例＞
第２実施例では、５１２Ｋビット（６４Ｋバイト）のビット容量を有するセルアレイブロックＭＣＡのデータの消去に際して、ロウデコーダおよび複数のワード線をＮ（≧２）区分し、各区分をシリアルに選択して消去することにより、消去電流のピークを分散し、消去電圧用昇圧回路として必要な面積を小さくするものである。
【００９７】
図４は、第２実施例に係るＮＯＲ型フラッシュメモリにおける１本のソース線を共有する１つのセルアレイブロックＭＣＡおよびそれに対応するロウデコーダアレイの構成の一例を示す。
【００９８】
図４中のセルアレイブロックＭＣＡは、i x j 個のメモリセルと、i 本のビット線ＢＬ0 〜ＢＬ(i-1) とj 本のワード線ＷＬ0 〜ＷＬ(j-1) と１本のソース線ＳＬとからなる。
【００９９】
ここで、ｉ＝１０２４、ｊ＝５１２、つまり、上記セルアレイブロックＭＣＡは５１２ワード線×１Ｋビット線構成であり、それぞれ８Ｋバイトのビット容量を有する８つのサブセルアレイブロックＭＣＡB0〜ＭＣＡB7から構成されており、各サブセルアレイブロックＭＣＡB0〜ＭＣＡB7は、１０２４本のビット線ＢＬ0 〜ＢＬ(i-1) と１本のソース線ＳＬを共有する。
【０１００】
ロウデコーダアレイＲＤＡは、前記８つのサブセルアレイブロックＭＣＡB0〜ＭＣＡB7に対応して設けられた８つのロウデコーダブロックＲＤB0〜ＲＤB7から構成されている。
【０１０１】
各ロウデコーダブロックＲＤB0〜ＲＤB7は、それぞれ８個のロウデコーダＲＤを有し、ロウデコーダアレイの全体では６４個のロウデコーダＲＤを有し、各ロウデコーダＲＤは、プリデコーダ信号ＧＡm 、ＧＢn 、ＶＣＧl （m= 0〜7 、n= 0〜7 、l= 0-7）をデコードする。
【０１０２】
図５は、図４中のロウデコーダＲＤの１個分を代表的に示しており、プリデコーダ信号ＧＡm 、ＧＢn が入力するＮＡＮＤゲートＮＡと、このＮＡＮＤゲートＮＡの出力が入力するレベルシフタＬＳと、このレベルシフタＬＳの出力が入力する８個のワード線ドライバＷＬＤ0 〜ＷＬＤ7 とを有し、ワード線ドライバ電圧源として信号ＶＣＧl （l= 0-7）が印加される。
【０１０３】
このロウデコーダＲＤにおいて、レベルシフタＬＳの初段のＮＭＯＳ入力型のＣＭＯＳ差動回路はＶＳＷノード（例えばＶＳＷ＝３Ｖ）と接地ノードとの間に接続されており、次段のＰＭＯＳ入力型のＣＭＯＳ差動回路はＶＳＷノードとＶＢＢノード（ＶＢＢ＝−７．５Ｖの負電圧）との間に接続されており、ワード線ドライバＷＬＤ0 〜ＷＬＤ7 は、ワード線ドライバ電圧源（ＶＣＧl ）と接地ノードとの間に接続されている。
【０１０４】
このロウデコーダＲＤは、プリデコーダ信号ＧＡm 、ＧＢn 、ＶＣＧl に基づいて８本のワード線ＷＬmnl （l= 0-7）の駆動信号を生成し、ロウデコーダアレイの全体では、m,n,l の組み合わせによって５１２本のワード線ＷＬmnl の駆動信号を選択的に生成することが可能である。
【０１０５】
この場合、消去時には、後述するようにワード線ドライバ電圧源信号ＶＣＧl としてＶＢＢが供給され、プリデコーダ信号ＧＡm 、ＧＢn により選択された選択ロウデコーダブロックの各ロウデコーダＲＤの出力電位はＶＢＢになり、選択されなかった非選択ロウデコーダブロックの各ロウデコーダＲＤの出力電位は０Ｖになる。
【０１０６】
図６（ａ）は、図５中のプリデコーダ信号ＶＣＧl を生成するＶＣＧl プリデコーダ回路の一例を示している。
【０１０７】
このＶＣＧl プリデコーダ回路は、相補的な内部ロウアドレス信号ＲＡ0 〜ＲＡ8 、／ＲＡ0 〜／ＲＡ8 の一部であるＲＡ0 〜ＲＡ2 、／ＲＡ0 〜／ＲＡ2 および消去モード信号／ＥＲＡが入力するＮＡＮＤゲートＮＡと、このＮＡＮＤゲートＮＡの出力が入力するレベルシフタＬＳと、このレベルシフタＬＳの出力が入力するＣＭＯＳインバータ（ドライバ）ＩＶとを有する。
【０１０８】
このＶＣＧl プリデコーダ回路において、レベルシフタＬＳは図６中のレベルシフタＬＳと同様であり、ＣＭＯＳインバータＩＶはＶＳＷノードとＶＢＢノードとの間に接続されている。
【０１０９】
このＶＣＧl プリデコーダ回路は、消去モード信号／ＥＲＡが非活性状態（ “Ｈ”レベル）の時（読み出し／書込み時）にはＲＡ0 〜ＲＡ2 、／ＲＡ0 〜／ＲＡ2 をデコードしてプリデコーダ信号ＶＣＧl を出力する。これに対して、消去モード信号／ＥＲＡが活性状態（“Ｌ”レベル）の時にはプリデコーダ信号ＶＣＧl としてＶＢＢを出力する。
【０１１０】
図６（ｂ）は、図５中のプリデコーダ信号ＧＡm を生成するためのＧＡm プリデコーダ回路の一例を示している。
【０１１１】
このＧＡm プリデコーダ回路は、相補的な内部ロウアドレス信号ＲＡ3 〜ＲＡ5 、／ＲＡ3 〜／ＲＡ5 が入力するＮＡＮＤゲートＮＡ１と、このＮＡＮＤゲートＮＡ１の出力および消去モード信号／ＥＲＡが入力するＮＡＮＤゲートＮＡ２とを有する。
【０１１２】
このＧＡm プリデコーダ回路は、消去モード信号／ＥＲＡが非活性状態（“Ｈ”レベル）の時（読み出し／書込み時）にはＲＡ3 〜ＲＡ5 、／ＲＡ3 〜／ＲＡ5 をデコードしてプリデコーダ信号ＧＡm を出力する。これに対して、消去モード信号／ＥＲＡが活性状態（“Ｌ”レベル）の時にはプリデコーダ信号ＧＡm として“Ｈ”レベルを出力する。
【０１１３】
図６（ｃ）は、図５中のプリデコーダ信号ＧＢn を生成するためのＧＢn プリデコーダ回路の一例を示している。
【０１１４】
このＧＢn プリデコーダ回路は、相補的な内部ロウアドレス信号ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 が入力するＮＡＮＤゲートＮＡ３と、このＮＡＮＤゲートＮＡ３の出力が入力するインバータＩＶ１とを有する。
【０１１５】
このＧＢn プリデコーダ回路は、ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 をデコードしてプリデコーダ信号ＧＢn を出力する。この場合、消去時には、後述するように上記信号ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 としてチップ内部のバイナリカウンタ回路で発生された３ビットのバイナリ信号が供給されるので、プリデコーダ信号ＧＢn は、前記８つのロウデコーダブロックＲＤB0〜ＲＤB7を択一的に選択するためのロウデコーダブロック選択信号としての機能を果たす。
【０１１６】
図７（ａ）は、図６（ａ）、（ｂ）中の内部ロウアドレス信号ＲＡ0 〜ＲＡ5 、／ＲＡ0 〜／ＲＡ5 を生成する回路の１個分を代表的に示している。
【０１１７】
この回路は、アドレス信号Ａi(i=0 〜5)が二段のインバータＩＶ２、ＩＶ３を経てＲＡi(i=0 〜5)になり、さらにインバータＩＶ４により反転されて／ＲＡi(i=0 〜5)になる。
【０１１８】
図７（ｂ）は、図６（ｃ）中の内部ロウアドレス信号ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 を生成する回路の１個分を代表的に示している。
【０１１９】
この回路は、アドレス信号Ａi(i=6,7,8)が一端に入力するＣＭＯＳトランスファゲートＴＧ１と、クロック信号ＥＣＬＫi(i=6,7,8)が一端に入力するＣＭＯＳトランスファゲートＴＧ２と、これらの２つのトランスファゲートの各他端の一括接続ノードに接続されたインバータＩＶ５とを有し、上記２つのトランスファゲートＴＧ１、ＴＧ２は相補的な消去モード信号ＥＲＡ、／ＥＲＡにより相補的にスイッチ制御される。
【０１２０】
この回路は、相補的な消去モード信号ＥＲＡ、／ＥＲＡが非活性状態の時（読み出し／書込み時）には、一方のトランスファゲートＴＧ１がオンになり、Ａi およびその反転信号がＲＡi 、／ＲＡi となって出力する。
【０１２１】
これに対して、相補的な消去モード信号ＥＲＡ、／ＥＲＡが活性状態の時には、他方のトランスファゲートＴＧ２がオンになってクロック信号ＥＣＬＫi およびその反転信号がＲＡi 、／ＲＡi となって出力する。
【０１２２】
図７（ｃ）は、図７（ｂ）中のクロック信号ＥＣＬＫi(i=6,7,8)を供給するバイナリカウンタＢＣを示している。
【０１２３】
このバイナリカウンタＢＣは、クロック信号ＥＣＬＫ6 を分周してクロック信号ＥＣＬＫ7 、ＥＣＬＫ8 を発生する。
【０１２４】
図８は、図４に示した第２実施例のＮＯＲ型フラッシュメモリにおけるセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１２５】
消去モードに入ると、図６（ｂ）のＧＡm プリデコーダ回路はプリデコーダ信号ＧＡm として“Ｈ”レベルを出力し、図６（ｃ）のＧＢn プリデコーダ回路は、ＲＡ6 〜ＲＡ8 、／ＲＡ6 〜／ＲＡ8 入力として供給される３ビットのバイナリ信号をプリデコーダした信号ＧＢn （択一的に“Ｈ”レベルになる走査信号）を出力する。したがって、プリデコーダ信号ＧＡm とプリデコーダした信号ＧＢn とによって８つのロウデコーダブロックＲＤB0〜ＲＤB7を択一的にシリアルに選択する。
【０１２６】
また、消去モード時には、図６（ａ）のＶＣＧl プリデコーダ回路はワード線電圧源信号ＶＣＧl としてＶＢＢを供給するので、各ロウデコーダブロックＲＤB0〜ＲＤB7のうちの１つの選択ロウデコーダブロックの各ロウデコーダＲＤの出力はＶＢＢになり、残りの非選択のロウデコーダブロックの各ロウデコーダＲＤの出力は非選択電位（０Ｖ）になる。
【０１２７】
また、消去電圧用昇圧回路（図示せず）から供給されるソース線電圧ＶSLは、消去動作の開始から終了まで６．５Ｖにされる。この結果、サブセルアレイブロックＭＣＡB0からＭＣＡB7までシリアルに消去されていく。
【０１２８】
即ち、まず、第１のサブセルアレイブロックＭＣＡB0の全てのワード線（第１のワード線ブロック）は−７．５Ｖにされ、その他のサブセルアレイブロックＭＣＡB1〜ＭＣＡB7のワード線の全ては０Ｖにされる。このような動作が、第８のサブセルアレイブロックＭＣＡB7のワード線（第８のワード線ブロック）までシリアルに繰り返されて消去動作が終了する。
【０１２９】
この場合、図３１に示した消去特性から分かるように、１つのワード線ブロックを−７．５Ｖにする時間Ｔ1 を１０ｍｓにすると、全消去時間は８０ｍｓ（１０ｍｓ×８）になる。
【０１３０】
また、ソース線ＳＬをバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は、８つのサブセルアレイブロックＭＣＡB0〜ＭＣＡB7のシリアルな消去動作に対応して８つのピークに分散できるので、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１３１】
上記第２実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ロウデコーダおよび複数のワード線をそれぞれ第１乃至第Ｎ（≧２）のロウデコーダブロックおよび第１乃至第Ｎのワード線ブロックにＮ分割し、前記第１乃至第Ｎのワード線ブロックを個別に選択して第１乃至第Ｎの消去動作に時分割してデータ消去を行う消去手段を具備し、前記消去手段は、前記第１乃至第Ｎのワード線ブロックのうちから選択した選択ワード線ブロックに対応する選択ロウデコーダブロック内の全てのロウデコーダを選択状態にするようにプリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線の電位をソース線電位に対して第１の負電圧にし、かつ前記選択ロウデコーダブロックを除く非選択ロウデコーダブロック内の全てのロウデコーダを非選択状態にするように前記プリデコード信号を非選択論理にして前記選択ワード線ブロックを除く非選択ワード線ブロックの全てのワード線の電位をソース線電位に対して第１の負電圧より絶対値の小さい第２の電圧に設定することを特徴とするものである。
【０１３２】
＜第３実施例＞
第３実施例は、図４乃至図８に示した第２実施例と比べて、構成はほぼ同様であるが、消去動作に係る信号波形の印加シーケンスが異なる。
【０１３３】
図９は、第３実施例に係るセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１３４】
消去動作の前半は、サブセルアレイブロックＭＣＡB0〜ＭＣＡB7を２ブロックずつに４区分し、図８に示した消去動作に準じて各区分をシリアルに選択する。この場合、選択したワード線ブロックを−１０Ｖにする時間を図８中のＴ1 （＝１０ｍｓ）より短いＴ2 （例えば２ｍｓ）とするように制御する。
【０１３５】
そして、上記したようなシリアルな選択が最後の区分のワード線ブロックまで進んだ後、全区分のワード線ブロックを選択状態、即ち、５１２Ｋビットセルアレイの全てのワード線を−１０Ｖにする。この場合、図４の消去特性から分かるように、全ワード線を−１０Ｖにする時間Ｔ3 は８ｍｓでよい。
【０１３６】
したがって、全消去時間は、２ｍｓ×４＋８ｍｓ＝１６ｍｓとなり、図８に示した消去動作に要する全消去時間８０ｍｓよりも大幅に短縮される。
【０１３７】
また、ソース線をバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は、各区分のサブセルアレイブロックのシリアルな消去動作および全区分のサブセルアレイブロックの消去動作に対応して５つのピークに分散できるので、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１３８】
上記第３実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ロウデコーダおよび複数のワード線をそれぞれ第１乃至第Ｎ（≧２）のロウデコーダブロックおよび第１乃至第Ｎのワード線ブロックにＮ分割し、前記第１乃至第Ｎのワード線ブロックを個別に選択して第１乃至第Ｎの消去動作に時分割してデータ消去を行った後、全てのワード線ブロックに対して同時にデータを消去する消去手段を具備し、前記消去手段は、前記第１乃至第Ｎのワード線ブロックのうちから個別に選択した選択ワード線ブロックのデータを消去する際、選択ワード線ブロックに対応する選択ロウデコーダブロック内の全てのロウデコーダを選択状態にするようにプリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線の電位をソース線電位に対して第１の負電圧にし、かつ前記選択ロウデコーダブロックを除く非選択ロウデコーダブロック内の全てのロウデコーダを非選択状態にするように前記プリデコード信号を非選択論理にして前記選択ワード線ブロックを除く非選択ワード線ブロックの全てのワード線の電位をソース線電位に対して第１の負電圧より絶対値の小さい第２の電圧に設定し、前記全てのワード線ブロックに対して同時にデータを消去する際、全てのロウデコーダブロック内の全てのロウデコーダを選択状態にするように前記プリデコード信号を選択論理にして全てのワード線ブロックの全てのワード線の電位をソース線電位に対して第１の負電圧に設定することを特徴とするものである。
【０１３９】
＜第４実施例＞
図１０は、第４実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックＭＣＡとそれに対応するロウデコーダアレイを示す。
【０１４０】
このＮＯＲ型フラッシュメモリは、５１２Ｋビット（６４Ｋバイト）のビット容量を有するセルアレイブロックＭＣＡを、それぞれ３２Ｋバイトのビット容量を有する２つのサブセルアレイブロックＭＣＡB1、ＭＣＡB2に区分する。
【０１４１】
各サブセルアレイブロックＭＣＡB1、ＭＣＡB2は、１０２４本のビット線ＢＬ0 〜ＢＬ(i-1) を共有し、サブセルアレイブロックＭＣＡB1は、２５６本のワード線ＷＬ0 〜ＷＬ(j-1) とワード線方向に沿って設けられた１本のソース線ＳＬ1 を有し、サブセルアレイブロックＭＣＡB2は、２５６本のワード線ＷＬj 〜ＷＬ(2j-1)とワード線方向に沿って設けられた１本のソース線ＳＬ2 を有する。
【０１４２】
また、前記２つのサブセルアレイブロックＭＣＡB1、ＭＣＡB2に対応して２つのロウデコーダブロックＲＤB1、ＲＤB2に区分しており、各ロウデコーダブロックＲＤB1、ＲＤB2はそれぞれ３２個のロウデコーダＲＤを有し、ロウデコーダアレイの全体では６４個のロウデコーダＲＤを有する。
【０１４３】
図１１は、図１０中のセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１４４】
消去モードに入ると、サブセルアレイブロックＭＣＡB1、ＭＣＡB2をシリアルに選択し、ソース線ＳＬ1 、ＳＬ2 にＴ1 （＝１０ｍｓ）時間ずつバイアス（例えば６．５Ｖ）を印加し、消去開始から終了まで全てのワード線に−１０Ｖを印加する。この結果、サブセルアレイブロックＭＣＡB1、ＭＣＡB2がシリアルに消去されていく。
【０１４５】
したがって、消去動作に要する全消去時間は２０ｍｓになり、ソース線ＳＬ1 、ＳＬ2 をバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は２つのピークに分散できるので、最大供給電流が２ｍＡの消去電圧用昇圧回路を用いることができ、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１４６】
図１２は、図１０中の２本のソース線ＳＬ1 、ＳＬ2 を選択するためのソースデコーダの一例を示す回路である。
【０１４７】
ロウアドレス信号のうちの最上位ビット信号から生成された相補的な内部ロウアドレス信号ＲＡ8 、／ＲＡ8 は、それぞれ対応して二入力のＮＡＮＤゲートＮＡ１１、ＮＡ１２の各一方の入力となり、ブロックアドレス信号ＢＬＫＡＤＤは上記ＮＡＮＤゲートＮＡ１１、ＮＡ１２の各他方の入力となる。
【０１４８】
上記ＮＡＮＤゲートＮＡ１１の出力は、インバータＩＶ１１、ＩＶ１２により反転され、相補的な信号としてソース線ドライバＳＤ１に入力する。また、前記ＮＡＮＤゲートＮＡ１２の出力は、インバータＩＶ１３、ＩＶ１４により反転され、相補的な信号としてソース線ドライバＳＤ２に入力する。上記ソース線ドライバＳＤ１、ＳＤ２は、それぞれソース線電圧ＶＳＷノードとＶssノードとの間に接続されているＣＭＯＳラッチ回路からなる。
【０１４９】
上記ソースデコーダの動作は、消去時に、ブロックアドレス信号ＢＬＫＡＤＤが“Ｈ”レベルになり、相補的な内部ロウアドレス信号ＲＡ8 、／ＲＡ8 のいずれか一方の“Ｈ”レベルによりサブセルアレイブロックＭＣＡB1のソース線ＳＬ1 、サブセルアレイブロックＭＣＡB2のソース線ＳＬ2 のいずれか一方がソース線電圧ＶＳＷになる。一回の消去動作中に信号ＲＡ8 、／ＲＡ8 が反転し、ソース線ＳＬ1 、ＳＬ2 はシリアルに選択されてソース線電圧ＶＳＷになる。
【０１５０】
なお、ブロックアドレス信号ＢＬＫＡＤＤは、非選択時、あるいは、消去時以外の動作中は“Ｌ”レベルになり、２本のソース線ＳＬ1 、ＳＬ2 は０Ｖになる。
【０１５１】
上記第４実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ソース線を第１乃至第Ｎ（≧２）の複数本のソース線に分割するとともにロウデコーダおよび複数のワード線をそれぞれ第１乃至第Ｎのロウデコーダブロックおよび第１乃至第Ｎのワード線ブロックに分割し、第１の消去動作乃至第Ｎの消去動作に時分割してデータを消去する消去手段を具備し、前記消去手段は、全てのワード線を所定の電位に設定し、前記第１乃至第Ｎのソース線のうちから個別に選択した選択ソース線の電位を前記ワード線の電位に対して第１の正電圧にし、かつ前記選択ソース線を除く非選択ソース線の電位を前記ワード線の電位に対して第１の正電圧より絶対値の小さい第２の電圧に設定することを特徴とするものである。
【０１５２】
＜第５実施例＞
図１３は、第５実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックＭＣＡとそれに対応するロウデコーダＲＤＡを示す。
【０１５３】
このＮＯＲ型フラッシュメモリは、５１２Ｋビット（６４Ｋバイト）のビット容量を有するセルアレイブロックを、それぞれ３２Ｋバイトのビット容量を有する２つのサブセルアレイブロックＭＣＡB1、ＭＣＡB2に区分する。
【０１５４】
各サブセルアレイブロックＭＣＡB1、ＭＣＡB2は５１２本のワード線ＷＬ0 〜ＷＬ(j-1) を共有し、サブセルアレイブロックＭＣＡB1は、２５６本のビット線ＢＬ0 〜ＢＬ(i-1) とビット線方向に沿って設けられた１本のソース線ＳＬ1 を有し、サブセルアレイブロックＭＣＡB2は、２５６本のビット線ＢＬi 〜ＢＬ(2i-1)とビット線方向に沿って設けられた１本のソース線ＳＬ2 を有する。
【０１５５】
図１４は、図１３中のセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１５６】
消去モードに入ると、最初はサブセルアレイブロックＭＣＡB1、ＭＣＡB2をシリアルに選択し、ソース線ＳＬ1 、ＳＬ2 にＴ2 （＜Ｔ1 ）時間ずつバイアス （例えば６．５Ｖ）を印加し、バンド間電流が減った後はソース線ＳＬ1 、ＳＬ2 に同時にバイアスをＴ3 時間印加し、消去開始から終了まで全てのワード線に−１０Ｖを印加する。
【０１５７】
この場合、最大供給電流が２ｍＡの消去電圧用昇圧回路を備えている場合には、図３１に示した特性から分かるように、Ｔ2 ＝２ｍｓ、Ｔ3 ＝８ｍｓとすることができる。
【０１５８】
この結果、サブセルアレイブロックＭＣＡB1、ＭＣＡB2の全消去時間は、２ｍｓ×２＋８ｍｓ＝１２ｍｓとなり、図１１に示した消去動作に要する全消去時間２０ｍｓよりも大幅に短縮される。
【０１５９】
また、ソース線ＳＬ1 、ＳＬ2 をバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は、各区分のサブセルアレイブロックのシリアルな消去動作および全区分のサブセルアレイブロックの消去動作に対応して３つのピークに分散できるので、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１６０】
図１５は、図１３中の２本のソース線ＳＬ1 、ＳＬ2 を選択するためのソースデコーダの一例を示す回路である。
【０１６１】
カラムアドレス信号のうちの最上位ビット信号から生成された相補的な内部カラムアドレス信号ＣＡ9 、／ＣＡ9 は、それぞれ対応して二入力のＮＡＮＤゲートＮＡ１、ＮＡ２の各一方の入力となり、ブロックアドレス信号ＢＬＫＡＤＤは上記ＮＡＮＤゲートＮＡ１１、ＮＡ１２の各他方の入力となる。上記ＮＡＮＤゲートＮＡ１１の出力は、インバータＩＶ１１、ＩＶ１２により反転され、相補的な信号としてソース線ドライバＳＤ１に入力する。また、前記ＮＡＮＤゲートＮＡ１２の出力は、インバータＩＶ１３、ＩＶ１４により反転され、相補的な信号としてソース線ドライバＳＤ２に入力する。上記ソース線ドライバＳＤ１、ＳＤ２は、それぞれソース線電圧ＶＳＷノードとＶssノードとの間に接続されているＣＭＯＳラッチ回路からなる。
【０１６２】
上記ソースデコーダの動作は、消去時に、ブロックアドレス信号ＢＬＫＡＤＤが“Ｈ”レベルになり、相補的なカラムアドレス信号ＣＡ9 、／ＣＡ9 のいずれか一方の“Ｈ”レベルによりサブセルアレイブロックＭＣＡB1のソース線ＳＬ1 、サブセルアレイブロックＭＣＡB2のソース線ＳＬ2 のいずれか一方がソース線電圧ＶＳＷになる。一回の消去動作中に信号ＲＡ8 、／ＲＡ8 が反転し、ソース線ＳＬ1 、ＳＬ2 はシリアルに選択されてソース線電圧ＶＳＷになる。
【０１６３】
なお、ブロックアドレス信号ＢＬＫＡＤＤは、非選択時、あるいは、消去時以外の動作中は“Ｌ”レベルになり、２本のソース線ＳＬ1 、ＳＬ2 は０Ｖになる。
【０１６４】
上記第５実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ソース線を第１乃至第Ｎ（≧２）の複数本のソース線に分割し、第１乃至第Ｎのソース線を個別に選択して第１乃至第Ｎの消去動作に時分割してデータ消去を行った後、全てのメモリセルに対して同時にデータを消去する消去手段を具備し、前記消去手段は、前記第１乃至第Ｎのソース線のうちから個別に選択してデータを消去する際、全てのロウデコーダを選択状態にするようにプリデコード信号を選択論理にして全てのワード線を所定の電位に設定し、前記第１乃至第Ｎのソース線のうちから個別に選択した選択ソース線の電位を前記ワード線の電位に対して第１の正電圧にし、かつ前記選択ソース線を除く非選択ソース線の電位を前記ワード線の電位に対して第１の正電圧より絶対値の小さい第２の電圧に設定し、前記全てのメモリセルに対して同時にデータを消去する際、全てのワード線を所定の電位に設定したまま、全てのソース線の電位を前記ワード線の電位に対して第１の正電圧に設定することを特徴とするものである。
【０１６５】
なお、前記第４実施例では、図１０に示したセルアレイブロック、ロウデコーダアレイにおいて図１４に示した信号波形を用いた消去動作も可能である。
【０１６６】
また、前記第５実施例では、図１３に示したセルアレイブロック、ロウデコーダアレイにおいて図１１に示した信号波形を用いた消去動作も可能である。
【０１６７】
＜第６実施例＞
図１６は、第６実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックＭＣＡとそれに対応するロウデコーダアレイを示す。
【０１６８】
このＮＯＲ型フラッシュメモリは、５１２Ｋビット（６４Ｋバイト）のビット容量を有するセルアレイブロックをそれぞれ１６Ｋバイトのビット容量を有する４つのサブセルアレイブロックＭＣＡB1、ＭＣＡB2、ＭＣＡB3、ＭＣＡB4に区分する。
【０１６９】
第１列の方向に並ぶ２個のサブセルアレイブロックＭＣＡB1、ＭＣＡB2は、２５６本のビット線ＢＬ0 〜ＢＬ(i-1) と１本のソース線ＳＬ1 を共有し、第２列の方向に並ぶ２個のサブセルアレイブロックＭＣＡB3、ＭＣＡB4は、２５６本のビット線ＢＬi 〜ＢＬ(2i-1)と１本のソース線ＳＬ2 を共有している。
【０１７０】
また、第１行の方向に並ぶ２個のサブセルアレイブロックＭＣＡB1、ＭＣＡB3は、２５６本のワード線ＷＬ0 〜ＷＬ(j-1) を共有し、第２行の方向に並ぶ２個のサブセルアレイブロックＭＣＡB2、ＭＣＡB4は、２５６本のワード線ＷＬj 〜ＷＬ(2j-1)を共有している。
【０１７１】
また、ロウデコーダアレイを、前記２つの行のサブセルアレイブロック（ＭＣＡB1、ＭＣＡB3）、（ＭＣＡB2、ＭＣＡB4）に対応して２つのロウデコーダブロックＲＤB1、ＲＤB2に区分しており、各ロウデコーダブロックＲＤB1、ＲＤB2はそれぞれ２５６個のロウデコーダＲＤを有し、消去時にはブロック選択信号Ｒ0 、Ｒ1 によって選択・非選択のいずれかにされる。
【０１７２】
図１７は、図１６中のセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１７３】
消去モードに入ると、最初は第１行のサブセルアレイブロック（ＭＣＡB1、ＭＣＡB3）を選択してワード線ＷＬ0 〜ＷＬ(j-1) に−１０Ｖを印加し、この状態で、ソース線ＳＬ1 、ＳＬ2 をシリアルにＴ1 時間ずつ選択し、選択ソース線にはバイアス（例えば６．５Ｖ）を印加し、非選択ソース線には０Ｖを印加する。この間、非選択ワード線ＷＬj 〜ＷＬ(2j-1)には０Ｖを印加する。
【０１７４】
次に、第２行のサブセルアレイブロック（ＭＣＡB2、ＭＣＡB4）を選択してワード線ＷＬj 〜ＷＬ(2j-1)に−１０Ｖを印加し、この状態で、ソース線ＳＬ1 、ＳＬ2 をシリアルにＴ1 時間ずつ選択し、選択ソース線にはバイアス（例えば６．５Ｖ）を印加し、非選択ソース線には０Ｖを印加する。この間、非選択ワード線ＷＬ0 〜ＷＬ(j-1) には０Ｖを印加する。
【０１７５】
この結果、サブセルアレイブロックＭＣＡB1、ＭＣＡB3、ＭＣＡB2、ＭＣＡB4がシリアルに消去されていく。
【０１７６】
したがって、消去動作に要する全消去時間は４０ｍｓになり、ソース線ＳＬ1 、ＳＬ2 をバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は４つのピークに分散できるので、最大供給電流が１ｍＡの消去電圧用昇圧回路を用いることができ、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１７７】
上記第６実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ワード線を第１乃至第Ｍ（≧２）の複数のワード線ブロックに分割するとともにソース線を第１乃至第Ｎ（≧２）の複数のソース線に分割し、第１乃至第Ｍのワード線ブロックの個別選択と第１乃至第Ｎのソース線の個別選択との組合わせに依存する第（１、１）乃至第（Ｍ、Ｎ）のブロックを個別に選択して第（１、１）乃至第（Ｍ、Ｎ）の消去動作に時分割してデータ消去を行う消去手段を具備し、前記消去手段は、選択ワード線ブロックに対応する全てのロウデコーダを選択状態にするようにプリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線を第１の電圧に設定し、非選択ワード線ブロックの全てのワード線を前記第１の電圧より高い第２の電圧に設定し、選択ソース線を前記第１の電圧より高い第３の電圧に設定し、非選択ソース線の電位を前記第３の電圧より低い第４の電圧に設定することを特徴とするものである。
【０１７８】
＜第７実施例＞
第７実施例は、図１６および図１７に示した第６実施例と比べて、構成はほぼ同様であるが、消去動作に係る信号波形の印加シーケンスが異なる。
【０１７９】
図１８は、第７実施例に係るセルアレイブロックＭＣＡの消去動作に係る信号波形の一例を示している。
【０１８０】
消去モードに入ると、最初は、図１７の消去動作と同様のシーケンスでＴ2 （＜Ｔ1 ）時間ずつソース線バイアスを印加し、バンド間電流が減った後は、終了までのＴ3 時間に全てのＷＬ0 〜ＷＬ(j-1) 、ＷＬj 〜ＷＬ(2j-1)に−１０Ｖ、全てのＳＬ1 、ＳＬ2 にソース線バイアスを印加する。
【０１８１】
この場合、最大供給電流が１ｍＡの消去電圧用昇圧回路を備えている場合には、図３１に示した特性から分かるように、Ｔ2 ＝２ｍｓ、Ｔ3 ＝８ｍｓとすることができる。
【０１８２】
この結果、サブセルアレイブロックＭＣＡB1、ＭＣＡB2の全消去時間は、２ｍｓ×４＋８ｍｓ＝１６ｍｓとなり、図１７に示した消去動作に要する全消去時間４０ｍｓよりも大幅に短縮される。
【０１８３】
また、ソース線ＳＬ1 、ＳＬ2 をバイアスする消去電圧用昇圧回路の供給電流ＩSLの波形は、各区分のサブセルアレイブロックのシリアルな消去動作および全区分のサブセルアレイブロックの消去動作に対応して５つのピークに分散できるので、消去電圧用昇圧回路として必要な面積を減らすことが可能となる。
【０１８４】
上記第７実施例を拡張して一般的に表現すると、５１２Ｋビットのセルアレイブロックのデータの消去に際して、ワード線を第１乃至第Ｍ（≧２）の複数のワード線ブロックに分割するとともにソース線を第１乃至第Ｎ（≧２）の複数のソース線に分割し、前記第１乃至第Ｍのワード線ブロックの個別選択と第１乃至第Ｎのソース線の個別選択との組合わせに依存する第（１、１）乃至第（Ｍ、Ｎ）のブロックを個別に選択して第（１、１）乃至第（Ｍ、Ｎ）の消去動作に時分割してデータ消去を行った後、全てのメモリセルに対して同時にデータを消去する消去手段を具備し、前記消去手段は、前記第（１、１）乃至第（Ｍ、Ｎ）のブロックを個別に選択してデータを消去する際、選択ワード線ブロックに対応する全てのロウデコーダを選択状態にするようにプリデコード信号を選択論理にして選択ワード線ブロックの全てのワード線を第１の電圧に設定し、非選択ワード線ブロックの全てのワード線を前記第１の電圧より高い第２の電圧に設定し、選択ソース線を前記第１の電圧より高い第３の電圧に設定し、非選択ソース線を前記第３の電圧より低い第４の電圧に設定し、前記全てのメモリセルに対して同時にデータを消去する際、全てのワード線を前記第１の電圧に設定し、全てのソース線を前記第３の電圧に設定することを特徴とするものである。
【０１８５】
次に、ＮＯＲ型フラッシュメモリにおけるデータ書込みテストに関する本発明の特徴について説明する。
【０１８６】
即ち、ここでは、複数のセルアレイブロックを有し、通常のデータ書込み時には前記メモリセルの１個にデータを書込む、または同一セルアレイブロックの複数のメモリセルに同時にデータを書込むが、データ書込みテスト時には複数のセルアレイブロックのメモリセルに同時にデータを書込む。
【０１８７】
＜第８実施例＞
図１９は、第８実施例に係るＮＯＲ型フラッシュメモリの一例を示す。
【０１８８】
メモリコア部は、メモリセルが配列された２つのセルアレイブロックＭＣＡB0、ＭＣＡB1と、上記セルアレイブロックＭＣＡ0 、ＭＣＡ1 に対応して設けられたワード線選択用のロウデコーダＲＤ0 、ＲＤ1 、前記セルアレイブロックＭＣＡ0 、ＭＣＡ1 に対応して設けられたビット線選択用のカラムゲートＣＧ0 、ＣＧ1 から構成される。
【０１８９】
なお、セルアレイブロックＭＣＡ0 は、図示を簡略するために、１本のワード線ＷＬ0 および１本のビット線ＢＬ0 を代表的に示しており、セルアレイブロックＭＣＡ1 は、１本のワード線ＷＬ1 および１本のビット線ＢＬ1 を代表的に示している。
【０１９０】
ブロックアドレスデコーダＢＡＤは、アドレスピンＡｎから入力されるブロックアドレス信号をデコードしてブロック選択信号ＢＡ0 、ＢＡ1 を出力するものである。
【０１９１】
ウエルドライバＷＤ0 、ＷＤ1 は、前記ブロック選択信号ＢＡ0 、ＢＡ1 によって活性化制御され、セルアレイブロックＭＣＡB0、ＭＣＡB1のＰ型ウエル配線Ｗell0、Ｗell1に所要の電圧を印加するものである。
【０１９２】
ロウアドレスデコーダＲＡＤは、アドレスピンＡｎから入力されるロウアドレス信号をデコードして前記ロウデコーダＲＤ0 、ＲＤ1 の活性化（イネーブル）・非活性化（ディセーブル）状態を制御するためのロウデコーダ選択信号ＲＡ0 、ＲＡ1 を出力するものである。
【０１９３】
前記ロウデコーダＲＤ0 、ＲＤ1 は、活性化されると、ロウアドレス信号に対応して前記セルアレイブロックＭＣＡ0 、ＭＣＡ1 の特定のワード線を駆動するものである。
【０１９４】
なお、前記ロウデコーダＲＤ0 、ＲＤ1 は、前記ロウデコーダ選択信号ＲＡ0 、ＲＡ1 だけでなく、さらに前記ブロック選択信号ＢＡ0 、ＢＡ1 によって活性化（イネーブル）・非活性化（ディセーブル）状態が制御されるように構成されていてもよい。
【０１９５】
カラムアドレスデコーダＣＡＤは、アドレスピンＡｎから入力されるカラムアドレス信号をデコードして前記カラムゲートＣＧ0 、ＣＧ1 の特定カラムの選択・非選択を制御するためのカラム選択信号ＣＡを出力するものである。
【０１９６】
上記カラムゲートＣＧ0 、ＣＧ1 は、対応して前記ブロック選択信号ＢＡ0 、ＢＡ1 により活性化（イネーブル）・非活性化（ディセーブル）状態が制御され、前記カラム選択信号ＣＡに応じて前記セルアレイブロックＭＣＡB0、ＭＣＡB1の特定カラムのビット線を選択するものである。
【０１９７】
データ線ＤＬは、前記カラムゲートＣＧ0 、ＣＧ1 に共通に接続されており、上記カラムゲートＣＧ0 、ＣＧ1 を介して対応して前記セルアレイブロックＭＣＡ0 、ＭＣＡ1 のビット線に接続されている。
【０１９８】
センスアンプＳＡは、データ読み出し時に選択されたメモリセルからデータ線ＤＬに読み出されたセルデータに依存した電圧をセンス増幅するものである。
【０１９９】
入出力バッファＩＯＢは、センスアンプＳＡの出力データを入出力ピンＩＯから外部に出力するものである。
【０２００】
書込み負荷回路ＰＧＭＬは、データ書込み時に前記入出力ピンＩＯから入力された書込みデータによって制御され、"0" 書込み時にはデータ線ＤＬを５Ｖに、"1" 書込み時にはデータ線ＤＬを０Ｖにバイアスするものである。
【０２０１】
コマンド制御回路ＣＭＤは、コントロールピンＣＴＬおよび前記入出力ピンＩＯピンの入力によって、書込み・消去・読み出しなどの各動作モードが指定され、前記ロウアドレスデコーダＲＡＤおよびカラムアドレスデコーダＣＡＤにモード制御信号を出力するものである。
【０２０２】
書込み高電圧切換回路ＳＷは、通常の書込み時には書込み昇圧回路ＷＢの昇圧出力を選択し、書込みテスト時には書込みテスト用外部端子ＴＥＳＴに外部から印加される書込み高電圧を選択し、所要の内部回路へ供給するものである。
【０２０３】
図２０は、図１９中の２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 と、２つのカラムゲート（列選択トランジスタおよびブロック選択トランジスタ）の一例を概略的に示す。
【０２０４】
ここでは、図示を簡略化するため、セルアレイブロックＭＣＡ0 は、同一行の２個のセルと、同一行のセルの各制御ゲートに共通に連なるワード線ＷＬ0 と、同一カラムのセルに共通に連なるビット線を代表的に示しており、あるカラムの１個のセルにCell0 、ビット線にＢＬ0 の符号を付している。
【０２０５】
そして、上記セルアレイブロックＭＣＡ0 に対応するカラムゲートは、カラム選択信号Ｙ0 、Ｙn により選択される２カラム分を代表的に示しており、各カラムはビット線に直列に列選択トランジスタＣＳおよびブロック選択信号ＢＡ0 により選択されるブロック選択トランジスタＢＳが接続されている。
【０２０６】
同様に、セルアレイブロックＭＣＡ1 は、同一行の２個のセルと、同一行のセルの各制御ゲートに共通に連なるワード線ＷＬ1 と、同一カラムのセルに共通に連なるビット線を代表的に示しており、あるカラムの１個のセルにCell1 、ビット線にＢＬ1 の符号を付している。
【０２０７】
そして、上記セルアレイブロックＭＣＡ1 に対応するカラムゲートは、カラム選択信号Ｙ0 、Ｙn により選択される２カラム分を代表的に示しており、各カラムはビット線に直列に列選択トランジスタＣＳおよびブロック選択信号ＢＡ1 により選択されるブロック選択トランジスタＢＳが接続されている。
【０２０８】
図２１は、図１９の回路における２つのロウデコーダＲＤ0 、ＲＤ1 を選択制御するために設けられたロウメインデコーダＲＭＤと、２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 と、２つのカラムゲート（列選択トランジスタおよびブロック選択トランジスタ）ＣＧ0 、ＣＧ1 の一例を概略的に示す。
【０２０９】
ここでは、図示を簡略化するため、セルアレイブロックＭＣＡB0は、一行、一列分のセルCell0 と、ワード線（サブワード線）のうちの１本ＷＬ0 と、ビット線のうちの１本ＢＬ0 を代表的に示している。
【０２１０】
カラムゲートＣＧ0 は、上記ビット線ＢＬ0 に直列に接続されている列選択トランジスタＣＳおよびブロック選択トランジスタＢＳを代表的に示している。
【０２１１】
そして、ロウデコーダＲＤ0 は、１本のブロック選択信号線（カラムゲート選択信号線）ＢＡ0 と、このブロック選択信号線ＢＡ0 と前記セルアレイブロックＭＣＡ0 の各サブワード線との間にそれぞれ対応して挿入接続されたＣＭＯＳトランスファゲート（代表的に１個のみ示している）ＴＧと、前記セルアレイブロックＭＣＡ0 の各サブワード線と接地ノードとの間に各対応して挿入接続されたノイズキャンセラー用のＮＭＯＳトランジスタＮＴとを有する。
【０２１２】
同様に、セルアレイブロックＭＣＡB1は、一行、一列分のセルCell1 と、ワード線（サブワード線）のうちの１本ＷＬ1 と、ビット線のうちの１本ＢＬ1 を代表的に示している。
【０２１３】
カラムゲートＣＧ1 は、上記ビット線ＢＬ1 に直列に接続されている列選択トランジスタＣＳおよびブロック選択トランジスタＢＳを代表的に示している。
【０２１４】
そして、ロウデコーダＲＤ1 は、１本のブロック選択信号線（カラムゲート選択信号線）ＢＡ１と、このブロック選択信号線ＢＡ１と前記セルアレイブロックＭＣＡ1 の各ワード線との間にそれぞれ対応して挿入接続されたＣＭＯＳトランスファゲート（代表的に１個のみ示している）ＴＧと、前記セルアレイブロックＭＣＡB0の各サブワード線と接地ノードとの間に各対応して挿入接続されたノイズキャンセラー用のＮＭＯＳトランジスタＮＴとを有する。
【０２１５】
ロウメインデコーダＲＭＤは、２ビットの内部ロウアドレス信号ＲＡｉ、ＲＡｊをデコードし、そのデコード出力（相補的なロウメインデコード信号Ｍij、／Ｍij）により２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 における各対応するサブワード線に挿入接続されているＣＭＯＳトランスファゲートＴＧを選択制御し、一方のロウメインデコード信号／Ｍijにより２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 のサブワード線に各対応して接続されたノイズキャンセラー用のＮＭＯＳトランジスタＮＴを駆動制御する。
【０２１６】
上記第８実施例のＮＯＲ型フラッシュメモリにおいては、データの読み出し／書込み／消去時には、一方のセルアレイブロックＭＣＡ0 またはＭＣＡ1 内のセルの１個または複数個を同時に選択し、書込みテスト時には、前記２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 内のセルの１個または複数個を同時に選択するように制御される。
【０２１７】
図２２は、図２１の回路の動作のうち、通常の書込み動作／書込みテスト動作に係る信号波形の一例を示している。
【０２１８】
第８実施例に係るＮＯＲ型フラッシュメモリの通常の書込み動作では、ブロックアドレス信号ＢＡ0 、ＢＡ1 は一方が選択、他方が非選択状態に制御される。これにより、選択状態の一方のブロック内のセルが選択され、非選択状態の他方のブロックのセルは全て非選択状態にある。
【０２１９】
即ち、通常の書込み時に、例えばセルアレイブロックＭＣＡ0 のセルCell0 が書込み対象のセルである場合には、前記セルアレイブロックＭＣＡ0 を選択するために、ブロック選択信号ＢＡ0 は活性状態（“Ｈ”）になるが、他のブロック選択信号ＢＡ1 は非活性状態（“Ｌ”）になる。
【０２２０】
そして、前記セルCell0 のゲートを選択するために、ロウメインデコード信号Ｍijのうちでサブワード線ＷＬ0 、ＷＬ1 に対応する信号Ｍ00は“Ｈ”になるが、それ以外の信号Ｍijは“Ｌ”となる。この場合、サブワード線ＷＬ0 は前記ブロック選択信号ＢＡ0 が“Ｈ”であるので選択されるが、サブワード線ＷＬ1 は前記ブロック選択信号ＢＡ1 が“Ｌ”であるので選択されない。
【０２２１】
また、前記セルCell0 のドレインを選択するために、カラム選択信号のうちで前記ビット線ＢＬ0 に対応する信号Ｙ0 は活性状態（“Ｈ”）になるが、それ以外の信号は非活性状態（“Ｌ”）になる。
【０２２２】
つまり、２つのセルアレイブロックＭＣＡB0、ＭＣＡB1の同一カラムアドレスのビット線（本例ではＢＬ0 、ＢＬ1 ）のうち、セルアレイブロックＭＣＡ0 のビット線ＢＬ0 はブロック選択信号ＢＡ0 およびカラム選択信号Ｙ0 によって選択されてデータ線ＤＬに接続されるが、セルアレイブロックＭＣＡ1 のビット線ＢＬ1 は選択されない。
【０２２３】
したがって、セルアレイブロックＭＣＡ0 における選択ビット線ＢＬ0 に接続されている選択セルCell0 は、ドレインが書込み負荷回路ＰＧＭＬによってバイアスされ、ゲート（サブワード線ＷＬ0 ）が選択されているので、データを書込むことができる。
【０２２４】
一方、書込みテスト時には、ブロック選択信号ＢＡ0 、ＢＡ1 はそれぞれ選択状態にされ、ロウデコーダＲＤ0 、ＲＤ1 はロウデコーダ選択信号ＲＡ0 、ＲＡ1 によってそれぞれ活性化され、ロウアドレス信号に対応してセルアレイブロックＭＣＡ0 、ＭＣＡ1 の同一行のサブワード線（本例ではＷＬ0 、ＷＬ1 ）を選択する。
【０２２５】
また、２つのセルアレイブロックＭＣＡ0 、ＭＣＡ1 の同一カラムアドレスのビット線（本例ではＢＬ0 、ＢＬ1 ）は、ブロック選択信号ＢＡ0 およびカラム選択信号Ｙ0 によって選択されるとともにブロック選択信号ＢＡ1 およびカラム選択信号Ｙ0 によって選択され、それぞれデータ線ＤＬに接続される。
【０２２６】
したがって、セルアレイブロックＭＣＡ0 、ＭＣＡ1 における選択ビット線ＢＬ0 、ＢＬ1 に接続されている選択セルCell0 、Cell1 は、それぞれドレインが書込み負荷回路ＰＧＭＬによってバイアスされ、ゲート（サブワード線ＷＬ0 、ＷＬ1 ）が選択されているので、それぞれテストデータを同時に書込むことができる。
【０２２７】
この時、各アレイブロックＭＣＡB0、ＭＣＡB1毎に、ウエルドライバＷＤ0 、ＷＤ1 からウエル配線Ｗell0、Ｗell1（ソース線やウエル線）に０Ｖが供給されているので、ソース線電位の浮きやウエル電位の浮きの問題は生じない。
【０２２８】
その結果、従来と比べて同時書込みが可能なビット数を増やすことができるので、書込みテスト時間をブロックの数に反比例して短縮できる。従って、大容量メモリでより顕著になる書込みテスト時間の増加を抑えることが可能となる。
【０２２９】
図２３は、上記第８実施例に係るＮＯＲ型フラッシュメモリにおける同時書込みビット数と臨界ソース線電圧Ｖc との関係を実線で示し、比較のために従来のＮＯＲ型フラッシュメモリにおける同時書込みビット数と臨界ソース線電圧Ｖc との関係を点線で示している。
【０２３０】
図２３から分かるように、第８実施例のＮＯＲ型フラッシュメモリによれば、同時書込みするメモリセルのセルアレイブロック数を複数（Ｎ）倍に拡大させるので、同時に書込み可能なビット数を従来例のビット数ＢのＮ倍に増やすことができるようになり、書込みテスト時間を短縮することができる。
【０２３１】
また、単一ブロック中の同時書込みビット数を増やすだけでなく、複数ブロックを同時に選択する（この場合、ブロック選択信号ＢＡ0 、ＢＡ1 をそれぞれ “Ｈ”にする）ことによって、臨界ソース線電圧Ｖc に達する同時書込みビット数をブロック数倍に増加させることができる。
【０２３２】
なお、第８実施例はＮＯＲ型フラッシュメモリを例にとって説明したが、テスト時間がより重要になる多値メモリやこれらの不揮発性メモリを混載するロジックデバイスにも有効である。また、書込みテスト動作に限ることなく、通常の書込み動作において複数のセルアレイブロックへの同時書込みを行うことも可能になる。
【０２３３】
【発明の効果】
上述したように本発明の不揮発性半導体メモリによれば、同一セルアレイブロックの複数のメモリセルに対してビット幅分の書込みビットを書き込む際、書込みが進行するにつれて書込みビット数を増やすように書き込むことにより、書込み時間を短縮でき、書込み電圧用昇圧回路で必要とする面積と消費電流を抑制することができる。
【図面の簡単な説明】
【図１】第１実施例に係るＮＯＲ型フラッシュメモリの書込み制御パルス信号の波形の一例を示す図。
【図２】図１に示したシーケンスで書込み制御パルス信号を生成するための書込み制御パルス生成回路の一例を示す回路図。
【図３】図１に示したシーケンスで書込み制御パルス信号を生成するための書込み制御パルス生成回路の一例を示す回路図。
【図４】第２実施例に係るＮＯＲ型フラッシュメモリにおける１つのセルアレイブロックおよびそれに対応するロウデコーダの構成の一例を示すブロック図。
【図５】図４中のロウデコーダブロックを構成するロウデコーダの１個分の一例を示す図。
【図６】図５のロウデコーダＲＤにプリデコード信号を供給するためのＶＣＧl プリデコーダ回路、ＧＡm プリデコーダ回路およびＧＢn プリデコーダ回路の一例を示す図。
【図７】図６中の内部ロウアドレス信号を生成する回路の１個分、内部ロウアドレス信号を生成する回路の１個分、それに関連するクロック信号供給用のバイナリカウンタ回路を示す図。
【図８】図４に示したＮＯＲ型フラッシュメモリにおけるセルアレイブロックの消去動作に係る信号波形の一例を示す図。
【図９】第３実施例に係るセルアレイブロックの消去動作に係る信号波形の一例を示す図。
【図１０】第４実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックとそれに対応するロウデコーダアレイを示す図。
【図１１】図１０中のセルアレイブロックの消去動作に係る信号波形の一例を示す図。
【図１２】図１０中の２本のソース線を選択するためのソースデコーダの一例を示す回路図。
【図１３】第５実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックとそれに対応するロウデコーダアレイを示す図。
【図１４】図１３中のセルアレイブロックの消去動作に係る信号波形の別の例を示す図。
【図１５】図１３中の２本のソース線を選択するためのソースデコーダの一例を示す回路図。
【図１６】第６実施例に係るＮＯＲ型フラッシュメモリのセルアレイブロックとそれに対応するロウデコーダアレイを示す図。
【図１７】図１６中のセルアレイブロックの消去動作に係る信号波形の一例を示す図。
【図１８】第７実施例に係るセルアレイブロックの消去動作に係る信号波形の一例を示す図。
【図１９】第８実施例に係るＮＯＲ型フラッシュメモリの一例を示す図。
【図２０】図１９中の２つのセルアレイブロックと２つのカラムゲートの一例を概略的に示す回路図、
【図２１】図１９中のロウデコーダ、セルアレイブロック、カラムゲートの接続関係の一例を示す回路図。
【図２２】図２１の回路の動作のうち通常の書込み動作／書込みテスト動作に係る信号波形の一例を示す図。
【図２３】第８実施例に係るＮＯＲ型フラッシュメモリにおける同時書込みビット数と臨界ソース線電圧との関係を示す図。
【図２４】ＮＯＲ型フラッシュメモリのメモリセル単体の一例について平面パターンおよび断面構造を概略的に示す図。
【図２５】図２４に示したメモリセルの複数個がマトリクス状に配置されたメモリセルアレイの一例を示す図。
【図２６】複数ビット構成のＮＯＲ型フラッシュメモリにおけるセルアレイブロックの一部と関連する周辺回路の一部を示す図。
【図２７】ＮＯＲ型フラッシュメモリにおけるメモリセルの書込み時間対閾値電圧変化特性を示す図。
【図２８】ＮＯＲ型フラッシュメモリにおけるメモリセルの書込み時間対書込み電流（ドレイン電流）変化特性を示す図。
【図２９】書込み電圧用昇圧回路の面積と消費電流を低減する方法として考えられる書込み信号波形の一例を示す図。
【図３０】ＮＯＲ型フラッシュメモリにおけるメモリセルの消去時間対閾値電圧変化特性を示す図。
【図３１】ＮＯＲ型フラッシュメモリにおけるメモリセルの消去時間対消去電流（ソース電流）変化特性を示す図。
【図３２】従来のＮＯＲ型フラッシュメモリにおけるセルアレイブロックの回路構成の一例を概略的に示す図。
【符号の説明】
ＢＬi …ビット線、
ＣＳ…列選択トランジスタ、
ＣＴ…ビット線電位クランプ用トランジスタ、
ＤＬ…データ線、
ＬＴ…ビット線負荷トランジスタ、
ＳＡ…センスアンプ、
ＷＴ…書込みトランジスタ。
Claims (4)
- 複数のワード線と、
複数のビット線と、
ソース線と、
それぞれゲート電極、ドレイン電極、ソース電極を有し、前記ゲート電極は前記複数のワード線のうちの１つのワード線に接続され、前記ドレイン電極は前記複数のビット線のうちの１つのビット線に接続され、前記ソース電極は前記ソース線に接続された複数の不揮発性のメモリセルと、
データの書込みに際して、前記複数のワード線のうち任意の１つのワード線を選択するとともに前記複数のビット線のうちの複数グループの各１本のビット線を同時に選択可能なセル選択回路と、
前記複数グループのビット線にそれぞれ接続されたトランジスタと、
前記セル選択回路により同時に選択される複数のメモリセルに対して複数ビットのデータを書き込む時に、書込みの進行につれて書込みビット数を増やしていく書込み手段
とを具備したことを特徴とする不揮発性半導体メモリ。 - 請求項１記載の不揮発性半導体メモリにおいて、
前記書込み手段は、前記同時に選択される複数のメモリセルをＮ（≧２）区分し、各区分のメモリセルを単位としてそれぞれ第１の時間ずつシリアルに書き込む第１の書込み期間と２区分以上のメモリセルを単位としてそれぞれ第２の時間ずつシリアルに書き込む第２の書込み期間との少なくとも２つの期間に分けてデータを書き込むことを特徴とする不揮発性半導体メモリ。 - 請求項２記載の不揮発性半導体メモリにおいて、
前記第２の時間が前記第１の時間よりも長いことを特徴とする不揮発性半導体メモリ。 - 請求項２または３記載の不揮発性半導体メモリにおいて、
前記第１の書込み期間は、メモリセルの書込み電流が初期値から略半減するまでの時間であることを特徴とする不揮発性半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15450498A JP3905979B2 (ja) | 1998-06-03 | 1998-06-03 | 不揮発性半導体メモリ |
| US09/324,775 US6118697A (en) | 1998-06-03 | 1999-06-03 | Nonvolatile semiconductor memory in which the number of programming or erasing bits increases with the progress of programming or erasing |
| US09/592,661 US6222773B1 (en) | 1998-06-03 | 2000-06-13 | Nonvolatile semiconductor memory in which the number of programming or erasing bits increases with the progress of programming or erasing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15450498A JP3905979B2 (ja) | 1998-06-03 | 1998-06-03 | 不揮発性半導体メモリ |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006227958A Division JP2006313643A (ja) | 2006-08-24 | 2006-08-24 | 不揮発性半導体メモリ |
| JP2006227959A Division JP2006313644A (ja) | 2006-08-24 | 2006-08-24 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11353886A JPH11353886A (ja) | 1999-12-24 |
| JP3905979B2 true JP3905979B2 (ja) | 2007-04-18 |
Family
ID=15585697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15450498A Expired - Fee Related JP3905979B2 (ja) | 1998-06-03 | 1998-06-03 | 不揮発性半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6118697A (ja) |
| JP (1) | JP3905979B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256224B1 (en) * | 2000-05-03 | 2001-07-03 | Hewlett-Packard Co | Write circuit for large MRAM arrays |
| JP4398551B2 (ja) * | 1998-12-25 | 2010-01-13 | 株式会社東芝 | 半導体装置 |
| JP3296319B2 (ja) * | 1999-03-02 | 2002-06-24 | 日本電気株式会社 | ワード線駆動回路及び半導体記憶装置 |
| JP4055103B2 (ja) * | 2000-10-02 | 2008-03-05 | 株式会社ルネサステクノロジ | 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法 |
| JP3850016B2 (ja) * | 2001-06-29 | 2006-11-29 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP3708912B2 (ja) * | 2001-09-12 | 2005-10-19 | 株式会社東芝 | 半導体集積回路装置 |
| KR100476889B1 (ko) * | 2002-04-04 | 2005-03-17 | 삼성전자주식회사 | 플래쉬메모리의 워드라인디코더 |
| US7307884B2 (en) | 2004-06-15 | 2007-12-11 | Sandisk Corporation | Concurrent programming of non-volatile memory |
| CN100555460C (zh) | 2004-07-30 | 2009-10-28 | 斯班逊有限公司 | 半导体装置及写入方法 |
| US7925820B2 (en) | 2004-09-30 | 2011-04-12 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device and program method therefor |
| KR100632367B1 (ko) | 2004-11-22 | 2006-10-09 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치의 프로그램 비트 스캔표시회로 |
| US7450433B2 (en) | 2004-12-29 | 2008-11-11 | Sandisk Corporation | Word line compensation in non-volatile memory erase operations |
| JP4683494B2 (ja) * | 2005-02-10 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体メモリ及び半導体装置 |
| US7408804B2 (en) * | 2005-03-31 | 2008-08-05 | Sandisk Corporation | Systems for soft programming non-volatile memory utilizing individual verification and additional soft programming of subsets of memory cells |
| US7522457B2 (en) * | 2005-03-31 | 2009-04-21 | Sandisk Corporation | Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage |
| US7457166B2 (en) * | 2005-03-31 | 2008-11-25 | Sandisk Corporation | Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage |
| KR100706245B1 (ko) | 2005-04-13 | 2007-04-11 | 삼성전자주식회사 | 비트 스캔 방식을 사용한 노어 플래시 메모리 장치 및그것의 프로그램 방법 |
| US7215573B2 (en) * | 2005-08-25 | 2007-05-08 | Silicon Storage Technology, Inc. | Method and apparatus for reducing operation disturbance |
| US7499338B2 (en) * | 2006-10-13 | 2009-03-03 | Sandisk Corporation | Partitioned soft programming in non-volatile memory |
| US7535766B2 (en) * | 2006-10-13 | 2009-05-19 | Sandisk Corporation | Systems for partitioned soft programming in non-volatile memory |
| US7499317B2 (en) * | 2006-10-13 | 2009-03-03 | Sandisk Corporation | System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling |
| US7495954B2 (en) * | 2006-10-13 | 2009-02-24 | Sandisk Corporation | Method for partitioned erase and erase verification to compensate for capacitive coupling effects in non-volatile memory |
| JP4666394B2 (ja) * | 2007-07-09 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
| JP5217848B2 (ja) * | 2008-09-29 | 2013-06-19 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| US8189390B2 (en) * | 2009-03-05 | 2012-05-29 | Mosaid Technologies Incorporated | NAND flash architecture with multi-level row decoding |
| KR102384959B1 (ko) * | 2015-10-30 | 2022-04-11 | 에스케이하이닉스 주식회사 | 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 |
| TWI648739B (zh) * | 2018-03-20 | 2019-01-21 | 大陸商深圳大心電子科技有限公司 | 記憶體管理方法與儲存控制器 |
| JP7122936B2 (ja) * | 2018-10-29 | 2022-08-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586187B2 (ja) * | 1990-07-16 | 1997-02-26 | 日本電気株式会社 | 半導体記憶装置 |
| US5239505A (en) * | 1990-12-28 | 1993-08-24 | Intel Corporation | Floating gate non-volatile memory with blocks and memory refresh |
| US5363330A (en) * | 1991-01-28 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming |
| JP2632104B2 (ja) * | 1991-11-07 | 1997-07-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5280447A (en) * | 1992-06-19 | 1994-01-18 | Intel Corporation | Floating gate nonvolatile memory with configurable erasure blocks |
| JPH09180473A (ja) * | 1995-12-27 | 1997-07-11 | Nec Corp | 不揮発性半導体メモリ装置 |
| KR100290282B1 (ko) * | 1998-11-23 | 2001-05-15 | 윤종용 | 프로그램 시간을 단축할 수 있는 불 휘발성반도체메모리 장치 |
-
1998
- 1998-06-03 JP JP15450498A patent/JP3905979B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-03 US US09/324,775 patent/US6118697A/en not_active Expired - Lifetime
-
2000
- 2000-06-13 US US09/592,661 patent/US6222773B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6118697A (en) | 2000-09-12 |
| US6222773B1 (en) | 2001-04-24 |
| JPH11353886A (ja) | 1999-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3905979B2 (ja) | 不揮発性半導体メモリ | |
| US6587375B2 (en) | Row decoder for a nonvolatile memory device | |
| KR100454116B1 (ko) | 비휘발성 메모리를 프로그래밍하기 위한 비트라인 셋업 및디스차지 회로 | |
| JP3754279B2 (ja) | 不揮発性半導体メモリ装置 | |
| US8189390B2 (en) | NAND flash architecture with multi-level row decoding | |
| US5831905A (en) | Method for controlling erasure of nonvolatile semiconductor memory | |
| JP3863005B2 (ja) | メモリセルデコーダ及びこれを備える半導体メモリ装置 | |
| GB2343276A (en) | Non-volatile semiconductor memory device and method of driving word lines thereof | |
| US7289387B2 (en) | Wordline decoder of non-volatile memory device using HPMOS | |
| KR100322470B1 (ko) | 고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법 | |
| JP2008140488A (ja) | 半導体記憶装置 | |
| KR20070029299A (ko) | 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치 | |
| JP4184138B2 (ja) | 半導体メモリ装置 | |
| JP2003077284A (ja) | 不揮発性半導体メモリ | |
| JPH0530000B2 (ja) | ||
| JP3640177B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2020194611A (ja) | 半導体記憶装置 | |
| KR101330710B1 (ko) | 플래시 메모리 장치 | |
| JP4828520B2 (ja) | 半導体装置およびその制御方法 | |
| JP3359404B2 (ja) | 不揮発性半導体記憶装置の記憶データの消去方法 | |
| US6208561B1 (en) | Method to reduce capacitive loading in flash memory X-decoder for accurate voltage control at wordlines and select lines | |
| JP2006313644A (ja) | 不揮発性半導体メモリ | |
| JP3204799B2 (ja) | 半導体メモリ装置 | |
| JP2006313643A (ja) | 不揮発性半導体メモリ | |
| KR20090036974A (ko) | 플래시 메모리소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040526 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040526 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060824 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130119 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |