JP4398551B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、繰り返しパターンを含む半導体装置に関するもので、特に、ワード線駆動回路のような繰り返しパターンを含む、ダイナミック型半導体記憶装置（ＤＲＡＭ）などの半導体装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭは、素子構造が急速に微細化されている。特に、メモリセルアレイに配置されたメモリセルを選択するワード線は、最小の設計寸法により構成される。そのため、ワード線の幅および相互の間隔は、より一層、狭められている。
【０００３】
また、このようなワード線を選択的に駆動するワード線駆動回路も狭い領域に配置する必要がある。そのために、従来よりいくつかの方式が開発されている。
【０００４】
図３１，図３２，図３３は、それぞれ、各方式におけるワード線とワード線駆動回路との関係を示すものである。
【０００５】
図３１において、メモリセルアレイ（ＭＣＡ）２１１の片側には、ワード線ＷＬ０，ＷＬ１，…にそれぞれ接続されたワード線駆動回路２１０，…が配置されている。この構成の場合、実際のパターンレイアウトにおいて、微細化されたワード線の相互間にワード線駆動回路を配置することは困難である。
【０００６】
そこで、図３２，図３３に示すように、メモリセルアレイ２１１の両側にワード線駆動回路２１０を分けて配置する構成が考えられている。図３２は、メモリセルアレイ２１１の両側に配置されたワード線駆動回路２１０により、隣接するワード線を１本ずつ交互に駆動する方式である。図３３は、メモリセルアレイ２１１の両側に配置されたワード線駆動回路２１０により、隣接して配置されたワード線を２本ずつ交互に駆動する方式である。これらの方式は、適宜、リソグラフィーやエッチングなどのプロセス技術により、最も加工しやすいものが選択される。
【０００７】
図３１，図３２，図３３に示すような構成によりワード線駆動回路を配置する場合、実際には、複数本のワード線に対応する複数のワード線駆動回路を組み合わせて１つの繰り返し単位を構成する。そして、複数の繰り返し単位を並べて配置する方法がとられている。
【０００８】
ＤＲＡＭでは、通常、入力アドレスのうち、下位の１ビット以上のｎビット（ｎ≧１）をデコードしてワード線を選択する。そのため、２ｎ本のワード線に対応して１つの繰り返し単位が構成される。たとえば、入力アドレスがＡ１，Ａ０の２ビットであると仮定する。この場合、それぞれの論理値（Ａ１，Ａ０）＝（０，０）、（０，１）、（１，０）、（１，１）に対応する４本のワード線に接続されるワード線駆動回路が、１つの繰り返し単位を構成する。
【０００９】
図３４，図３５は、上記した繰り返し単位の回路構成および配線のレイアウトを示すものである。
【００１０】
図３４，図３５において、ワード線駆動回路（以下、ワード線デコーダと称す）２１０は、それぞれ、ナンド回路２１０ａとインバータ回路２１０ｂとによって構成されている。各ナンド回路２１０ａの入力端には、第１層金属配線Ｍ１がそれぞれ接続されている。アドレス信号（入力アドレスの下位ビット）Ａ０，／Ａ０，Ａ１，／Ａ１（／は反転信号を示す）は、第１層金属配線Ｍ１より上方に形成された複数の第２層金属配線Ｍ２にそれぞれ供給される。これら第２層金属配線Ｍ２と上記第１層金属配線Ｍ１とは、所要の位置に配置されたコンタクトＣＴによって接続されている。
【００１１】
なお、各ナンド回路２１０ａの入力端には入力アドレスの上位ビットも供給されるが、ここでは説明を簡単化するために省略している。
【００１２】
ところで、ＤＲＡＭでは、製造コストを低減するため、チップ面積をできるだけ小さくすることが望まれている。特に、同じ構成の繰り返し単位が複数個存在するワード線デコーダの面積を削減することは、チップ全体の面積縮小の点からも非常に重要である。
【００１３】
ワード線デコーダの面積を小さくする方法として、隣り合う繰り返し単位でコンタクトや配線を共有することが考えられる。しかし、図３５に示したレイアウトからなる繰り返し単位の場合、コンタクトを共有することは困難である。
【００１４】
すなわち、図３６に示すように、複数の繰り返し単位Ａ，Ｂを並べて配置する、所謂、並進配置の場合、隣り合う繰り返し単位Ａ，Ｂの境界部に位置するコンタクトＣＴ１，ＣＴ２の位置が互いに相違している。つまり、繰り返し単位Ａの境界部におけるコンタクトＣＴ１は、アドレス信号／Ａ０が供給される配線Ｍ２に接続されている。一方、繰り返し単位Ｂの境界部におけるコンタクトＣＴ２は、アドレス信号Ａ１が供給される配線Ｍ２に接続されている。このため、繰り返し単位Ａ，Ｂにより、これらコンタクトＣＴ１，ＣＴ２を共有することは困難である。
【００１５】
なお、図３６においては、繰り返し単位Ａ，Ｂのいずれとも、ワード線ＷＬ１，ＷＬ２を選択するワード線デコーダを省略している。
【００１６】
【発明が解決しようとする課題】
上記したように、従来においては、隣接する繰り返し単位の境界部に位置するコンタクトを、互いに共有することができない。そのため、ワード線デコーダのレイアウト面積を削減することが困難であった。よって、チップ面積を縮小できずに、製造コストの低減が図れないものとなっていた。
【００１７】
そこで、この発明は、チップ面積を縮小でき、製造コストを低減することが可能な半導体装置を提供することを目的としている。
【００１８】
【課題を解決するための手段】
本願発明の一態様によれば、少なくとも２本以上の配線を選択する複数のデコーダを有する第１の繰り返し単位と、前記第１の繰り返し単位と同一構成で、かつ、前記第１の繰り返し単位と鏡面対称に隣接して配置された第２の繰り返し単位とを具備し、前記第１，第２の繰り返し単位の境界部に位置する配線およびコンタクトを、前記第１，第２の繰り返し単位が互いに共有することを特徴とする半導体装置が提供される。
【００１９】
また、本願発明の一態様によれば、ワード線を選択する複数のデコーダを有し、各デコーダの入力配線がアドレス配線にそれぞれ接続された第１の繰り返し単位と、前記第１の繰り返し単位と鏡面対称に隣接して配置され、かつ、ワード線を選択する複数のデコーダを有し、各デコーダの入力配線がアドレス配線にそれぞれ接続された第２の繰り返し単位とを具備し、前記第１，第２の繰り返し単位の境界部に位置する、前記各デコーダの入力配線、および、この入力配線と前記アドレス配線とのコンタクトを、前記第１，第２の繰り返し単位が互いに共有することを特徴とする半導体装置が提供される。
【００２０】
さらに、本願発明の一態様によれば、アドレス信号に応じて、複数のワード線駆動電圧を出力するデコーダと、前記デコーダに接続され、前記複数のワード線駆動電圧がそれぞれ供給される複数の配線と、前記複数の配線にそれぞれ接続され、各出力端がワード線にそれぞれ接続された複数の駆動回路を有する第１の繰り返し単位と、各出力端がワード線にそれぞれ接続された複数の駆動回路を有し、前記複数の配線にそれぞれ接続されるコンタクトの位置が、前記第１の繰り返し単位と鏡面対称に配置された第２の繰り返し単位とを具備し、前記第１，第２の繰り返し単位の境界部に位置する各駆動回路は、前記複数の配線にそれぞれ接続されるコンタクトを互いに共有することを特徴とする半導体装置が提供される。
【００２１】
上記した構成によれば、隣接する第１，第２の繰り返し単位の境界部における構成を共有できるようになる。これにより、第１，第２の繰り返し単位を配置するための面積を削減することが可能となるものである。
【００２２】
しかも、第１，第２の繰り返し単位のいずれか一方における、隣接する各デコーダの出力端を交差させるか、隣接する各デコーダの内部配線を交差接続させるか、または、隣接する各デコーダの入力端を交差させるか、もしくは、隣接する各デコーダ相互の電源配線とのコンタクトを共有させるか、あるいは、各駆動回路の出力端を交差させるようにした場合には、テストモード時に各ワード線相互間に所定のストレス電圧を印加することが可能となる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２４】
（第１の実施形態）
図１および図２は、本発明の第１の実施形態を示すものである。この実施形態では、ワード線デコーダがメモリセルアレイの片側のみに配置されている場合を例に示している。
【００２５】
先ず、図２を参照して、ワード線デコーダのアドレス割り付けと繰り返し単位との関係について説明する。
【００２６】
図２に示すように、アドレス信号（入力アドレスの下位４ビット）Ａ０〜Ａ３によりワード線を選択する場合、繰り返し単位を、アドレス信号（同下位１ビット）Ａ０により選択される２本のワード線としたり、アドレス信号（同下位２ビット）Ａ１，Ａ０により選択される４本のワード線としたり、アドレス信号（同下位３ビット）Ａ２，Ａ１，Ａ０により選択される８本のワード線とすることができる。
【００２７】
一例として、ここではレイアウト上の繰り返し単位を、アドレス信号Ａ１，Ａ０により選択される４本のワード線とした場合について説明する。
【００２８】
図１は、第１，第２の繰り返し単位１１，１２を示している。第１，第２の繰り返し単位１１，１２は、それぞれ、４本のワード線（ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０）を繰り返し単位としている。
【００２９】
図１において、第１の繰り返し単位１１は、ワード線デコーダ１１−０〜１１−３を有し、第２の繰り返し単位１２は、ワード線デコーダ１２−０〜１２−３を有している。各ワード線デコーダは、ナンド回路（第１のロジック回路）１３ａとインバータ回路（第２のロジック回路）１３ｂとによって構成されている。
【００３０】
また、第１，第２の繰り返し単位１１，１２は、各ナンド回路１３ａの入力端に接続された第１層金属配線Ｍ１からなる複数の入力配線、および、アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１（／は反転信号を示す）が供給され、かつ、上記第１層金属配線Ｍ１よりも上方に形成された第２層金属配線Ｍ２からなる複数のアドレス配線と、これら第１層金属配線Ｍ１，第２層金属配線Ｍ２間を所要の位置で接続する複数のコンタクトＣＴとによって構成されている。
【００３１】
また、この実施形態では、隣接する第１，第２の繰り返し単位１１，１２を、それらの境界領域に対して鏡面対称に配置している。
【００３２】
すなわち、第１，第２の繰り返し単位１１，１２は、これらの境界部に位置する、第１層金属配線Ｍ１からなる配線１６、および、この配線１６とアドレス信号／Ａ０が供給される第２層金属配線Ｍ２からなる配線１７とを接続するコンタクトＣＴ１０を共有している。このため、第１，第２の繰り返し単位１１，１２は、配線１６およびコンタクトＣＴ１０を境界として、各コンタクトＣＴが鏡面対称に配置される。
【００３３】
さらに、第１の繰り返し単位１１を構成するワード線デコーダ１１−０〜１１−３の出力端は、それぞれ、対応するワード線ＷＬ７〜ＷＬ４に接続されている。
【００３４】
これに対して、たとえば第２の繰り返し単位１２の各ワード線デコーダ１２−０〜１２−３の出力端とワード線ＷＬ３〜ＷＬ０とは、交差接続部１４，１５において、交差接続されている。すなわち、ワード線デコーダ１２−０の出力端はワード線ＷＬ１に接続され、ワード線デコーダ１２−１の出力端はワード線ＷＬ０に接続されている。また、ワード線デコーダ１２−２の出力端はワード線ＷＬ３に接続され、ワード線デコーダ１２−３の出力端はワード線ＷＬ２に接続されている。
【００３５】
交差接続するための配線１８，１９は、たとえば、ワード線が第１層金属配線Ｍ１により形成される場合、これとは異なる、たとえば第２層金属配線Ｍ２によって形成される。この第２層金属配線Ｍ２と第１層金属配線Ｍ１とは、コンタクトＣＴ１１によって接続される。
【００３６】
なお、この例では、ワード線デコーダ１２−０〜１２−３の出力端とワード線ＷＬ３〜ＷＬ０とを交差接続している。これは、ワード線デコーダ１２−０〜１２−３の出力端を交差することと等価である。
【００３７】
図１には、２つの繰り返し単位１１，１２のみを示しているが、実際は、ワード線デコーダの出力端を交差させていない第１の繰り返し単位１１と、ワード線デコーダの出力端を交差させている第２の繰り返し単位１２とが、複数個、交互に配置されている。
【００３８】
また、ワード線ＷＬ７〜ＷＬ０は、それぞれ、コンタクトＣＴ１２を介してさらに、ＧＣ（Gate Conductor）層と接続されている。ＧＣ層は、第１層金属配線Ｍ１よりも下層の、ゲート電極が形成される層である。
【００３９】
なお、図１においては、交差接続するための配線１８，１９は第１層金属配線Ｍ１よりも上層の第２層金属配線Ｍ２によってそれぞれ形成され、ワード線ＷＬ７〜ＷＬ０はコンタクトＣＴ１２を介してＧＣ層とそれぞれ接続されていた。
【００４０】
これに対して、たとえば図３に示すように、交差接続するための配線１８，１９を、それぞれ、第１層金属配線Ｍ１よりも下層のＧＣ層によって形成することも可能である。この図においては、ワード線デコーダ１１−０〜１１−３，１２−０〜１２−３の出力端は第１層金属配線Ｍ１によりそれぞれ形成され、ワード線ＷＬ７〜ＷＬ０はＧＣ層によりそれぞれ形成されている。そして、上記第１層金属配線Ｍ１と上記ＧＣ層とは、それぞれ、コンタクトＣＴ１２によって接続されている。
【００４１】
図３に示すように、ワード線デコーダ１１−０〜１１−３，１２−０〜１２−３の出力端が形成される第１層金属配線Ｍ１とワード線ＷＬ７〜ＷＬ０が形成されるＧＣ層とを交差させるようにした場合には、図１に示したような、交差接続するための配線１８，１９となる第２層金属配線Ｍ２を特別に設ける必要がなく、また、コンタクトＣＴ１１も不要となる。
【００４２】
また、上記の説明では、繰り返し単位を４本のワード線ごととしたが、これに限らず、２本のワード線ごとや８本のワード線ごとなど、一般に、２ｎ本のワード線ごとに繰り返し単位を設定しても同様に実施可能である。
【００４３】
上記した第１の実施形態によれば、第１，第２の繰り返し単位１１，１２を互いに鏡面対称に配置することにより、第１，第２の繰り返し単位１１，１２の境界部に位置する配線１６およびコンタクトＣＴ１０を共有することができる。このため、第１，第２の繰り返し単位１１，１２を配置するための面積を削減することができ、チップ面積を縮小できる。したがって、チップの製造コストを低減できる。
【００４４】
さらに、第１の実施形態においては、第２の繰り返し単位１２のワード線デコーダ１２−０〜１２−３の出力端とワード線ＷＬ３〜ＷＬ０とが交差接続している。そのため、第１，第２の繰り返し単位１１，１２を鏡面対称に配置した場合にも、ワード線相互間の絶縁破壊耐性を検査するストレステストにおいて、全ワード線の相互間に所定のストレス電圧を印加できる。以下、これについて説明する。
【００４５】
上述したように、この種のＤＲＡＭは急速に微細化され、配線の幅や間隔が、一層狭められている。特に、セルトランジスタのゲートに接続されるワード線は最小線幅，最小間隔で配置される。
【００４６】
しかも、このワード線には、内部電位Ｖｃｃ（たとえば、３．３Ｖ）よりも高い昇圧電位Ｖｐｐ（たとえば、４．５Ｖ）が供給され、その電圧振幅は接地電位Ｖｓｓ〜昇圧電位Ｖｐｐと大きい。そのため、この昇圧電位Ｖｐｐが供給される選択されたワード線と、それに隣接する、非選択のワード線の電位Ｖｓｓが供給されるワード線との相互間の絶縁体は、Ｖｐｐ−Ｖｓｓの電圧が印加されても破壊しない特性（絶縁破壊耐性）を有する必要がある。
【００４７】
ＤＲＡＭは、出荷前の製品テストにおいて、ワード線相互間の絶縁破壊耐性を検査するために、ストレステストが実施されている。
【００４８】
このストレステストとしては、ワード線に通常動作時の昇圧電位Ｖｐｐよりも高い電位、たとえば５．５Ｖ（ストレス電圧）が印加される。そして、この状態で高温度下に長時間放置され、特性の弱い部分の破壊が加速される。このストレステストにより破壊が生じた欠陥部分は、リダンダンシー技術により救済される。
【００４９】
ところで、通常のＤＲＡＭの使用状況と同じアクセス方法により、上記ストレステストを行った場合、ワード線は、たとえば５１２本に対して１本の割合でしか選択されない。このため、全てのワード線相互間について、上記ストレステストを行おうとすると、テスト時間が非常に長くなる。
【００５０】
そこで、テスト時間を短縮するため、ＤＲＡＭには、ワード線のアドレスを縮退させ、たとえば２本のワード線に対して１本のワード線を選択するようにして、全てのワード線相互間にストレス電圧を印加することができるテストモードが内蔵されている。
【００５１】
このテストモードでは、全てのワード線相互間に同時にストレス電圧を与えるため、隣接するワード線に対して、昇圧電位Ｖｐｐと接地電位Ｖｓｓとが交互に印加される。これにより、隣接するワード線相互間には、Ｖｐｐ−Ｖｓｓの電圧がストレス電圧として印加される。
【００５２】
ここで、上述したテストモードにおいて、アドレス信号Ａ１を縮退させ、アドレス信号Ａ１，／Ａ１がともに“１”である場合について考える。
【００５３】
図４（ａ）は、第１の実施形態の構成におけるアドレス信号とワード線の電位との関係を示すものである。
【００５４】
アドレス信号Ａ０＝１であるとすると、ワード線ＷＬ７，ＷＬ５，ＷＬ３，ＷＬ１の電位がＶｐｐ、ワード線ＷＬ６，ＷＬ４，ＷＬ２，ＷＬ０の電位がＶｓｓとなる。
【００５５】
アドレス信号Ａ０＝０であるとすると、ワード線ＷＬ６，ＷＬ４，ＷＬ２，ＷＬ０の電位がＶｐｐ、ワード線ＷＬ７，ＷＬ５，ＷＬ３，ＷＬ１の電位がＶｓｓとなる。
【００５６】
いずれの場合においても、全てのワード線ＷＬ７〜ＷＬ０のワード線相互間に、Ｖｐｐ−Ｖｓｓのストレス電圧を印加することができる。
【００５７】
しかし、図４（ｂ）に示すように、第１，第２の繰り返し単位１１，１２を単に鏡面対称に配置しただけでは、第１，第２の繰り返し単位１１，１２の境界部において、隣接するワード線（ＷＬ４，ＷＬ３）が互いに接地電位Ｖｓｓとなり、ストレス電圧を正しく印加することができない。
【００５８】
この第１の実施形態の場合のように、隣接する繰り返し単位１１，１２の一方のワード線デコーダの出力端をワード線と交差接続することにより、テストモード時に全てのワード線相互間にＶｐｐ−Ｖｓｓのストレス電圧を正しく印加することができる。
【００５９】
図５（ａ），（ｂ）は、ＤＲＡＭにおける、ワード線デコーダの出力端とワード線とを交差接続する場所について示すものである。
【００６０】
図５（ａ）に示すように、通常のＤＲＡＭにおいて、デコーダなどの周辺回路とメモリセルアレイとは、バックゲートバイアス電位が相違している。Ｎチャネルトランジスタをセルトランジスタ（セルＴｒ）として用いる場合、そのバックゲートバイアス電位は、たとえば−０．９Ｖであり、周辺回路を構成するＮチャネルトランジスタ（ＮＴｒ）のバックゲートバイアス電圧Ｖｓｓは、たとえば０Ｖである。
【００６１】
このように、同じＮチャネルトランジスタであってもバックゲートバイアス電位が異なる場合、これらＮチャネルトランジスタが形成されるＰ型のウェル領域はＮ型の分離領域４１によって分離される。
【００６２】
また、図５（ｂ）に示すように、Ｐ型のウェル領域の相互間にＮ型のウェル領域が位置し、このＮ型のウェル領域にＰチャネルトランジスタ（ＰＴｒ）が形成される場合がある。しかし、このような構成の場合においても、Ｐチャネルトランジスタとセルトランジスタが形成されるＰ型のウェル領域との間には、Ｎ型のウェル領域が残されている。
【００６３】
一般に、ウェル領域は基板にイオンを注入し、この注入したイオンを拡散して形成されている。このため、Ｐチャネルトランジスタとセルトランジスタとの間には、たとえば不純物濃度が一定でないようなＭＯＳトランジスタを形成することができない、比較的広いウェル領域境界部４２が存在する。
【００６４】
なお、基板は、Ｎ型であっても、Ｐ型であっても良い。
【００６５】
第１の実施形態では、図５（ａ）に示す分離領域４１や、図５（ｂ）に示すウェル領域境界部４２に、ワード線デコーダの出力端とワード線とを交差接続する配線１８，１９が形成される。このような場所に交差接続のための配線１８，１９を形成することにより、別途、これら配線１８，１９を形成するための領域を必要としないため、チップ面積の増大を防止できる。
【００６６】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第１の実施形態では、ワード線デコーダの出力端とワード線とを交差接続したが、これに限定されるものではない。
【００６７】
たとえば、隣接するワード線デコーダ相互の内部配線を交差接続してもよい。先ず、図６を参照して、ワード線デコーダの基本構成について説明する。
【００６８】
図６に示すワード線デコーダ５０は、図１に示すワード線デコーダ１１−０〜１１−３，１２−０〜１２−３と同一構成であり、図１と同一部分には同一符号を付し、その詳細な説明は省略する。
【００６９】
このワード線デコーダ５０において、Ｎ型の拡散層５１ａ上には、ＰチャネルトランジスタＰＴｒを構成する複数のゲート電極Ｇ１，Ｇ２，Ｇ３が形成されている。Ｐ型の拡散層５１ｂ上には、ＮチャネルトランジスタＮＴｒを構成する複数のゲート電極Ｇ４，Ｇ５，Ｇ６が形成されている。
【００７０】
ナンド回路１３ａにおいて、上記ゲート電極Ｇ１，Ｇ４には第２層金属配線Ｍ２からなる入力端子５１ｄが接続され、上記ゲート電極Ｇ２，Ｇ５には第２層金属配線Ｍ２からなる入力端子５１ｃが接続されている。
【００７１】
インバータ回路１３ｂにおいて、上記ゲート電極Ｇ３，Ｇ６は、第１層金属配線Ｍ１からなる配線５１ｅによって接続されている。また、インバータ回路１３ｂにおける、上記Ｎ型，Ｐ型の拡散層５１ａ，５１ｂには、第１層金属配線Ｍ１からなる出力端子５１ｆが接続されている。
【００７２】
ナンド回路１３ａの出力端とインバータ回路１３ｂの入力端とは、第１層金属配線Ｍ１からなる配線５１ｇによって接続されている。
【００７３】
上記ＰチャネルトランジスタＰＴｒの形成領域上には第３層金属配線Ｍ３からなる電源配線５１ｈが形成され、上記ＮチャネルトランジスタＮＴｒの形成領域上には第３層金属配線Ｍ３からなる電源配線５１ｉが形成されている。複数のコンタクト５１ｊ，５１ｋ，５１ｌは、上記電源配線５１ｈ，５１ｉと上記拡散層５１ａ，５１ｂ上に形成された第１層金属配線Ｍ１とをそれぞれ接続している。
【００７４】
図７，図８は、本発明の第２の実施形態を示すもので、図６に示した構成のワード線デコーダを用い、隣接するワード線デコーダの内部配線を交差接続させるようにした場合の例である。
【００７５】
すなわち、図７に示すように、隣接するワード線デコーダ５０ａ，５０ｂにおいて、ワード線デコーダ５０ａを構成するナンド回路１３ａの出力端は配線７１ｂにより、ワード線デコーダ５０ｂを構成するインバータ回路１３ｂの入力端に接続されている。ワード線デコーダ５０ｂを構成するナンド回路１３ａの出力端は配線７１ｄにより、ワード線デコーダ５０ａを構成するインバータ回路１３ｂの入力端に接続されている。
【００７６】
より具体的には、図８に示すように、ワード線デコーダ５０ａを構成するナンド回路１３ａの出力端としての配線７１ａは、配線７１ｂにより、ワード線デコーダ５０ｂを構成するインバータ回路１３ｂの入力端としての配線５１ｅに接続されている。また、ワード線デコーダ５０ｂを構成するナンド回路１３ａの出力端としての配線７１ｃは、配線７１ｄにより、ワード線デコーダ５０ａを構成するインバータ回路１３ｂの入力端としての配線５１ｅに接続されている。上記配線７１ａ，７１ｂは、たとえば第３層金属配線（Ｍ３）によって構成されている。
【００７７】
上記した第２の実施形態によれば、隣接するワード線デコーダ５０ａ，５０ｂの内部で配線を交差接続している。この実施形態によっても、第１，第２の繰り返し単位を鏡面対称に配置した状態において、テストモード時に全てのワード線相互間にストレス電圧を正しく印加することができる。
【００７８】
しかも、上記した第１の実施形態のように、ワード線デコーダの出力端とワード線とを交差接続する場合において、ワード線デコーダの外部に配線を交差接続する領域を必要としないため、一層、チップ面積の増大を抑えることが可能である。
【００７９】
（第３の実施形態）
図９，図１０は、本発明の第３の実施形態を示すものである。この実施形態では、ワード線デコーダの入力端を交差している。
【００８０】
図９に示すように、隣接するワード線デコーダ５０ａ，５０ｂにおいて、ワード線デコーダ５０ａ，５０ｂを構成する各ナンド回路１３ａ，１３ａの入力端の一方には、それぞれ、配線８１ａ，８１ｂが交差接続されている。
【００８１】
より具体的には、図１０に示すように、ワード線デコーダ５０ａを構成するナンド回路１３ａの入力端の一方には、配線８１ｂが接続される。この配線８１ｂは、第１層金属配線Ｍ１によって構成されている。
【００８２】
また、ワード線デコーダ５０ｂを構成するナンド回路１３ａの入力端の一方には、配線８１ａが、上記配線８１ｂに交差して接続される。この配線８１ａは、たとえば第１層金属配線Ｍ１と第２層金属配線Ｍ２とを接続して構成されている。
【００８３】
この第３の実施形態によっても、テストモード時に各ワード線相互間に所定のストレス電圧を正しく印加できる。
【００８４】
また、この実施形態の場合、隣接するワード線デコーダの入力端の一方を互いに交互接続している。しかも、これら入力端は、メモリセルアレイとは離れたデコーダ側に位置する。このため、ワード線デコーダの出力端とワード線とを接続する第１の実施形態の場合に比べて、配線領域に余裕がある。したがって、交差接続のための配線を形成しても、そのための領域をさらに確保する必要がないので、チップ面積の増大を抑えることが可能である。
【００８５】
（第４の実施形態）
図１１，図１２は、本発明の第４の実施形態を示すものである。この第４の実施形態では、隣接するワード線デコーダ相互の電源配線とのコンタクトを共有させることにより、ワード線デコーダの面積を削減している。
【００８６】
図１１に示すように、隣接するワード線デコーダ５０ａ，５０ｂの関係は第１の実施形態の場合と何ら変わりがない。そのため、この第４の実施形態を、上記第１の実施形態に適用することができる。
【００８７】
図１２は、具体的なパターン構成を示している。この実施形態では、Ｐチャネルトランジスタの電源を共有している。
【００８８】
すなわち、ワード線デコーダ５０ａは図６に示すパターンと同様であり、ワード線デコーダ５０ｂは図６に示したパターンを裏返して配置している。この結果、ワード線デコーダ５０ａ，５０ｂの境界部に位置する拡散層５１ａおよびコンタクト５１ｊを、ワード線デコーダ５０ａ，５０ｂで共有できる。したがって、このコンタクト５１ｊを介して、電源配線５１ｈとＰチャネルトランジスタの拡散層５１ａに形成された第１層金属配線Ｍ１とを接続することができる。
【００８９】
第４の実施形態によれば、隣接するワード線デコーダの境界部に配置された電源配線とのコンタクトを、隣接するワード線デコーダで共有している。このため、ワード線デコーダの面積を削減することができ、その分、チップ面積を縮小できる。
【００９０】
（第５の実施形態）
上記した第１〜第４の実施形態では、ワード線デコーダがメモリセルアレイの片側のみに配置されている場合について説明した。
【００９１】
これに対して、第５の実施形態では、ワード線デコーダがメモリセルアレイの両側に配置され、両側に配置された各ワード線デコーダが４本のワード線ごとに交互に接続された場合について説明する。
【００９２】
図１３は、上記の構成において、アドレス信号を並進配置として割り付けた場合を例に示している。
【００９３】
たとえば、メモリセルアレイＭＣＡの両側に配置されたワード線デコーダ１２１，１２２の、アドレス信号Ａ０，Ａ１の割り付けが図１３に示すような並進配置である場合、メモリセルアレイＭＣＡの両側のワード線デコーダ１２１，１２２において、アドレス信号Ａ１を縮退させて全て“１”とし、かつ、アドレス信号Ａ０を“１”、アドレス信号／Ａ０を“０”とすると、全てのワード線相互間にＶｐｐ−Ｖｓｓのストレス電圧を印加できる。
【００９４】
しかし、このアドレス割り付けの場合、繰り返し単位が鏡面対称に配置されておらず、並進配置となっているため、上記した各実施形態のようにコンタクトや配線を共有化できない。
【００９５】
また、図１４は、上記の構成において、アドレス信号を鏡面対称な配置として割り付けた場合を例に示している。
【００９６】
たとえば、メモリセルアレイＭＣＡの両側に配置されたワード線デコーダ１３１，１３２の、アドレス信号Ａ０，Ａ１の割り付けを、隣接する繰り返し単位ごとに反転するような鏡面対称とした場合、繰り返し単位の境界部に位置するワード線ＷＬ４，ＷＬ３とのコンタクトや配線を、アドレス信号Ａ０に対して共有できる。
【００９７】
しかし、この例の場合、テストモードにおいて、アドレス信号Ａ１を縮退させ、アドレス信号Ａ０を“１”とすると、ワード線デコーダ１３１，１３２に接続されるワード線ＷＬ４，ＷＬ３の電位がともにＶｐｐとなる。このため、ワード線デコーダ１３１に接続されるワード線ＷＬ４とワード線デコーダ１３２に接続されるワード線ＷＬ３との相互間にはＶｐｐ＋Ｖｐｐのストレス電圧が印加されることとなり、正常なストレス電圧を印加することができない。
【００９８】
そこで、第５の実施形態では、ワード線デコーダの隣接する繰り返し単位を交互に反転して鏡面対称な配置とし、かつ、一方の繰り返し単位におけるワード線デコーダの出力端とワード線とを交差接続している。
【００９９】
図１５，図１６は、本発明の第５の実施形態を示すものである。
【０１００】
たとえば、メモリセルアレイＭＣＡの両側に配置されたワード線デコーダ１４１，１４２の、アドレス信号Ａ０，Ａ１の割り付けを、隣接する繰り返し単位ごとに反転するような鏡面対称としている。このため、繰り返し単位の境界部に位置するワード線ＷＬ４，ＷＬ３とのコンタクトや配線を、アドレス信号Ａ０に対して共有できる。
【０１０１】
さらに、繰り返し単位の一方におけるワード線デコーダの出力端とワード線とを交差接続している。
【０１０２】
すなわち、図１５に示すように、ワード線デコーダ１４１，１４２に接続される各ワード線ＷＬ５，ＷＬ４を、ワード線デコーダ１１−２，１１−３の出力端と交差接続し、各ワード線ＷＬ７，ＷＬ６を、ワード線デコーダ１１−０，１１−１の出力端と交差接続している。
【０１０３】
上記第５の実施形態によれば、ワード線デコーダ１４１，１４２の隣接する繰り返し単位を交互に反転して鏡面対称な配置としているため、繰り返し単位の境界部に位置するコンタクトや配線を共有できる。したがって、チップ面積の縮小が可能となる。
【０１０４】
しかも、各ワード線デコーダ１４１，１４２における繰り返し単位の一方の出力端を交差接続しているため、テストモード時に隣接する全てのワード線の相互間に所定のストレス電圧を正しく印加することができる。
【０１０５】
図１７は、図１６の変形例を示すものである。
【０１０６】
この場合、ワード線デコーダ１４１に接続されるワード線ＷＬ０とワード線ＷＬ１、および、ワード線ＷＬ２とワード線ＷＬ３を交差接続し、ワード線デコーダ１４２に接続されるワード線ＷＬ０とワード線ＷＬ１、および、ワード線ＷＬ２とワード線ＷＬ３を交差接続している。このような構成としても、第５の実施形態と同様の効果を得ることができる。
【０１０７】
なお、上記した第５の実施形態およびその変形例では、ワード線デコーダ１４１，１４２の、同一のワード線番号のワード線を交差接続したが、これに限定されるものではない。
【０１０８】
さらに、交差接続の位置は、ワード線デコーダの出力端とワード線との間に限定されるものではない。
【０１０９】
図１８は、第２の実施形態の場合のように、隣接するワード線デコーダ１１−０〜１１−３において、ワード線デコーダの内部配線（各ナンド回路の出力端と各インバータ回路の入力端）を交差接続した例を示すものである。なお、図１８において、図１５と同一部分には同一符号を付している。
【０１１０】
図１９は、第３の実施形態の場合のように、隣接するワード線デコーダ１１−０〜１１−３において、ワード線デコーダを構成する各ナンド回路の入力端の一方を交差接続した例を示すものである。なお、図１９において、図１５と同一部分には同一符号を付している。
【０１１１】
さらに、第４の実施形態のように、隣接するワード線デコーダ相互の電源配線とのコンタクトを共有することも可能である。
【０１１２】
また、ワード線の引き出し本数が偶数であれば、４本である必要はない。同様に、ワード線デコーダの繰り返し単位も偶数本のワード線に対して繰り返すのであれば、他の本数ごとに繰り返すものであってもよい。
【０１１３】
（第６の実施形態）
上記した第５の実施形態では、ワード線デコーダがメモリセルアレイの両側に配置されている場合について説明した。また、上記した第１〜第４の実施形態では、メモリセルアレイの片側のみにワード線デコーダが一段構えで配置されている場合について説明した。
【０１１４】
これに対して、第６の実施形態では、ワード線デコーダがメモリセルアレイの片側に二段構えで配置され、それぞれの段の、各ワード線デコーダが４本のワード線ごとに交互に接続された場合について説明する。
【０１１５】
この第６の実施形態では、ワード線デコーダをメモリセルアレイの片側に二段構えで配置するとともに、各段において、ワード線デコーダの隣接する繰り返し単位を交互に反転して鏡面対称な配置とし、かつ、一方の繰り返し単位におけるワード線デコーダの出力端とワード線とを交差接続している。
【０１１６】
すなわち、図２０に示すように、メモリセルアレイＭＣＡの片側にワード線デコーダ１５１，１５２を二段構えで配置し、たとえば、ワード線デコーダ１５２とワード線ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０とが第１層金属配線Ｍ１により接続される場合、ワード線デコーダ１５１とワード線ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０とが、各コンタクト１５３を介して、それとは異なる第２層金属配線Ｍ２によりワード線デコーダ１５２の上方を通って接続される。
【０１１７】
また、このような構成において、メモリセルアレイＭＣＡの片側に配置された各段におけるワード線デコーダ１５１，１５２の、アドレス信号Ａ０，Ａ１の割り付けを、隣接する繰り返し単位ごとに反転するような鏡面対称としている。さらに、各段の、繰り返し単位の一方における、ワード線デコーダの出力端とワード線とを交差接続している。
【０１１８】
この第６の実施形態によっても、上記した第５の実施形態の場合と同様に、ワード線デコーダ１５１，１５２の隣接する繰り返し単位を交互に反転して鏡面対称な配置としているため、繰り返し単位の境界部に位置するコンタクトや配線を共有できる。したがって、チップ面積の縮小が可能となる。
【０１１９】
しかも、各ワード線デコーダ１５１，１５２における繰り返し単位の一方の出力端を交差接続しているため、テストモード時に隣接する全てのワード線の相互間に所定のストレス電圧を正しく印加することができる。
【０１２０】
なお、上記第６の実施形態において、たとえば、ワード線デコーダ１５１とワード線ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０とが第１層金属配線Ｍ１により接続される場合には、ワード線デコーダ１５２とワード線ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０とを、それとは異なる第２層金属配線Ｍ２により接続することも、また、ワード線デコーダ１５１とワード線ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０とを、ワード線デコーダ１５２の下方を通して接続することも可能である。
【０１２１】
さらに、ワード線デコーダの段数についても、二段構えに限定されるものではない。
【０１２２】
その他、この第６の実施形態においては、上記した第５の実施形態の場合と同様に、各種の変形が可能である。
【０１２３】
たとえば、図１７に示したように、ワード線デコーダ１５１に接続されるワード線ＷＬ０とワード線ＷＬ１、および、ワード線ＷＬ２とワード線ＷＬ３を交差接続し、ワード線デコーダ１５２に接続されるワード線ＷＬ０とワード線ＷＬ１、および、ワード線ＷＬ２とワード線ＷＬ３を交差接続する構成とすることも可能である。
【０１２４】
また、ワード線デコーダ１５１，１５２の、同一のワード線番号のワード線を交差接続する場合に限定されるものではない。
【０１２５】
さらに、交差接続の位置は、ワード線デコーダの出力端とワード線との間に限定されるものではなく、図１８に示したように、隣接するワード線デコーダ１１−０〜１１−３において、ワード線デコーダを構成する各ナンド回路の出力端と各インバータ回路の入力端とを交差接続することも、また、図１９に示したように、隣接するワード線デコーダ１１−０〜１１−３において、ワード線デコーダを構成する各ナンド回路の入力端の一方を交差接続することも、さらには、第４の実施形態のように、隣接するワード線デコーダ相互の電源配線とのコンタクトを共有することも可能である。
【０１２６】
また、ワード線の引き出し本数が偶数であれば、４本である必要はない。同様に、ワード線デコーダの繰り返し単位も偶数本のワード線に対して繰り返すのであれば、他の本数ごとに繰り返すものであってもよい。
【０１２７】
（第７の実施形態）
図２１は、分割ワード線駆動方式とされたＤＲＡＭの概略構成を示すものであり、図２２は、図２１の回路構成を示すものである。
【０１２８】
たとえば、記憶容量の増大にともなって、メモリセルアレイのサイズが大きくなると、メモリセルを選択するワード線の長さも長くなる。このような長いワード線は大きな時定数を有することになるため、メモリセルアレイの一個所から駆動すると、ワード線の立ち上げに長時間を要する。
【０１２９】
これを解決する一つの方法として開発されたのが、ワード線を複数に分割して駆動する分割ワード線駆動方式である。この分割ワード線駆動方式に本発明を適用した場合の例を第７の実施形態として、以下に説明する。
【０１３０】
図２１，図２２に示すように、分割ワード線駆動方式は、ワード線を複数の主ワード線／ＭＷＬと複数のワード線ＷＬとに階層化している。
【０１３１】
ワード線プリデコーダ（ＷＬプリデコーダ）１９０は、アドレス信号Ａ０，Ａ１に応じて、主ワード線／ＭＷＬを選択する。ワード線駆動回路（ＷＬＤＲＶ）１９１−０〜１９１−３は、この選択された１本の主ワード線／ＭＷＬに接続される複数のワード線ＷＬ０〜ＷＬ３のうちの１本に、ワード線駆動電圧デコーダ（ＷＤＲＶデコーダ）１９２から供給されるワード線駆動電圧ＷＤＲＶ０〜ＷＤＲＶ３を供給する。ワード線駆動電圧デコーダ１９２は、図示せぬアドレス信号に応じて、ワード線駆動電圧ＷＤＲＶ０〜ＷＤＲＶ３の１つを出力する。
【０１３２】
ワード線駆動回路１９１−０〜１９１−３は、それぞれ、ＰチャネルトランジスタＰＴ１とＮチャネルトランジスタＮＴ１，ＮＴ２とによって構成されている。
【０１３３】
ＰチャネルトランジスタＰＴ１およびＮチャネルトランジスタＮＴ１の各ゲートは、主ワード線／ＭＷＬに接続されている。ＰチャネルトランジスタＰＴ１の各ソースには、それぞれ、対応するワード線駆動電圧ＷＤＲＶ０〜ＷＤＲＶ３が供給されている。
【０１３４】
ＰチャネルトランジスタＰＴ１およびＮチャネルトランジスタＮＴ１，ＮＴ２の各ドレインは、それぞれ、対応するワード線に接続されている。ＮチャネルトランジスタＮＴ２の各ゲートには、それぞれ、対応するワード線駆動電圧／ＷＤＲＶ０〜／ＷＤＲＶ３が供給されている。ＮチャネルトランジスタＮＴ１，ＮＴ２の各ソースは、それぞれ接地されている。
【０１３５】
分割ワード線駆動方式のワード線デコーダがメモリセルアレイＭＣＡの片側のみに配置される場合、第１の実施形態の場合と同様に、繰り返し単位を鏡面対称となるように配置し、ワード線を交差接続させることができる。
【０１３６】
図２３は、本発明の第７の実施形態を示すものである。
【０１３７】
この場合、ワード線駆動回路１９１−０〜１９１−３からなる複数の繰り返し単位をメモリセルアレイＭＣＡに沿って配置し、かつ、隣接する繰り返し単位を交互に反転することによって鏡面対称とする。なお、ＣＴ（図示○印）は、ワード線駆動回路１９１−０〜１９１−３と、ワード線駆動電圧ＷＤＲＶ０〜ＷＤＲＶ３が供給される配線とのコンタクトの位置を示している。
【０１３８】
このように、複数の繰り返し単位を鏡面対称に配置することにより、隣接する繰り返し単位の境界部に位置する両ワード線駆動回路１９１−３の配線およびコンタクトＣＴを共有できる。
【０１３９】
さらに、隣接する繰り返し単位の一方を構成する複数のワード線駆動回路の出力端とワード線とを交差接続する。
【０１４０】
この例の場合、ワード線ＷＬ５がワード線駆動回路１９１−３に接続され、ワード線ＷＬ４がワード線駆動回路１９１−２に接続される。また、ワード線ＷＬ７がワード線駆動回路１９１−１に接続され、ワード線ＷＬ６がワード線駆動回路１９１−０に接続される。
【０１４１】
図２４は、ワード線駆動回路１９１−０のパターンレイアウトを示すものであり、図２２と同一部分には同一符号を付している。
【０１４２】
ワード線駆動回路１９１−０〜１９１−３の基本構成はワード線駆動回路１９１−０と同一であり、ワード線駆動電圧ＷＤＲＶ０〜ＷＤＲＶ３が供給される配線Ｌ０〜Ｌ３とＰチャネルトランジスタＰＴ１のソースを構成する拡散層とのコンタクトＣＴの位置、および、ワード線駆動電圧／ＷＤＲＶ０〜／ＷＤＲＶ３が供給される、たとえば第２層金属配線Ｍ２からなる配線Ｌ４〜Ｌ７とＮチャネルトランジスタＮＴ２のゲートとのコンタクトＧＣＴの位置が、それぞれ異なっている。このコンタクトＧＣＴは、ＮチャネルトランジスタＮＴ２のゲートに接続された、たとえば第１層金属配線Ｍ１からなる配線Ｌ８をも接続する。
【０１４３】
図２５は、図２４に示したパターンレイアウトを、図２３にしたがって配置した状態を示すものである。
【０１４４】
このように、ワード線駆動回路１９１−０〜１９１−３を鏡面対称に配置することにより、隣接する繰り返し単位の境界部に位置する両ワード線駆動回路１９１−３の配線Ｌ８とコンタクトＧＣＴとを共有できる。
【０１４５】
図２６は、図２３に示した構成を変形したものであり、メモリセルアレイＭＣＡの両側に、それぞれ、図２３に示した構成のワード線駆動回路を配置した場合を例に示している。この場合、メモリセルアレイＭＣＡの両側に配置されたワード線駆動回路により、４本ずつ交互にワード線が駆動される。
【０１４６】
上記第７の実施形態によれば、分割ワード線駆動方式において、複数のワード線駆動回路からなる繰り返し単位を鏡面対称となるように隣接して配置している。したがって、隣接する繰り返し単位の境界部に位置するワード線駆動回路の配線およびコンタクトを共有することができる。このため、デコーダの面積を削減でき、チップ面積を縮小できる。
【０１４７】
しかも、隣接する繰り返し単位の一方のワード線を交差してワード線駆動回路に接続している。このため、テストモードにおいて、全てのワード線相互間にストレス電圧を正しく印加することができる。
【０１４８】
（第８の実施形態）
図２７〜図３０は、本発明の第８の実施形態を示すものである。
【０１４９】
この第８の実施形態では、２本のビット線と各ワード線との交点のいずれか一方にメモリセルが配置されたメモリセルアレイの、その両側にワード線駆動回路を配置してなる分割ワード線駆動方式に適用した場合を例に説明する。
【０１５０】
図２７は、メモリセルアレイＭＣＡの両側にワード線駆動回路１６１−０〜１６１−３を配置した場合において、メモリセルＭＣ（図示○印）およびワード線駆動回路１６１−０〜１６１−３を、それぞれ鏡面対称に配置した例を示している。この場合、メモリセルアレイＭＣＡの両側に配置されたワード線駆動回路１６１−０〜１６１−３により、２本ずつ交互にワード線ＷＬ０〜ＷＬ１５が駆動される。
【０１５１】
すなわち、ワード線駆動回路１６１−０〜１６１−３からなる複数の繰り返し単位をメモリセルアレイＭＣＡに沿って配置し、かつ、隣接する繰り返し単位を交互に反転することによって鏡面対称とする。
【０１５２】
このように、複数の繰り返し単位を鏡面対称に配置することにより、ワード線駆動回路１６１−０〜１６１−３と、ワード線駆動電圧デコーダ（ＷＤＲＶデコーダ）１６２−１，１６２−２からのワード線駆動電圧（ＷＤＲＶ０，ＷＤＲＶ３，ＷＤＲＶ４，ＷＤＲＶ７、ＷＤＲＶ１，ＷＤＲＶ２，ＷＤＲＶ５，ＷＤＲＶ６）が供給される配線とのコンタクトＣＴのうち、それぞれ、隣接する繰り返し単位の境界部に位置する両ワード線駆動回路１９１−３の配線およびコンタクトＣＴを共有できる。
【０１５３】
さらに、隣接する繰り返し単位の一方を構成する複数のワード線駆動回路の出力端とワード線とを交差接続する。
【０１５４】
この例の場合、ＷＤＲＶデコーダ１６２−１側においては、ワード線ＷＬ８がワード線駆動回路１６１−０に接続され、ワード線ＷＬ１１がワード線駆動回路１６１−１に接続される。また、ワード線ＷＬ１２がワード線駆動回路１６１−２に接続され、ワード線ＷＬ１５がワード線駆動回路１６１−３に接続される。同様に、ＷＤＲＶデコーダ１６２−２側においては、ワード線ＷＬ９がワード線駆動回路１６１−０に接続され、ワード線ＷＬ１０がワード線駆動回路１６１−１に接続される。また、ワード線ＷＬ１３がワード線駆動回路１６１−２に接続され、ワード線ＷＬ１４がワード線駆動回路１６１−３に接続される。これにより、テストモードにおいて、全てのワード線相互間にストレス電圧を正しく印加することができる。
【０１５５】
各セルＭＣは、ビット線ＢＬ−０と各ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，ＷＬ１２，ＷＬ１４，ＷＬ８，ＷＬ１０との交点に、ビット線ＢＬ−１と各ワード線ＷＬ３，ＷＬ１，ＷＬ７，ＷＬ５，ＷＬ１５，ＷＬ１３，ＷＬ１１，ＷＬ９との交点に、それぞれ配置されている。
【０１５６】
なお、各ワード線ＷＬ０〜ＷＬ１５を駆動するためのアドレス信号が、図に示すように、下位ビット側より、Ａ０，Ａ１，Ａ２で表されるとすると、アドレス信号Ａ０は、該ワード線上におけるメモリセルＭＣの位置（ビット線ＢＬ−０,ＢＬ−１）に対応したものとなる。
【０１５７】
また、アドレス信号Ａ１は必ず“０”と“１”とが交互になるため、これをＶｐｐ−Ｖｓｓのストレス電圧を印加する際のストレスパターンとして利用できる（ストレスパターンを決定するビットは、最下位ビットに限らない）。
【０１５８】
図２８は、上記した図２７の変形例を示すもので、同一部分には同一符号を付し、その詳しい説明は省略する。
【０１５９】
ここでは、ＷＤＲＶデコーダ１６２−１側において、ワード線ＷＬ１２がワード線駆動回路１６１−２に接続され、ワード線ＷＬ１５がワード線駆動回路１６１−３に接続される。また、ワード線ＷＬ０がワード線駆動回路１６１−１に接続され、ワード線ＷＬ３がワード線駆動回路１６１−０に接続される。同様に、ＷＤＲＶデコーダ１６２−２側において、ワード線ＷＬ１３がワード線駆動回路１６１−２に接続され、ワード線ＷＬ１４がワード線駆動回路１６１−３に接続される。また、ワード線ＷＬ１がワード線駆動回路１６１−１に接続され、ワード線ＷＬ２がワード線駆動回路１６１−０に接続される。このような構成とした場合にも、上記図２７と同様の効果を得ることができる。
【０１６０】
図２９は、メモリセルアレイＭＣＡの両側にワード線駆動回路１６１−０〜１６１−３を配置した場合において、ワード線駆動回路１６１−０〜１６１−３を鏡面対称に配置した例を示している。この場合、メモリセルアレイＭＣＡの両側に配置されたワード線駆動回路１６１−０〜１６１−３により、２本ずつワード線ＷＬ０〜ＷＬ１５が駆動される。
【０１６１】
すなわち、ワード線駆動回路１６１−０〜１６１−３からなる複数の繰り返し単位をメモリセルアレイＭＣＡに沿って配置し、かつ、隣接する繰り返し単位を交互に反転することによって鏡面対称とする。
【０１６２】
このように、複数の繰り返し単位を鏡面対称に配置することにより、ワード線駆動回路１６１−０〜１６１−３と、ワード線駆動電圧デコーダ（ＷＤＲＶデコーダ）１６２−１，１６２−２からのワード線駆動電圧（ＷＤＲＶ１，ＷＤＲＶ２，ＷＤＲＶ５，ＷＤＲＶ６、ＷＤＲＶ０，ＷＤＲＶ３，ＷＤＲＶ４，ＷＤＲＶ７）が供給される配線とのコンタクトＣＴのうち、それぞれ、隣接する繰り返し単位の境界部に位置する両ワード線駆動回路１６１−３の配線およびコンタクトＣＴを共有できる。
【０１６３】
さらに、隣接する繰り返し単位の一方を構成する複数のワード線駆動回路の出力端とワード線とを交差接続する。
【０１６４】
この例の場合、ＷＤＲＶデコーダ１６２−１側においては、ワード線ＷＬ１０がワード線駆動回路１６１−０に接続され、ワード線ＷＬ９がワード線駆動回路１６１−１に接続される。また、ワード線ＷＬ５がワード線駆動回路１６１−２に接続され、ワード線ＷＬ６がワード線駆動回路１６１−３に接続される。同様に、ＷＤＲＶデコーダ１６２−２側においては、ワード線ＷＬ８がワード線駆動回路１６１−０に接続され、ワード線ＷＬ１１がワード線駆動回路１６１−１に接続される。また、ワード線ＷＬ７がワード線駆動回路１６１−２に接続され、ワード線ＷＬ４がワード線駆動回路１６１−３に接続される。これにより、テストモードにおいて、全てのワード線相互間にストレス電圧を正しく印加することができる。
【０１６５】
各セルＭＣは、ビット線ＢＬ−０と各ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，ＷＬ１２，ＷＬ１４，ＷＬ８，ＷＬ１０との交点に、ビット線ＢＬ−１と各ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ１３，ＷＬ１５，ＷＬ９，ＷＬ１１との交点に、それぞれ配置されている。
【０１６６】
なお、この例の場合も、各ワード線ＷＬ０〜ＷＬ１５を駆動するためのアドレス信号が、図に示すように、下位ビット側より、Ａ０，Ａ１，Ａ２で表されるとすると、アドレス信号Ａ０は、該ワード線上におけるメモリセルＭＣの位置（ビット線ＢＬ−０,ＢＬ−１）に対応したものとなる。
【０１６７】
また、アドレス信号Ａ１は必ず“０”と“１”とが交互になるため、これをＶｐｐ−Ｖｓｓのストレス電圧を印加する際のストレスパターンとして利用できる（ストレスパターンを決定するビットは、最下位ビットに限らない）。
【０１６８】
しかも、両端部における、メモリセルアレイＭＣＡの両側に配置された各ワード線駆動回路１６１−０，１６１−０の位置を揃えることができるため、上述の図２７，図２８の場合に比べ、より小スペース化できる。
【０１６９】
図３０は、上記した図２９の変形例を示すもので、同一部分には同一符号を付し、その詳しい説明は省略する。
【０１７０】
ここでは、ＷＤＲＶデコーダ１６２−１側において、ワード線ＷＬ１４がワード線駆動回路１６１−２に接続され、ワード線ＷＬ１３がワード線駆動回路１６１−３に接続される。また、ワード線ＷＬ２がワード線駆動回路１６１−１に接続され、ワード線ＷＬ１がワード線駆動回路１６１−０に接続される。同様に、ＷＤＲＶデコーダ１６２−２側において、ワード線ＷＬ８がワード線駆動回路１６１−０に接続され、ワード線ＷＬ１１がワード線駆動回路１６１−１に接続される。また、ワード線ＷＬ４がワード線駆動回路１６１−３に接続され、ワード線ＷＬ７がワード線駆動回路１６１−２に接続される。このような構成とした場合にも、上記図２９と同様の効果を得ることができる。
【０１７１】
この第８の実施形態によっても、上記第７の実施形態の場合と同様に、分割ワード線駆動方式において、ワード線駆動回路の面積を削減することが可能となる結果、チップ面積を縮小できる。また、テストモード時に全てのワード線相互間にストレス電圧を正しく印加することも可能である。
【０１７２】
なお、上記第１〜第８の実施形態ではＤＲＡＭを例に説明したが、本発明はＤＲＡＭに限定されるものではない。たとえば、スタティックＲＡＭやＥＥＰＲＯＭ、あるいは、ロジック集積回路などにも適用することが可能である。
【０１７３】
その他、本発明は上記実施形態に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【０１７４】
【発明の効果】
以上、詳述したように本発明によれば、隣接する第１，第２の繰り返し単位の境界部に位置する配線およびコンタクトを共有できるようになる。これにより、ワード線デコーダのレイアウト面積を削減することが可能となる。したがって、チップ面積を縮小でき、チップの製造コストを低減することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる、ワード線デコーダの出力端とワード線とを交差接続させた場合を例に示す概略構成図。
【図２】図１の構成における、アドレスの割り付け例を示す概略図。
【図３】本発明の第１の実施形態にかかる、ワード線デコーダの出力端とワード線とを交差接続させた場合の他の例を示す概略構成図。
【図４】テストモードにおける、アドレス信号とワード線の電位との関係を対比して示す概略図。
【図５】交差接続を形成する場所について説明するために示す、ＤＲＡＭの概略断面図。
【図６】ワード線デコーダのパターンレイアウトを示す概略平面図。
【図７】本発明の第２の実施形態にかかる、内部配線を交差接続させた場合を例に示す、ワード線デコーダの概略構成図。
【図８】図７の構成における、ワード線デコーダのパターンレイアウトを示す概略平面図。
【図９】本発明の第３の実施形態にかかる、入力端を交差接続させた場合を例に示す、ワード線デコーダの概略構成図。
【図１０】図９の構成における、ワード線デコーダのパターンレイアウトを示す概略平面図。
【図１１】本発明の第４の実施形態にかかる、電源配線とのコンタクトを共有させた場合を例に示す、ワード線デコーダの概略構成図。
【図１２】図１１の構成における、ワード線デコーダのパターンレイアウトを示す概略平面図。
【図１３】メモリセルアレイの両側に配置されたワード線デコーダの、アドレスを並進配置として割り付けた場合を例に示す概略図。
【図１４】メモリセルアレイの両側に配置されたワード線デコーダの、アドレスの割り付けを鏡面対称とした場合を例に示す概略図。
【図１５】本発明の第５の実施形態にかかる、メモリセルアレイの両側に配置されたワード線デコーダの、出力端とワード線とを交差接続させた場合を例に示す概略構成図。
【図１６】図１５の構成における、アドレスの割り付け例を示す概略図。
【図１７】図１６の変形例を示す概略図。
【図１８】メモリセルアレイの両側に配置されたワード線デコーダの、内部配線を交差接続させた場合を例に示す概略構成図。
【図１９】メモリセルアレイの両側に配置されたワード線デコーダの、入力端を交差接続させた場合を例に示す概略構成図。
【図２０】本発明の第６の実施形態にかかる、メモリセルアレイの片側にワード線デコーダを二段構えで配置した場合における、アドレスの割り付け例を示す概略図。
【図２１】分割ワード線駆動方式の構成例を示す概略図。
【図２２】図２１に示した分割ワード線駆動方式の回路構成図。
【図２３】本発明の第７の実施形態にかかる、複数の繰り返し単位を鏡面対称に配置した場合を例に示す、分割ワード線駆動方式の概略図。
【図２４】図２２の構成における、ワード線駆動回路のパターンレイアウトを示す概略平面図。
【図２５】図２４のワード線駆動回路をもとに構成される、分割ワード線駆動方式のパターンレイアウトを示す概略平面図。
【図２６】ワード線駆動回路がメモリセルアレイの両側に配置された場合を例に示す、分割ワード線駆動方式の概略図。
【図２７】本発明の第８の実施形態にかかる、メモリセルアレイの両側にワード線駆動回路が配置されてなる場合の他の例を示す、分割ワード線駆動方式の概略図。
【図２８】同じく、メモリセルアレイの両側にワード線駆動回路が配置されてなる場合の他の例を示す、分割ワード線駆動方式の概略図。
【図２９】同じく、メモリセルアレイの両側にワード線駆動回路が配置されてなる場合の他の例を示す、分割ワード線駆動方式の概略図。
【図３０】同じく、メモリセルアレイの両側にワード線駆動回路が配置されてなる場合の他の例を示す、分割ワード線駆動方式の概略図。
【図３１】従来技術とその問題点を説明するために、ワード線とワード線駆動回路との関係を示す第１の概略構成図。
【図３２】従来の、ワード線とワード線駆動回路との関係を示す第２の概略構成図。
【図３３】従来の、ワード線とワード線駆動回路との関係を示す第３の概略構成図。
【図３４】従来の、ワード線デコーダを示す回路構成図。
【図３５】従来の、ワード線デコーダを示す概略構成図。
【図３６】従来の、並進接続した場合を例に示すワード線デコーダの概略構成図。
【符号の説明】
１１…第１の繰り返し単位
１１−０〜１１−３…ワード線デコーダ
１２…第２の繰り返し単位
１２−０〜１２−３…ワード線デコーダ
１３ａ…ナンド回路
１３ｂ…インバータ回路
１４，１５…交差接続部
１６…配線
１７…配線
１８…配線
１９…配線
４１…分離領域
４２…ウェル領域境界部
５０，５０ａ，５０ｂ…ワード線デコーダ
５１ａ…Ｎ型拡散層
５１ｂ…Ｐ型拡散層
５１ｃ，５１ｄ…入力端子
５１ｅ…配線
５１ｆ…出力端子
５１ｇ…配線
５１ｈ，５１ｉ…電源配線
５１ｊ，５１ｋ，５１ｌ…コンタクト
７１ａ，７１ｂ，７１ｃ，７１ｄ…配線
８１ａ，８１ｂ…配線
１２１，１２２…ワード線デコーダ
１３１，１３２…ワード線デコーダ
１４１，１４２…ワード線デコーダ
１５１，１５２…ワード線デコーダ
１５３…コンタクト
１６１−０〜１６１−３…ワード線駆動回路
１６２−１，１６２−２…ワード線駆動電圧デコーダ（ＷＤＲＶデコーダ）
１９０…ワード線プリデコーダ（ＷＬプリデコーダ）
１９１−０〜１９１−３…ワード線駆動回路（ＷＬＤＲＶ）
１９２…ワード線駆動電圧デコーダ（ＷＤＲＶデコーダ）
Ａ０〜Ａ３…アドレス信号
Ａ０，／Ａ０，Ａ１，／Ａ１…アドレス信号
ＢＬ−０，ＢＬ−１…ビット線
ＣＴ，ＣＴ１０，ＣＴ１１，ＣＴ１２…コンタクト
Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６…ゲート電極
ＧＣＴ…ゲートコンタクト
Ｌ０〜Ｌ８…配線
Ｍ１…第１層金属配線
Ｍ２…第２層金属配線
Ｍ３…第３層金属配線
ＭＣ…メモリセル
ＭＣＡ…メモリセルアレイ
Ｖｃｃ…内部電位
Ｖｐｐ…昇圧電位
Ｖｓｓ…接地電位（バックゲートバイアス電圧）
ＷＬ，ＷＬ１５〜ＷＬ０…ワード線
／ＭＷＬ…主ワード線
ＷＤＲＶ０〜ＷＤＲＶ７，／ＷＤＲＶ０〜／ＷＤＲＶ３…ワード線駆動電圧
【発明の属する技術分野】
この発明は、繰り返しパターンを含む半導体装置に関するもので、特に、ワード線駆動回路のような繰り返しパターンを含む、ダイナミック型半導体記憶装置（ＤＲＡＭ）などの半導体装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭは、素子構造が急速に微細化されている。特に、メモリセルアレイに配置されたメモリセルを選択するワード線は、最小の設計寸法により構成される。そのため、ワード線の幅および相互の間隔は、より一層、狭められている。
【０００３】
また、このようなワード線を選択的に駆動するワード線駆動回路も狭い領域に配置する必要がある。そのために、従来よりいくつかの方式が開発されている。
【０００４】
図３１，図３２，図３３は、それぞれ、各方式におけるワード線とワード線駆動回路との関係を示すものである。
【０００５】
図３１において、メモリセルアレイ（ＭＣＡ）２１１の片側には、ワード線ＷＬ０，ＷＬ１，…にそれぞれ接続されたワード線駆動回路２１０，…が配置されている。この構成の場合、実際のパターンレイアウトにおいて、微細化されたワード線の相互間にワード線駆動回路を配置することは困難である。
【０００６】
そこで、図３２，図３３に示すように、メモリセルアレイ２１１の両側にワード線駆動回路２１０を分けて配置する構成が考えられている。図３２は、メモリセルアレイ２１１の両側に配置されたワード線駆動回路２１０により、隣接するワード線を１本ずつ交互に駆動する方式である。図３３は、メモリセルアレイ２１１の両側に配置されたワード線駆動回路２１０により、隣接して配置されたワード線を２本ずつ交互に駆動する方式である。これらの方式は、適宜、リソグラフィーやエッチングなどのプロセス技術により、最も加工しやすいものが選択される。
【０００７】
図３１，図３２，図３３に示すような構成によりワード線駆動回路を配置する場合、実際には、複数本のワード線に対応する複数のワード線駆動回路を組み合わせて１つの繰り返し単位を構成する。そして、複数の繰り返し単位を並べて配置する方法がとられている。
【０００８】
ＤＲＡＭでは、通常、入力アドレスのうち、下位の１ビット以上のｎビット（ｎ≧１）をデコードしてワード線を選択する。そのため、２ｎ本のワード線に対応して１つの繰り返し単位が構成される。たとえば、入力アドレスがＡ１，Ａ０の２ビットであると仮定する。この場合、それぞれの論理値（Ａ１，Ａ０）＝（０，０）、（０，１）、（１，０）、（１，１）に対応する４本のワード線に接続されるワード線駆動回路が、１つの繰り返し単位を構成する。
【０００９】
図３４，図３５は、上記した繰り返し単位の回路構成および配線のレイアウトを示すものである。
【００１０】
図３４，図３５において、ワード線駆動回路（以下、ワード線デコーダと称す）２１０は、それぞれ、ナンド回路２１０ａとインバータ回路２１０ｂとによって構成されている。各ナンド回路２１０ａの入力端には、第１層金属配線Ｍ１がそれぞれ接続されている。アドレス信号（入力アドレスの下位ビット）Ａ０，／Ａ０，Ａ１，／Ａ１（／は反転信号を示す）は、第１層金属配線Ｍ１より上方に形成された複数の第２層金属配線Ｍ２にそれぞれ供給される。これら第２層金属配線Ｍ２と上記第１層金属配線Ｍ１とは、所要の位置に配置されたコンタクトＣＴによって接続されている。
【００１１】
なお、各ナンド回路２１０ａの入力端には入力アドレスの上位ビットも供給されるが、ここでは説明を簡単化するために省略している。
【００１２】
ところで、ＤＲＡＭでは、製造コストを低減するため、チップ面積をできるだけ小さくすることが望まれている。特に、同じ構成の繰り返し単位が複数個存在するワード線デコーダの面積を削減することは、チップ全体の面積縮小の点からも非常に重要である。
【００１３】
ワード線デコーダの面積を小さくする方法として、隣り合う繰り返し単位でコンタクトや配線を共有することが考えられる。しかし、図３５に示したレイアウトからなる繰り返し単位の場合、コンタクトを共有することは困難である。
【００１４】
すなわち、図３６に示すように、複数の繰り返し単位Ａ，Ｂを並べて配置する、所謂、並進配置の場合、隣り合う繰り返し単位Ａ，Ｂの境界部に位置するコンタクトＣＴ１，ＣＴ２の位置が互いに相違している。つまり、繰り返し単位Ａの境界部におけるコンタクトＣＴ１は、アドレス信号／Ａ０が供給される配線Ｍ２に接続されている。一方、繰り返し単位Ｂの境界部におけるコンタクトＣＴ２は、アドレス信号Ａ１が供給される配線Ｍ２に接続されている。このため、繰り返し単位Ａ，Ｂにより、これらコンタクトＣＴ１，ＣＴ２を共有することは困難である。
【００１５】
なお、図３６においては、繰り返し単位Ａ，Ｂのいずれとも、ワード線ＷＬ１，ＷＬ２を選択するワード線デコーダを省略している。
【００１６】
【発明が解決しようとする課題】
上記したように、従来においては、隣接する繰り返し単位の境界部に位置するコンタクトを、互いに共有することができない。そのため、ワード線デコーダのレイアウト面積を削減することが困難であった。よって、チップ面積を縮小できずに、製造コストの低減が図れないものとなっていた。
【００１７】
そこで、この発明は、チップ面積を縮小でき、製造コストを低減することが可能な半導体装置を提供することを目的としている。
【００１８】
【課題を解決するための手段】
本願発明の一態様によれば、少なくとも２本以上の配線を選択する複数のデコーダを有する第１の繰り返し単位と、前記第１の繰り返し単位と同一構成で、かつ、前記第１の繰り返し単位と鏡面対称に隣接して配置された第２の繰り返し単位とを具備し、前記第１，第２の繰り返し単位の境界部に位置する配線およびコンタクトを、前記第１，第２の繰り返し単位が互いに共有することを特徴とする半導体装置が提供される。
【００１９】
また、本願発明の一態様によれば、ワード線を選択する複数のデコーダを有し、各デコーダの入力配線がアドレス配線にそれぞれ接続された第１の繰り返し単位と、前記第１の繰り返し単位と鏡面対称に隣接して配置され、かつ、ワード線を選択する複数のデコーダを有し、各デコーダの入力配線がアドレス配線にそれぞれ接続された第２の繰り返し単位とを具備し、前記第１，第２の繰り返し単位の境界部に位置する、前記各デコーダの入力配線、および、この入力配線と前記アドレス配線とのコンタクトを、前記第１，第２の繰り返し単位が互いに共有することを特徴とする半導体装置が提供される。
【００２０】
さらに、本願発明の一態様によれば、アドレス信号に応じて、複数のワード線駆動電圧を出力するデコーダと、前記デコーダに接続され、前記複数のワード線駆動電圧がそれぞれ供給される複数の配線と、前記複数の配線にそれぞれ接続され、各出力端がワード線にそれぞれ接続された複数の駆動回路を有する第１の繰り返し単位と、各出力端がワード線にそれぞれ接続された複数の駆動回路を有し、前記複数の配線にそれぞれ接続されるコンタクトの位置が、前記第１の繰り返し単位と鏡面対称に配置された第２の繰り返し単位とを具備し、前記第１，第２の繰り返し単位の境界部に位置する各駆動回路は、前記複数の配線にそれぞれ接続されるコンタクトを互いに共有することを特徴とする半導体装置が提供される。
【００２１】
上記した構成によれば、隣接する第１，第２の繰り返し単位の境界部における構成を共有できるようになる。これにより、第１，第２の繰り返し単位を配置するための面積を削減することが可能となるものである。
【００２２】
しかも、第１，第２の繰り返し単位のいずれか一方における、隣接する各デコーダの出力端を交差させるか、隣接する各デコーダの内部配線を交差接続させるか、または、隣接する各デコーダの入力端を交差させるか、もしくは、隣接する各デコーダ相互の電源配線とのコンタクトを共有させるか、あるいは、各駆動回路の出力端を交差させるようにした場合には、テストモード時に各ワード線相互間に所定のストレス電圧を印加することが可能となる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２４】
（第１の実施形態）
図１および図２は、本発明の第１の実施形態を示すものである。この実施形態では、ワード線デコーダがメモリセルアレイの片側のみに配置されている場合を例に示している。
【００２５】
先ず、図２を参照して、ワード線デコーダのアドレス割り付けと繰り返し単位との関係について説明する。
【００２６】
図２に示すように、アドレス信号（入力アドレスの下位４ビット）Ａ０〜Ａ３によりワード線を選択する場合、繰り返し単位を、アドレス信号（同下位１ビット）Ａ０により選択される２本のワード線としたり、アドレス信号（同下位２ビット）Ａ１，Ａ０により選択される４本のワード線としたり、アドレス信号（同下位３ビット）Ａ２，Ａ１，Ａ０により選択される８本のワード線とすることができる。
【００２７】
一例として、ここではレイアウト上の繰り返し単位を、アドレス信号Ａ１，Ａ０により選択される４本のワード線とした場合について説明する。
【００２８】
図１は、第１，第２の繰り返し単位１１，１２を示している。第１，第２の繰り返し単位１１，１２は、それぞれ、４本のワード線（ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０）を繰り返し単位としている。
【００２９】
図１において、第１の繰り返し単位１１は、ワード線デコーダ１１−０〜１１−３を有し、第２の繰り返し単位１２は、ワード線デコーダ１２−０〜１２−３を有している。各ワード線デコーダは、ナンド回路（第１のロジック回路）１３ａとインバータ回路（第２のロジック回路）１３ｂとによって構成されている。
【００３０】
また、第１，第２の繰り返し単位１１，１２は、各ナンド回路１３ａの入力端に接続された第１層金属配線Ｍ１からなる複数の入力配線、および、アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１（／は反転信号を示す）が供給され、かつ、上記第１層金属配線Ｍ１よりも上方に形成された第２層金属配線Ｍ２からなる複数のアドレス配線と、これら第１層金属配線Ｍ１，第２層金属配線Ｍ２間を所要の位置で接続する複数のコンタクトＣＴとによって構成されている。
【００３１】
また、この実施形態では、隣接する第１，第２の繰り返し単位１１，１２を、それらの境界領域に対して鏡面対称に配置している。
【００３２】
すなわち、第１，第２の繰り返し単位１１，１２は、これらの境界部に位置する、第１層金属配線Ｍ１からなる配線１６、および、この配線１６とアドレス信号／Ａ０が供給される第２層金属配線Ｍ２からなる配線１７とを接続するコンタクトＣＴ１０を共有している。このため、第１，第２の繰り返し単位１１，１２は、配線１６およびコンタクトＣＴ１０を境界として、各コンタクトＣＴが鏡面対称に配置される。
【００３３】
さらに、第１の繰り返し単位１１を構成するワード線デコーダ１１−０〜１１−３の出力端は、それぞれ、対応するワード線ＷＬ７〜ＷＬ４に接続されている。
【００３４】
これに対して、たとえば第２の繰り返し単位１２の各ワード線デコーダ１２−０〜１２−３の出力端とワード線ＷＬ３〜ＷＬ０とは、交差接続部１４，１５において、交差接続されている。すなわち、ワード線デコーダ１２−０の出力端はワード線ＷＬ１に接続され、ワード線デコーダ１２−１の出力端はワード線ＷＬ０に接続されている。また、ワード線デコーダ１２−２の出力端はワード線ＷＬ３に接続され、ワード線デコーダ１２−３の出力端はワード線ＷＬ２に接続されている。
【００３５】
交差接続するための配線１８，１９は、たとえば、ワード線が第１層金属配線Ｍ１により形成される場合、これとは異なる、たとえば第２層金属配線Ｍ２によって形成される。この第２層金属配線Ｍ２と第１層金属配線Ｍ１とは、コンタクトＣＴ１１によって接続される。
【００３６】
なお、この例では、ワード線デコーダ１２−０〜１２−３の出力端とワード線ＷＬ３〜ＷＬ０とを交差接続している。これは、ワード線デコーダ１２−０〜１２−３の出力端を交差することと等価である。
【００３７】
図１には、２つの繰り返し単位１１，１２のみを示しているが、実際は、ワード線デコーダの出力端を交差させていない第１の繰り返し単位１１と、ワード線デコーダの出力端を交差させている第２の繰り返し単位１２とが、複数個、交互に配置されている。
【００３８】
また、ワード線ＷＬ７〜ＷＬ０は、それぞれ、コンタクトＣＴ１２を介してさらに、ＧＣ（Gate Conductor）層と接続されている。ＧＣ層は、第１層金属配線Ｍ１よりも下層の、ゲート電極が形成される層である。
【００３９】
なお、図１においては、交差接続するための配線１８，１９は第１層金属配線Ｍ１よりも上層の第２層金属配線Ｍ２によってそれぞれ形成され、ワード線ＷＬ７〜ＷＬ０はコンタクトＣＴ１２を介してＧＣ層とそれぞれ接続されていた。
【００４０】
これに対して、たとえば図３に示すように、交差接続するための配線１８，１９を、それぞれ、第１層金属配線Ｍ１よりも下層のＧＣ層によって形成することも可能である。この図においては、ワード線デコーダ１１−０〜１１−３，１２−０〜１２−３の出力端は第１層金属配線Ｍ１によりそれぞれ形成され、ワード線ＷＬ７〜ＷＬ０はＧＣ層によりそれぞれ形成されている。そして、上記第１層金属配線Ｍ１と上記ＧＣ層とは、それぞれ、コンタクトＣＴ１２によって接続されている。
【００４１】
図３に示すように、ワード線デコーダ１１−０〜１１−３，１２−０〜１２−３の出力端が形成される第１層金属配線Ｍ１とワード線ＷＬ７〜ＷＬ０が形成されるＧＣ層とを交差させるようにした場合には、図１に示したような、交差接続するための配線１８，１９となる第２層金属配線Ｍ２を特別に設ける必要がなく、また、コンタクトＣＴ１１も不要となる。
【００４２】
また、上記の説明では、繰り返し単位を４本のワード線ごととしたが、これに限らず、２本のワード線ごとや８本のワード線ごとなど、一般に、２ｎ本のワード線ごとに繰り返し単位を設定しても同様に実施可能である。
【００４３】
上記した第１の実施形態によれば、第１，第２の繰り返し単位１１，１２を互いに鏡面対称に配置することにより、第１，第２の繰り返し単位１１，１２の境界部に位置する配線１６およびコンタクトＣＴ１０を共有することができる。このため、第１，第２の繰り返し単位１１，１２を配置するための面積を削減することができ、チップ面積を縮小できる。したがって、チップの製造コストを低減できる。
【００４４】
さらに、第１の実施形態においては、第２の繰り返し単位１２のワード線デコーダ１２−０〜１２−３の出力端とワード線ＷＬ３〜ＷＬ０とが交差接続している。そのため、第１，第２の繰り返し単位１１，１２を鏡面対称に配置した場合にも、ワード線相互間の絶縁破壊耐性を検査するストレステストにおいて、全ワード線の相互間に所定のストレス電圧を印加できる。以下、これについて説明する。
【００４５】
上述したように、この種のＤＲＡＭは急速に微細化され、配線の幅や間隔が、一層狭められている。特に、セルトランジスタのゲートに接続されるワード線は最小線幅，最小間隔で配置される。
【００４６】
しかも、このワード線には、内部電位Ｖｃｃ（たとえば、３．３Ｖ）よりも高い昇圧電位Ｖｐｐ（たとえば、４．５Ｖ）が供給され、その電圧振幅は接地電位Ｖｓｓ〜昇圧電位Ｖｐｐと大きい。そのため、この昇圧電位Ｖｐｐが供給される選択されたワード線と、それに隣接する、非選択のワード線の電位Ｖｓｓが供給されるワード線との相互間の絶縁体は、Ｖｐｐ−Ｖｓｓの電圧が印加されても破壊しない特性（絶縁破壊耐性）を有する必要がある。
【００４７】
ＤＲＡＭは、出荷前の製品テストにおいて、ワード線相互間の絶縁破壊耐性を検査するために、ストレステストが実施されている。
【００４８】
このストレステストとしては、ワード線に通常動作時の昇圧電位Ｖｐｐよりも高い電位、たとえば５．５Ｖ（ストレス電圧）が印加される。そして、この状態で高温度下に長時間放置され、特性の弱い部分の破壊が加速される。このストレステストにより破壊が生じた欠陥部分は、リダンダンシー技術により救済される。
【００４９】
ところで、通常のＤＲＡＭの使用状況と同じアクセス方法により、上記ストレステストを行った場合、ワード線は、たとえば５１２本に対して１本の割合でしか選択されない。このため、全てのワード線相互間について、上記ストレステストを行おうとすると、テスト時間が非常に長くなる。
【００５０】
そこで、テスト時間を短縮するため、ＤＲＡＭには、ワード線のアドレスを縮退させ、たとえば２本のワード線に対して１本のワード線を選択するようにして、全てのワード線相互間にストレス電圧を印加することができるテストモードが内蔵されている。
【００５１】
このテストモードでは、全てのワード線相互間に同時にストレス電圧を与えるため、隣接するワード線に対して、昇圧電位Ｖｐｐと接地電位Ｖｓｓとが交互に印加される。これにより、隣接するワード線相互間には、Ｖｐｐ−Ｖｓｓの電圧がストレス電圧として印加される。
【００５２】
ここで、上述したテストモードにおいて、アドレス信号Ａ１を縮退させ、アドレス信号Ａ１，／Ａ１がともに“１”である場合について考える。
【００５３】
図４（ａ）は、第１の実施形態の構成におけるアドレス信号とワード線の電位との関係を示すものである。
【００５４】
アドレス信号Ａ０＝１であるとすると、ワード線ＷＬ７，ＷＬ５，ＷＬ３，ＷＬ１の電位がＶｐｐ、ワード線ＷＬ６，ＷＬ４，ＷＬ２，ＷＬ０の電位がＶｓｓとなる。
【００５５】
アドレス信号Ａ０＝０であるとすると、ワード線ＷＬ６，ＷＬ４，ＷＬ２，ＷＬ０の電位がＶｐｐ、ワード線ＷＬ７，ＷＬ５，ＷＬ３，ＷＬ１の電位がＶｓｓとなる。
【００５６】
いずれの場合においても、全てのワード線ＷＬ７〜ＷＬ０のワード線相互間に、Ｖｐｐ−Ｖｓｓのストレス電圧を印加することができる。
【００５７】
しかし、図４（ｂ）に示すように、第１，第２の繰り返し単位１１，１２を単に鏡面対称に配置しただけでは、第１，第２の繰り返し単位１１，１２の境界部において、隣接するワード線（ＷＬ４，ＷＬ３）が互いに接地電位Ｖｓｓとなり、ストレス電圧を正しく印加することができない。
【００５８】
この第１の実施形態の場合のように、隣接する繰り返し単位１１，１２の一方のワード線デコーダの出力端をワード線と交差接続することにより、テストモード時に全てのワード線相互間にＶｐｐ−Ｖｓｓのストレス電圧を正しく印加することができる。
【００５９】
図５（ａ），（ｂ）は、ＤＲＡＭにおける、ワード線デコーダの出力端とワード線とを交差接続する場所について示すものである。
【００６０】
図５（ａ）に示すように、通常のＤＲＡＭにおいて、デコーダなどの周辺回路とメモリセルアレイとは、バックゲートバイアス電位が相違している。Ｎチャネルトランジスタをセルトランジスタ（セルＴｒ）として用いる場合、そのバックゲートバイアス電位は、たとえば−０．９Ｖであり、周辺回路を構成するＮチャネルトランジスタ（ＮＴｒ）のバックゲートバイアス電圧Ｖｓｓは、たとえば０Ｖである。
【００６１】
このように、同じＮチャネルトランジスタであってもバックゲートバイアス電位が異なる場合、これらＮチャネルトランジスタが形成されるＰ型のウェル領域はＮ型の分離領域４１によって分離される。
【００６２】
また、図５（ｂ）に示すように、Ｐ型のウェル領域の相互間にＮ型のウェル領域が位置し、このＮ型のウェル領域にＰチャネルトランジスタ（ＰＴｒ）が形成される場合がある。しかし、このような構成の場合においても、Ｐチャネルトランジスタとセルトランジスタが形成されるＰ型のウェル領域との間には、Ｎ型のウェル領域が残されている。
【００６３】
一般に、ウェル領域は基板にイオンを注入し、この注入したイオンを拡散して形成されている。このため、Ｐチャネルトランジスタとセルトランジスタとの間には、たとえば不純物濃度が一定でないようなＭＯＳトランジスタを形成することができない、比較的広いウェル領域境界部４２が存在する。
【００６４】
なお、基板は、Ｎ型であっても、Ｐ型であっても良い。
【００６５】
第１の実施形態では、図５（ａ）に示す分離領域４１や、図５（ｂ）に示すウェル領域境界部４２に、ワード線デコーダの出力端とワード線とを交差接続する配線１８，１９が形成される。このような場所に交差接続のための配線１８，１９を形成することにより、別途、これら配線１８，１９を形成するための領域を必要としないため、チップ面積の増大を防止できる。
【００６６】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第１の実施形態では、ワード線デコーダの出力端とワード線とを交差接続したが、これに限定されるものではない。
【００６７】
たとえば、隣接するワード線デコーダ相互の内部配線を交差接続してもよい。先ず、図６を参照して、ワード線デコーダの基本構成について説明する。
【００６８】
図６に示すワード線デコーダ５０は、図１に示すワード線デコーダ１１−０〜１１−３，１２−０〜１２−３と同一構成であり、図１と同一部分には同一符号を付し、その詳細な説明は省略する。
【００６９】
このワード線デコーダ５０において、Ｎ型の拡散層５１ａ上には、ＰチャネルトランジスタＰＴｒを構成する複数のゲート電極Ｇ１，Ｇ２，Ｇ３が形成されている。Ｐ型の拡散層５１ｂ上には、ＮチャネルトランジスタＮＴｒを構成する複数のゲート電極Ｇ４，Ｇ５，Ｇ６が形成されている。
【００７０】
ナンド回路１３ａにおいて、上記ゲート電極Ｇ１，Ｇ４には第２層金属配線Ｍ２からなる入力端子５１ｄが接続され、上記ゲート電極Ｇ２，Ｇ５には第２層金属配線Ｍ２からなる入力端子５１ｃが接続されている。
【００７１】
インバータ回路１３ｂにおいて、上記ゲート電極Ｇ３，Ｇ６は、第１層金属配線Ｍ１からなる配線５１ｅによって接続されている。また、インバータ回路１３ｂにおける、上記Ｎ型，Ｐ型の拡散層５１ａ，５１ｂには、第１層金属配線Ｍ１からなる出力端子５１ｆが接続されている。
【００７２】
ナンド回路１３ａの出力端とインバータ回路１３ｂの入力端とは、第１層金属配線Ｍ１からなる配線５１ｇによって接続されている。
【００７３】
上記ＰチャネルトランジスタＰＴｒの形成領域上には第３層金属配線Ｍ３からなる電源配線５１ｈが形成され、上記ＮチャネルトランジスタＮＴｒの形成領域上には第３層金属配線Ｍ３からなる電源配線５１ｉが形成されている。複数のコンタクト５１ｊ，５１ｋ，５１ｌは、上記電源配線５１ｈ，５１ｉと上記拡散層５１ａ，５１ｂ上に形成された第１層金属配線Ｍ１とをそれぞれ接続している。
【００７４】
図７，図８は、本発明の第２の実施形態を示すもので、図６に示した構成のワード線デコーダを用い、隣接するワード線デコーダの内部配線を交差接続させるようにした場合の例である。
【００７５】
すなわち、図７に示すように、隣接するワード線デコーダ５０ａ，５０ｂにおいて、ワード線デコーダ５０ａを構成するナンド回路１３ａの出力端は配線７１ｂにより、ワード線デコーダ５０ｂを構成するインバータ回路１３ｂの入力端に接続されている。ワード線デコーダ５０ｂを構成するナンド回路１３ａの出力端は配線７１ｄにより、ワード線デコーダ５０ａを構成するインバータ回路１３ｂの入力端に接続されている。
【００７６】
より具体的には、図８に示すように、ワード線デコーダ５０ａを構成するナンド回路１３ａの出力端としての配線７１ａは、配線７１ｂにより、ワード線デコーダ５０ｂを構成するインバータ回路１３ｂの入力端としての配線５１ｅに接続されている。また、ワード線デコーダ５０ｂを構成するナンド回路１３ａの出力端としての配線７１ｃは、配線７１ｄにより、ワード線デコーダ５０ａを構成するインバータ回路１３ｂの入力端としての配線５１ｅに接続されている。上記配線７１ａ，７１ｂは、たとえば第３層金属配線（Ｍ３）によって構成されている。
【００７７】
上記した第２の実施形態によれば、隣接するワード線デコーダ５０ａ，５０ｂの内部で配線を交差接続している。この実施形態によっても、第１，第２の繰り返し単位を鏡面対称に配置した状態において、テストモード時に全てのワード線相互間にストレス電圧を正しく印加することができる。
【００７８】
しかも、上記した第１の実施形態のように、ワード線デコーダの出力端とワード線とを交差接続する場合において、ワード線デコーダの外部に配線を交差接続する領域を必要としないため、一層、チップ面積の増大を抑えることが可能である。
【００７９】
（第３の実施形態）
図９，図１０は、本発明の第３の実施形態を示すものである。この実施形態では、ワード線デコーダの入力端を交差している。
【００８０】
図９に示すように、隣接するワード線デコーダ５０ａ，５０ｂにおいて、ワード線デコーダ５０ａ，５０ｂを構成する各ナンド回路１３ａ，１３ａの入力端の一方には、それぞれ、配線８１ａ，８１ｂが交差接続されている。
【００８１】
より具体的には、図１０に示すように、ワード線デコーダ５０ａを構成するナンド回路１３ａの入力端の一方には、配線８１ｂが接続される。この配線８１ｂは、第１層金属配線Ｍ１によって構成されている。
【００８２】
また、ワード線デコーダ５０ｂを構成するナンド回路１３ａの入力端の一方には、配線８１ａが、上記配線８１ｂに交差して接続される。この配線８１ａは、たとえば第１層金属配線Ｍ１と第２層金属配線Ｍ２とを接続して構成されている。
【００８３】
この第３の実施形態によっても、テストモード時に各ワード線相互間に所定のストレス電圧を正しく印加できる。
【００８４】
また、この実施形態の場合、隣接するワード線デコーダの入力端の一方を互いに交互接続している。しかも、これら入力端は、メモリセルアレイとは離れたデコーダ側に位置する。このため、ワード線デコーダの出力端とワード線とを接続する第１の実施形態の場合に比べて、配線領域に余裕がある。したがって、交差接続のための配線を形成しても、そのための領域をさらに確保する必要がないので、チップ面積の増大を抑えることが可能である。
【００８５】
（第４の実施形態）
図１１，図１２は、本発明の第４の実施形態を示すものである。この第４の実施形態では、隣接するワード線デコーダ相互の電源配線とのコンタクトを共有させることにより、ワード線デコーダの面積を削減している。
【００８６】
図１１に示すように、隣接するワード線デコーダ５０ａ，５０ｂの関係は第１の実施形態の場合と何ら変わりがない。そのため、この第４の実施形態を、上記第１の実施形態に適用することができる。
【００８７】
図１２は、具体的なパターン構成を示している。この実施形態では、Ｐチャネルトランジスタの電源を共有している。
【００８８】
すなわち、ワード線デコーダ５０ａは図６に示すパターンと同様であり、ワード線デコーダ５０ｂは図６に示したパターンを裏返して配置している。この結果、ワード線デコーダ５０ａ，５０ｂの境界部に位置する拡散層５１ａおよびコンタクト５１ｊを、ワード線デコーダ５０ａ，５０ｂで共有できる。したがって、このコンタクト５１ｊを介して、電源配線５１ｈとＰチャネルトランジスタの拡散層５１ａに形成された第１層金属配線Ｍ１とを接続することができる。
【００８９】
第４の実施形態によれば、隣接するワード線デコーダの境界部に配置された電源配線とのコンタクトを、隣接するワード線デコーダで共有している。このため、ワード線デコーダの面積を削減することができ、その分、チップ面積を縮小できる。
【００９０】
（第５の実施形態）
上記した第１〜第４の実施形態では、ワード線デコーダがメモリセルアレイの片側のみに配置されている場合について説明した。
【００９１】
これに対して、第５の実施形態では、ワード線デコーダがメモリセルアレイの両側に配置され、両側に配置された各ワード線デコーダが４本のワード線ごとに交互に接続された場合について説明する。
【００９２】
図１３は、上記の構成において、アドレス信号を並進配置として割り付けた場合を例に示している。
【００９３】
たとえば、メモリセルアレイＭＣＡの両側に配置されたワード線デコーダ１２１，１２２の、アドレス信号Ａ０，Ａ１の割り付けが図１３に示すような並進配置である場合、メモリセルアレイＭＣＡの両側のワード線デコーダ１２１，１２２において、アドレス信号Ａ１を縮退させて全て“１”とし、かつ、アドレス信号Ａ０を“１”、アドレス信号／Ａ０を“０”とすると、全てのワード線相互間にＶｐｐ−Ｖｓｓのストレス電圧を印加できる。
【００９４】
しかし、このアドレス割り付けの場合、繰り返し単位が鏡面対称に配置されておらず、並進配置となっているため、上記した各実施形態のようにコンタクトや配線を共有化できない。
【００９５】
また、図１４は、上記の構成において、アドレス信号を鏡面対称な配置として割り付けた場合を例に示している。
【００９６】
たとえば、メモリセルアレイＭＣＡの両側に配置されたワード線デコーダ１３１，１３２の、アドレス信号Ａ０，Ａ１の割り付けを、隣接する繰り返し単位ごとに反転するような鏡面対称とした場合、繰り返し単位の境界部に位置するワード線ＷＬ４，ＷＬ３とのコンタクトや配線を、アドレス信号Ａ０に対して共有できる。
【００９７】
しかし、この例の場合、テストモードにおいて、アドレス信号Ａ１を縮退させ、アドレス信号Ａ０を“１”とすると、ワード線デコーダ１３１，１３２に接続されるワード線ＷＬ４，ＷＬ３の電位がともにＶｐｐとなる。このため、ワード線デコーダ１３１に接続されるワード線ＷＬ４とワード線デコーダ１３２に接続されるワード線ＷＬ３との相互間にはＶｐｐ＋Ｖｐｐのストレス電圧が印加されることとなり、正常なストレス電圧を印加することができない。
【００９８】
そこで、第５の実施形態では、ワード線デコーダの隣接する繰り返し単位を交互に反転して鏡面対称な配置とし、かつ、一方の繰り返し単位におけるワード線デコーダの出力端とワード線とを交差接続している。
【００９９】
図１５，図１６は、本発明の第５の実施形態を示すものである。
【０１００】
たとえば、メモリセルアレイＭＣＡの両側に配置されたワード線デコーダ１４１，１４２の、アドレス信号Ａ０，Ａ１の割り付けを、隣接する繰り返し単位ごとに反転するような鏡面対称としている。このため、繰り返し単位の境界部に位置するワード線ＷＬ４，ＷＬ３とのコンタクトや配線を、アドレス信号Ａ０に対して共有できる。
【０１０１】
さらに、繰り返し単位の一方におけるワード線デコーダの出力端とワード線とを交差接続している。
【０１０２】
すなわち、図１５に示すように、ワード線デコーダ１４１，１４２に接続される各ワード線ＷＬ５，ＷＬ４を、ワード線デコーダ１１−２，１１−３の出力端と交差接続し、各ワード線ＷＬ７，ＷＬ６を、ワード線デコーダ１１−０，１１−１の出力端と交差接続している。
【０１０３】
上記第５の実施形態によれば、ワード線デコーダ１４１，１４２の隣接する繰り返し単位を交互に反転して鏡面対称な配置としているため、繰り返し単位の境界部に位置するコンタクトや配線を共有できる。したがって、チップ面積の縮小が可能となる。
【０１０４】
しかも、各ワード線デコーダ１４１，１４２における繰り返し単位の一方の出力端を交差接続しているため、テストモード時に隣接する全てのワード線の相互間に所定のストレス電圧を正しく印加することができる。
【０１０５】
図１７は、図１６の変形例を示すものである。
【０１０６】
この場合、ワード線デコーダ１４１に接続されるワード線ＷＬ０とワード線ＷＬ１、および、ワード線ＷＬ２とワード線ＷＬ３を交差接続し、ワード線デコーダ１４２に接続されるワード線ＷＬ０とワード線ＷＬ１、および、ワード線ＷＬ２とワード線ＷＬ３を交差接続している。このような構成としても、第５の実施形態と同様の効果を得ることができる。
【０１０７】
なお、上記した第５の実施形態およびその変形例では、ワード線デコーダ１４１，１４２の、同一のワード線番号のワード線を交差接続したが、これに限定されるものではない。
【０１０８】
さらに、交差接続の位置は、ワード線デコーダの出力端とワード線との間に限定されるものではない。
【０１０９】
図１８は、第２の実施形態の場合のように、隣接するワード線デコーダ１１−０〜１１−３において、ワード線デコーダの内部配線（各ナンド回路の出力端と各インバータ回路の入力端）を交差接続した例を示すものである。なお、図１８において、図１５と同一部分には同一符号を付している。
【０１１０】
図１９は、第３の実施形態の場合のように、隣接するワード線デコーダ１１−０〜１１−３において、ワード線デコーダを構成する各ナンド回路の入力端の一方を交差接続した例を示すものである。なお、図１９において、図１５と同一部分には同一符号を付している。
【０１１１】
さらに、第４の実施形態のように、隣接するワード線デコーダ相互の電源配線とのコンタクトを共有することも可能である。
【０１１２】
また、ワード線の引き出し本数が偶数であれば、４本である必要はない。同様に、ワード線デコーダの繰り返し単位も偶数本のワード線に対して繰り返すのであれば、他の本数ごとに繰り返すものであってもよい。
【０１１３】
（第６の実施形態）
上記した第５の実施形態では、ワード線デコーダがメモリセルアレイの両側に配置されている場合について説明した。また、上記した第１〜第４の実施形態では、メモリセルアレイの片側のみにワード線デコーダが一段構えで配置されている場合について説明した。
【０１１４】
これに対して、第６の実施形態では、ワード線デコーダがメモリセルアレイの片側に二段構えで配置され、それぞれの段の、各ワード線デコーダが４本のワード線ごとに交互に接続された場合について説明する。
【０１１５】
この第６の実施形態では、ワード線デコーダをメモリセルアレイの片側に二段構えで配置するとともに、各段において、ワード線デコーダの隣接する繰り返し単位を交互に反転して鏡面対称な配置とし、かつ、一方の繰り返し単位におけるワード線デコーダの出力端とワード線とを交差接続している。
【０１１６】
すなわち、図２０に示すように、メモリセルアレイＭＣＡの片側にワード線デコーダ１５１，１５２を二段構えで配置し、たとえば、ワード線デコーダ１５２とワード線ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０とが第１層金属配線Ｍ１により接続される場合、ワード線デコーダ１５１とワード線ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０とが、各コンタクト１５３を介して、それとは異なる第２層金属配線Ｍ２によりワード線デコーダ１５２の上方を通って接続される。
【０１１７】
また、このような構成において、メモリセルアレイＭＣＡの片側に配置された各段におけるワード線デコーダ１５１，１５２の、アドレス信号Ａ０，Ａ１の割り付けを、隣接する繰り返し単位ごとに反転するような鏡面対称としている。さらに、各段の、繰り返し単位の一方における、ワード線デコーダの出力端とワード線とを交差接続している。
【０１１８】
この第６の実施形態によっても、上記した第５の実施形態の場合と同様に、ワード線デコーダ１５１，１５２の隣接する繰り返し単位を交互に反転して鏡面対称な配置としているため、繰り返し単位の境界部に位置するコンタクトや配線を共有できる。したがって、チップ面積の縮小が可能となる。
【０１１９】
しかも、各ワード線デコーダ１５１，１５２における繰り返し単位の一方の出力端を交差接続しているため、テストモード時に隣接する全てのワード線の相互間に所定のストレス電圧を正しく印加することができる。
【０１２０】
なお、上記第６の実施形態において、たとえば、ワード線デコーダ１５１とワード線ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０とが第１層金属配線Ｍ１により接続される場合には、ワード線デコーダ１５２とワード線ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０とを、それとは異なる第２層金属配線Ｍ２により接続することも、また、ワード線デコーダ１５１とワード線ＷＬ７〜ＷＬ４，ＷＬ３〜ＷＬ０とを、ワード線デコーダ１５２の下方を通して接続することも可能である。
【０１２１】
さらに、ワード線デコーダの段数についても、二段構えに限定されるものではない。
【０１２２】
その他、この第６の実施形態においては、上記した第５の実施形態の場合と同様に、各種の変形が可能である。
【０１２３】
たとえば、図１７に示したように、ワード線デコーダ１５１に接続されるワード線ＷＬ０とワード線ＷＬ１、および、ワード線ＷＬ２とワード線ＷＬ３を交差接続し、ワード線デコーダ１５２に接続されるワード線ＷＬ０とワード線ＷＬ１、および、ワード線ＷＬ２とワード線ＷＬ３を交差接続する構成とすることも可能である。
【０１２４】
また、ワード線デコーダ１５１，１５２の、同一のワード線番号のワード線を交差接続する場合に限定されるものではない。
【０１２５】
さらに、交差接続の位置は、ワード線デコーダの出力端とワード線との間に限定されるものではなく、図１８に示したように、隣接するワード線デコーダ１１−０〜１１−３において、ワード線デコーダを構成する各ナンド回路の出力端と各インバータ回路の入力端とを交差接続することも、また、図１９に示したように、隣接するワード線デコーダ１１−０〜１１−３において、ワード線デコーダを構成する各ナンド回路の入力端の一方を交差接続することも、さらには、第４の実施形態のように、隣接するワード線デコーダ相互の電源配線とのコンタクトを共有することも可能である。
【０１２６】
また、ワード線の引き出し本数が偶数であれば、４本である必要はない。同様に、ワード線デコーダの繰り返し単位も偶数本のワード線に対して繰り返すのであれば、他の本数ごとに繰り返すものであってもよい。
【０１２７】
（第７の実施形態）
図２１は、分割ワード線駆動方式とされたＤＲＡＭの概略構成を示すものであり、図２２は、図２１の回路構成を示すものである。
【０１２８】
たとえば、記憶容量の増大にともなって、メモリセルアレイのサイズが大きくなると、メモリセルを選択するワード線の長さも長くなる。このような長いワード線は大きな時定数を有することになるため、メモリセルアレイの一個所から駆動すると、ワード線の立ち上げに長時間を要する。
【０１２９】
これを解決する一つの方法として開発されたのが、ワード線を複数に分割して駆動する分割ワード線駆動方式である。この分割ワード線駆動方式に本発明を適用した場合の例を第７の実施形態として、以下に説明する。
【０１３０】
図２１，図２２に示すように、分割ワード線駆動方式は、ワード線を複数の主ワード線／ＭＷＬと複数のワード線ＷＬとに階層化している。
【０１３１】
ワード線プリデコーダ（ＷＬプリデコーダ）１９０は、アドレス信号Ａ０，Ａ１に応じて、主ワード線／ＭＷＬを選択する。ワード線駆動回路（ＷＬＤＲＶ）１９１−０〜１９１−３は、この選択された１本の主ワード線／ＭＷＬに接続される複数のワード線ＷＬ０〜ＷＬ３のうちの１本に、ワード線駆動電圧デコーダ（ＷＤＲＶデコーダ）１９２から供給されるワード線駆動電圧ＷＤＲＶ０〜ＷＤＲＶ３を供給する。ワード線駆動電圧デコーダ１９２は、図示せぬアドレス信号に応じて、ワード線駆動電圧ＷＤＲＶ０〜ＷＤＲＶ３の１つを出力する。
【０１３２】
ワード線駆動回路１９１−０〜１９１−３は、それぞれ、ＰチャネルトランジスタＰＴ１とＮチャネルトランジスタＮＴ１，ＮＴ２とによって構成されている。
【０１３３】
ＰチャネルトランジスタＰＴ１およびＮチャネルトランジスタＮＴ１の各ゲートは、主ワード線／ＭＷＬに接続されている。ＰチャネルトランジスタＰＴ１の各ソースには、それぞれ、対応するワード線駆動電圧ＷＤＲＶ０〜ＷＤＲＶ３が供給されている。
【０１３４】
ＰチャネルトランジスタＰＴ１およびＮチャネルトランジスタＮＴ１，ＮＴ２の各ドレインは、それぞれ、対応するワード線に接続されている。ＮチャネルトランジスタＮＴ２の各ゲートには、それぞれ、対応するワード線駆動電圧／ＷＤＲＶ０〜／ＷＤＲＶ３が供給されている。ＮチャネルトランジスタＮＴ１，ＮＴ２の各ソースは、それぞれ接地されている。
【０１３５】
分割ワード線駆動方式のワード線デコーダがメモリセルアレイＭＣＡの片側のみに配置される場合、第１の実施形態の場合と同様に、繰り返し単位を鏡面対称となるように配置し、ワード線を交差接続させることができる。
【０１３６】
図２３は、本発明の第７の実施形態を示すものである。
【０１３７】
この場合、ワード線駆動回路１９１−０〜１９１−３からなる複数の繰り返し単位をメモリセルアレイＭＣＡに沿って配置し、かつ、隣接する繰り返し単位を交互に反転することによって鏡面対称とする。なお、ＣＴ（図示○印）は、ワード線駆動回路１９１−０〜１９１−３と、ワード線駆動電圧ＷＤＲＶ０〜ＷＤＲＶ３が供給される配線とのコンタクトの位置を示している。
【０１３８】
このように、複数の繰り返し単位を鏡面対称に配置することにより、隣接する繰り返し単位の境界部に位置する両ワード線駆動回路１９１−３の配線およびコンタクトＣＴを共有できる。
【０１３９】
さらに、隣接する繰り返し単位の一方を構成する複数のワード線駆動回路の出力端とワード線とを交差接続する。
【０１４０】
この例の場合、ワード線ＷＬ５がワード線駆動回路１９１−３に接続され、ワード線ＷＬ４がワード線駆動回路１９１−２に接続される。また、ワード線ＷＬ７がワード線駆動回路１９１−１に接続され、ワード線ＷＬ６がワード線駆動回路１９１−０に接続される。
【０１４１】
図２４は、ワード線駆動回路１９１−０のパターンレイアウトを示すものであり、図２２と同一部分には同一符号を付している。
【０１４２】
ワード線駆動回路１９１−０〜１９１−３の基本構成はワード線駆動回路１９１−０と同一であり、ワード線駆動電圧ＷＤＲＶ０〜ＷＤＲＶ３が供給される配線Ｌ０〜Ｌ３とＰチャネルトランジスタＰＴ１のソースを構成する拡散層とのコンタクトＣＴの位置、および、ワード線駆動電圧／ＷＤＲＶ０〜／ＷＤＲＶ３が供給される、たとえば第２層金属配線Ｍ２からなる配線Ｌ４〜Ｌ７とＮチャネルトランジスタＮＴ２のゲートとのコンタクトＧＣＴの位置が、それぞれ異なっている。このコンタクトＧＣＴは、ＮチャネルトランジスタＮＴ２のゲートに接続された、たとえば第１層金属配線Ｍ１からなる配線Ｌ８をも接続する。
【０１４３】
図２５は、図２４に示したパターンレイアウトを、図２３にしたがって配置した状態を示すものである。
【０１４４】
このように、ワード線駆動回路１９１−０〜１９１−３を鏡面対称に配置することにより、隣接する繰り返し単位の境界部に位置する両ワード線駆動回路１９１−３の配線Ｌ８とコンタクトＧＣＴとを共有できる。
【０１４５】
図２６は、図２３に示した構成を変形したものであり、メモリセルアレイＭＣＡの両側に、それぞれ、図２３に示した構成のワード線駆動回路を配置した場合を例に示している。この場合、メモリセルアレイＭＣＡの両側に配置されたワード線駆動回路により、４本ずつ交互にワード線が駆動される。
【０１４６】
上記第７の実施形態によれば、分割ワード線駆動方式において、複数のワード線駆動回路からなる繰り返し単位を鏡面対称となるように隣接して配置している。したがって、隣接する繰り返し単位の境界部に位置するワード線駆動回路の配線およびコンタクトを共有することができる。このため、デコーダの面積を削減でき、チップ面積を縮小できる。
【０１４７】
しかも、隣接する繰り返し単位の一方のワード線を交差してワード線駆動回路に接続している。このため、テストモードにおいて、全てのワード線相互間にストレス電圧を正しく印加することができる。
【０１４８】
（第８の実施形態）
図２７〜図３０は、本発明の第８の実施形態を示すものである。
【０１４９】
この第８の実施形態では、２本のビット線と各ワード線との交点のいずれか一方にメモリセルが配置されたメモリセルアレイの、その両側にワード線駆動回路を配置してなる分割ワード線駆動方式に適用した場合を例に説明する。
【０１５０】
図２７は、メモリセルアレイＭＣＡの両側にワード線駆動回路１６１−０〜１６１−３を配置した場合において、メモリセルＭＣ（図示○印）およびワード線駆動回路１６１−０〜１６１−３を、それぞれ鏡面対称に配置した例を示している。この場合、メモリセルアレイＭＣＡの両側に配置されたワード線駆動回路１６１−０〜１６１−３により、２本ずつ交互にワード線ＷＬ０〜ＷＬ１５が駆動される。
【０１５１】
すなわち、ワード線駆動回路１６１−０〜１６１−３からなる複数の繰り返し単位をメモリセルアレイＭＣＡに沿って配置し、かつ、隣接する繰り返し単位を交互に反転することによって鏡面対称とする。
【０１５２】
このように、複数の繰り返し単位を鏡面対称に配置することにより、ワード線駆動回路１６１−０〜１６１−３と、ワード線駆動電圧デコーダ（ＷＤＲＶデコーダ）１６２−１，１６２−２からのワード線駆動電圧（ＷＤＲＶ０，ＷＤＲＶ３，ＷＤＲＶ４，ＷＤＲＶ７、ＷＤＲＶ１，ＷＤＲＶ２，ＷＤＲＶ５，ＷＤＲＶ６）が供給される配線とのコンタクトＣＴのうち、それぞれ、隣接する繰り返し単位の境界部に位置する両ワード線駆動回路１９１−３の配線およびコンタクトＣＴを共有できる。
【０１５３】
さらに、隣接する繰り返し単位の一方を構成する複数のワード線駆動回路の出力端とワード線とを交差接続する。
【０１５４】
この例の場合、ＷＤＲＶデコーダ１６２−１側においては、ワード線ＷＬ８がワード線駆動回路１６１−０に接続され、ワード線ＷＬ１１がワード線駆動回路１６１−１に接続される。また、ワード線ＷＬ１２がワード線駆動回路１６１−２に接続され、ワード線ＷＬ１５がワード線駆動回路１６１−３に接続される。同様に、ＷＤＲＶデコーダ１６２−２側においては、ワード線ＷＬ９がワード線駆動回路１６１−０に接続され、ワード線ＷＬ１０がワード線駆動回路１６１−１に接続される。また、ワード線ＷＬ１３がワード線駆動回路１６１−２に接続され、ワード線ＷＬ１４がワード線駆動回路１６１−３に接続される。これにより、テストモードにおいて、全てのワード線相互間にストレス電圧を正しく印加することができる。
【０１５５】
各セルＭＣは、ビット線ＢＬ−０と各ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，ＷＬ１２，ＷＬ１４，ＷＬ８，ＷＬ１０との交点に、ビット線ＢＬ−１と各ワード線ＷＬ３，ＷＬ１，ＷＬ７，ＷＬ５，ＷＬ１５，ＷＬ１３，ＷＬ１１，ＷＬ９との交点に、それぞれ配置されている。
【０１５６】
なお、各ワード線ＷＬ０〜ＷＬ１５を駆動するためのアドレス信号が、図に示すように、下位ビット側より、Ａ０，Ａ１，Ａ２で表されるとすると、アドレス信号Ａ０は、該ワード線上におけるメモリセルＭＣの位置（ビット線ＢＬ−０,ＢＬ−１）に対応したものとなる。
【０１５７】
また、アドレス信号Ａ１は必ず“０”と“１”とが交互になるため、これをＶｐｐ−Ｖｓｓのストレス電圧を印加する際のストレスパターンとして利用できる（ストレスパターンを決定するビットは、最下位ビットに限らない）。
【０１５８】
図２８は、上記した図２７の変形例を示すもので、同一部分には同一符号を付し、その詳しい説明は省略する。
【０１５９】
ここでは、ＷＤＲＶデコーダ１６２−１側において、ワード線ＷＬ１２がワード線駆動回路１６１−２に接続され、ワード線ＷＬ１５がワード線駆動回路１６１−３に接続される。また、ワード線ＷＬ０がワード線駆動回路１６１−１に接続され、ワード線ＷＬ３がワード線駆動回路１６１−０に接続される。同様に、ＷＤＲＶデコーダ１６２−２側において、ワード線ＷＬ１３がワード線駆動回路１６１−２に接続され、ワード線ＷＬ１４がワード線駆動回路１６１−３に接続される。また、ワード線ＷＬ１がワード線駆動回路１６１−１に接続され、ワード線ＷＬ２がワード線駆動回路１６１−０に接続される。このような構成とした場合にも、上記図２７と同様の効果を得ることができる。
【０１６０】
図２９は、メモリセルアレイＭＣＡの両側にワード線駆動回路１６１−０〜１６１−３を配置した場合において、ワード線駆動回路１６１−０〜１６１−３を鏡面対称に配置した例を示している。この場合、メモリセルアレイＭＣＡの両側に配置されたワード線駆動回路１６１−０〜１６１−３により、２本ずつワード線ＷＬ０〜ＷＬ１５が駆動される。
【０１６１】
すなわち、ワード線駆動回路１６１−０〜１６１−３からなる複数の繰り返し単位をメモリセルアレイＭＣＡに沿って配置し、かつ、隣接する繰り返し単位を交互に反転することによって鏡面対称とする。
【０１６２】
このように、複数の繰り返し単位を鏡面対称に配置することにより、ワード線駆動回路１６１−０〜１６１−３と、ワード線駆動電圧デコーダ（ＷＤＲＶデコーダ）１６２−１，１６２−２からのワード線駆動電圧（ＷＤＲＶ１，ＷＤＲＶ２，ＷＤＲＶ５，ＷＤＲＶ６、ＷＤＲＶ０，ＷＤＲＶ３，ＷＤＲＶ４，ＷＤＲＶ７）が供給される配線とのコンタクトＣＴのうち、それぞれ、隣接する繰り返し単位の境界部に位置する両ワード線駆動回路１６１−３の配線およびコンタクトＣＴを共有できる。
【０１６３】
さらに、隣接する繰り返し単位の一方を構成する複数のワード線駆動回路の出力端とワード線とを交差接続する。
【０１６４】
この例の場合、ＷＤＲＶデコーダ１６２−１側においては、ワード線ＷＬ１０がワード線駆動回路１６１−０に接続され、ワード線ＷＬ９がワード線駆動回路１６１−１に接続される。また、ワード線ＷＬ５がワード線駆動回路１６１−２に接続され、ワード線ＷＬ６がワード線駆動回路１６１−３に接続される。同様に、ＷＤＲＶデコーダ１６２−２側においては、ワード線ＷＬ８がワード線駆動回路１６１−０に接続され、ワード線ＷＬ１１がワード線駆動回路１６１−１に接続される。また、ワード線ＷＬ７がワード線駆動回路１６１−２に接続され、ワード線ＷＬ４がワード線駆動回路１６１−３に接続される。これにより、テストモードにおいて、全てのワード線相互間にストレス電圧を正しく印加することができる。
【０１６５】
各セルＭＣは、ビット線ＢＬ−０と各ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，ＷＬ１２，ＷＬ１４，ＷＬ８，ＷＬ１０との交点に、ビット線ＢＬ−１と各ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ１３，ＷＬ１５，ＷＬ９，ＷＬ１１との交点に、それぞれ配置されている。
【０１６６】
なお、この例の場合も、各ワード線ＷＬ０〜ＷＬ１５を駆動するためのアドレス信号が、図に示すように、下位ビット側より、Ａ０，Ａ１，Ａ２で表されるとすると、アドレス信号Ａ０は、該ワード線上におけるメモリセルＭＣの位置（ビット線ＢＬ−０,ＢＬ−１）に対応したものとなる。
【０１６７】
また、アドレス信号Ａ１は必ず“０”と“１”とが交互になるため、これをＶｐｐ−Ｖｓｓのストレス電圧を印加する際のストレスパターンとして利用できる（ストレスパターンを決定するビットは、最下位ビットに限らない）。
【０１６８】
しかも、両端部における、メモリセルアレイＭＣＡの両側に配置された各ワード線駆動回路１６１−０，１６１−０の位置を揃えることができるため、上述の図２７，図２８の場合に比べ、より小スペース化できる。
【０１６９】
図３０は、上記した図２９の変形例を示すもので、同一部分には同一符号を付し、その詳しい説明は省略する。
【０１７０】
ここでは、ＷＤＲＶデコーダ１６２−１側において、ワード線ＷＬ１４がワード線駆動回路１６１−２に接続され、ワード線ＷＬ１３がワード線駆動回路１６１−３に接続される。また、ワード線ＷＬ２がワード線駆動回路１６１−１に接続され、ワード線ＷＬ１がワード線駆動回路１６１−０に接続される。同様に、ＷＤＲＶデコーダ１６２−２側において、ワード線ＷＬ８がワード線駆動回路１６１−０に接続され、ワード線ＷＬ１１がワード線駆動回路１６１−１に接続される。また、ワード線ＷＬ４がワード線駆動回路１６１−３に接続され、ワード線ＷＬ７がワード線駆動回路１６１−２に接続される。このような構成とした場合にも、上記図２９と同様の効果を得ることができる。
【０１７１】
この第８の実施形態によっても、上記第７の実施形態の場合と同様に、分割ワード線駆動方式において、ワード線駆動回路の面積を削減することが可能となる結果、チップ面積を縮小できる。また、テストモード時に全てのワード線相互間にストレス電圧を正しく印加することも可能である。
【０１７２】
なお、上記第１〜第８の実施形態ではＤＲＡＭを例に説明したが、本発明はＤＲＡＭに限定されるものではない。たとえば、スタティックＲＡＭやＥＥＰＲＯＭ、あるいは、ロジック集積回路などにも適用することが可能である。
【０１７３】
その他、本発明は上記実施形態に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【０１７４】
【発明の効果】
以上、詳述したように本発明によれば、隣接する第１，第２の繰り返し単位の境界部に位置する配線およびコンタクトを共有できるようになる。これにより、ワード線デコーダのレイアウト面積を削減することが可能となる。したがって、チップ面積を縮小でき、チップの製造コストを低減することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる、ワード線デコーダの出力端とワード線とを交差接続させた場合を例に示す概略構成図。
【図２】図１の構成における、アドレスの割り付け例を示す概略図。
【図３】本発明の第１の実施形態にかかる、ワード線デコーダの出力端とワード線とを交差接続させた場合の他の例を示す概略構成図。
【図４】テストモードにおける、アドレス信号とワード線の電位との関係を対比して示す概略図。
【図５】交差接続を形成する場所について説明するために示す、ＤＲＡＭの概略断面図。
【図６】ワード線デコーダのパターンレイアウトを示す概略平面図。
【図７】本発明の第２の実施形態にかかる、内部配線を交差接続させた場合を例に示す、ワード線デコーダの概略構成図。
【図８】図７の構成における、ワード線デコーダのパターンレイアウトを示す概略平面図。
【図９】本発明の第３の実施形態にかかる、入力端を交差接続させた場合を例に示す、ワード線デコーダの概略構成図。
【図１０】図９の構成における、ワード線デコーダのパターンレイアウトを示す概略平面図。
【図１１】本発明の第４の実施形態にかかる、電源配線とのコンタクトを共有させた場合を例に示す、ワード線デコーダの概略構成図。
【図１２】図１１の構成における、ワード線デコーダのパターンレイアウトを示す概略平面図。
【図１３】メモリセルアレイの両側に配置されたワード線デコーダの、アドレスを並進配置として割り付けた場合を例に示す概略図。
【図１４】メモリセルアレイの両側に配置されたワード線デコーダの、アドレスの割り付けを鏡面対称とした場合を例に示す概略図。
【図１５】本発明の第５の実施形態にかかる、メモリセルアレイの両側に配置されたワード線デコーダの、出力端とワード線とを交差接続させた場合を例に示す概略構成図。
【図１６】図１５の構成における、アドレスの割り付け例を示す概略図。
【図１７】図１６の変形例を示す概略図。
【図１８】メモリセルアレイの両側に配置されたワード線デコーダの、内部配線を交差接続させた場合を例に示す概略構成図。
【図１９】メモリセルアレイの両側に配置されたワード線デコーダの、入力端を交差接続させた場合を例に示す概略構成図。
【図２０】本発明の第６の実施形態にかかる、メモリセルアレイの片側にワード線デコーダを二段構えで配置した場合における、アドレスの割り付け例を示す概略図。
【図２１】分割ワード線駆動方式の構成例を示す概略図。
【図２２】図２１に示した分割ワード線駆動方式の回路構成図。
【図２３】本発明の第７の実施形態にかかる、複数の繰り返し単位を鏡面対称に配置した場合を例に示す、分割ワード線駆動方式の概略図。
【図２４】図２２の構成における、ワード線駆動回路のパターンレイアウトを示す概略平面図。
【図２５】図２４のワード線駆動回路をもとに構成される、分割ワード線駆動方式のパターンレイアウトを示す概略平面図。
【図２６】ワード線駆動回路がメモリセルアレイの両側に配置された場合を例に示す、分割ワード線駆動方式の概略図。
【図２７】本発明の第８の実施形態にかかる、メモリセルアレイの両側にワード線駆動回路が配置されてなる場合の他の例を示す、分割ワード線駆動方式の概略図。
【図２８】同じく、メモリセルアレイの両側にワード線駆動回路が配置されてなる場合の他の例を示す、分割ワード線駆動方式の概略図。
【図２９】同じく、メモリセルアレイの両側にワード線駆動回路が配置されてなる場合の他の例を示す、分割ワード線駆動方式の概略図。
【図３０】同じく、メモリセルアレイの両側にワード線駆動回路が配置されてなる場合の他の例を示す、分割ワード線駆動方式の概略図。
【図３１】従来技術とその問題点を説明するために、ワード線とワード線駆動回路との関係を示す第１の概略構成図。
【図３２】従来の、ワード線とワード線駆動回路との関係を示す第２の概略構成図。
【図３３】従来の、ワード線とワード線駆動回路との関係を示す第３の概略構成図。
【図３４】従来の、ワード線デコーダを示す回路構成図。
【図３５】従来の、ワード線デコーダを示す概略構成図。
【図３６】従来の、並進接続した場合を例に示すワード線デコーダの概略構成図。
【符号の説明】
１１…第１の繰り返し単位
１１−０〜１１−３…ワード線デコーダ
１２…第２の繰り返し単位
１２−０〜１２−３…ワード線デコーダ
１３ａ…ナンド回路
１３ｂ…インバータ回路
１４，１５…交差接続部
１６…配線
１７…配線
１８…配線
１９…配線
４１…分離領域
４２…ウェル領域境界部
５０，５０ａ，５０ｂ…ワード線デコーダ
５１ａ…Ｎ型拡散層
５１ｂ…Ｐ型拡散層
５１ｃ，５１ｄ…入力端子
５１ｅ…配線
５１ｆ…出力端子
５１ｇ…配線
５１ｈ，５１ｉ…電源配線
５１ｊ，５１ｋ，５１ｌ…コンタクト
７１ａ，７１ｂ，７１ｃ，７１ｄ…配線
８１ａ，８１ｂ…配線
１２１，１２２…ワード線デコーダ
１３１，１３２…ワード線デコーダ
１４１，１４２…ワード線デコーダ
１５１，１５２…ワード線デコーダ
１５３…コンタクト
１６１−０〜１６１−３…ワード線駆動回路
１６２−１，１６２−２…ワード線駆動電圧デコーダ（ＷＤＲＶデコーダ）
１９０…ワード線プリデコーダ（ＷＬプリデコーダ）
１９１−０〜１９１−３…ワード線駆動回路（ＷＬＤＲＶ）
１９２…ワード線駆動電圧デコーダ（ＷＤＲＶデコーダ）
Ａ０〜Ａ３…アドレス信号
Ａ０，／Ａ０，Ａ１，／Ａ１…アドレス信号
ＢＬ−０，ＢＬ−１…ビット線
ＣＴ，ＣＴ１０，ＣＴ１１，ＣＴ１２…コンタクト
Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６…ゲート電極
ＧＣＴ…ゲートコンタクト
Ｌ０〜Ｌ８…配線
Ｍ１…第１層金属配線
Ｍ２…第２層金属配線
Ｍ３…第３層金属配線
ＭＣ…メモリセル
ＭＣＡ…メモリセルアレイ
Ｖｃｃ…内部電位
Ｖｐｐ…昇圧電位
Ｖｓｓ…接地電位（バックゲートバイアス電圧）
ＷＬ，ＷＬ１５〜ＷＬ０…ワード線
／ＭＷＬ…主ワード線
ＷＤＲＶ０〜ＷＤＲＶ７，／ＷＤＲＶ０〜／ＷＤＲＶ３…ワード線駆動電圧
Claims (5)
- 少なくとも２本以上の配線を選択する複数のデコーダを有する第１の繰り返し単位と、
前記第１の繰り返し単位と同一構成で、かつ、前記第１の繰り返し単位と鏡面対称に隣接して配置された第２の繰り返し単位と
を具備し、
前記第１，第２の繰り返し単位の境界部に位置する配線およびコンタクトを、前記第１，第２の繰り返し単位が互いに共有することを特徴とする半導体装置。 - ワード線を選択する複数のデコーダを有し、各デコーダの入力配線がアドレス配線にそれぞれ接続された第１の繰り返し単位と、
前記第１の繰り返し単位と鏡面対称に隣接して配置され、かつ、ワード線を選択する複数のデコーダを有し、各デコーダの入力配線がアドレス配線にそれぞれ接続された第２の繰り返し単位と
を具備し、
前記第１，第２の繰り返し単位の境界部に位置する、前記各デコーダの入力配線、および、この入力配線と前記アドレス配線とのコンタクトを、前記第１，第２の繰り返し単位が互いに共有することを特徴とする半導体装置。 - 前記第１の繰り返し単位の各デコーダは、第１のロジック回路と、この第１のロジック回路に直列に接続された第２のロジック回路とを有し、隣接する各デコーダの、前記第２のロジック回路の出力端が互いに交差されていることを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記第１の繰り返し単位の各デコーダは、第１のロジック回路と、この第１のロジック回路に直列に接続された第２のロジック回路とを有し、隣接する各デコーダの、前記第２のロジック回路の出力端とこれに接続されるワード線とが交差接続されていることを特徴とする請求項１または請求項２に記載の半導体装置。
- アドレス信号に応じて、複数のワード線駆動電圧を出力するデコーダと、
前記デコーダに接続され、前記複数のワード線駆動電圧がそれぞれ供給される複数の配線と、
前記複数の配線にそれぞれ接続され、各出力端がワード線にそれぞれ接続された複数の駆動回路を有する第１の繰り返し単位と、
各出力端がワード線にそれぞれ接続された複数の駆動回路を有し、前記複数の配線にそれぞれ接続されるコンタクトの位置が、前記第１の繰り返し単位と鏡面対称に配置された第２の繰り返し単位と
を具備し、
前記第１，第２の繰り返し単位の境界部に位置する各駆動回路は、前記複数の配線にそれぞれ接続されるコンタクトを互いに共有することを特徴とする半導体装置。
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