JP3202188B2 - 半導体装置 - Google Patents

半導体装置

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JP3202188B2
JP3202188B2 JP10223198A JP10223198A JP3202188B2 JP 3202188 B2 JP3202188 B2 JP 3202188B2 JP 10223198 A JP10223198 A JP 10223198A JP 10223198 A JP10223198 A JP 10223198A JP 3202188 B2 JP3202188 B2 JP 3202188B2
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一義 大嶋
隆 山崎
英治 宮本
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潤 衛藤
真志 堀口
伸一 池永
淳 熊田
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光広 高野
誠 森野
伸一 宮武
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、例えば約１６Ｍビットのような大記憶容量を持つダ
イナミック型ＲＡＭ（ランダム・アクセス・メモリ）の
ような半導体記憶装置又は半導体装置に利用して有効な
技術に関するものである。
【０００２】
【従来の技術】約１６Ｍビットのような大きな記憶容量
を持つダイナミック型ＲＡＭの開発が進められている。
このようなダイナミック型ＲＡＭの例として、例えば日
経マグロウヒル社昭和６３年３月１日発行『日経マイク
ロデバイス』誌の頁６７〜頁８１がある。
【０００３】
【発明が解決しようとする課題】上記のような大記憶容
量化に伴い、メモリチップも必然的に大型化する。それ
に伴い、素子の微細化や配線の引き回しによる速度の低
下に格別の配慮が必要になるものである。すなわち、約
１６Ｍビットものような大記憶容量化を実現するには、
もはや約１Ｍビットや約４Ｍビットのダイナミック型Ｒ
ＡＭに用いられた技術手法とは異なる新たな技術開発が
必要になるものである。
【０００４】この発明の目的は、大記憶容量化又は大規
模集積化を図った半導体装置を提供することにある。こ
の発明の他の目的は、高速化を図りつつ大規模集積化を
実現した半導体装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、半導体基板主面の実質的に
長方形領域にその短辺を横切る中央線に沿って第１方向
に延びる第１領域と、その長辺を横切る中央線に沿って
前記第１領域と交差する第２方向に延びる第２領域を設
けて前記長方形領域を第３、第４、第５及び第６領域に
分割して各々に第１、第２、第３及び第４メモリアレイ
を設け、前記第１領域と、前記第１から第４メモリアレ
イとのそれぞれの接線に沿って第１、第２、第３及び第
４デコード回路を配置し、前記第２領域と、前記第１か
ら第４メモリアレイとのそれぞれの接線に沿って第５、
第６、第７及び第８デコード回路を配置し、前記第２領
域に設けられた複数のボンディングパッドを設ける。
【０００６】前記第３領域と前記第４領域を前記第２領
域を挟んで対向するようにし、前記第５領域と前記第６
領域を前記第２領域を挟んで対向するようにし、前記第
３領域と前記第５領域を前記第１領域を挟んで対向する
ようにし、前記第４領域と前記第６領域を前記第１領域
を挟んで対向するようにし、前記第３、第４、第５及び
第６領域の各々には、複数のワード線と複数のデータ線
の所定の交点に設けられた複数のダイナミック型メモリ
セルを含むメモリアレイと複数のセンスアンプを設け、
前記２領域には、複数のメインアンプを配置させる。
【０００７】
【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭの一実施例の基本的レイアウト図
が示されている。この実施例においては、メモリの大容
量化に伴うチップサイズの大型化による制御信号やメモ
リアレイ駆動信号といった各種配線長が長くされること
によって動作速度も遅くされてしまうのを防ぐ等のため
に、ＲＡＭを構成するメモリアレイ部とそのアドレス選
択等を行う周辺部との配置に次のような工夫を行うもの
である。
【０００８】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。上記の十文字エリアは、同図に示すようにエリ
アＡないしＤのそれぞれに分けられる。すなわち、エリ
アＡはチップの横中央左側部であり、エリアＢはチップ
の横中央右側部である。エリアＣはチップの縦中央上側
部であり、エリアＤはチップの縦中央下側部である。そ
して、エリアＥは、上記チップの横中央部と縦中央部と
が交差するチップ中央部である。
【０００９】この実施例のメモリチップは、上記エリア
ＡないしＥからなる十文字エリアにより４つに分割され
たエリアにメモリアレイが構成される。特に制限されな
いが、上記４つのメモリアレイは、後述するようにそれ
ぞれが約４Ｍビットの記憶容量を持つようにされる。こ
れに応じて４つのメモリアレイ全体では、約１６Ｍビッ
トの大記憶容量を持つものとされる。
【００１０】上記十文字エリアのうち、それぞれのメモ
リアレイと隣接する周辺部には、メモリアレイの選択動
作を行うデコーダ及びドライバが配置される。すなわ
ち、エリアＡとＢのうち、上下に分割された２個づつの
メモリアレイに対応して、Ｙ（カラム）デコーダ（Ｙｄ
ｅｃ）とＹセレクト（カラム選択）ドライバ（ＹＳドラ
イバ）がそれぞれ配置される。エリアＣとＤのうち、左
右に分割された２個づつのメモリアレイに対応して、Ｘ
（ロウ）デコーダ（Ｘｄｅｃ）とワード線ドライバ（Ｗ
Ｌドライバ）がそれぞれ配置される。それ故、４つに分
割されたメモリアレイは、横方向にワード線が延長され
て配置され、縦方向にデータ線（ビット線又はディジッ
ト線）が延長されて配置される。ただし、上記のように
１つのメモリアレイが約４Ｍビットもの大記憶容量を持
つものであるため、１つのデータ線等に接続されるメモ
リセルの数が膨大となり実際的でない。したがって、各
メモリアレイは後述するように複数からなるメモリマッ
トからそれぞれ構成される。
【００１１】上記十文字エリアの各エリアＡないしＥの
残りの部分には次のような主要な回路ブロックがそれぞ
れ配置される。エリアＡとエリアＢには、アドレスバッ
ファ、アドレス比較回路（冗長用デコーダ）、制御クロ
ック発生回路及びデータ入力バッファ等が配置される。
エリアＣとエリアＤには、コモンソーススイッチ回路、
センスアンプ制御信号回路、マット選択制御回路、メイ
ンアンプ等が配置される。そして、中央エリアＥには、
Ｘデコーダ、Ｙデコーダ用アドレス信号発生回路、内部
降圧電源回路等が配置される。
【００１２】図２には、この発明に係るダイナミック型
ＲＡＭの一実施例の全体レイアウト図が示されている。
すなわち、上記エリアＡに対応した部分には、Ｙアドレ
スバッファ、Ｙ冗長回路及びＹアドレスドライバ（論理
段）とからなるＹ系回路と、テスト機能回路及びＣＡＳ
系制御信号回路が設けられる。このエリアＡの中央寄り
には、約５Ｖのような外部電源電圧ＶＣＣＥを受けてメ
モリアレイに供給される約３．３Ｖのような電圧に変換
させる内部降圧電圧ＶＤＬリミッタ回路と、ＤＶ１ない
しＤＶ３で示したＹアドレスドライバ、Ｘアドレスドラ
イバ及びマット選択ドライバがそれぞれ設けられる。
【００１３】上記エリアＢに対応した部分には、Ｘアド
レスバッファ、Ｘ冗長回路及びＸアドレスドライバ（論
理段）とからなるＸ系回路と、ＲＡＳ系制御信号回路、
ＷＥ系信号制御回路、データ入力バッファが設けられ
る。このエリアＢの中央寄りには、約５Ｖのような外部
電源ＶＣＣＥを受けて周辺回路に供給される約３．３Ｖ
のような電圧に変換させる内部降圧電圧ＶＣＣリミッタ
回路とＤＶ１ないしＤＶ３で示したＹアドレスドライ
バ、Ｘアドレスドライバ及びマット選択ドライバがそれ
ぞれ設けられる。
【００１４】上記エリアＡとＢのように、アドレスバッ
ファとそれに対応したアドレス比較回路を含む冗長回
路、制御クロック発生を行うＣＡＳ，ＲＡＳ系制御信号
回路等を一個所に集中配置すると、例えば配線チャンネ
ルを挟んでクロック発生回路と他の回路を振り分けるこ
と、言い換えるならば上記配線チャンネルを共用化する
ことによって高集積化が可能になるとともに、アドレス
ドライバ（論理段）等に最短で等距離で信号を伝えるこ
とができるから高速化が図られる。
【００１５】上記エリアＣに対応した部分には、このエ
リアＣの中心軸に対して対称的に配置される合計８個の
メモリマットに対応した４個のメインアンプ、内部昇圧
電圧回路ＶＣＨＧ、基板電圧発生回路ＶＢＢＧ、及び上
記同様にエリアＣの中心軸に対して対称的に配置された
残り合計８個からなるメモリマットに対応した４個のメ
インアンプが設けられる。それ故、この実施例では１つ
のメモリアレイには８個のメモリマットが配置され、上
記エリアＣを中心として対称的に配置される２つのメモ
リアレイにより、合計１６個のメモリマットが設けられ
ることになる。このようにメインアンプを配置すること
によって、メインアンプの数を減らすことができるとと
もに、その信号伝播距離も短くできるから高速化が可能
になる。
【００１６】上記エリアＤに対応した部分には、このエ
リアＤの中心軸に対して対称的に配置される合計８個の
メモリマットに対応した４個のメインアンプ、４個から
なるデータ出力バッファ、及び上記同様にエリアＤの中
心軸に対して対称的に配置された残り合計８個からなる
メモリマットに対応した４個のメインアンプが設けられ
る。それ故、この実施例では上述のように４個のメモリ
アレイから構成されるから、メモリマットの数は全体で
３２個から構成される。
【００１７】特に制限されないが、この実施例では、上
記縦中央部のエリアに小さな□で示したボンディングパ
ッドが配置される。このボンディングパッドの詳細な配
置は、図３のレイアウト図に具体的に示されている。同
図において、□で示したボンディングパッドのうち、黒
く塗りつぶしたものは、外部電源供給用のパッドであ
る。すなわち、入力のレベルマージンを大きくするた
め、言い換えるならば電源インピーダンスを低くするた
めに回路の接地電位を供給するパッドＶＳＳは、合計で
１３個一直線上に並んで配置される。
【００１８】これらのパッドＶＳＳは、ＬＯＣ技術によ
り形成される縦方向に延びる接地電位用リードに接続さ
れる。これらパッドＶＳＳのうち、エリアＣとＤにそれ
ぞれ１個設けられたパッドは、ワード線のクリア、ワー
ドドライバの非選択ワード線のカップリングによる浮き
上がり防止用の接地電位として用いられる。エリアＣ，
Ｄにそれぞれ２個設けられたパッドは、センスアンプの
コモンソースＶＳＳ用として設けられ、コモンソースの
配線抵抗を下げ高速化を実現する。エリアＤには、上記
の他データ出力バッファ用のもの２個、エリアＥにはＸ
アドレスバッファ、Ｙアドレスバッファに接地電位を供
給すると同時に電源発生回路に対応したものが設けられ
る。そして、エリアＣとＤにそれぞれ１個、またエリア
Ｅに設けられる２個のパッドは、その他の周辺回路に対
応したものである。
【００１９】これにより、回路の接地電位は内部回路の
動作に対して電源インピーダンスが低くされ、かつ上記
のごとく５種類に分けられた内部回路間のＶＳＳ配線
が、ＬＯＣリードフレームとボンディングワイヤとから
なるローパスフィルタで接続されることになるからノイ
ズの発生を最小に抑えるとともに、内部回路間のＶＳＳ
ノイズの伝播も最小に抑えることができる。
【００２０】約５Ｖのような外部電源ＶＣＣＥに対応し
たパッドは、上記電圧変換動作を行う内部降圧電圧発生
回路ＶＣＣリミッタ、ＶＤＬリミッタに対応して中央部
に２個、データ出力バッファに対応した位置に１個設け
られる。これも上記同様に電源インピーダンスを低くす
るとともに、内部回路間の電圧（ＶＣＣ、ＶＤＬ及びＶ
ＣＣＥ間）のノイズ伝播を抑えるためのものである。
【００２１】アドレス入力用のパッドＡ０〜Ａ１１は、
中央部にまとめて配置される。これは、Ｘアドレスバッ
ファとＹアドレスバッファの配置に合わせて近接して設
けることによって、信号の伝達距離を最小にし高速化を
図るためのものである。
【００２２】制御信号用のパッドＲＡＳＢ、ＣＡＳＢ、
ＷＥＢ、ＯＥＢは、それぞれに対応した回路に近接して
配置される。ここで、各記号の末尾に付された文字Ｂ
は、ロウレベルがアクティブレベルであるバー信号であ
ることを表している。ただし、図面上では、従来の論理
記法に従って、各記号の上にオーバーバーを付して表し
ている。このことは、以下の説明及び図面においても同
様である。データ出力用のパッドＤＱ１〜ＤＱ４は、各
データ出力バッファに設けられる。パッドＤは、×１ビ
ット構成のときのデータ入力用であり、Ｑは×１ビット
構成のときのデータ出力用である。以上が外部ピン用の
パッドである。
【００２３】この実施例では、上記のような外部ピン用
の他にボンディングマスター用、モニタ用及びモニタ用
パッド制御のために以下のパッドが設けられる。ボンデ
ィングマスター用としてはパッドＦＰ０とＦＰ１が設け
られる。ＦＰ０はＳＣ（スタティックカラム）モードを
指定するためのものであり、ＦＰ１はＮＢ（ニブル）モ
ード及び×４ビット構成時のライトマスク機能を指定す
るためのものである。モニタ用としてはパッドＶＣＣ、
ＶＤＬ、ＶＬ、ＶＢＢ、ＶＣＨ及びＶＰＬがある。
【００２４】これらのパッドは、それに対応した各内部
電圧ＶＣＣ、ＶＤＬ、ＶＬ、ＶＢＢ、ＶＣＨ及びＶＰＬ
をモニタするためのものである。ＶＣＣは、約３．３Ｖ
の周辺回路用電源電圧であり、ＶＤＬは約３．３Ｖのメ
モリアレイ、すなわち、センスアンプに供給される電源
電圧であり、ＶＣＨは上記内部電圧ＶＤＬを受けて約
５．３Ｖに昇圧されたワード線の選択レベル、シェアー
ドスイッチＭＯＳＦＥＴを選択するブースト電源電圧、
ＶＢＢは−２Ｖのような基板バックバイアス電圧、ＶＰ
Ｌはメモリセルのプレート電圧、ＶＬは約３．３ＶのＶ
ＣＣリミッタ、ＶＤＬリミッタ用基準電圧である。モニ
タ用パッドの制御用としてはパッドＶＢＴ、ＶＨＴ及び
ＶＰＬＧがある。これらの機能は、後のモニタ電圧機能
の説明から明らかになろう。
【００２５】この実施例では、ボンディングパッドは、
２列に配置される。しかも、そのピッチを約半ピッチ分
だけずらして交互に配置する。言い換えるならば、複数
個からなるボンディングパッドをジグザグに配置する。
これより、パッド相互間の実質的な間隔を長くすること
ができる。言い換えるならば、比較的狭いエリアに高い
密度で多数のボンディングパッドを配置することができ
るものである。
【００２６】ボンディングパッドは、ワイヤーボンディ
ング等のボンディングのための比較的大きな占有面積を
必要とすること、及び静電破壊防止回路を設けることが
必要であるからそのピッチを比較的大きくとることが必
要である。それ故、この実施例のようなジクザグ配列と
することによって、比較的狭いエリアに多数のボンディ
ングパッドを配置することが可能になる。また、縦長の
チップの縦中央部にボンディングパッドを配置する構成
では、上記のようにより多数のパッドを設けることがで
きるものである。
【００２７】図４には、上記構成のメモリアレイに対す
るアドレス割り付けの一実施例のブロック図が示されて
いる。この実施例のＲＡＭは、前記のように約１６Ｍビ
ットの記憶容量を持つ。そして、アドレス信号は、Ｘア
ドレス信号とＹアドレス信号とがアドレスストローブ信
号ＲＡＳＢとＣＡＳＢに同期して時系列的に供給される
というアドレスマルチプレックス方式を採る。それ故、
アドレス信号としては、Ｘアドレス信号がＸ０〜Ｘ１１
の１２ビット、Ｙアドレス信号がＹ０〜Ｙ１１の１２ビ
ットからそれぞれ構成される。
【００２８】同図において、アドレス信号Ｘ０〜Ｘ１１
は、外部から供給されるアドレス信号がハイレベルのと
き選択状態を意味するトルー信号であり、アドレス信号
Ｘ０Ｂ〜Ｘ１１Ｂは、外部から供給されるアドレス信号
がロウレベルのとき選択状態を意味するバー信号であ
る。同様に、アドレス信号Ｙ０〜Ｙ１１は、外部から供
給されるアドレス信号がハイレベルのとき選択状態を意
味するトルー信号であり、アドレス信号Ｙ０Ｂ〜Ｙ１１
Ｂは、外部から供給されるアドレス信号がロウレベルの
とき選択状態を意味するバー信号である。
【００２９】メモリマットは、センスアンプを挟んだ２
つの領域ＳＬとＳＲと、それに対応したＸデコーダ及び
ワード線ドライバ及びカラム選択回路を最小の単位と
し、上記のように４分割されてなるメモリアレイには８
個の単位のメモリマットが配置される。これらの単位の
メモリマットは、ＭＳ０Ｌ，ＭＳ０ＲないしＭＳ３Ｌ，
ＭＳ３Ｒのように８種類に分けられる。上記のように４
つに分割されるメモリアレイがそれぞれ８個の単位のメ
モリマットを持つから、ＭＳ０Ｌ，ＭＳ０ＲないしＭＳ
３Ｌ，ＭＳ３Ｒは、それぞれ４個づつの単位のメモリマ
ットに割り当てられる。
【００３０】上記単位のメモリマットのＸデコーダに
は、アドレス信号Ｘ０〜Ｘ７の８ビットのアドレス信号
と、センスアンプを挟んだ２つの領域を指定するＳＬ，
ＳＲ信号と、そのメモリマットを指定するＭＳ０Ｌ／Ｒ
〜ＭＳ３Ｌ／Ｒの信号が供給される。１つのメモリマッ
トは５１２本のワード線を持つ。上記単位のメモリマッ
トは、センスアンプを中心として左右に相補データ線
（ビット線又はディジット線）が配置されるといういわ
ゆるシェアードセンスアンプ方式を採る。そして、この
左右のアドレス指定用信号ＳＬ，ＳＲにアドレス信号Ｘ
８とＸ８Ｂが用いられる。それ故、Ｘデコーダ回路は実
質的にＸ０〜Ｘ８の９ビットのアドレス信号を解読して
１つのワード線の選択動作を行う機能を持つ。
【００３１】アドレス信号Ｘ９ないしＸ１１の３ビット
のアドレス信号は、マット選択信号ＭＳＩＬ／Ｒを形成
する。すなわち、アドレス信号Ｘ９とＸ９Ｂは、同図に
代表として例示的に示されているメモリマットＭＳ０Ｌ
とＭＳ１Ｌのように隣接するメモリマットを選択し、ア
ドレス信号Ｘ１１とＸ１１Ｂは、同図に代表として例示
的に示されているメモリマットＭＳ０Ｌ及びＭＳ１Ｌと
メモリマットＭＳ０Ｒ及びＭＳ１Ｒのように上記隣接す
る２つのメモリマットを１組として、左右からなる２組
のメモリブロックのうちのいずれかを選択する。そし
て、アドレス信号Ｘ１０とＸ１０Ｂは、同図の縦中央部
のエリアにより分けられたメモリアレイのいずれかを選
択するために用いられる。上記のような３ビットからな
るアドレス信号の組み合わせにより、各単位のメモリマ
ットには、上記のような８通りのアドレス割り当てＭＳ
０〜３Ｌ／Ｒが指定される。
【００３２】ロウアドレスストローブ信号ＲＡＳＢに同
期してＸアドレス信号が取り込まれると、Ｘ系の選択動
作が行われる。このとき、上記のようなアドレス割り付
けにより、上記４つのメモリアレイのうち、アドレス信
号Ｘ１０とＸ１０Ｂに応じて上記縦中央部のエリアを挟
んで２づつに分けられたメモリアレイのうちいずれ一方
が選択される。そして、アドレス信号Ｘ１１とＸ１１Ｂ
に応じてＲ又はＬが付加されたいずれか１つのメモリマ
ットが選択され、アドレス信号Ｘ９とＸ９Ｂにより隣接
するメモリマットのうち一方が指定されることになる。
したがって、全体で３２個のメモリマットのうち、４個
のメモリマットにおいてそれぞれ残りの９ビットからな
るアドレス信号（Ｘ０〜Ｘ８）により指定される１本の
ワード線が選ばれることになる。
【００３３】各メモリアレイ（合計８個のメモリマッ
ト）に対応して設けられるＹデコーダは、Ｙアドレス信
号Ｙ２ないしＹ９を解読してメモリアレイの相補データ
線を選択する。すなわち、上記Ｙ２ないしＹ９からなる
８ビットのアドレス信号の解読により、１／２５６のア
ドレス選択動作を行う。ただし、カラム選択回路は、４
ビットの単位で相補データ線の選択動作を行うものであ
る。それ故、１つのメモリマットは、５１２×２５６×
４の記憶容量を持ち、１つのメモリアレイには８個のメ
モリマットが設けられるから、メモリアレイ全体では５
１２×２５６×４×８＝４１９４３０４の約４Ｍビット
の記憶容量を持つものとなる。したがって、ＤＲＡＭ全
体では４つのメモリアレイにより構成されるから約１６
Ｍビットの大記憶容量を持つものとなる。
【００３４】ここで、メモリマットＭＳ０ＬないしＭＳ
３Ｌからなる４つのメモリマットを１組とし、それと隣
接するメモリマットＭＳ０ＲないしＭＳ３Ｒからなる４
つのメモリマットを他の１組として合計８個のメモリマ
ットにより１つのメモリブロックが構成される。このメ
モリブロックに対して４つからなるメインアンプＭＡが
設けられる。
【００３５】上記のようなロウ系のアドレス確定によ
り、上記のような１つのメモリブロックを構成する８個
からなるメモリマットＭＳ０ＬないしＭＳ３ＬとＭＳ０
ＲないしＭＳ３Ｒのうち、前記のようにアドレス信号Ｘ
１０，Ｘ１０ＢとＸ１１，Ｘ１１Ｂ及びＸ９，Ｘ９Ｂか
らなる３ビットのアドレス信号により１つのメモリマッ
トが選択されて上記４ビットからなる信号が上記４つの
メインアンプに対応して出力される。
【００３６】Ｙアドレス信号のうち、アドレス信号Ｙ０
とＹ１により、上記４つのメインアンプＡＳ０〜ＡＳ３
のうち１つが選択される。そして、残りのアドレス信号
Ｙ１０とＹ１１により、４組からなるメインアンプ群Ｎ
Ａ０〜ＮＡ３のうち１つが選ばれる。このようにして、
上記４ビットからなるアドレス信号Ｙ０，Ｙ１及びＹ１
０とＹ１１により合計１６個のメインアンプの中の１つ
が活性化されて１ビットの読み出し信号がデータ出力回
路を通して出力される。
【００３７】４ビット単位でメモリアクセスする場合に
は、特に制限されないが、アドレスＹ１０とＹ１１を無
効にして、４組のメインアンプ群の中からアドレス信号
Ｙ０とＹ１により指定される合計４個のメインアンプの
信号をパラレルに出力させるようにすればよい。さら
に、ニブルモードでの読み出し動作では、特に制限され
ないが、上記メインアンプをアドレス信号Ｙ０とＹ１又
はＹ１０とＹ１１をアドレス歩進させてシリアルに４ビ
ットを出力させることができる。
【００３８】図７には、上記電源供給線とそれに関連す
る内部電源回路とパッドの関係を具体的に説明するため
の概略レイアウト図が示されている。１は、外部電源用
のパッドＶＣＣＥであり、そこから配線層で内部降圧電
源回路（ＶＣＣ）３に上記電源電圧を供給する。内部降
圧電源回路（ＶＣＣ）３は、上記約５Ｖのような電源電
圧ＶＣＣＥの電源供給を受け、前記のような基準電圧Ｖ
Ｌに従った約３．３Ｖのような周辺回路用の内部電圧Ｖ
ＣＣを形成する。
【００３９】この電圧ＶＣＣは、配線５により横方向に
延長されてアドレスバッファやデコーダ等への動作電圧
供給に用いられる。また、配線５は、約中央部で２つに
分岐して上下縦方向に延長される。これは、前記のよう
なＸデコーダ、メインアンプ等の電源供給に対応してい
る。上記配線５は上記のように上下方向に分岐して延長
されるとともに、Ｙデコーダや、冗長回路に対応した個
所で複数分岐して横方向に延長される。
【００４０】２は、外部電源用のパッドＶＣＣＥであ
り、そこから配線層で内部降圧電源回路（ＶＤＬ）４に
電源電圧ＶＣＣＥを供給する。内部降圧電源回路（ＶＤ
Ｌ）４は、上記約５Ｖのような電源電圧ＶＣＣＥの電源
供給を受け、前記のような基準電圧ＶＬに従った約３．
３Ｖのようなメモリアレイ（センスアンプ）の動作電圧
ＶＤＬを形成する。この電圧ＶＤＬは、配線６により全
体として日の字状に配置される。すなわち、配線６は、
内部降圧電源回路（ＶＤＬ）４の出力点からいったん横
方向に延長し、上記縦方向に延長される配線５を内側に
取り囲むような長方形状に配置される。このようにして
配線６は、上記日の字を形作るようにされる。７は、デ
ータ出力バッファ及びガードリング用の電源パッドであ
り、そこから左右に延長されるともとに、縦中央部のパ
ッドやメインアンプ等を囲むように上下に平行に配置さ
れる。そして、上下の両端部ではチップの全体を取り囲
むように形成される。これによりガードリング機能が持
たせられる。
【００４１】図８には、上記回路の接地線とそれに関連
する内部電源回路とパッドの関係を具体的に説明するた
めの概略レイアウト図が示されている。チップの中央部
上下端に設けられた１１は、ワードクリア、ワード線ラ
ッチ用の接地電位供給用のパッドＶＳＳであり、そこか
らいったん横方向に延びて、ワードドライバに相当する
個所で分岐して上下方向に延長される。また、上記横方
向に延長され、ワードクリア部に相当する端部では上下
方向に延びて互いに接続される。１２は、センスアンプ
のコモンソース用の接地電位パッドであり、センスアン
プを活性化するための接地電位を供給する。
【００４２】この実施例では、横中央部に対して上下対
称的に配置される。上側では、上記バッドは２個所設け
られそこからそれぞれ横方向に延長され、センスアンプ
に接地電位を供給するパワースイッチＭＯＳＦＥＴが設
けられせる個所に対応して上下方向に延長される。１３
は、データ出力バッファに接地電位を供給するものであ
り、４つのデータ出力バッファに対応して配置される２
個のパットとそれを接続する配線から構成される。１４
は、内部降圧電源回路ＶＣＣ、ＶＤＬとアドレスバッフ
ァ用の接地電位パッドであり、左右横方向に延長される
配線に接続される。１５は、その他の回路用の接地電位
パッドであり、上記デコーダ回路や、メインアンプ等上
記以外の回路に接地電位を供給するためのもである。そ
れ故、接地電位を供給する回路の対象が多く、かつ広範
囲にわたっているため、パッドの数も４個と多く、それ
らに接続される配線もそれぞれの回路に対応して同図の
ように横、縦方向に比較的複雑に延長される。
【００４３】この実施例では、上記のように接地線は、
それぞれの回路機能に応じて１ないし５種類に分けら
れ、ＬＯＣ構成のリードフレームにより共通に接続され
る。これにより、上記のように接地線が分けられた回路
間相互でのノイズリークすることが抑えられるからノイ
ズマージンを大きくすることができる。例えば、ノイズ
マージンがきびしいアドレスバッファには、独立したバ
ッド１４と比較的短い配線により接地電位が与えられる
から十分な入力ノイズマージンを確保することができ
る。このことは、センスアンプ等のようにその動作によ
って接地線に比較的大きなノイズを発生する個所を、上
記のようなノイズにきびしい回路と実質的に分離するこ
とをねらったものである。
【００４４】図９（Ａ）と（Ｂ）には、上記のようなボ
ンディングパッドに対応して設けられる入力保護回路の
具体的レイアウト図とその断面図が示されている。この
実施例において、特に制限されないが、レイアウト図
（Ａ）とその一部断面図（Ｂ）から明らかなように、保
護素子としてはＮ+ −ＰＷＥＬＬ（基板）−Ｎ+ のラテ
ラル型のバイポーラトランジスタが用いられる。
【００４５】この場合、エミッタとしては電圧ＶＣＣＥ
とＶＳＳの双方を用いる。入力に高電圧（正／負）が印
加されると、このラテラルトランジスタで電位が緩和さ
れるが、この実施例では、同図（Ａ）のレイアウト図に
示すようにさらにポリシリコンからなる高抵抗素子で入
力ゲートに伝えられる電位を下げるようにしている。こ
の高抵抗素子の抵抗値は、入力信号の伝達スピードの観
点からあまり高くできないが、３００Ωないし５００Ω
程度が信号伝達機能と保護機能の点から妥当である。
【００４６】ＮＷＥＬＬ（Ｎ型ウェル領域）の周辺に設
けられるＮ+ により構成されるガードリングは、入力部
の異常電圧が周辺回路に悪影響を及ぼさないようにする
ためのものである。このガードリングには外部から供給
される電圧ＶＣＣＥが供給される。この実施例のよう
に、ボンディングパッドをチップの中央部に配置した場
合、従来のようにチップの周辺部に設ける場合に比べて
サージ電圧の影響をメモリアレイや周辺回路が受け易
い。それ故、ボンディングパッドを上述のようにウェル
付き拡散層としてのガードリングで囲み、そこに外部電
源電圧ＶＣＣＥレベルを供給して基板を通したサージ電
圧の影響を小さくする。
【００４７】この実施例のようにラテラル型のバイポー
ラトランジスタを用いたねらいは次の通りである。ラテ
ラル型トランジスタは、面積が小さくできるので、コレ
クタ，エミッタとなるＮ+ 拡散層の対向長（ベース幅）
を大きくして単位長当たりの電流値を小さくして電流の
集中を防ぐこと、及びそれを形成するのに特別なプロセ
スを追加する必要がない。
【００４８】同図において、ＡＬ２は２層目のアルミニ
ュウム層であり、ＡＬ１は１層目のアルミニュウム層で
ある。また、ＳｉＬはパッシベーションの開口層であ
り、ＴＣは２層目アルミニュウム層ＡＬ２と１層目アル
ミニュウム層ＡＬ１とを接続するスルーホールである。
【００４９】図１０には、外部電源電圧ＶＣＣＥパッド
に設けられる入力保護回路の具体的レイアウト図が示さ
れている。ＶＣＣＥパッドに高電圧が印加されたとき、
ＮＷＥＬＬ−ＰＷＥＬＬ（基板）−ＮＷＥＬＬのラテラ
ル型バイポーラトランジスタで電荷を接地電位ＶＳＳに
逃がすようにする。この保護素子はチップの縦中央部上
下端に設けられる。これにより、後述するようなＬＯＣ
構造でチップ中央部を縦方向に走るリードの入口で高電
圧が下降するようにできる。このような構成を採ること
によって、電源パッドが複数個所設けられるのに対して
一対一に対応して保護素子を設けるのではなく、リード
の入口付近の一対からなるパッドにのみ保護素子を設け
ることよりリードの中央部に対応したパッドには高電圧
がかからないようにすることができる。
【００５０】図１１には、半導体チップ周辺部のレイア
ウト図が示され、図１２には図１１の一部と図示しない
メモリセルの断面図が示されている。この実施例では、
上述のようにチップの縦横中央部に周辺回路やボンディ
ングパッドを配置する構成を採る。それ故、チップの周
辺部や四隅までメモリアレイが配置されることになる。
この場合、チップの四隅（コーナー）では、パッケージ
のレジンによる応力でパッシベーション等にクラックが
発生する虞れがある。
【００５１】これを防ぐために、言い換えるならば、機
械的強度を強くするために、同図に示すようにメモリア
レイの工程を利用して、ＦＧ（ＭＯＳトランジスタのポ
リシリコンゲート電極）、ＷＳｉ／Ｐoly Ｓｉ（相補デ
ータ線を形成するポリサイド層）を設ける。そして、図
１２の概略断面図に示されているように層間絶縁膜を介
して第１層目のアルミニュウム層ＡＬ１、第２層目のア
ルミュウム層ＡＬ２を重ね合わせる。このようなゆるや
かな段差をチップのコーナー部に設けることにより、レ
ジンによる応力が直接にメモリアレイ部に加わるのを防
ぐ。また、コーナー部のＦＧ、ＷＳｉ／Ｐoly Ｓｉの長
さを長くすることにより応力を分散することができる。
【００５２】図１１のレイアウト図及び図１３の断面図
に示されているように、半導体チップの最外周にはＰ+
拡散層が配置され、そこに１層目アルニュウムＡＬ１、
２層目アルミニュウム層ＡＬ２により基板バイアス電圧
ＶＢＢが供給される。そして、その内側にはＮＷＥＬＬ
がガードリングとして配置され、その中央部にオーミッ
クコンタクト用のＮ+ が形成され、そこに１層目アルニ
ュウムＡＬ１、２層目アルミニュウム層ＡＬ２により外
部電源電圧ＶＣＣＥが供給される。
【００５３】上記ＮＷＥＬＬによるガードリングは、基
板バックバイアス電圧発生回路ＶＢＢＧにより形成され
た約−２Ｖのような電圧が、何等かの理由に急激に変化
したとき、基板バイアス電圧ＶＢＢが印加されるＰ+ 拡
散層から発生するマイノリティ（少数）キャリアを吸収
する作用を持つ。これにより、上記Ｐ+ 拡散層から発生
したマイノリティキャリアがメモリアレイ側に進行して
メモリセルの記憶用キャパシタに蓄積された情報電荷と
結合して、情報量が減少ないし破壊されてしまうのを防
止することができる。
【００５４】図５には、この発明に係るダイナミック型
ＲＡＭにおける制御信号に着目したブロック図が示され
ている。同図は、図２等に示したレイアウト図に対応し
て描かれている。ＲＡＳ系のコントロール回路は、信号
ＲＡＳＢを受けてＸアドレスバッファを活性化するため
に用いられる。
【００５５】Ｘアドレスバッファに取り込まれたアドレ
ス信号はＸ系の冗長回路に供給される。ここで、記憶さ
れた不良アドレスとの比較が行われて、冗長回路への切
り換えることの有無が判定される。その結果と上記アド
レス信号とは、Ｘ系のプリデコーダに供給される。ここ
で、ＸｉとＡＸｎｌからなるプレデコード信号が形成さ
れ、各メモリアレイに対応して設けられるＸアドレスド
ライバＸｉＢ、ＡＸｎｌを介して、前記のようなメモリ
マットに対応して設けられるそれぞれのＸデコーダに供
給される。同図においては、１つのドライバのみが代表
として例示的に示されている。
【００５６】一方、上記ＲＡＳ系の内部信号は、ＷＥ系
のコントロール回路とＣＡＳ系のコントロール回路に供
給される。例えば、ＲＡＳＢ信号とＣＡＳＢ信号及びＷ
ＥＢ信号との入力順序の判定から、自動リフレッシュモ
ード（ＣＢＲ）、テストモード（ＷＣＢＲ）等の識別が
行われる。
【００５７】テストモードのときには、テスト回路が活
性化され、そのとき供給される特定のアドレス信号に従
いテストファンクションが設定される。上記Ｘアドレス
バッファに取り込まれたアドレス信号のうち、メモリマ
ットの選択を指示するアドレス信号はマット選択回路Ｍ
ＳｉＬ／Ｒに伝えられ、ここから各メモリアレイに設け
られた複数のメモリマットのうちいずれかが選択され
る。ここで、メモリマットに対応して設けられるＣＳ
は、コモンソーススイッチＭＯＳＦＥＴである。
【００５８】前記図４に示したアドレス割り付けのよう
に、４つのメインアンプＭＡは、それを中心にして左右
対称的に設けられた合計８個のメモリマットからの４対
の相補データ線（４ビット）に対応している。メモリマ
ット選択信号ＭＳｉＬ／Ｒにより上記８つのメモリマッ
トのうち１つが選ばれる。このような選択動作を行うの
が単位マット制御回路ＵＭＣである。同図には、４対の
メインアンプＭＡが１組として例示的に示されており、
残り３組のメインアンプは破線によりブラックボックス
として示している。
【００５９】マット選択回路ＭＳｉＬ／Ｒは、選択信号
ＭＳ０Ｌ／ＲないしＭＳ３Ｌ／Ｒを形成する。例えばＭ
Ｓ０Ｌが形成されると、図４に示すＭＳ０Ｌに対応した
４つのメモリマットが選択される。これらの４つのメモ
リマットＭＳ０Ｌは、それぞれから４ビットの入出力ノ
ードを持つからそれが上記４個づつのメインアンプＭＡ
に対応される。
【００６０】ＣＡＳ系のコントロール回路は、信号ＣＡ
ＳＢを受けてＹ系の各種制御信号を形成するために用い
られる。信号ＣＡＳＢのロウレベルへの変化に同期して
Ｙアドレスバッファに取り込まれたアドレス信号は、Ｙ
系の冗長回路に供給される。ここで、記憶された不良ア
ドレスとの比較が行われて、冗長回路への切り換えの有
無が判定される。その結果と上記アドレス信号は、Ｙ系
のプリデコーダに供給される。ここで、ＹｉとＡＹｎｌ
からなるプレデコード信号が形成される。このプリデコ
ード信号ＹｉとＡＹｎｌは、４つからなる各メモリアレ
イに対応して設けられるＹアドレスドライバ（最終段）
ＹｉＢ、ＡＹｎｌを介して、それぞれのＹデコーダに供
給される。同図においては、１つのＹドライバＹｉＢ、
ＡＹｎｌＢのみが代表として例示的に示されている。
【００６１】上記ＣＡＳ系のコントール回路は、前記の
ようにＲＡＳＢ信号とＷＥＢ信号とを受けてその入力順
序の判定からテストモードを判定すると、隣接するテス
ト回路を活性化させる。同図では、省略されているが、
アドレス信号や制御信号が供給されるボンディングパッ
ドは、チップの中央部に集められて配置される。それ
故、各パッドから対応する回路までの距離を短く、ほゞ
均一にできる。これにより、この実施例のようなレイア
ウトを採ることによって、アドレス信号や制御信号の取
り込みが高速に行われるとともに、多数ビットからなる
アドレス信号にあっては多ビットからなるアドレス信号
相互において生じるスキューを最小に抑えることができ
る。
【００６２】同図に示すように、センスアンプ（ＳＡ）
用の電源ＶＤＬや周辺回路用電源ＶＣＣも、チップの中
央部に配置されている。これにより、チップの４隅に配
置される回路に対して等距離でしかも短い配線により各
種電圧供給を行うことができるものとなる。また、各回
路に応じて図示しないが、電圧安定化、言い換えるなら
ば、電源インピーダンスを下げるための比較的大きな容
量値を持つようなキャパシタがそれぞれの電源配線に沿
って回路内に分散されて設けられる。
【００６３】図６には、×１ビット構成時の動作シーケ
ンスに着目したブロック図が示されている。同図では、
各回路ブロックを主として信号名で示し、主要な回路を
回路名により示している。それ故、同図では書き込み／
読み出し信号の流れを示す信号経路は省略されている。
以下、図６を参照して、この発明に係るダイナミック型
ＲＡＭの動作の概略を説明する。
【００６４】ロウ系のアドレス選択動作は、次のように
行われる。アドレス信号Ａｉ（Ａ０〜Ａ１１）と、これ
らとは別に特にアドレス信号Ａ９〜Ａ１１及びＡ８は、
それぞれロウアドレスストローブ信号ＲＡＳＢに同期し
てアドレスバッファに取り込まれ、ロウ系の内部アドレ
ス信号ＢＸｉ、ＭＳｉＬ、ＭＳｉＲ及びＳＬ、ＳＲとし
て保持される。上記アドレスバッファに取り込まれたア
ドレス信号ＢＸｉは、一方において冗長回路に入力され
て不良アドレスに対するメモリアクセスか否かが判定さ
れる。
【００６５】上記アドレス信号ＢＸｉは他方においてプ
リデコーダに供給され、プリデコード信号ＡＸＮＬが形
成され、各メモリマットに対応して設けられるＸデコー
ダＸ−ＤＥＣに入力される。アドレス信号Ａ８〜Ａ１１
に対しては、上記のようにもう１組のバッファＭＳｉ
Ｌ、ＭＳｉＲ及びＳＬ、ＳＲが設けられてマット選択動
作を高速にする。すなわち、アドレス信号Ａ０〜Ａ１１
は、冗長回路やプリデコード回路に供給され、冗長回路
での多数のアドレス比較回路や、多数のゲート回路に入
力されることからその負荷が比較的重くされる。この実
施例では、上記のようにマット選択用のアドレスバッフ
ァＭＳｉＬ、ＭＳｉＲ及びＳＬ、ＳＲを設けることによ
って、上記冗長回路やプリデコーダ回路の入力容量等に
よる比較的大きな負荷による信号の遅れの影響を受けな
くなりるから上記のように高速となる。
【００６６】ＸデコーダＸ−ＤＥＣには、その動作タイ
ミングを制御するマット選択信号ＭＳｉＬ／Ｒ及びＳ
Ｌ，ＳＲから形成されたＸデコーダプリチャージ信号Ｘ
ＤＰとＸデコーダ引き抜き信号ＸＤＧが入力される。Ｘ
デコーダＸ−ＤＥＣは、上記タイミング信号ＸＤＰとＸ
ＤＧより上記プリデコード信号ＡＸＮＬを解読してワー
ド線の選択信号を形成する。このとき、不良アドレスへ
のアクセスのときには、冗長回路から出力される信号Ｘ
ＲｉＢが形成され、上記ＸデコーダＸ−ＤＥＣの出力に
よるワード線の選択動作が禁止されるとともに、冗長ワ
ード線の選択動作が行われる。このようなワード線の選
択動作には、前記のような昇圧された電圧ＶＣＨが用い
られる。これによって、上記ワード線にゲートが結合さ
れたアドレス選択用ＭＯＳＦＥＴの持つしきい値電圧に
関係なく、メモリセルと相補データ線との間の信号電荷
の授受がレベル損失なく行われる。
【００６７】上記マット選択信号ＭＳｉＬ／Ｒは、相補
データ線プリチャージ信号ＰＣＢを形成する。すなわ
ち、上記マット選択信号ＭＳｉＬ／Ｒにより選択される
メモリマットが確定するから、その選択マットの相補デ
ータ線にのみにプリチャージ動作が解除（終了）され
る。
【００６８】上記アドレス信号Ａ８により指定されるメ
モリマットのうちの左領域ＳＬ又は右領域ＳＲを指定す
る選択信号ＳＬ／ＳＲが形成される。この信号ＳＬ／Ｓ
Ｒとマット選択信号ＭＳｉＬ／Ｒからセンスアンプに結
合されるべき領域ＳＬ又はＳＲを選ぶスイッチＭＯＳＦ
ＥＴを制御する選択信号ＳＨＲが形成される。ここで、
この選択信号ＳＨＲは、前記のような昇圧された電圧Ｖ
ＣＨが用いられる。これにより、センスアンプと選択さ
れた相補データ線との間ではレベル損失なく信号の授受
が行われる。
【００６９】センスアンプは、ＲＡＳＢ信号から作られ
たパワースイッチＭＯＳＦＥＴの制御信号ＰＮ１とＰＰ
１と、上記ワード線の選択信号及びマット選択信号ＭＳ
ｉＬ／Ｒの各条件の成立により活性化される。このと
き、センスアンプは、前記のように内部で降圧された電
圧ＶＤＬにより活性化される。このとき、図示しない
が、センスアンプの動作伴うピーク電流の低減のために
２段階増幅動作が行われる。すなわち、第１段階では比
較的小さな電流を流すスイッチＭＯＳＦＥＴをオン状態
にして、センスアンプを活性化させ、その増幅出力が比
較的大きくなった第２段階では比較的大きな電流を流す
スイッチＭＯＳＦＥＴをオン状態にして高速増幅動作を
行わせる。
【００７０】信号ＲＧは、ＹスイッチＭＯＳＦＥＴをオ
ン状態にするタイミングを決める信号である。すなわ
ち、相補データ線に十分な信号量が得られた後に信号Ｒ
Ｇを発生させ、後述するカラム系の選択動作のタイミン
グを制御する。信号ＲＮ、ＲＦは、ノーマルリードモー
ドと、リフレッシュモードの判定信号である。信号ＲＡ
ＳＢがハイレベルからロウレベルに変化する前に、信号
ＣＡＳＢがハイレベルからロウレベルに変化すると、信
号ＲＦが形成されリフレッシュモード（ＣＡＳビフォワ
ーＲＡＳリフレッシュ）とされる。この場合には、この
後に行われるカラム系のアドレス選択動作が信号ＣＥに
よって省略される。
【００７１】信号ＲＡＳＢがロウレベルのときに、信号
ＣＡＳＢがハイレベルからロウレベルに変化するとノー
マルモード信号ＲＮが形成される。これに応じてリード
／ライトの制御を行う信号ＣＥが発生される。Ｙアドレ
スバッファに取り込まれたアドレス信号ＢＹｉは、Ｙ系
の冗長回路とプリデコーダ回路に供給されてプリデコー
ド信号ＡＹＮＬが形成される。信号ＡＣ１Ｂは、メイン
アンプやＹデコーダ系の動作を制御する信号であり、信
号ＣＥの立ち下がり時と信号ＣＥがハイレベルのときに
はアドレス信号が変化するとそれに応じて発生する。
【００７２】冗長回路において救済アドレスがないとき
信号ＹｉＢを発生し、救済アドレスのときＹＲｉＢが発
生する。ＹデコーダＹ−ＤＥＣは、欠陥救済がなけれ
ば、プリデコード信号ＡＹＮＬを解読してＹ（カラム）
選択信号を形成し、欠陥救済が存在するならば上記プリ
デコード信号ＡＹＮＬに対応したアドレス選択を無効に
して救済用のＹ（カラム）選択信号を形成する。
【００７３】信号ＷＥＢからライト信号Ｗ２が形成され
る。信号ＣＡＳＢから信号Ｃ２を形成する。この信号Ｃ
２は、ＲＡＳ／ＣＡＳ論理、リード／ライト判別及び各
セットアップ、ホールド特性の制御に用いられる。信号
Ｗ３Ｂは、リード・モディファイ・ライト動作、及びア
ーリィ・ライトを動作を行うための１ショットパルスで
あり、これに基づいて内部のライトパルスが発生され
る。
【００７４】信号ＷＹＰは、データ入力バッファから入
出力線Ｉ／Ｏまでの制御に用いられ、信号ＷＹＰＢは入
出力線Ｉ／Ｏから相補データ線の制御を受け持つ。信号
ＤＬは書き込み信号Ｄinをデータ入力バッファに取り込
むときのデータセットアップ／ホールド時間を決める。
データ入力バッファに取り込まれた書き込みデータＤＯ
ｉは、信号ＷＹＰにより入出力線Ｉ／Ｏに伝えられる。
この入出力線Ｉ／Ｏの書き込み信号は、Ｙデコーダ回路
Ｙ−ＤＥＣにより選択された相補ビット線（相補データ
線）に伝えられ、この相補ビット線に結合され、ワード
線が選択状態にされている１つのメモリセルに書き込ま
れる。
【００７５】信号ＹＰはＹデコーダ系の動作制御信号で
あり、信号ＲＹＰはメインアンプの動作制御信号であ
る。上記信号ＹＰはＹデコーダＹ−ＤＥＣを制御するも
のであるため、上記のようなライト動作のときもに発生
する。信号ＲＹＰによりメインアンプの活性化信号ＭＡ
とＲＭＡが形成され、メインアンプの活性化が行われ
る。信号ＤＳは、メイアンプのデータの出力タイミング
を制御する。
【００７６】信号ＲＡＳＢ、ＣＡＳＢ及びＷＥＢの相互
の入力タイミング関係からテストモードの信号ＲＮ，Ｒ
Ｆと、信号ＷＮ，ＷＦと、信号ＣＲ，ＬＦとがそれぞれ
形成される。信号ＲＮ，ＲＦと信号ＷＮ，ＷＦとは、Ｃ
ＢＲ（ＣＡＳビフォワーＲＡＳリフレッシュ）、ＷＣＢ
Ｒ（ＷＥ、ＣＡＳビォワーＲＡＳ）の制御を行う。信号
ＣＲ，ＬＦはテスト系回路の制御、例えば上記ＷＣＢＲ
時のアドレス信号Ａｉのセット／リセットを行う。テス
ト系回路に取り込まれたアドレス信号ＡＦｉは、テスト
モードを決めるＦＭｉＢに変換されて、各種テスト信号
を発生させる。
【００７７】電源回路として、外部端子から供給される
約５Ｖのような電圧ＶＣＣＥから周辺回路用の約３．３
Ｖのような降圧電圧ＶＣＣが形成され、この降圧電圧Ｖ
ＣＣからワード線の選択レベルを決める約５．２Ｖのよ
うなブートストラップ電圧ＶＣＨが形成される。また、
この電圧ＶＣＣを用いて、約−２Ｖのような基板バック
バイアス電圧ＶＢＢが形成される。また、上記のような
外部から供給される電圧ＶＣＣＥからメモリアレイ（セ
ンスアンプ）用の約３．３Ｖのような降圧電圧ＶＤＬ
と、特にスタンバイ時に供給される降圧電圧ＶＳＴがそ
れぞれ独立に形成される。
【００７８】上記の動作概略から、メモリアレイに構成
された複数からなるメモリマットは、ワード線の選択動
作を行うＸデコーダを含むものである。このＸデコーダ
には、図５のブロック図に示すように、チップの中央部
に配置されたマット選択回路ＭＳｉＬ／Ｒにより形成さ
れるマット選択信号ＭＳｉＬ／Ｒ、プリデコーダ回路に
より形成されたプリデコード出力ＡＸＮＬとＸｉＢが最
終ドライバ段を通して供給される。上記中央部に配置さ
れた各回路に対応して、アドレス入力用のボンディング
パッド及び制御信号ＲＡＳＢやアドレスバッファ及び冗
長回路が集中して配置される。これにより、アドレス信
号を伝達する配線長を短くできるから高速化が可能にな
る。
【００７９】例えば、従来のＤＲＡＭのように長方形か
らなるチップの両短辺にボンディングパッドを配置し、
それに応じてアドレス端子や制御端子を振り分けるとい
うレイアウト方式では、チップの大きさに応じて信号の
伝達距離が長くなってしまう。すなわち、ボンディング
パッドからアドレスバッファの入力端子までの距離が長
いものと短いものが混在する。また、アドレスバッファ
からアドレスデコーダまでの距離もアドレスバッファの
位置に従い、長いものと短いものとが存在することとな
る。このようなレイアウト方式では、信号線の引き回し
による最も信号経路の長いものに動作速度が律束されて
しまうことと、タイミングマージンを取る必要から、約
１６Ｍビットのような大記憶容量化を図ったものでは、
そのチップの大きさに比例して動作速度が遅くなってし
まうものである。
【００８０】これに対して、この実施例のＤＲＡＭで
は、上述のようにアドレス入力用のボンディングパッド
や制御入力用のボンディングパッドをチップの中央部に
集中的に配置し、それに対応してアドレスバッファやコ
ントロール回路を近接して設ける構成を採るものであ
る。この構成では、チップの中央部から約放射状に信号
線が延びる構成となるから、信号伝播距離をチップの大
きさの約１／２に短くすることができる。
【００８１】配線抵抗は配線長に比例して大きくなり、
配線容量は配線長に比例して大きくなる。それ故、信号
伝播遅延時間は、原理的には信号伝播距離の自乗に比例
して遅くなる。したがって、上記のように実質的な信号
伝播距離をチップの大きさの１／２に減らせるというこ
とは信号伝播遅延時間を１／４にも減らせることを意味
するものである。
【００８２】この実施例では、マット選択信号ＭＳｉＬ
／Ｒにより選択される単位のメモリマットのみを活性化
する構成を取る。そして、マット選択信号ＭＳｉＬ／Ｒ
に基づき各メモリマット毎にそのマットのアドレス選択
動作に必要な信号ＳＨＲ、ＰＣＢ、センスアンプ活性化
信号を発生させる。この構成では、上記のような中央に
配置されたマット選択回路から比較的近い距離に配置さ
れるメモリマットと、遠い距離を持って配置されるメモ
リマットとの間で、上記のような信号ＳＨＲ、ＰＣＢ及
びセンスアンプの活性化パルス等にタイミングマージン
を取る必要がない。言い換えるならば、活性化されるメ
モリマットは、上記のようなマット選択信号ＭＳｉＬ／
Ｒが供給された時点から動作を開始し、それ以降の単位
マット内で最適化されたタイミング系によりアドレス選
択のための各種信号が発生されるものである。
【００８３】この構成では、チップの中央部に配置され
るマット選択回路は、前記の実施例にあっては３２マッ
トに対して８通りのマット選択信号を供給するだけでよ
いから信号負荷が軽減できるとともに信号線数を少なく
できる。これにより、各マットに伝えられる選択信号の
遅延を少なくできる。そして、上記のように選択される
メモリマットは、各マット毎に最適化されたタイミング
で動作し、マット相互でのタイミングマージンを採る必
要がないから高速のメモリアクセスが可能になる。ま
た、図４に示したメモリマットのアドレス割り付けのよ
うに、軸対称的な関係にある２つのメモリマット、例え
ばＭＳ０ＬとＭＳ１Ｌ、ＭＳ２ＬとＭＳ３Ｌが１つのサ
ブブロックを構成する。このサブブロックを１つのメモ
リアレイに対して４個設ける。この構成では、上記軸対
称的な２つのメモリマットのうち１つのメモリマットし
か活性化されない。これにより、１つの制御回路を２つ
のメモリマットに対して共通に用いることができる。
【００８４】上記のような２つのメモリマットからなる
サブブロックにおいて、縦中央エリアにより分離された
メモリアレイ間で軸対称的な関係にあるもの、例えばＭ
Ｓ０Ｌ、ＭＳ１Ｌ、ＭＳ２Ｌ及びＭＳ３Ｌを１つのメモ
リブロックとして、１つの制御回路を設ける構成として
もよい。この場合にも、上記のような４つのメモリマッ
トＭＳ０Ｌ、ＭＳ１Ｌ、ＭＳ２Ｌ及びＭＳ３Ｌのうち、
活性化されるのは１つのメモリマットのみあるので、上
記同様に１つの制御回路を共通に用いることができる。
この場合には、メモリアレイ全体で８個のメモリブロッ
クが構成されるものとなる。
【００８５】制御回路としては、例えば上記のような相
補データ線のプリチャージ動作、センスアンプの活性
化、シェアードセンスアンプ制御、Ｘデコーダの活性
化、ワードドライバの活性化、Ｙデコーダの活性化、共
通入出力線Ｉ／Ｏの選択及びメインアンプの選択と活性
化等の各種信号のうち少なくとも１つのを形成するもの
であれば効果があり、全てを形成することによりいっそ
うの効果を上げることが可能になる。
【００８６】上記のように単位のマットの集合体として
メモリアレイを構成する場合、マット選択回路の回路変
更、言い換えるならば、マット選択論理の変更のみによ
り、動作するマット数を変更することが容易になる。こ
れにより、品種展開（ロウパワー化等）が容易にできる
ものである。また、ワード線やデータ線を選択するため
のＸデコーダやＹデコーダを単位のメモリマットに隣接
して設けるものとしてもよいし、複数の単位マットで共
通してもよい。この実施例では、各マット毎にＸデコー
ダを設け、Ｙデコーダはメモリアレイ毎に設けることと
し、８つのメモリマットに共用して効率の良いレイアウ
トとしている。
【００８７】図１４には、この発明に係るダイナミック
型ＲＡＭの他の一実施例の基本的レイアウト図が示され
ている。この実施例では、前記図１と同様にチップの縦
中央部と横中央部からなる形作られる十文字エリアによ
り分割される４つメモリアレイにおいて、それぞれにＹ
デコーダが設けられる。この構成では、Ｙデコーダは、
各メモリアレイの中央部に配置されるのでカラム選択線
を短くできる。これにより、Ｙ系の選択動作を高速化す
ることができるものである。このような構成に対応し
て、Ｙ系のプリデコード信号は、上記縦中央部に設けら
れた配線チャンネルを通って各Ｙデコーダ回路に供給さ
れる。なお、上記縦中央部に接した側に設けられせるの
は前記同様なＸデコーダである。
【００８８】この構成においても、上記チップの中央部
にボンディングパッドや、それに対応したアドレスバッ
ファ等の入力回路や、メモリマット又はサブブロックや
メモリブロック選択回路を配置することによって、前記
同様な高速化が図られるものである。
【００８９】図１５には、この発明に係るダイナミック
型ＲＡＭの他の一実施例の基本的レイアウト図が示され
ている。この実施例では、前記図１と同様にチップの縦
中央部と横中央部から形作られる十文字エリアにより分
割される４つのメモリアレイにおいて、それぞれのメモ
リアレイの中央部にＸデコーダが設けられる。この構成
では、単位のメモリマットにおるけワード線の長さが半
分に短くされるからワード線の負荷が軽くなり、ワード
線の選択動作の高速化が可能になる。このような構成に
対応して、Ｘ系のプリデコード信号は、Ｘデコーダ部に
設けられた配線チャンネルを通って各メモリマットに対
応したＸデコーダ回路に供給される。
【００９０】上記チップにおける横中央部に接した側に
設けられるのは前記同様なＹデコーダである。この構成
においても、上記チップの中央部にボンディングパッド
や、それに対応したアドレスバッファ等の入力回路や、
メモリマット又はサブブロックやメモリブロック選択回
路を配置することによって、前記同様な高速化が図られ
るものである。
【００９１】図１６には、この発明に係るダイナミック
型ＲＡＭの更に他の一実施例の基本的レイアウト図が示
されている。この実施例では、前記図１と同様にチップ
の縦中央部と横中央部からなる形作られる十文字エリア
により分割される４つメモリアレイにおいて、それぞれ
のメモリアレイを４分割するように縦、横方向にＸとＹ
デコーダが設けられる。この構成では、ワード線長やカ
ラム選択線の長さが半分にできるから、それに対応して
負荷が軽くなるためワード線選択やカラム選択動作を高
速に行うことができる。
【００９２】この構成において、各メモリアレイのう
ち、上記ＸとＹデコーダにより分割される４つのメモリ
エリアのうち、１つのメモリエリアが選ばれるように
し、その中央部に、上記のような相補データ線のプリチ
ャージ動作、センスアンプの活性化、シェアードセンス
アンプ制御、Ｘデコーダの活性化、ワードドライバの活
性化、Ｙデコーダの活性化、共通入出力線Ｉ／Ｏの選択
及びメインアンプの選択と活性化等の各種信号形成する
制御回路を設けることができる。
【００９３】この構成においても、上記チップの中央部
にボンディングパッドや、それに対応したアドレスバッ
ファ等の入力回路や、メモリマット又はサブブロックや
メモリブロック選択回路を配置することによって、前記
同様な高速化が図られるものである。なお、上記１４図
ないし図１６において、ＸとＹのデコーダを入れ換えて
構成するものであってもよい。
【００９４】上記のような基本的レイアウトの変形例の
いずれかを採用する場合でも、チップの縦と横中央部か
らなる十文字領域によりメモリアレイを４分割し、そこ
に周辺回路やボンディングパッドを構成するものであ
る。特に、アドレス用パッドやアドレスバッファやそれ
を受けるプリデコーダや、プリデコード信号を各デコー
ダに供給する最終段ドライバを中央に配置する構成で
は、メモリアクセスのための信号の伝播経路が、放射状
に上下左右の４隅に向かってそれぞれ最短距離で、かつ
ほゞ等距離を持って延びるものである。これにより、前
記したような動作の高速化が可能になるものである。
【００９５】内部電源としても、メモリアレイ（センス
アンプ）の動作電圧ＶＤＬや周辺回路の動作電圧ＶＣＣ
を形成する降圧電圧発生回路も、上記チップのほゞ中央
部に配置するものである。この構成では、前記図７の実
施例に示したように電源供給用の配線長も短くできる。
これにより、電源インピーダンスを低く抑えることがで
きるから、回路の高速化と低ノイズ化を図ることができ
るものとなる。
【００９６】図１７には、メモリマットの他の一実施例
の基本的構成と、それを組み合わせて構成されてなるメ
モリブロックの他の一実施例のレイアウト図が示されて
いる。図１７（Ａ）には、メモリマットの基本的構成図
が示されている。同図において、Ｓはセンスアンプ、Ｍ
はメモリセルアレイ、Ｗはワード線駆動回路（含むＸデ
コーダ）、Ｃは制御回路である。同図（Ａ）の例では、
センスアンプＳがメモリセルアレイＭの左横側に設けら
れる。それ故、この実施例のメモリマットは、前記実施
例のようなシェアードセンスアンプ方式を採らない。
【００９７】同図（Ｂ）は、上記メモリマットのセンス
アンプＳが中心になるようにしてメモリセルアレイＭを
左右対称に配置してサブブロックを構成するものであ
る。この場合、センスアンプＳは左右のメモリセルアレ
イＭに対して選択的に用いられるというシェアードセン
スアンプ方式としもよいし、それぞれのメモリセルアレ
イＭに対応して２つのセンスアンプＳが隣接して配置さ
れるものとしてもよい。このようなサブブロックが複数
個を組み合わせて前記のようなメモリアレイを構成する
ものである。この構成において、左右のメモリセルアレ
イを選択的に行うようにすると、制御回路Ｃを共通化が
できる。
【００９８】同図（Ｃ）は、上記（Ｂ）のサブブロック
に対して制御回路Ｃの部分が中心になるようにして上下
対称にワード線駆動回路ＷとメモリセルアイレＭ及びセ
ンスアンプＳが配置されるよう同図（Ａ）のメモリマッ
トを組み合わせて１つのメモリブロックを構成するもの
である。
【００９９】この場合、上下対称にされる一対のサブブ
ロックのそれぞれは、２つのメモリアレイにそれぞれ構
成されるものとしてもよい。４つに分割された形となる
メモリセルアレイＭ（単位のメモリマット）のうち、１
つが選ばれるようにアドレス割り付けを行うことによっ
て、センスアンプＳはスイッチＭＯＳＦＥＴを介して左
右のメモリセルアレイに選択的に結合されるというシェ
アードセンスアンプ方式として共通化し、ワード線駆動
回路Ｗも上下のメモリセルアレイに対して共通化しても
よい。この構成では、制御回路は４つのメモリマットか
らなるメモリマットに対して共通化できる。ただし、こ
の場合、Ｙ系のデコーダ回路がマット又はブロック内に
存在しないから、Ｙ系の信号回路は除かれる。
【０１００】図１８には、メモリマットの他の一実施例
の基本的構成と、それを組み合わせて構成されてなるメ
モリブロックの他の一実施例のレイアウト図が示されて
いる。図１８（Ａ）には、メモリマットの他の一実施例
の基本的構成図が示されている。同図の例では、センス
アンプＳに隣接して制御回路Ｃが設けられる。また、メ
モリセルアレイＭの上下両側にワード線駆動回路Ｗが設
けられる。このワード線駆動回路Ｗは、ワード線の高速
選択動作のために１本のワード線を両端から選択／非選
択にするようにする。この構成に代え、メモリセルアレ
イＭのワード線を中点で上下に２分割し、分割されたそ
れぞれのワード線を上記２つのワード線駆動回路Ｗが選
択するようにしてもよい。
【０１０１】この場合には、ワード線の長さが短くされ
ることによって、ワード線の高速選択動作が可能にな
る。また、ワード線を１本おきに上下２つのワード線駆
動回路により選択するようにしてもよい。この構成で
は、上下に分けられるワード線駆動回路に対して、選択
されるワード線のピッチを２倍に広くできる。すなわ
ち、比較的大きな占有面積を必要とするワード線駆動回
路を上下に分割することにより、より小さなピッチによ
り配置されるワード線を駆動することができる。この実
施例のメモリマットは、前記同様にシェアードセンスア
ンプ方式を採らない。
【０１０２】同図（Ｂ）は、上記メモリマットの制御回
路Ｃを中心にしてメモリセルアレイＭ及びそれに設けら
れるセンスアンプＳを左右対称に振り分けて配置してサ
ブブロックを構成するものである。この場合、制御回路
Ｃが共通化されるものである。制御回路Ｃを上下に振り
分けて配置し、センスアンプＳも共通化して両メモリセ
ルアレイに対して選択的に用いられるというシェアード
センスアンプ方式としもよい。
【０１０３】同図（Ｃ）は、上記サブブロックのワード
線駆動回路Ｗの部分を中心にして上下対称にメモリセル
アレイＭ、センスアンプ及び制御回路Ｃを配置すること
より１つのメモリブロックを構成するものである。この
場合、４つに分割された形となるメモリセルアレイＭ
（単位のメモリマット）のうち、サブブロックを構成す
るものが２つのメモリアレイにそれぞれ構成されるよう
にしてもよい。上記メモリブロックのうち１つのメモリ
セルアレイＭが選ばれるようにアドレス割り付けを行う
ことによって、制御回路は４つのメモリマットからなる
メモリブロックに対して共通化できる。ただし、この場
合、Ｙ系のデコーダ回路がマット又はブロック内に存在
しないからＹ系の信号回路は除かれる。
【０１０４】図１９には、メモリマットの他の一実施例
の基本的構成と、それを組み合わせて構成されてなるメ
モリブロックの他の一実施例のレイアウト図が示されて
いる。図１９（Ａ）には、メモリマットの他の一実施例
の基本的構成図が示されている。同図の例では、メモリ
セルアレイＭの左右にセンスアンプＳが設けられる。そ
れ故、メモリセルアレイＭの相補データ線（ビット線）
は中央で分割される。これにより、センスアンプの入力
に結合される相補データ線のメモリセルの数を半分に減
らせるから、その寄生容量が低減してその負荷が軽くな
るとともにメモリセルからの読み出し信号量を大きくで
きるためセンスアンプＳの高速化が図られる。この構成
に代え、相補データ線の両端にセンスアンプＳを接続し
て、相補データ線の両端から読み出し信号の増幅を行う
ようにしてもよい。この構成では、センスアンプの電流
が分散されので高速動作化と低ノイズ化が可能になる。
【０１０５】上記相補データ線の一対おきにセンスアン
プを左右に振り分けて配置してもよい。この場合には、
センスアンプのピッチの緩和を図ることができる。言い
換えるならば、センスアンプを上記のように振り分ける
とこによって、１つのセンスアンプを２対の相補データ
線に対応したエリアに形成できるから、相補データ線の
ピッチをいっそう高密度にすることができる。メモリセ
ルアレイＭの下側にワード線駆動回路Ｗが設けられそれ
を囲むように制御回路Ｃが配置される。
【０１０６】同図（Ｂ）は、上記メモリマットの一方の
センスアンプＳを中心にするようにして２つのメモリマ
ットを左右対称に配置してサブブロックを構成するもの
である。この場合、制御回路Ｃが共通化されるものであ
る。左右のメモリセルアレイのワード線が択一的にしか
選択されない場合、中央のセンスアンプＳを共通化して
両メモリセルアレイに対して選択的に用いられるという
変形シェアードセンスアンプ方式を採るものとしてもよ
い。この場合、中央に設けられるセンスアンプを補助的
な増幅作用に用いる構成とした場合には、１つのメモリ
セルアレイの相補データ線の一端にセンスアンプの入出
力が直結され、他端にはスイッチＭＯＳＦＥＴを介して
センスアンプの入出力が結合されても何等問題ない。
【０１０７】同図（Ｃ）は、上記サブブロックの制御回
路Ｃの部分を中心にして上下対称に配置して、４つのメ
モリマットからなるメモリブロックを構成するものであ
る。この場合、４つに分割された形となるメモリセルア
レイＭ（単位のメモリマット）のうち、サブブロックを
構成するものが２つのメモリアレイにそれぞれ構成され
るようにしてもよい。上記メモリブロックのうち１つの
メモリセルアレイＭが選ばれるようにアドレス割り付け
を行うことによって、制御回路は４つのメモリマットか
らなるメモリブロックに対して共通化できる。ただし、
この場合、Ｙ系のデコーダ回路がマット又はブロック内
に存在しないからＹ系の信号回路は除かれる。
【０１０８】図２０には、メモリマットの他の一実施例
の基本的構成と、それを組み合わせて構成されてなるメ
モリブロックの他の一実施例のレイアウト図が示されて
いる。図２０（Ａ）には、メモリマットの他の一実施例
の基本的構成図が示されている。同図の例では、メモリ
セルアレイＭの左右にセンスアンプＳが設けられ、メモ
リセルアレイＭの上下にワード線駆動回路Ｗが設けられ
る。それ故、メモリセルアレイＭの相補データ線（ビッ
ト線）は中央で分割される。
【０１０９】これにより、センスアンプの入力に結合さ
れる相補データ線のメモリセルの数を半分に減らせるか
ら、その寄生容量が低減してその負荷が軽くなるととも
にメモリセルからの読み出し信号量を大きくできるため
センスアンプＳの高速化が図られる。この構成に代え、
相補データ線の両端にセンスアンプＳを接続して、相補
データ線の両端から読み出し信号の増幅を行うようにし
てもよい。この構成では、センスアンプの電流が分散さ
れので高速動作化と低ノイズ化が可能になる。また、前
記同様に高集積化のために相補データ線の両端に交互に
センスアンプを配置する構成としてもよい。
【０１１０】ワード線駆動回路Ｗは、ワード線の高速選
択動作のために１本のワード線を両端から選択／非選択
にするようにする。この構成に代え、メモリセルアレイ
Ｍのワード線を中点で上下に２分割し、分割されたそれ
ぞれのワード線を上記２つのワード線駆動回路Ｗが選択
するようにしてもよい。この場合には、ワード線の長さ
が短くされることによって、ワード線の高速選択動作が
可能になる。また、前記同様にワード線の両端に交互に
ワード線駆動回路を配置し、ワード線の高密度配置を行
うようにするものであってもよい。
【０１１１】メモリセルアレイＭの下側のワード線駆動
回路Ｗと左側のセンスアンプを囲むように制御回路Ｃが
配置される。同図（Ｂ）は、上記メモリマットの左側の
制御回路Ｃを中心にするようにして２つのメモリマット
を左右対称に配置してサブブロックを構成するものであ
る。この場合、制御回路Ｃが共通化されるものである。
左右のメモリセルアレイのワード線が択一的にしか選択
されない場合、中央のセンスアンプＳを共通化して両メ
モリセルアレイに対して選択的に用いられるという変形
シェアードセンスアンプ方式を採るものとしてもよい。
【０１１２】この場合、中央に設けられるセンスアンプ
を補助的な増幅作用に用いる構成とした場合には、１つ
のメモリセルアレイの相補データ線の一端にセンスアン
プの入出力が直結され、他端にはスイッチＭＯＳＦＥＴ
を介してセンスアンプの入出力が結合されても何等問題
ない。
【０１１３】同図（Ｃ）は、上記サブブロックの下側の
制御回路Ｃの部分を中心にして上下対称に配置して、４
つのメモリマットからなるメモリブロックを構成するも
のである。この場合、４つに分割された形となるメモリ
セルアレイＭ（単位のメモリマット）のうち、サブブロ
ックを構成するものが２つのメモリアレイにそれぞれ構
成されるようにしてもよい。上記メモリブロックのうち
１つのメモリセルアレイＭが選ばれるようにアドレス割
り付けを行うことによって、制御回路は４つのメモリマ
ットからなるメモリブロックに対して共通化できる。た
だし、この場合、Ｙ系のデコーダ回路がマット又はブロ
ック内に存在しないからＹ系の信号回路は除かれる。
【０１１４】図２１には、サブブロックの他の一実施例
の基本的構成と、それを組み合わせて構成されてなるメ
モリブロックの他の一実施例のレイアウト図が示されて
いる。図２１（Ａ）には、センスアンプＳを中心にして
左右に配置されたメモリセルアレイＭと、各メモリセル
アレイＭの下側に配置されたワード線駆動回路Ｗ、及び
その下側に配置される制御回路Ｃからなる前記図１７
（Ｂ）に示すようなサブブロックを左右対称的又は並列
的に配置し、右側に上記複数のメモリセルアレイＭに対
して共通に用いられるＹデコーダを設けるものである。
【０１１５】同図（Ｂ）は、図１８（Ｃ）示したメモリ
ブロックに、共通化されたＸデコーダを設けるものであ
る。この実施例では、Ｗは単にワード線駆動回路であり
デコード機能を持たない。この実施例において、４つの
メモリセルアレイＭのちち、１つしかワード線を選択し
ない場合には、２つのメモリセルアレイでワード線駆動
回路を共通化するものであってもよい。
【０１１６】前記図１７ないし図２１のようなメモリマ
ット、サブブロック及びメモリブロックの構成を採る場
合でも、適当なマット選択信号により単位のメモリマッ
トのみを活性化する構成を取ることができる。このよう
にマット選択信号に基づき各メモリマット毎にそのマッ
トのアドレス選択動作に必要な信号ＳＨＲ、ＰＣ、セン
スアンプ活性化信号を発生させる。この構成においては
前記同様に中央に配置されたマット選択回路から比較的
近い距離に配置されるメモリマットと、遠い距離を持っ
て配置されるメモリマットとの間で、上記のような信号
ＳＨＲ、ＰＣ及びセンスアンプの活性化信号等にタイミ
ングマージンを取る必要がない。
【０１１７】言い換えるならば、活性化されるメモリマ
ットは、上記のようなマット選択信号が供給された時点
から動作を開始し、それ以降は単位マット内で最適化さ
れたタイミング系により単位マット活性化のための各種
信号が発生される。したがって、チップの中央部に配置
されるマット選択回路は、上記のような複数のマットの
中のいずれかを活性化させる選択信号を供給するだけで
よいから信号負荷が軽減でき、各マットに伝えられる信
号の数とその遅延を少なくできる。そして、前記同様に
選択されるメモリマットは、各マット毎に最適化された
タイミングで動作し、マット相互でのタイミングマージ
ンを取る必要がないから高速のメモリアクセスが可能に
なるものである。
【０１１８】図２２には、この発明に係るＤＲＡＭに用
いられるＳＯＪ（スモール・アウトライン・Ｊベンドパ
ッケージ）リードフレームの平面図が示されている。同
図において、二点鎖線で示したのが搭載されるＤＲＡＭ
チップである。上下左右からチップの中央を横方向に延
長するよう形成された一対からなるリードは、接地電位
用ＶＳＳと電源電圧電源電圧ＶＣＣＥの供給用リードと
して用いられる。このようにチップの中央を横切るよう
にリードが配置されることに応じて、前記図３に示した
複数からなる電源用パッドＶＳＳ、ＶＣＣＥと複数個所
でボンディングされる。
【０１１９】電源端子としては、上記のようにＶＣＣＥ
及びＶＳＳ共に２端子からなり、リードフレームのよう
な低抵抗値からなる配線材料により、チップに対して複
数個所に接地電位ＶＳＳや、電源電圧ＶＣＣＥが与えら
れるから、それらの電位が与えられる回路の電源インピ
ーダンスを小さく抑えることができる。これにより、回
路の動作電流による電源線に発生するノイズを小さく抑
えることができる。信号の授受を行うリードは、同図に
おいてチップの上下から中央に向かって接続端が延びる
ようにされている。これにより、チップの中央部に集め
られたアドレス信号端子や、制御端子への接続が効率良
く行われることになる。
【０１２０】図２３（Ａ）ないし（Ｃ）には、上記のよ
うなリードフレームと半導体チップの接続例が示されて
いる。同図（Ａ）の例では、リードフレーム２２とチッ
プ２３の表面とは、フィルム２４を介在させて接着剤Ａ
２６と接着剤Ｂ２７によりそれぞれ接続する。そして、
リードフレームの端子は、金ワイヤ２５によってチップ
２３のホンディングパッドと接続される。
【０１２１】同図（Ｂ）の例では、リードフレーム２２
は、接着剤Ｃ２９によってチップ２３の表面に形成され
た絶縁体８に接続させるものである。そして、リードフ
レームの端子は、金ワイヤ２５によってチップ２３のホ
ンディングパッドと接続される。
【０１２２】同図（Ｃ）の例では、リードフレーム２２
は、モールド樹脂２１によってボンディング用の接続を
行うリード表面を除く個所が覆われており、接着剤Ｄ３
０によりチップ２３の表面に接続されるものである。そ
して、上記リードフレームの端子は、金ワイヤ２５によ
ってチップ２３のホンディングパッドと接続される。
【０１２３】このようなリードフレームを用いた場合に
は、リードフレームを半導体チップの配線の一部とする
ようにその表面に配置することができる。これにより、
前記図３のようにボンディングパッドをチップの中央部
に配置しても何等問題なく、リードへの接続が可能なる
ものである。
【０１２４】図２４（Ａ）には、上記のようなリードフ
レームを用いたＬＯＣ（リード・オン・チップ）構造の
ＤＲＡＭの外観図が示され、同図（Ｂ）は、その内部透
視図が示されている。同図において、３１は、モールド
樹脂であり、３２は外部端子（リードフレーム）、３３
はチップである。チップ３３は絶縁用のフィルム３４を
介してリードの下側と前記のような接着剤を用いて結合
されている。内部において、各リードの先端は金ワイヤ
３５によりチップ３３のボンディングパッド３８に接続
される。３６はバスバーリードであり、前記のような電
圧ＶＣＣＥやＶＳＳ供給リードに用いられる。３７は吊
りリードであり、３９はインディックスである。
【０１２５】図２５（Ａ）には、外部端子のピン配置図
が示されている。特に制限されないが、前記の１６Ｍビ
ットのダイナミック型ＲＡＭは、２８ピンのパッケージ
に収められる。同図（Ｂ）には、そのピンが配列された
側から見た側面図が示され、同図（Ｃ）には、ピンが配
列されない側から見た断面図が示されている。
【０１２６】図２６には、この発明に係るダイナミック
型ＲＡＭにおけるＺＩＰ（ジグザグ・インライン・パッ
ケージ）型を用いた場合の×１ビット構成のものと、×
４ビット構成のものとのピンの配置図が示されている。
同図において、ＮＣは空きピンを示し、×４ビット構成
のＤＲＡＭで矢印を付した個所は、×１ビット構成のも
のと同じ信号ピンであることを意味する。
【０１２７】図２７には、この発明に係るダイナミック
型ＲＡＭにおけるＳＯＪ型パッケージを用いた場合の×
１ビット構成のものと、×４ビット構成のものとのピン
の配置図が示されている。同図において、ＮＣは空きピ
ンを示し、×４ビット構成のＤＲＡＭで矢印を付した個
所は、×１ビット構成のものと同じ信号ピンであること
を意味する。
【０１２８】以上のようなＬＯＣ構造のリードフレーム
を用いた場合、チップの縦方向を延長するようなバスバ
ーリードを回路の接地電位ＶＳＳに用い、かつＤＲＡＭ
チップ側では、その動作単位に対応して接地電位供給用
のパッドを設けて複数個所から接地電位を供給する構成
を採る。この構成では、低インピーダンスのリードフレ
ームから各動作単位毎の回路に直接的に接地電位が与え
られるから、接地電位側のレベルマージンを大きく取る
ことができる。
【０１２９】上記チップの縦方向を延長するようなもう
一方のバスバーリードを外部電圧ＶＣＣＥ用い、かつそ
れを必要とする回路、例えばデータ出力バッファ、内部
降圧電圧発生回路ＶＣＣ、ＶＤＬ等に対応して電源パッ
ドを設ける。これにより、電源インピーダンスを低くし
て内部動作による電源ノイズを低減できる。特に、出力
信号を形成する出力バッファは、比較的大きな負荷を駆
動するよう大きな駆動電流を流すようにされる。それ
故、上記出力バッファに対して、それ専用の電源パッド
ＶＣＣＥ及びＶＳＳを設けるとともに、それに近接して
配置することより、ノイズの発生の低減と、発生したノ
イズが他の回路に悪影響を及ぼすことを防止することが
できる。
【０１３０】以下、この発明に係るダイナミック型ＲＡ
Ｍを具体的回路図とその動作波形図を参照して詳細に説
明する。以下の具体的回路図において信号ＷＫＢのよう
に最後にＢの文字が付加されたものは、前記説明したよ
うにロウレベルがアクティブレベルとされるバー信号で
ある。
【０１３１】図２８には、ＲＡＳ系のコントロール回路
の一実施例の一部回路図が示されている。また、図７０
には、ＲＡＳ系の各信号の一実施例のタイミング図が示
されている。
【０１３２】ＲＡＳＢ（ロウアドレスストローブ）信号
は、ＣＭＯＳインバータ構成の入力回路に供給される。
この入力バッファ用のＣＭＯＳインバータ回路は、特に
制限されないが、しきい値電圧の絶対値が約０．５Ｖの
ようなＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳ
ＦＥＴとから構成される。そして、そのコンダクタンス
比を等しく設定することよって約１．６Ｖのようなロジ
ックスレッショルド電圧を持つようにされる。この実施
例のＤＲＡＭにおける周辺回路用の電源電圧ＶＣＣは、
上記ロジックスレッショルド電圧１．６Ｖの約２倍であ
る３．３Ｖに設定される。このことは、他の制御信号Ｃ
ＡＳＢ、ＷＥＢ及びアドレス信号、及び書き込みデータ
を受ける各入力バッファにおいても同様である。上記の
ようなロジックスレッショルド電圧はＴＴＬレベルの信
号に対応している。
【０１３３】この実施例のような大容量化を図ったＤＲ
ＡＭでは素子の微細化が図られている。それ故、内部の
インバータ回路を構成するＭＯＳＦＥＴのように素子定
数のバラツキをきらう回路では、チャンネル長Ｌｇ−し
きい値電圧Ｖth特性の平坦な部分を使うようにする。こ
のため、チャンネル長Ｌｇが比較的長くなり、それに応
じてしきい値電圧Ｖthが比較的高くなり、上記のような
比較的低い電圧ＶＣＣで動作させる場合、動作速度が遅
くなってしまう。
【０１３４】そこで、上記のように高速化が要求される
入力バッファの初段インバータ回路を構成するＭＯＳＦ
ＥＴは、特に制限されないが、そのチャンネル不純物濃
度を内部回路に用いられるインバータ回路を構成するＭ
ＯＳＦＥＴ等より少なくする等して、上記のような低し
きい値電圧を持つように設定するものである。このよう
な低しきい値電圧のＭＯＳＦＥＴは、他の制御信号やア
ドレス信号の入力初段回路においても同様に用いられ
る。
【０１３５】上記同様に動作速度やレベル低下の観点か
ら低しきい値電圧を持つＭＯＳＦＥＴは、この実施例の
ようなＣＭＯＳ構成のＤＲＡＭにおける出力バッファの
出力段ＭＯＳＦＥＴ、メインアンプの初段ＭＯＳＦＥ
Ｔ、入出力線Ｉ／ＯのプルアップＭＯＳＦＥＴ、相補デ
ータ線のショートＭＯＳＦＥＴ、チャージポンプ回路に
用いられるダイオード形態のＭＯＳＦＥＴにも用いられ
る。なお、上記のような低しきい値電圧を得る方法は、
上記のようなイオン打ち込み技術によりチャンネルの不
純物濃度を変えるようにするもの他種々の実施形態を採
ることができるものである。
【０１３６】信号ＲＡＳＢは、それがロウレベルにされ
るとＤＲＡＭが動作状態になり、それがハイレベルにさ
れるとＤＲＡＭが非動作状態にされる。上記入力バッフ
ァとしてのインバータ回路を通したＲＡＳ信号は、信号
ＷＫＢをゲート制御信号とするナンド（ＮＡＮＤ）ゲー
ト回路を通してその入力と出力とが交差接続された２つ
のナンドゲート回路からなるラッチ回路に取り込まれ
る。
【０１３７】上記信号ＷＫＢは、基板バックバイアス電
圧ＶＢＢのレベルが浅いときハイレベルにされる。それ
故、インバータ回路の出力がロウレベルになり、ナンド
ゲート回路の出力をハイレベルに固定するので、信号Ｒ
ＡＳＢの受け付けを禁止する。すなわち、基板バックバ
イアス電圧が十分でないときは、内部回路の動作が保証
できないためＲＡＭアクセスを禁止するものである。ま
た、ナンドゲート回路の出力は、その入力部に設けられ
たＰチャンネルＭＯＳＦＥＴのゲートに正帰還される。
上記ＰチャンネルＭＯＳＦＥＴと動作電圧ＶＣＣとの間
には、ゲートに定常的に接地電位が与えられることによ
って抵抗素子として作用するＰチャンネルＭＯＳＦＥＴ
が直列に設けられる。これにより、信号ＲＡＳＢがいっ
たん上記ゲート回路に取り込まれると、そのロジックス
レッショルド電圧をロウレベル側にシフトさせることに
より信号の反転をしにくくしている。
【０１３８】基板バックバイアス電圧ＶＢＢのレベルが
所望の深いレベルにあると、信号ＷＫＢはロウレベルに
なる。これにより、ナンドゲート回路がゲートを開くの
で、上記入力バッファを通したＲＡＳＢ信号がラッチ回
路に取り込まれる。信号ＲＥは、リライト保証信号であ
り、この信号のハイレベルによって内部ＲＡＳＢ信号が
保持される。
【０１３９】上記ラッチ回路を通した信号Ｒ１は、Ｘア
ドレスバッファ、マット選択、ＣＡＳＢ、ＷＥＢ、Ｄin
といった各入力バッファの制御に用いられる。すなわ
ち、信号Ｒ１のハイレベルにより、各回路が活性化され
る。Ｒ１Ｂは、その反転信号である。上記信号Ｒ１から
縦列形態にされたインバータ回路（以下、単にインバー
タ回路列という）により遅延信号Ｒ１Ｄ及びインバータ
回路とフリップフロップ回路とにより信号Ｒ２が形成さ
れる。信号Ｒ１とＲ１Ｄとにより後述するようなＸアド
レスバッファの制御、すなわち、Ｘアドレス信号のセッ
トアップ／ホールドを決定する。
【０１４０】信号Ｒ２は、ワード線のセット／リセット
を制御するために用いられる。また、書き込みレベルの
補償のため、ワード線のリセットタイミングを遅延させ
ている。信号Ｒ２から、フリップフロップ回路、インバ
ータ回路及びナンドゲート回路を用いて信号ＦＵＳが形
成される。この信号ＦＵＳは、後述するような冗長回路
の初期値を設定するために用いられる。この信号ＦＵＳ
は、信号Ｒ２から一定パルス幅を持つ１ショットパルス
とされ、不良アドレスを記憶するヒューズに一定期間だ
け電流を流すようにして、その切断の有無に従ってレベ
ルをラッチ回路に保持させる。これにより、不良アドレ
ス記憶回路のイニシャライズが行われる。このような１
ショットパルスを用いることにより、切断されないヒュ
ーズに定常的な直流電流が流れないので低消費電力化が
図られる。
【０１４１】信号Ｒ２からインバータ回路列とフリップ
フロップ回路を用いて信号Ｒ３が形成される。この信号
Ｒ３は、相補データ線系（センスアンプＳＡ、プリチャ
ージＰＣ、シェアードセンスＳＨＲ等や、冗長デコーダ
プリチャージＲＤＰの制御に用いられる。ワード線のリ
セット（Ｒ２）から遅延を十分にとり、相補データ線の
リセットを行うため、リセットタイミングを遅延させて
いる。上記信号Ｒ１とＲ３とナンドゲート回路とインバ
ータ回路とから信号ＲＤＰが形成される。
【０１４２】図２９には、ＲＡＳ系のコントロール回路
の一実施例の他の一部回路図が示されている。信号ＷＭ
は、ワード線のセットタイミングをモニタして、相補デ
ータ線（センスアンプ）の動作を制御するために用いら
れる。それ故、信号ＷＭは、ＸＥ、ＸＲＥ０ＢないしＸ
ＲＥ３Ｂから形成される。ＸＥ、ＸＲＥ０ＢないしＸＲ
Ｅ３Ｂは、後述するような冗長回路により形成されるも
のであり、救済アドレスでないとき信号ＸＲＥ０Ｂない
しＸＲＥ３Ｂがハイレベルで、信号ＸＥにより信号ＷＭ
が形成され、救済アドレスのときには信号ＸＥがロウレ
ベルでＸＲＥ０ＢないしＸＲＥ３Ｂのいずれか１つがロ
ウレベルにされることにより信号ＷＭが形成される。
【０１４３】上記信号ＷＭと信号Ｒ３から信号Ｐ０が形
成される。信号ＰＮ１とＰＰ１は、上記信号Ｐ０を遅延
して形成されるものであり、センスアンプの第１段階の
増幅タイミングを決める。また、上記信号ＰＮ１とＰＰ
１は、マルチプレクサ回路によりフリップフロップ回路
で形成した比較的大きな遅延信号又は上記マルチプレク
サと３つのインバータ回路列により形成された比較的小
さな遅延時間を持つ信号ＰＮ２、ＰＰ２を形成するため
に用いられる。これらの信号ＰＮ２、ＰＰ２は、センス
アンプの第２段階の増幅タイミングを決めるものであ
る。上記マルチプレクサは、テストモードのときに切り
換えられて、センスアンプのピーク電流を可変にするた
めに用いられる。
【０１４４】図３０には、ＲＡＳ系のコントロール回路
の一実施例の他の一部回路図が示されている。上記信号
ＰＮ２は、フリップフロップ回路とインバータ回路列か
らなる遅延回路により遅延されて信号ＲＧが形成され
る。この信号ＲＧは、Ｙ（カラム）スイッチをオン状態
するタイミングを決めるものである。相補データ線にセ
ンスアンプの増幅動作により十分な信号量が得られた
時、Ｙ（カラム）スイッチを開いて入出力線Ｉ／Ｏに信
号を出力するようにするものである。
【０１４５】信号ＲＧは、フリップフロップ回路により
遅延され信号ＲＥが形成される。この信号ＲＧは、リラ
イト保証信号であり、ＲＡＳＢのタイムアウト時に用い
られる。すなわち、ロウ系のアドレス選択動作によって
メモリセルが選択されるダイナミック型メモリセルで
は、その選択動作によって情報記憶キャパシタの情報電
荷はいったん破壊されかかるが、センスアンプの増幅出
力をそのまま受け取るというリライトによって情報保持
電荷の回復が行われる。したがって、上記のようなリラ
イトが行われる前にＲＡＳＢ信号がハイレベルにされて
も、上記信号ＲＥのハイレベルにより上記リライト動作
の動作時間を確保するものである。
【０１４６】図３１には、Ｘアドレスバッファを構成す
る単位回路の一実施例の回路図が示されている。外部端
子から供給されるアドレス信号ＡＩと、信号Ｒ１を受け
るナンドゲート回路は、入力バッファを構成する。すな
わち、ナンドゲート回路は、信号Ｒ１がハイレベルにな
るとゲートを開いて、外部端子ＡＩから供給されるアド
レス信号を内部に取り込む。このようなゲート機能を持
つ入力バッファにおいても、そのロジックスレッショル
ド電圧は、前記のように約１．６Ｖに設定されるもので
あり、その動作電圧ＶＣＣは前記のように約２倍の３．
３Ｖに設定される。これにより、動作電圧ＶＣＣの中点
にロジックスレッショルド電圧が設定されるから、動作
電圧を効率よく使用でき入力レベルマージンを大きくで
きる。
【０１４７】信号ＸＬＢにより出力ハイインピーダンス
状態の制御が行われる３状態出力回路は、上記アドレス
信号ＡＩを取り込む入力ゲート回路とされる。信号ＲＬ
Ｂにより制御される上記同様な３状態出力回路は、リフ
レッシュアドレス信号ＡＲＩを取り込む入力ゲート回路
とされる。上記２つの入力ゲート回路を介して選択的に
取り込まれたアドレス信号は、ＣＭＯＳインバータ回路
の入力に伝えられる。このＣＭＯＳの入力と出力との間
には、信号ＸＲＬＢにより制御される同様な３状態出力
回路を帰還ループが設けられることによって、アドレス
ラッチ回路が構成される。このアドレスラッチ回路の出
力からは、インバータ回路やナンドゲート回路を通し
て、内部アドレス信号ＢＸＩ、ＢＸＩＢが形成される。
信号Ｒ１Ｄと信号Ｃ１から上記３状態出力回路を制御す
る制御信号ＸＲＬＢ、ＸＬＢ及びＲＬＢが形成される。
【０１４８】ここで、Ｉは０ないし１１の数値を示す。
言い換えるならば、同図の回路は、アドレス信号Ａ０な
いしＡ１１にそれぞれ対応した単位回路である。アドレ
ス信号Ａ０ないしＡ１１に対応した単位回路は、それぞ
れの出力がＸ系の冗長回路に供給され、記憶された不良
アドレスとの照合アドレス信号として用いられる。ま
た、アドレス信号Ａ８ないしＡ１１には、メモリマット
の選択信号等を形成する以下のようなアドレスバッファ
回路も設けられる。
【０１４９】図３２には、アドレス信号Ａ９とＡ１０に
対応したアドレスバッファ回路の一実施例の回路図が示
されている。外部端子から供給されるアドレス信号を受
けるアドレス入力回路、リフレッシュアドレス信号の入
力回路及びそれぞれに共通に設けられるラッチ回路は、
前記図３１と同様であるのでその説明を省略する。上記
ラッチ回路に取り込まれたアドレス信号から、インバー
タ回路やナンドゲート回路によりマット選択信号ＭＳ０
ＢないしＭＳ３Ｂが形成される。また、ロウ系の信号Ｒ
３、ＲＤ１及びＣ１から上記ラッチ回路を構成する入力
ゲートの制御信号ＸＲＬＢ、ＸＬＢ及びＲＬＢが形成さ
れる。
【０１５０】図３３には、アドレス信号Ａ１１に対応し
たアドレスバッファ回路の一実施例の回路図が示されて
いる。外部端子から供給されるアドレス信号を受けるア
ドレス入力回路、リフレッシュアドレス信号の入力回路
及びそれぞれに共通に設けられるラッチ回路は、前記図
３１と同様であるのでその説明を省略する。上記ラッチ
回路に取り込まれたアドレス信号から、インバータ回路
やナンドゲート回路により信号ＢＸ１１ＬＢ、ＢＸ１１
ＲＢが形成される。これらの信号ＢＸ１１ＬＢ、ＢＸ１
１ＲＢは動作するマットの左右選択を行う。これらの信
号ＢＸ１１ＬＢとＢＸ１１ＲＢとは、ＮチャンネルＭＯ
ＳＦＥＴとＰチャンネルＭＯＳＦＥＴとからなるＣＭＯ
Ｓ伝送ゲート回路を介して出力される。上記ＣＭＯＳ伝
送ゲート回路は、信号ＲＣによりスイッチ制御される。
上記伝送ゲート回路の出力側には、上記信号ＲＣを受け
るリセットＭＯＳＦＥＴが設けられる。
【０１５１】上記信号ＢＸ１１ＬＢ、ＢＸ１１ＲＢと信
号ＭＳＩＢから、マット選択信号ＭＳＬＩＬ、ＭＳＩＲ
が形成される。ここで、Ｉは図示のように０ないし３を
示すから、前記のような８通りのマット選択信号が形成
される。また、ロウ系の信号Ｒ３、ＲＤ１及びＣ１から
上記ラッチ回路を構成する入力ゲートの制御信号ＸＲＬ
Ｂ、ＸＬＢ及びＲＬＢが形成される。
【０１５２】ノーマルモードのとき信号ＲＣは、ロウレ
ベルにされる。それ故、上記伝送ゲート回路を介してア
ドレス信号Ａ１１やＡＲ１１に対応した左右マットの選
択信号ＢＸ１１ＬＢ、ＢＸ１１ＲＢが形成される。これ
に対して、テストモードのとき、信号ＲＣはハイレベル
にされる。それ故、上記伝送ゲート回路がオフ状態にな
り、リセットＭＯＳＦＥＴにより信号ＢＸ１１ＬＢ、Ｂ
Ｘ１１ＲＢは共にロウレベルになる。このことは、左右
のマットＭＳＩＬとＭＳＩＲが同時に選択状態になるこ
とを意味する。これにより、テストモードのときのリフ
レッシュサイクルが、信号ＲＣがロウレベルにされるノ
ーマルモードのときの４０９６サイクルに対して半分の
２０８４サイクルとなるものである。このように、この
実施例では、リフレッシュサイクルの切り換えが可能に
されるものである。
【０１５３】図３４には、アドレス信号Ａ８に対応した
アドレスバッファ回路の一実施例の回路図が示されてい
る。外部端子から供給されるアドレス信号を受けるアド
レス入力回路、リフレッシュアドレス信号の入力回路及
びそれぞれに共通に設けられるラッチ回路は、前記図３
１と同様であるのでその説明を省略する。上記ラッチ回
路に取り込まれたアドレス信号から、インバータ回路や
ナンドゲート回路により信号ＳＬＢ、ＳＲＢが形成され
る。これらの信号ＳＬＢ、ＳＲＢは選択されたマット内
の左右の選択信号ＳＬとＳＲを生成するためのものであ
る。また、上記同様のロウ系の信号Ｒ３、ＲＤ１及びＣ
１から上記ラッチ回路を構成する入力ゲートの制御信号
ＸＲＬＢ、ＸＬＢ及びＲＬＢが形成される。
【０１５４】上記のアドレス信号Ａ０ないしＡ１１は、
上述のようにプリデコーダや冗長回路におけるアドレス
比較回路等のように多数のＭＯＳＦＥＴのゲートに伝え
られる。これにより、アドレスバッファは、大きな容量
性負荷を駆動することになるため、内部アドレス信号の
信号変化が比較的遅くされることになる。そこで、上記
のようにアドレス信号Ａ８ないしＡ１１用にマット選択
用のアドレスバッファ回路を設けることによって、ワー
ド線選択に先立って行う必要があるマット選択を高速に
行え、アクセスタイム高速化を達成できるものである。
【０１５５】図３５には、ロウ系のプリデコーダの一部
の実施例の回路図が示されている。信号ＡＸＮＬＤとＡ
ＸＮＬＵは、Ｘデコーダを制御するためのものであり、
アドレス信号ＢＸ１０とＢＸ１０Ｂとにより上下のマッ
ツトの選択を行うためのものである。
【０１５６】信号ＡＸＩＨとＡＸＩＨＢとは、Ｙ系冗長
デコーダの制御〔センスアンプ、Ｙ（カラム）選択線不
良の救済に対応するもの〕を行う。ここで、Ｉは８ない
し１１を示すものである。上記信号ＡＸＩＨとＡＸＩＨ
Ｂは、一対のナンドゲート回路からなるラッチ回路を信
号ＢＸＩＢとＢＸＩによりセット／リッセットさせるこ
とにより形成される。ＡＸ１０Ｈは、またＹデコーダの
上下マットの制御、信号ＡＹＮＬと信号ＹＩＢを制御す
る。信号ＡＸＩＨは、Ｙデコーダ制御のためのＲＡＳＢ
の１サイクル期間をラッチする。
【０１５７】図３６には、Ｘ系の冗長回路の一実施例の
回路図が示されている。図７２には、それに対応した動
作タイミング図が示されている。この実施例における冗
長回路の基本的な考え方は、以下の通りである。各メモ
リマットにおるけ左右のメモリエリアにはそれぞれ４つ
の冗長ワード線が設けられる。従来のＤＲＡＭの１つの
欠陥救済法では、各冗長ワード線に一対一に対応して冗
長デコーダを設ける。これでは、この実施例のように多
数のメモリマットからなるよう大記憶容量を持つもので
は、冗長デコーダの数が膨大になってしまう。
【０１５８】従来のＤＲＡＭの他の欠陥救済法ではヒュ
ーズとしては、冗長デコーダのイネーブルとアドレス信
号Ｘ０〜Ｘ７に対応して設ける。このままでは、アドレ
ス信号Ｘ８〜Ｘ１１により指定可能な２4 ＝１６個のブ
ロックでは同時に冗長ワード線が選択されてしまうた
め、冗長ワード線の効率が低下するとともに、冗長ワー
ド線に欠陥が存在する確率が上がるため欠陥救済効率が
低下してしまう。
【０１５９】そこで、上記アドレス信号Ｘ８〜Ｘ１１に
対応してヒューズを追加し、上記１６個のブロックのう
ち、１個だけで冗長ワード線の選択を行うようにする。
すなわち、不良ワード線が存在するブロック（マット）
のみで冗長ワード線への切り換えを行うようにする。こ
の動作は、各ブロックに共通して設けられた信号ＸＲ０
ＤＢ〜ＸＲ３ＤＢ（ＢＸ１０）ないしＸＲ０ＵＢ〜ＸＲ
３ＵＢ（ＢＸ１０Ｂ）とマット選択信号（ＭＳｉＬ／
Ｒ、ＳＬ／ＳＲ）とにより可能となる。
【０１６０】このように、Ｘアドレス方向をアドレスＸ
８〜Ｘ１１の４ビットで１６分割すると、各ブロックに
は４本の冗長ワード線があるため、冗長デコーダの数
は、最大で４×１６＝６４個設置できる。これにより、
冗長デコーダの数は、最低４個から最大６４個までの任
意の数（４の倍数が望ましい）に設定可能となる。ここ
で、４〜６４個の中で救済効率が最大値（歩留まりが最
大）を採るように本実施例では１２個が選ばれた。この
ような欠陥救済法の救済効率は、従来方式の他の欠陥救
済法において冗長ワード線の数を１２本設けた場合（冗
長デコーダの数も１２個）とほゞ等しくできる。すなわ
ち、冗長デコーダの数は同じで冗長ワード線の数を１／
３に低減できるものである。
【０１６１】上記図３６において、ヒューズＦＵＳＥ
は、特に制限されないが、ポリシリコン層から形成さ
れ、記憶すべき不良アドレス等に対応してレーザー光線
の照射により選択的な切断が行われる。上記ヒューズＦ
ＵＳＥは、１ショットパルスの信号ＦＵＳによりオン状
態にされるＭＯＳＦＥＴを通してイニシャライズが行わ
れ、ヒューズＦＵＳＥが切断されているとインバータ回
路の出力ハイレベルによりオン状態になるＭＯＳＦＥＴ
によって接地電位に固定される。ヒューズＦＵＳＥが切
断されていないと、それによりインバータ回路の入力は
ハイレベルに固定される。
【０１６２】信号ＲＤＰにより、同図上側のヒューズＦ
ＵＳＥが切断されていないと、欠陥救済が行われないこ
とを意味し、このとき信号ＸＲＤＪＢはロウレベルにな
る。ここで、Ｊは０から１１を示し、冗長デコーダの数
１２個に対応する。欠陥救済があるとヒューズＦＵＳＥ
が切断されており、信号ＲＤＰにより信号ＸＲＤＪＢが
ハイレベルになる。同図において上側のヒューズは、イ
ネーブル用であり、下側のヒューズは不良アドレスの記
憶用である。欠陥救済時にイネーブル用のヒューズを切
断させる。
【０１６３】信号ＸＲＤＪは、冗長デコーダＪにプログ
ラムされたアドレスと入力アドレスＸ０〜Ｘ１１が一致
したときハイレベルになる。同図において、信号ＸＮＤ
ＯＪ〜ＸＮＤ２Ｊがソースに入力されるＭＯＳＦＥＴは
ＮチャンネルＭＯＳＦＥＴである。信号ＸＲＤＪＢは、
プリチャージのときハイレベルになり、アクティブ時に
入力アドレス信号Ｘ０〜Ｘ１１のうち、冗長デコーダＪ
にプログラムされたアドレスと１ビットでも異なるもの
があると、すなわち、欠陥救済アドレスが選択されなか
ったときロウレベルになる。信号ＸＲＤＢＪは、上記全
ビット一致するとハイレベルのままになる。信号ＸＲＤ
Ｊは、プリチャージのときロウレベルとなり、救済アド
レスが選択されない場合はロウレベルのままとなる。
【０１６４】非救済時においては、イネーブル用のヒュ
ーズを切断しない。これにより、信号ＸＲＤＪＢはロウ
レベルに固定され、信号ＸＲＤＪはロウレベルに固定さ
れる。信号Ａ、Ｂ６及びＢ７は、冗長ワード線のテスト
用に用いられる。テストモードのとき信号ＳＴＢをロウ
レベルにする。これにより、Ｊ＝０，３，６，９の冗長
デコーダを救済状態とし、Ｘ６とＸ７の組み合わせ
（０，０）（１，０）（０，１）（１，１）でアドレス
ヒューズを等価的に切断状態にし、それぞれＸＲ０〜Ｘ
Ｒ３の４本の冗長ワード線に対応させ、冗長ワード線を
選択できるようにする。
【０１６５】このとき、Ｉ＝８〜１１のアドレス比較回
路では、入力アドレスに無関係に一致状態とすることに
より、上述のように１６個のブロック全てで冗長ワード
線を選択するようにしている。このようにすることによ
って、１６ブロックのうち１ブロックでしか冗長ワード
線のテストができなくなるのを回避することができるも
のとなる。この実施例では、冗長ワード線は必ずしもそ
の全部が使われるこのがなく、むしろ全部が使われない
ことの方が多い。このことに着目し、この実施例では、
上述のように冗長デコーダを複数のメモリマットに設け
られた冗長ワード線の選択に対して共通に用いるもので
ある。
【０１６６】この実施例では、アドレス比較回路が２個
設けられる。この理由は、下記の通りである。従来の冗
長デコーダでは１個のアドレス比較回路により一致のみ
の判定を行い、一致したことを受けて通常のワード線の
選択パスを止めていた。この方式では、通常のワード線
選択パスの禁止のために１段論理とレーシング防止のた
めにタイミングマージンが必要になる。そこで、この実
施例では、一致検出用と不一致検出用の２個のアドレス
比較回路を設ける。一致検出があると冗長ワード線の選
択を行い、不一致検出があると通常ワード線の選択を行
うようにする。これにより、１段論理を減らし、かつ、
従来のようなレーシングを起こすタイミング関係を無く
し、ワード線の選択動作を高速化することができるもの
となる。
【０１６７】図３７と図３８には、ワード線と冗長ワー
ド線の選択を行うデコーダ回路の回路図が示されてい
る。図３７の回路において、信号ＸＥはノーマル時での
ワード線選択タイミング信号である。上記イネーブル用
ヒューズを切断状態にしたとき、不良ワード線以外をア
クセスしたときは、信号ＸＲＤ０Ｂ〜ＸＲＤ１１Ｂの全
てがロウレベルになる。これに応じてＪ＝０〜１１のど
の冗長デコーダもイネーブル用ヒューズＦＵＳＥを切断
していない、言い換えるならば、非救済のときには信号
ＢＸ０かＢＸ０Ｂがロウレベルになることより、信号Ｘ
Ｅがハイレベルにされる。これと、信号ＢＸ０，ＢＸ１
によりプリデコード信号ＸＫＤＢ，ＸＫＵＢ（ＢＸ１
０，ＢＸ１０Ｂで上下に分かれる）が作られる。信号Ｗ
ＣＫＤＢ，ＷＣＫＵＢは、これに対応するワード線クリ
ア（ワード線の遠端）信号である。
【０１６８】図３８の回路において、信号ＸＲＥＬＢ
は、１２個の冗長デコーダを３個づつ分けて作られる４
本の冗長ワード線の選択用の信号である。この信号と信
号ＢＸ１０，ＢＸ１０Ｂにより上下マットに対応して冗
長ワード線選択信号ＸＲＬＤＢ，ＸＲＬＵＢ及び冗長ワ
ード線クリア信号ＷＣＲＬＤＢ，ＷＣＲＬＵＢが作られ
る。
【０１６９】図３９には、センスアンプを活性化させる
タイミング発生回路の一実施例の回路図示されている。
マット選択信号ＭＳＩと信号Ｒ３から第１段階の増幅動
作を行わせるタイミング信号ＰＮ１により形成される信
号を受けてオン状態になるＮチャンネルＭＯＳＦＥＴに
より接地電位が与えられ、第２段階の増幅動作を行わせ
るタイミング信号ＰＮ２により形成される信号を受けて
オン状態とになるＮチャンネルＭＯＳＦＥＴにより接地
電位が与えられる。マット選択信号ＭＳＩと信号Ｒ３か
ら第１段階の増幅動作を行わせるタイミング信号ＰＰ１
により形成される信号を受けてオン状態になるＰチャン
ネルＭＯＳＦＥＴにより動作電圧ＶＤＬが与えられ、第
２段階の増幅動作を行わせるタイミング信号ＰＰ２によ
り形成される信号を受けてオン状態になるＰチャンネル
ＭＯＳＦＥＴにより動作電圧ＶＤＬが与えられる。
【０１７０】図示しないが、接地電位あるいは動作電圧
ＶＤＬを与えるＮチャンネルＭＯＳＦＥＴ，Ｐチャンネ
ルＭＯＳＦＥＴのゲートを制御する回路の少なくとも最
終段のインバータの接地電位（Ｎチャンネル側）、動作
電圧（Ｐチャンネル側）は、上記センスアンプに与える
接地電位あるいは動作電圧ＶＤＬが与えられ、上記Ｎチ
ャンネルＭＯＳＦＥＴあるいはＰチャンネルＭＯＳＦＥ
Ｔをオフ状態とする場合、電源ノイズにより誤ってオン
状態にさせないよう電源線を共通化している。
【０１７１】第１段階でオン状態になるＮチャンネルＭ
ＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴとはそのコンダ
クタンスが比較的小さくされることによって比較的小さ
な電流を供給するようにされる。第２段階でオン状態に
なるＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦ
ＥＴは、比較的大きなコンダクタンスを持つようにされ
ることによって比較的大きな電流を供給するようにされ
る。上記マット選択信号ＭＳＩ（Ｉは０Ｌ／０Ｒ〜３Ｌ
／３Ｒ）により、３２マットのうちの４つのメモリマッ
トのセンスアンプが活性化される。
【０１７２】図４０と図４１には、メモリマットに設け
られる制御回路の一実施例の回路図が示されている。図
４０の回路は、マット選択信号ＭＳＩＬ／Ｒと、信号Ｓ
Ｌ，ＳＲ及びロウ系のタイミング信号Ｒ１とＲ２から以
下の信号を形成する。ここでは、前述のような３２マッ
トの中の１個のマット内の閉じた信号として説明する。
それ故、信号ＭＳＩＬ／Ｒ以外はサフィックスＩを省略
する。上記信号からは、Ｘデコーダプリチャージ信号Ｘ
ＤＰＬ／Ｒ、Ｘデコーダ引き抜き信号ＸＤＧＬＢ／Ｒ
Ｂ、相補データ線プリチャージ信号ＰＣＢを形成する。
【０１７３】ワード線駆動信号ＷＰＨＬ／Ｒや信号ＭＳ
Ｈは、前記ブートストラップ電圧ＶＣＨを動作電圧とす
るラッチ形態のノアゲート回路により信号のレベル変換
が行われる。これらレベル変換された高レベルの信号
は、上記ブートストラップ電圧ＶＣＨを動作電圧とする
インバータ回路を介して出力される。それ故、この実施
例のメモリマットにおいて、選択されるワード線は、ロ
ウレベルの非選択レベルからいっきに上記昇圧された選
択レベルに変化する。これによって、従来のようにワー
ド線選択信号を用い、それを遅延させた信号との組み合
わせによりブートストラップ電圧を得る構成に比べてワ
ード線の選択動作の高速化が可能になる。
【０１７４】図４１の回路は、前記プリデコード信号や
Ｘデコーダプリチャージ信号ＸＤＰＬ／Ｒ、Ｘデコーダ
引き抜き信号ＸＤＧＬＢ／ＲＢから選択されるワード線
ＷＬ、冗長ワード線ＲＷＬを形成するデコーダ及び駆動
回路である。
【０１７５】ワード線駆動回路は、その動作電圧が前記
のような昇圧電圧ＶＣＨを用いているので、前記のよう
に選択ワード線をロウレベルの接地電位ＶＳＳから昇圧
電圧ＶＣＨまで直線的に立ち上げるものである。選択信
号ＭＳＨとＳＬ及びＳＲにより形成されるシェアード線
駆動信号ＳＨＬ／Ｒも上記同様な昇圧電圧ＶＣＨを動作
電圧とするものである。それ故、センスアンプと選択さ
れる相補データ線との間では、スイッチＭＯＳＦＥＴの
しきい値電圧によるレベル損失なく信号の授受が可能に
なるものである。
【０１７６】図４２には、メモリセルアレイの一実施例
の回路図が示されている。メモリセルは、情報記憶用の
キャパシタとアドレス選択用ＭＯＳＦＥＴとから構成さ
れる。アドレス選択用ＭＯＳＦＥＴのドレインは、一対
の平行に配置される相補データ線の一方に接続される。
アドレス選択用ＭＯＳＦＥＴのゲートは、ワード線に接
続される。情報記憶用キャパシタの他端（プレート）に
はプレート電圧が供給される。同図には、一対の相補デ
ータ線と４本のワード線ＷＬ０ないしＷＬ３及び冗長ワ
ード線ＲＷＬ０ないしＲＷＬ３が例示的に示されてい
る。
【０１７７】ワード線と一対の相補データ線との間のオ
ーバーラップによるカップリングは、コモンモードで相
補データ線に現れるので後述する差動センスアンプによ
り相殺できるものである。なお、相補データ線は、一定
の間隔で交差させられて入れ換えが行われるものであ
る。このようにすることによって、相補データ線相互の
カップリングの影響を除くことが可能になる。
【０１７８】上記ワード線の遠端側には、ワード線クリ
ア用のスイッチＭＯＳＦＥＴが設けられ、前記のクリア
信号ＷＣＬ０〜ＷＣＬ３及びＲＷＣＬ０〜ＲＷＣＬ３が
供給される。シェアード線駆動信号ＳＨＬを受けるスイ
ッチＭＯＳＦＥＴを介して相補データ線は、センスアン
プの入出力ノードに結合される。センスアンプは、その
１つが代表として例示的に示されているように、Ｐチャ
ンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴからな
るＣＭＯＳインバータ回路の入力と出力とを交差接続さ
せて構成される。なお、この実施例においてセンスアン
プは上記のような単位回路をいう場合と、このような単
位回路のソースが共通化されてなるメモリマット単位で
みた場合とがあることに注意されたい。
【０１７９】上記センスアンプにおけるＰチャンネルＭ
ＯＳＦＥＴのコモンソースＰＰには、前記のようなＰチ
ャンネルＭＯＳＦＥＴからなるパワースイッチを介して
動作電圧ＶＤＬの供給が行われ、ＮチャンネルＭＯＳＦ
ＥＴのコモンソースＰＮには前記のようなＮチャンネル
ＭＯＳＦＥＴからなるパワースイッチを介して接地電位
ＶＳＳの供給が行われることによってセンスアンプの増
幅動作が開始される。
【０１８０】この実施例では、４対の相補データ線を単
位として４対からなる入出力線ＩＯ０，ＩＯ０Ｂないし
ＩＯ３，ＩＯ３Ｂに接続させるカラムスイッチＭＯＳＦ
ＥＴが設けられる。それ故、上記４対のカラムスイッチ
ＭＯＳＦＥＴのゲートには、共通にＹ（カラム）選択線
ＹＳが接続される。これに対応して、冗長データ線も４
対から構成され、図示しないが４組設けられ選択信号Ｙ
ＳＲ０ないしＹＳＲ３が設けられる。
【０１８１】図４３には、リフレッシュカウンタ回路の
一実施例の回路図が示されている。このＣＢＲカウンタ
回路は、リフレッシュモードのとき、ＲＡＳＢ信号に対
応した信号ＲＦＤＢをクロックとしてその計数動作い、
リフレッシュアドレス信号ＡＲＪを形成する。信号ＣＡ
Ｉは、キャリー入力信号であり、信号ＣＡＪはキャリー
アウト信号である。このような単位回路を１２個縦列接
続し、アドレス信号Ａ０ないしＡ１１に対応したリフレ
ッシュアドレス信号ＡＲ０ないしＡＲ１１を発生させ
る。この実施例では、４０９６ビットスキャンのリフレ
ッシュ動作が行われる。
【０１８２】図４４には、ＣＡＳ系のコントロール回路
の一実施例の一部回路図が示されている。また、第７５
図には、ＣＡＳ系のアドレス選択動作の一実施例のタイ
ミング図が示されている。ＣＡＳＢ（カラムアドレスス
トローブ）信号は、ＣＭＯＳインバータ回路からなる入
力回路に供給される。この入力バッファ用のＣＭＯＳイ
ンバータ回路は、前記同様に約１．６Ｖのようなロジッ
クスレッショルド電圧を持つようにされる。その動作電
圧ＶＣＣは、上記ロジックスレッショルド電圧１．６Ｖ
の約２倍である３．３Ｖに設定され、ＴＴＬレベルの信
号に対応している。信号ＣＡＳＢは、それがロウレベル
にされるとＹ系の回路の動作が開始される。
【０１８３】上記入力バッファとしてのインバータ回路
を通したＣＡＳＢ信号は、前記ＲＡＳＢ信号と同様な回
路が用いられる。だだし、ＲＡＳ回路の信号ＷＫＢに相
当する信号は省略され、回路の電源電圧ＶＣＣが定常的
に供給される。信号ＣＡＳＢから信号Ｃ１、Ｃ２が形成
される。信号Ｃ１は、後述するようにニブルカウンタ、
信号ＤＯＥ、Ｗ３Ｂ、Ｗ５Ｂや信号ＣＥの制御に用いら
れ、信号Ｃ２Ｂは、信号ＷＹＰの制御に用いられ、信号
Ｃ２は信号Ｗ３Ｂ、ＹＬ及びＤＬ等の制御に用いられ
る。信号ＣＥから信号ＡＣ１Ｂが形成され、それにより
信号ＹＰ及びＲＹＰが形成される。
【０１８４】信号ＡＣ１Ｂは、メインアンプ、Ｙデコー
ダ系の動作を制御する信号であり、信号ＣＥにより発生
される。この信号ＡＣ１Ｂにより内部で１ショットパル
ス（ＲＹＰ、ＹＰ）を作りリードを行う。信号ＹＰは、
Ｙデコーダ系の動作制御信号であり、ライト動作のとき
にも発生する。信号ＲＹＰはメインアンプの動作制御信
号である。
【０１８５】図４５には、Ｙアドレスバッファを構成す
る単位回路の一実施例の回路図が示されている。外部端
子から供給されるアドレス信号ＡＩと、信号Ｒ１を受け
るナンドゲート回路は、入力バッファを構成する。すな
わち、ナンドゲート回路は、信号Ｒ１がハイレベルにな
るとゲートを開いて、外部端子ＡＩから供給されるアド
レス信号を内部に取り込む。この信号Ｒ１は、スタンバ
イ状態での電流を低減するためのものである。
【０１８６】すなわち、信号Ｒ１がロウレベルにされる
スタンバイ状態では、アドレス端子ＡＩの信号に入力回
路が応答しなくされる。このようなゲート機能を持つ入
力バッファにおいても、そのロジックスレッショルド電
圧は、前記のように約１．６Ｖに設定されるものであ
り、その動作電圧ＶＣＣは前記のように約２倍の３．３
Ｖに設定される。これにより、動作電圧ＶＣＣの中点に
ロジックスレッショルド電圧が設定されるから、動作電
圧を効率よく使用でき入力レベルマージンを大きくでき
る。
【０１８７】信号ＹＬにより出力ハイインピーダンス状
態の制御が行われる３状態出力回路は、上記アドレス信
号ＡＩを取り込む入力ゲート回路とされる。アドレス信
号の取り込み信号ＹＬにより制御される上記同様な３状
態出力回路は、上記入力ゲート回路を通したアドレス信
号を受けるＣＭＯＳインバータ回路の入力と出力との間
の正帰還ループを構成してアドレスラッチ動作を行う。
このアドレスラッチ回路の出力からは、インバータ回路
を通して、内部アドレス信号ＢＹＩ、ＢＹＩＢが形成さ
れる。上記内部アドレス信号ＢＹＩ、ＢＹＩＢと、信号
ＣＥから信号ＡＣＩＢが形成される。
【０１８８】信号ＹＬを発生させる回路は、図５４に示
されており、この信号ＹＬの発生モードに応じてＹアド
レスバッファは４つの動作モードをもつ。第１のモード
はノーマルモードであり、信号ＹＬがＣＡＳＢ信号に対
応して変化し、スタティックカラム動作を可能にする。
第２のモードはニブルモードであり、このときには最初
のＣＡＳＢ信号により信号ＹＬが形成されて取り込んだ
アドレス信号を保持する。第３のモードはＣＢＲモード
であり、このときにはＣＡＳＢ信号をリセットして後に
ロウレベルにすると信号ＹＬが発生されてアドレス信号
の取り込みを行う。第４のモードは、ＷＣＢＲであり、
信号Ｒ１と信号ＹＬの間で有効とされるアドレス信号を
テストモードを指定する信号として取り込むものであ
る。
【０１８９】図４６ないし図４９には、Ｙ冗長回路及び
プリデコード回路の一実施例の回路図が示されており、
データ線、カラム選択線（以下、単にＹＳ線という場合
がある）やセンスアンプの不良救済を行うものである。
この実施例におけるＹ系の冗長回路の基本的な考え方
は、前記Ｘ冗長回路と同様である。すなわち、ブロック
は、Ｘ８〜Ｘ１１により分けられる１６ブロックからな
る。このうち１ブロックの不良データ線が冗長データ線
により救済される。したがって、アドレス比較回路には
アドレス信号ＡＸ８Ｈ，ＡＸ８ＨＢ〜ＡＸ１１，ＡＸ１
１Ｂが入力されるものである。
【０１９０】入出力線Ｉ／Ｏが４ペアあるのに対応して
１つのカラム選択線では４ペアの相補データ線が選択さ
れる。このため、４ペアの相補データ線の単位で救済さ
れる。それ故、アドレスＹ０とＹ１は縮退されるため、
アドレスＹ０とＹ１に対応したヒューズは設けられな
い。また、×４ビット構成やニブルモードで縮退される
アドレスＹ１０，Ｙ１１に対応するヒューズも設けられ
ない。したがって、１ブロック内で冗長ＹＳ線は４本同
時に出ることになる。実際のレイアウトでは、１ブロッ
クはワード線方向に４分割（Ｙ１０，Ｙ１１）され、チ
ップ内に長手方向に分散配置される。このことは、前記
図４に示したブロックのアドレス割り付けから明らかで
あろう。
【０１９１】後述するような６４ビット同時テストモー
ドでは、更にアドレスＹ２とＹ３も縮退される。しか
し、アドレスＹ２とＹ３に対応するヒューズも無くす
と、１ブロック内で冗長ＹＳ線を１６本同時に出すこと
になる。すなわち、冗長データ線が１６×４（Ｉ／Ｏの
数）＝６４ペア同時に救済される事になり、冗長データ
線を多数用意しなければならなくなるので効率が悪くな
る。そこで、アドレスＹ２とＹ３に対しては、６４ビッ
ト同時テスト時に実際の相補データ線不良がある相補デ
ータ線に対応するＹＳ線のみ冗長ＹＳ線に切り換え、残
りは通常のＹＳ線を選択（アドレスＹ２とＹ３縮退によ
る４ＹＳ線のマルチ選択）を行う。これにより、ＹＳマ
ルチ選択方式の６４ビットテストモードを設けるにもか
かわらず冗長データ線の数を４倍も用意する必要がなく
なる。
【０１９２】ＹＳ線は、上記のように複数のブロックに
またがっているため、もしＹＳ線不良が発生すると同じ
ＹＳ線に属する複数ブロックでデータ線不良となる。こ
れを救済するために、ブロック毎に冗長デコーダを割り
付けると、冗長デコーダの数が多数になってしまい救済
効率が落ちる。これを防ぐために、ブロック分け用アド
レスＸ８〜Ｘ１１には、それぞれヒューズを２個づつ設
けており、下側のヒューズＦＵＳＥを切断すると、対応
するＸアドレスの比較を行わなくする。このようにし
て、例えばＸ８、Ｘ９、Ｘ１１の下側ヒューズＦＵＳＥ
を切断すれば、１本のＹＳ線に属する８ブロックが縮退
され、１つの冗長デコーダで救済できるようになり効率
向上が図られる。同様に、センスアンプの不良に対して
は、Ｘ８のみ下側ヒューズＦＵＳＥを切断すれば、セン
スアンプの左右のデータ線が１つの冗長デコーダで救済
することができる。
【０１９３】図４６において、上側回路は、イネーブル
に対応し、下側回路はアドレスＹ４ないしＹ９に対応し
ている。第４７図において、上側回路は、アドレスＹ
２，Ｙ３に対応し、下側回路はアドレスＸ８〜Ｘ１１に
対応している。ヒューズＦＵＳＥは、１ショットパルス
の信号ＦＵＳによりオン状態にされるＭＯＳＦＥＴを通
してイニシャライズが行われ、ヒューズＦＵＳＥが切断
されているとインバータ回路の出力ハイレベルによりオ
ン状態になるＭＯＳＦＥＴによって接地電位に固定され
る。ヒューズＦＵＳＥが切断されていないと、それによ
りインバータ回路の入力はハイレベルに固定される。
【０１９４】救済時において、冗長デコーダにプログラ
ムされたアドレスと入力アドレスとが一致すると、信号
ＲＤＪがハイレベルになり、不一致であると信号ＲＤＪ
がロウレベルになる。非救済時においては、信号ＲＤＪ
はロウレベルに固定される。６４ビット同時テスト時に
おいて、信号ＹＭＢがロウレベルに、信号ＹＦＩＪ、Ｙ
ＦＩＪＢはアドレスＹ２とＹ３に対応するヒューズの状
態を出力する。アドレスＹ２とＹ３はアドレス比較され
ない（縮退される）。冗長データ線のテストのとき、ア
ドレスＸ８〜Ｘ１１は縮退される。アドレスＹ２とＹ３
の状態が（０，０）（１，０）（０，１）（１，１）に
対応して、Ｊ＝０，３，６，９の冗長デコーダが救済状
態となり、４本の冗長ＹＳ線に対応している。このこと
は、前記Ｘ冗長回路と同様な構成である。
【０１９５】図４８において、信号ＲＤ０〜ＲＤ２、Ｒ
Ｄ３〜ＲＤ５、ＲＤ６〜ＲＤ８及びＲＤ９〜ＲＤ１１の
それぞれに対応して冗長ＹＳ線選択信号ＹＲＤ０Ｂ〜Ｙ
ＲＤ３Ｂが形成される。信号ＹＲＤは、それがハイレベ
ルにされると冗長選択時に通常のＹＳ線の選択を禁止す
る。ただし、６４ビット同時テスト時には、信号ＹＭＢ
のロウレベルにより、信号ＹＲＤはロウレベルに固定さ
れ、通常のＹＳ線も同時に選択される。
【０１９６】信号ＲＡ０ＪＢ〜ＲＡ３ＪＢは、アドレス
Ｙ２とＹ３に対応したヒューズＦＵＳＥの状態をモニタ
する。ノーマルモードでは、信号ＹＭＢのハイレベルに
よりハイレベルに固定される。６４ビット同時テスト時
には、救済アドレスが選択された時信号ＲＤＪのハイレ
ベルによりアドレスＹ２とＹ３のヒューズの状態をデコ
ードして、どれか１つの出力がロウレベルにされる（不
良アドレスのＹ２，Ｙ３のプリデコード信号に相当す
る）。
【０１９７】信号ＲＹ２０Ｂ〜ＲＹ２３Ｂは、Ｊ＝０〜
１１の１２組の冗長デコーダのうち、たまたまＹ２とＹ
３を除くアドレスが一致して、Ｙ２とＹ３のみ異なるア
ドレスが救済されていた時、信号ＲＹ２０Ｂ〜ＲＹ２３
Ｂのうち２本以上をロウレベルにすることができるよう
にＪ＝０〜１１のＯＲ（オア）論理を採るものである。
すなわち、例えばアドレスＹ２とＹ３で縮退される４本
のＹＳ線のうち２本が救済されていた場合、その２本を
冗長ＹＳ線へ、残り２本は通常のＹＳ線に振り分けるた
めに用いられる。
【０１９８】上記冗長ＹＳ線のチェックのために、言い
換えるならば、テストモードにおいて冗長ＹＳ線を選択
して、そこに設けられたメモリセルへの書き込み／読み
出しテストを行うようにするため、アドレス信号Ｘ８な
いしＸ１１のどのアドレス指定に対しても冗長ＹＳ線
（ＹＳＲ０〜ＹＳＲ３）が選ばれることが必要になる。
また、冗長ＹＳ線の指定用にアドレス信号Ｙ２とＹ３の
２ビットが用いられる。すなわち、信号ＢＩ（Ｉ＝２，
３）とＡ（Ｌ＝８，９，１０，１１の冗長デコーダに対
応）にＳＴＢ（冗長テスト信号）又はＶＣＣが供給され
る。これにより、不良アドレスのヒューズを切断するこ
となく、上記のテストモード時のアドレス信号により等
価的にヒューズを切断したのと同様となり、上記アドレ
ス指定された冗長ＹＳ線の選択動作を行うことができる
ものとなる。この回路は、基本的には前記Ｘ系の冗長回
路と同様であるので、各信号の詳細な説明を省略する。
【０１９９】この発明に係る欠陥救済法を別の観点から
説明すると、以下の通りである。図９１（Ａ）には、上
記Ｙ系の多重選択による多ビット同時テストモードのと
きの欠陥救済の一例を別の観点から説明するための概念
図が示されている。同図においては、横軸がＸアドレス
を示し、縦軸がＹアドレスを示している。この実施例の
ように約１６Ｍビットのような記憶容量を持つＲＡＭを
構成する場合、Ｘは４０９６アドレス、Ｙも４０９６ア
ドレスからなる。従来の欠陥救済技術では、Ｘ及びＹの
１つの不良アドレスに対して冗長回路に切り換える。
【０２００】それ故、例えば、Ｙ系の１つのアドレスに
欠陥が存在すると、それに設けられる４０９６個のメモ
リセルが結合されるビット線のアクセスを禁止し、４０
９６個のメモリセルが同様に結合された冗長ビット線に
切り換える構成となるものである。これでは、冗長回路
の規模が大きくなるため、同図の実施例ではＸ系のアド
レス上位２ビットと、Ｙ系のアドレスの上位２ビットを
用いてＸ及びＹアドレスを４分割づつすることにより１
６のメモリブロックに分割し、各ブロック単位でデータ
線を指定できるようにするものである。
【０２０１】上記のような多ビット同時テストのときあ
るいはＹ系のアドレスの上位２ビットを縮退させ×４ビ
ット構成とした時にはＹ系が多重選択される。したがっ
て、その中に１つでも欠陥が存在する場合、従来の欠陥
救済法では、全部を冗長回路に切り換えるものである。
それでは、Ｙ系の多重選択テスト用あるいは×４ビット
構成用のためだけに欠陥の存在しないビット線も冗長ビ
ット線に切り換えることが必要になる。そこで、同図に
点線で示すようにＹ系を４アドレス同時に選択すると
き、欠陥ビット線やＹＳ選択線が存在するブロックだけ
冗長ビット線ＲＢＬに切り換え、同時選択される残り３
アドレスに対応したビット線はノーマルビット線ＮＢＬ
を選択するようにするものである。なお、上記のような
ブロック構成により、Ｘアドレスにより分割される他の
メモリブロックはビット線が非選択になるものである。
このような構成により、欠陥が存在するもののみが冗長
ビット線に切り換えられるから、用意する冗長ビット線
を大幅に少なくできるものである。
【０２０２】図９１（Ｂ）には、上記ノーマルモードの
ときのビット線の欠陥救済の他の一実施例を説明するた
めの概念図が示されている。同図（Ｂ）の例では、同じ
Ｙアドレスに属するビット線のうち、Ｘアドレスにより
分割される４つのブロックのうち、欠陥が存在するブロ
ックのみが冗長ビット線ＲＢＬに切り換えられ、他のブ
ロックはノーマルビット線ＮＢＬが選択される。このよ
うなブロック単位での欠陥救済により、用意する冗長ビ
ット線あるいはＹＳ選択線を少なくすることができるも
のである。
【０２０３】図９１（Ｃ）には、上記ノーマルモードの
ときのワード線の欠陥救済の他の一実施例を説明するた
めの概念図が示されている。同図（Ｃ）の例では、同じ
Ｘアドレスに属するワード線のうち、Ｙアドレスにより
分割される４つのブロックのうち、欠陥が存在するブロ
ックのみが冗長ワード線ＲＷＬに切り換えられ、他のブ
ロックはノーマルワード線ＮＷＬが選択される。このよ
うなブロック単位での欠陥救済により、用意する冗長ワ
ード線を少なくすることができるものである。ただし、
この実施例のようなＸアドレス信号がＹアドレス信号に
先行して多重化されて入力されるＤＲＡＭでは、上記Ｙ
アドレス信号をそのまま利用することができない。そこ
で、内部でＹアドレスと等価なブロックアドレスともい
うべきアドレスを前記同様なヒューズ手段を用いること
等によりプログラムしておくことによって上記同様な欠
陥救済法を実現できるものである。
【０２０４】図４９には、メインアンプの選択信号を形
成する回路を含むＹ系の一部プリデコーダ回路の一実施
例の回路図が示されている。信号ＡＳＫ（ＡＳ０〜ＡＳ
３）は、１群のメンアンプ選択（４ペアのＩ／Ｏ線のう
ちの１ペア選択）を行う。信号ＡＹ２０Ｕ／Ｄ〜ＡＹ２
３Ｕ／Ｄは、アドレスＹ２とＹ３のプリデコードを行
う。アドレスＸ１０により上下マットに分けられてい
る。６４ビット同時テスト時には、信号ＹＭＢで上記Ｙ
２とＹ３のプリデコードが無視され、第４８図の信号Ｒ
Ｙ２０Ｂ〜ＲＹ２３Ｂがそのままの論理で出力される。
【０２０５】信号Ｙ０ＵＢ〜Ｙ３ＵＢ、Ｙ０ＤＢ〜Ｙ３
ＤＢは、アドレスＹ４とＹ５をプリデコードし、信号Ｙ
Ｐに従って出力されるプリデコード信号であり、データ
線選択タイミングとされる。信号ＣＥは、そのリセット
タイミングを規定するものである。信号Ｙ０ＵＢ〜Ｙ３
ＵＢ、Ｙ０ＤＢ〜Ｙ３ＤＢは、信号ＹＲＤがハイレベル
のときにはハイレベルとなり通常のＹＳ線を選択を禁止
する。
【０２０６】６４ビット同時テスト時には、アドレスＹ
２とＹ３で縮退される４ＹＳ線が非救済なら、信号ＡＹ
２０Ｕ／Ｄ〜ＡＹ２３Ｕ／Ｄの４本がハイレベルとなり
４本のＹＳ線が選択されるが、救済さていると対応する
ＡＹ２０Ｕ／Ｄ〜ＡＹ２３Ｕ／Ｄのうち１本〜４本が出
力されず、代わって冗長ＹＳ線が１本〜４本選択され、
冗長ＹＳ線と通常ＹＳ線とが同時に選択される。ＡＹ６
０Ｕ／Ｄ〜ＡＹ８３Ｕ／Ｄは、アドレスＹ６〜Ｙ９のプ
リデコード信号である。信号ＹＲ０Ｕ／ＤＢ〜ＹＲ３Ｕ
／ＤＢは、冗長ＹＳ線を選択する。これは、信号Ｙ０Ｕ
／ＤＢ〜Ｙ３Ｕ／ＤＢに対応する。
【０２０７】図５０には、Ｙデコーダの単位回路と冗長
ＹＳ線選択回路が示されている。上記のようなプリデコ
ード信号は、３入力のナンドゲート回路によりデコード
される。このデコード出力とＹ選択タイミング信号ＹＫ
ＵＢ（Ｋ＝０〜３）とはノアゲート回路に供給され、そ
れぞれのノアゲート回路からカラム選択信号ＹＳ０〜Ｙ
Ｓ３が形成される。前記冗長デコーダ回路により形成さ
れた信号から冗長用のカラム選択信号ＹＳＲ０〜ＹＳＲ
３が形成される。
【０２０８】図５１には、ニブルカウンタ回路の一実施
例の回路図が示されている。ノーマルモードでは、内部
アドレス信号ＢＹＩに対応したアドレス信号ＮＡＫが出
力される。ニブルモードでは、第１サイクルの内部アド
レス信号ＢＹＩを初めにカウントアップする。×４ビッ
ト構成でメモリアクセスを行うとき、スイッチの形態で
示したマスタースライスによって信号ＮＡＫはハイレベ
ル（ＶＣＣ）に固定される。
【０２０９】図５２には、Ｙ系の制御信号を形成するコ
ントロール回路の一実施例の回路図が示されている。信
号ＭＡは、メイアンプ動作制御信号である。信号ＤＳは
メインアンプのデータの出力を制御する信号である。信
号ＭＡは、信号ＡＣ１Ｂ（ＲＹＰ）の発生に伴い発生す
る。信号Ｒ１は、メインアンプのリセットタイミングを
決める。信号ＤＳは、信号ＭＡにより発生する。信号Ｃ
１とＲ１は、そのリセットを行うものである。すなわ
ち、メインアンプのデータ出力の制御は、ＲＡＳＢとＣ
ＡＳＢとの両方のハイレベルでリセットするものであ
る。
【０２１０】信号ＷＲは、リード／ライトの判別信号で
ある。初段を信号Ｒ１により制御し、スタンバイ状態で
の消費電流の低減を図っている。信号ＤＯＥは、データ
出力バッファを制御するものであり、リードモードのと
き発生される。×１ビット構成の場合、信号Ｃ１とＷＲ
との論理積により発生される。×４ビット構成のときに
は、出力イネーブル信号ＯＥ・Ｃ１・ＷＲの論理積によ
り発生させられる。ホールド時間ｔOEH （信号ＷＥから
の信号ＯＥホールド時間）対策のためにＷＥ系信号ＤＬ
により、制御信号ＯＥＢのラッチを行うようにするもの
である。
【０２１１】図５３には、動作モードの判定回路の一実
施例の回路図が示されている。信号ＲＮ、ＲＦと信号Ｗ
Ｎ、ＷＦは、ノーマル動作、ＣＢＲ動作、ＷＣＢＲの動
作の制御を行う。信号ＲＮとＲＦは、信号ＣＥ及びＹＥ
の制御を行い、信号ＣＲＢとＬＦＢは、テスト系回路の
制御、具体的にはＷＣＢＲ時のアドレスのセット／リセ
ットを制御する。
【０２１２】図５４には、Ｙ系のコントール回路の一部
の実施例回路が示されている。信号ＹＬは、前記図４５
に示すようなＹアドレスバッファに対してアドレスのラ
ッチを行わせるものである。前記のように各動作モード
によってその発生タイミング等が異なる。その動作波形
の一例が第７７図に示されている。高速ページモード
（ノーマルモード）に対応して信号ＣＡＳＢに同期して
Ｙアドレスのラッチを行わせる。ニブルモードに対して
は、ＲＡＳサイクルの期間中Ｙアドレスをラッチする。
この理由は、ニブルモードでは、ニブルカンタでアドレ
ス信号が生成されるからである。スタティックカラムモ
ードでは、ライト時のみＹアドレスをラッチする。ＣＢ
Ｒ時のカウンタテストモードのとき、Ｙアドレスをラッ
チする。ＷＣＢＲモードのときには、ＲＡＳサイクル期
間中Ｙアドレスをラッチするものである。
【０２１３】信号ＤＬは、データ入力バッファのデータ
のセットアップ／ホールドを制御する。高速ページモー
ドやニブルモードでは、ＣＡＳＢがロウレベル、かつＷ
ＥＢがロウレベルによりセットし、ＣＡＳＢのハイレベ
ルによりリセットする。スタティックカラムモードで
は、ＣＡＳＢのロウレベル又はＷＥＢのロウレベルによ
りセットし、ライト動作の終了でリセットする。信号Ｏ
ＬＢは、ライトしたデータがＤＯに出力しないようにラ
ッチを行う信号である。これは、リード・モディファイ
・ライト動作に対応している。スタティックカラムモー
ドではｔWOH （信号ＷＥから出力ホールド時間）に対応
している。
【０２１４】図５５と図５６には、ＷＥ系のコントール
回路の一部の実施例回路が示されている。図５５におい
て、ＷＥＢ（ライトイネーブル）信号は、ＣＭＯＳイン
バータ回路からなる入力回路に供給される。この入力バ
ッファ用のＣＭＯＳインバータ回路は、前記同様に約
１．６Ｖのようなロジックスレッショルド電圧を持つよ
うにされる。この実施例のＤＲＡＭにおける周辺回路用
の電源電圧ＶＣＣは、上記ロジックスレッショルド電圧
１．６Ｖの約２倍である３．３Ｖに設定され、ＴＴＬレ
ベルの信号に対応している。
【０２１５】信号Ｗ１とＷ２は、ライト動作を制御する
ものである。スタンバイ状態のときＷ１とＷ２はロウレ
ベルにされる。動作時には、信号ＷＥＢの変化にに同期
して変化する。信号Ｗ１は、ＲＡＳ／ＷＥ論理制御（Ｗ
Ｎ／ＷＦ）を行い、信号Ｗ２はＣＡＳ／ＷＥ論理制御を
行う。ｔASC （カラムアドレスセットアップ時間）確保
のためライトセットを遅らせている。信号Ｗ３Ｂは、信
号Ｗ２により形成された１ショットパルスであり、これ
より信号Ｗ４Ｂが形成される。
【０２１６】図５６において、信号ＷＹＰは書き込み信
号がデータ入力バッファから入力出力線Ｉ／Ｏに伝えら
れるまでの制御を行い、ＷＹＰＢは書き込み信号が入出
力線Ｉ／Ｏからビット線に伝えられるまでの制御を行
う。信号ＩＯＵは、ライト動作後の入出力線Ｉ／Ｏのプ
リチャージを行う。これは次のリードサイクルに対応す
るためである。信号ＷＬはスタティックカラムモードの
時のアドレス、データのラッチを行うものである。図７
６には、ライト動作の一例のタイミング図が示されてい
る。
【０２１７】図５７には、データ入力バッファの一実施
例の回路図が示されている。入力回路は、ナンドゲート
回路により構成され、前記他の入力回路と同様なロジッ
クスレッショルド電圧を持つ。このゲートの制御信号Ａ
は、×１ビット構成では、４つの入力バッファのうち１
つが信号Ｒ１となり、残り３つは回路の接地電位ＶＳＳ
が与えられることによって、実質的に無効にされる。×
４ビット構成として用いるときには、信号Ａは４つの入
力バッファの全部に対応して信号Ｒ１とされる。動作状
態にされる入力バッファの入力部にナンドゲート回路を
用い、それに信号Ｒ１を供給するのは、前記同様にスタ
ンバイ状態での電流消費を低減させるためである。信号
ＤＬにより、書き込みデータのセットアップ／ホールド
の制御が行われる。信号ＭＫＩは、×４ビット構成時に
ライトマスクモードの制御に用いられる。信号ＲＡＳＢ
セットのときの信号ＤＱ１〜ＤＱ４のデータにより、ラ
イト／非ライトの制御を行う。信号ＤＩ（０〜３）は、
更にニブルアドレスＮＡＩ単位に分割される。
【０２１８】図５８には、メインアンプの制御回路の一
実施例の回路図が示され、図５９にはメインアンプの一
実施例の回路図が示されている。信号ＲＭＡはメインア
ンプの動作を制御するタイミング信号である。信号ＷＭ
Ａは、データ入力バッファから入出力線Ｉ／Ｏへの信号
伝達（ライト動作）を制御する。信号ＩＬＡij〜ＩＬＣ
ijは、入力出力線Ｉ／Ｏのプルアップを行うものであ
り、信号ＩＯＵは入出力線Ｉ／Ｏをショートする信号で
ある。
【０２１９】ノーマルモードでは、信号ＲＭＡにより１
個のメインアンプを動作させる。１つのテストモードで
は、信号ＴＥにより１６個のメインアンプが一斉に動作
状態になり１６ビットの一括比較動作が行われる。さら
に、別のテストモードでは、信号ＴＥとＹＭＢにより、
ＹＳ線をマルチ選択させることにより、６４ビットの一
括比較動作が行われる。
【０２２０】図８９（Ａ）には、一対のメインアンプに
よる４ビット並列テストを例にしてマルチビットテスト
の原理を説明する回路図が示されている。すなわち、同
図の例に従って前記１６個のメインアンプを８対に分
け、それらの一対に対応する２つのＩ／Ｏ線ペアのそれ
ぞれに４本のＹＳ線でマルチ選択された４ビットづづの
２つのＩ／Ｏ線ペアで合計８ビットからなる読み出しデ
ータを上記８対のメインアンプにパラレルに送出させる
ことによって全部で６４ビットのマルチテストを行うも
のである。
【０２２１】図８９（Ａ）を例にして説明すると、一対
のメインアンプＭＡの一方の入力には、４ビットからな
る読み出し信号に対応した相補ビット線ＢＬ１とＢＬＢ
１ないしＢＬ４とＢＬＢ４とがＹスイッチＭＯＳＦＥＴ
と入出力線Ｉ／Ｏ及びＩ／ＯＢとをそれぞれ介して共通
に接続される。上記一対のメイアンプＭＡの他方の入力
には、基準電圧ＶＲがそれぞれ供給される。
【０２２２】この基準電圧ＶＲは、同図（Ｂ）の波形図
に示すように、ハイレベルの読み出し信号と１ビット不
一致の時の信号との中間レベルに設定される。すなわ
ち、同図のように相補ビットＢＬ１とＢＬＢ１が同図の
ように論理“０”（ＢＬ１がロウレベル“Ｌ”でＢＬＢ
１がハイレベル“Ｈ”）であると、入出力線Ｉ／Ｏのレ
ベルは、プルアップＭＯＳＦＥＴ（Ｍ１）に対してＹス
イッチＭＯＳＦＥＴ（Ｍ２）及びセンスアンプのＭＯＳ
ＦＥＴ（Ｍ３）が接続される分だけ、そのコンダクタン
ス比にしたがって同図に点線で示すように低いレベルに
される。
【０２２３】それ故、上記基準電圧ＶＲは、上記プルア
ップＭＯＳＦＥＴ（Ｍ１）に対して、ＹスイッチＭＯＳ
ＦＥＴ（Ｍ２）を２個、センスアンプのＭＯＳＦＥＴ
（Ｍ３）を２個直列接続して、上記ハイレベルと１ビッ
ト不一致時のロウレベルとの中間レベルにされる。それ
故、第８９図に示した実施例では、全ビット論理“１”
を書き込んで１ビットでも論理“０”があると、一対の
メインアンプのうち入出力線Ｉ／Ｏに対応したメンアン
プの出力信号がハイレベルからロウレベルに変化し、入
出力線Ｉ／ＯＢに対応したメンアンプの出力と同じロウ
レベルになってエラーを検出する。
【０２２４】上記の場合とは逆に、４ビット全部に論理
“０”を書き込んでそれを読み出と、全ビット論理
“０”が読み出されると上記の場合とは逆に入出力線Ｉ
／ＯＢ側がハイレベルになり、上記のように１ビットで
も不一致があると入出力線Ｉ／ＯＢのレベルが上記同様
に低くされるため、一対のメインアンプのうち入出力線
Ｉ／ＯＢに対応したメンアンプの出力信号がハイレベル
からロウレベルに変化し、入出力線Ｉ／Ｏに対応したメ
ンアンプの出力と同じロウレベルになってエラーを検出
する。なお、全ビットが一致のときには、一対のメイン
アンプの出力は、ハイレベルとロウレベルに分かれるも
のとなる。
【０２２５】このようなマルチビットテストにおいて、
例えば図８９のような状態にあるとき、入出力線Ｉ／Ｏ
Ｂには、３つのセンスアンプの出力のロウレベルが供給
されることによって、比較的低いレベルにされる傾向に
ある。これにより、不良読み出しが有ったビット線ＢＬ
Ｂ１には、入出力Ｉ／ＯＢのロウレベルが伝えられ、セ
ンスアンプを逆転させて不良読み出しのビット線に正常
データを書き込んでしまう虞れがある。この対策とし
て、上記マルチビットテトスモードのときには、プルア
ップＭＯＳＦＥＴ（Ｍ１）のコンダクタンスを大きくさ
せる。具体的にはマルチビットテストモードのとき、そ
の信号によりオン状態にされるプルアップＭＯＳＦＥＴ
を設けるようにする。これにより、入出力線Ｉ／ＯとＩ
／ＯＢのロウレベルの落ち込みを低くして上記のような
誤書き込みを防止することができる。
【０２２６】あるいは、上記のようなマルチビットテス
トのときには、その制御信号によってオン状態にされる
スイッチＭＯＳＦＥＴによって、動作電圧をＶＣＣから
約５ＶのようなＶＣＣＥ又は昇圧電圧ＶＣＨに切り換え
るようする。この構成では、上記電圧切り換え相当分だ
け入出力線のレベルを相対的に高くできるから、上記の
ようなロウレベルによる誤書き込みが防止できる。ま
た、プルアップＭＯＳＦＥＴのしきい値電圧を低しきい
値電圧とし、入出力線のプルアップレベル（バイアスレ
ベル）その分高くするようにしてもよい。すなわち、こ
の実施例のように約３．３Ｖのような低電圧ＶＣＣで動
作する場合、プルアップＭＯＳＦＥＴのしきい値電圧が
大きいと、上記プルアップレベルが低くなり、誤書き込
み防止のためのロウレベルマージンが小さくなるからで
ある。
【０２２７】図５４に示した実施例では、本来上記２つ
のメインアンプにそれぞれ接続される２つのＩ／Ｏ線ペ
アをトルー（Ｔrue)どうし、バー（Ｂar) どうし接続し
て、２つのメインアンプを上述した形態に共用してい
る。これによりメイアンプの数が倍に増加することを防
いでいる。それぞれのＩ／Ｏ線ペアで４ビット、合計８
ビットを上記８対のメイアンプで比較し、６４ビット同
時テストを実現している。上記のようなマルチビットテ
ストの採用によって、約１６Ｍビットのような大記憶容
量を持つＲＡＭのテスト時間の短縮化を図ることができ
るものとなる。ライトモードのときには、信号ＷＭＡに
よりデータ入力バッファからの信号を上記入出力線Ｉ／
Ｏに供給すると同時に、信号ＲＭＡによりデータをメイ
ンアンプにもライトする。これはニブルモード、高速ペ
ージモードに対応するものである。
【０２２８】図６０には、メインアンプのデータの出力
制御回路の一実施例の回路図が示されている。メインア
ンプの出力群ＭＡｉ０〜ＭＡｉ３、ＭＡｉ０Ｂ〜ＭＡｉ
３Ｂのうちの一対はメインアンプ選択アドレスＡＳ０〜
ＡＳ３によって選択され、さらにニブルアドレスＮＡｉ
によって選択された出力群が信号ＤＳにより出力線ＭＯ
ｉＢ、ＭＯｉに送出される。このようにして、１６個の
メインアンプのうち１つのメインアンプが選択される。
×４ビット単位での出力のとき、ニブルアドレスＮＡｉ
はハイレベルに固定される。信号ＤＳは高速ページモー
ドのとき、ＲＡＳＢ・ＣＡＳＢリセットでリセットされ
る。ニブルモードでは、第１サイクルで４個のメインア
ンプにデータを入れ、第２サイクルからは取り込んだデ
ータをメインアンプから出力させるだけでよいので信号
ＤＳはハイレベルのままになっている。信号ＴＥが形成
されるテストモードでは、４個のメイアンプのデータを
比較回路（ナンドゲート）を通して１個の出力信号ＭＯ
ｉにまとめる。
【０２２９】図６１には、メインアンプの出力制御回路
の一実施例の回路図が示されている。信号ＯＬＢは、デ
ータ出力バッファへのデータ出力を制御する。リード・
モディファイ・ライトでのデータラッチを行う。信号Ｔ
Ｅによりテストモードのとき１６個のメインアンプを全
て活性化し、その出力信号ＭＯ０〜ＭＯ３ないしＭＯ０
Ｂ〜ＭＯ３Ｂにデータを出力させる。この比較出力方式
としては、２値と３値がある。
【０２３０】２値方式では、オール論理“１”又は論理
“０”のときには出力ＤＯ／ＤＯＢにハイレベル／ロウ
レベルを出力し、フェイルのときにはロウレベル／ハイ
レベルを出力させる。３値方式ではオール論理“１”の
ときには出力ＤＯ／ＤＯＢにハイレベル／ロウレベルを
出力し、オール論理“０”のときにはロウレベル／ハイ
レベルを出力し、フェイルのときにはロウレベル／ロウ
レベルを出力させる。信号ＴＷがハイレベルのときには
上記２値出力方式になり、信号ＴＷがロウレベルのきに
は上記３値出力方式となる。
【０２３１】図６２には、データ出力バッファの一実施
例の回路図が示されている。データ出力バッファは、そ
の入力部にレベル変換回路が設けられる。前述のように
内部回路は、降圧された電圧ＶＣＣにより動作してい
る。それ故、メインアンプを通して伝えられた読み出し
データは動作電圧ＶＣＣにより形成されている。信号Ｄ
ＯＥによりナンドゲート回路を通したデータは、外部か
ら供給された電源電圧ＶＣＣＥにより動作するラッチ形
態のノアゲート回路にレベル変換される。このようなレ
ベル変換回路を設けて、ＮチャンネルＭＯＳＦＥＴから
なるプッシュプル出力部を駆動することにより、ハイレ
ベル側の出力レベルを高くできるとともに、駆動信号の
振幅が大きくなるので高速化が可能になる。
【０２３２】上記出力部には、出力部ＭＯＳＦＥＴのゲ
ートを制御するＭＯＳＦＥＴと抵抗素子が設けられる。
電源電圧ＶＣＣＥ側の出力ＭＯＳＦＥＴのゲートとソー
スとの間に設けられ、そのゲートに定常的に接地電位Ｖ
ＳＳが与えられたＭＯＳＦＥＴのしきい値電圧を、上記
出力ＭＯＳＦＥＴのしきい値電圧より低くする。これに
より、出力端子ＤＯＵＴが負の電位になったとき、上記
低いしきい値電圧を持つＭＯＳＦＥＴがオン状態になっ
て出力ＭＯＳＦＥＴのゲートとソースを短絡する。これ
により、上記のような負電圧によって出力ＭＯＳＦＥＴ
がオン状態になることはない。
【０２３３】上記出力ゲート回路を通した比較的早いタ
イミングで動作する出力回路が別に設けられ、これによ
り出力信号の立ち上がりと立ち下がりタイミングが早く
される。そして、レベル変換回路を通したデータを受け
る出力回路により規定されたレベルまで変化させる。こ
のような構成を採ることによって、高速化を図りつつ出
力レベルを比較的長い時間を持って直線的に変化させる
ことができ、出力信号のレベルの変化に伴う電源線や接
地線に発生するノイズレベルを小さくすることができ
る。
【０２３４】図６３と図６４には、テスト回路の一実施
例の回路図が示されている。ＷＣＢＲのタイミングによ
りテストファンクションのセットが行われる。このＷＣ
ＢＲにより、取り込まれたアドレスに対応したテスト信
号を出力する。上記ＷＣＢＲにより信号ＬＦＢが形成さ
れ外部アドレス信号の取り込みが可能になる。信号ＦＲ
は、電源投入時に全てを論理“０”にリセットする。
【０２３５】テストファンクションのリセットはＲＡＳ
オンリーリフレッシュ、ＣＢＲリフレッシュサイクルに
より信号ＦＲをＲＡＳＢ信号のプリチャージ期間にハイ
レベルとすることでアドレスを全て論理“０”にリセッ
トすることにより行われる。テストモードは、アドレス
信号Ｙ０ないしＹ３に対応するＡＦＩないしＡＦＬの４
ビットの組み合わせから形成される信号ＦＭＮＢに応じ
て以下の各モードが用意されている。（１）×１６ビッ
トテスト、（２）×６４ビットテスト、（３）内部電圧
ＶＣＣを外部電圧ＶＣＣＥに切り換える。（４）内部電
圧ＶＣＣモニタ、（５）内部電圧ＶＤＬモニタ（６）２
０４８リフレッシュ（８１９２ビット動作）、（７）冗
長エリアテスト、（８）高速化テストがある。
【０２３６】図６５には、動作モードを指定する制御回
路の一実施例の回路図が示されている。ボンディングパ
ッドＦＰ０とＦＰ１に対してハイレベル／ロウレベル及
びハイインピーダンスを選ぶことによって、その組み合
わせから、アルミマスタースライスによって指定される
×１ビット構成と×４ビット構成に応じてそれぞれに以
下のようなモードが設定される。
【０２３７】×１ビット構成のとき、パッドＦＰ０とＦ
Ｐ１が共にハイインピーダンスのとき信号ＳＣとＮＢが
共にロウレベルになって高速ページモードが指定され
る。パッドＦＰ０をロウレベルとし、パッドＦＰ１をハ
イインピーダンスとすると、信号ＳＣがハイレベルにな
りスタティックカラムモードが指定される。パッドＦＰ
０をハイインピーダンスとし、パッドＦＰ１をハイレベ
ル（ＶＣＣＥ）にすると、信号ＮＢがハイレベルになり
ニブルモードが指定される。
【０２３８】×４ビット構成のとき、パッドＦＰ０とＦ
Ｐ１が共にハイインピーダンスのとき信号ＳＣとＮＢが
共にロウレベルになって高速ページモードが指定され
る。パッドＦＰ０をロウレベルとし、パッドＦＰ１をハ
イインピーダンスとすると、信号ＳＣがハイレベルにな
りスタティックカラムモードが指定される。パッドＦＰ
０をハイインピーダンスとし、パッドＦＰ１をハイレベ
ル（ＶＣＣＥ）にすると信号ＷＢが形成され、高速ペー
ジモードでライトマスクモードとなり、パッドＦＰ０を
ロウレベルとし、パッドＦＰ１をハイレベル（ＶＣＣ
Ｅ）にすると上記同様に信号ＷＢが形成され、スタティ
ックカラムでライトマスクモードとなるものである。ラ
イトマスクモードでは、ＲＡＳ信号の立ち下がりのとき
ＷＥ信号をロウレベルにしておくことにより、出力端子
Ｉ／Ｏからライトするピンを設定できる。
【０２３９】図６６には、その他の制御回路の一実施例
の回路図が示されている。信号ＷＫＢは、基板のバイア
ス電圧ＶＢＢのレベルをモニタする。基板バイアス電圧
ＶＢＢが約−０．７Ｖ以下になると信号ＷＫＢがロウレ
ベルになる。基板バイアス電圧ＶＢＢが浅いと、ＭＯＳ
ＦＥＴのしきい値電圧が低くなるため、回路動作により
比較的大きな貫通電流が流れラッチアップが生じ易くな
るので信号ＷＫＢのハイレベルによりＲＡＭのアクセス
を禁止するものである。信号ＩＮＴは、電源電圧ＶＣＣ
Ｅのレベルをモニタする。電圧ＶＣＣＥ＞３Ｖでは、信
号ＩＮＴをロウレベルにする。言い換えるならば、外部
電源電圧が低いときには、信号ＩＮＴにより内部の初期
状態を設定する。
【０２４０】この実施例においてブラックボックスで示
した遅延回路の具体的構成が示されている。この回路
は、ロウレベルからハイレベルになる信号を遅延させ
る。端子ＳＥＴをハイレベル（ＶＣＣ）にすると、その
遅延量を短くすることができる。これらは、ＲＡＳ系の
タイミング調整、ＣＡＳやＷＥ系のパルス発生等に広く
用いられている。
【０２４１】出力端子Ｑ／ＤＱ４は、内部電圧のモニタ
ー端子として利用される。この端子に結合されるデータ
出力バッファを出力ハイインピーダンス状態にしておい
て、信号ＶＭＣＨでスイッチ制御されるＭＯＳＦＥＴを
介して周辺回路用の動作電圧ＶＣＣを出力させ、信号Ｖ
ＭＤＨによりスイッチ制御されるＭＯＳＦＥＴを介して
センスアンプ用の動作電圧ＶＤＬを出力させる。また、
出力端子Ｑ／ＤＱ４は欠陥救済の有無を判定するシグネ
チャ端子としも利用される。欠陥救済が行われたチップ
では、ＳＩＧＢがロウレベルとなり、Ｑ／ＤＱ４端子に
ＶＣＣＥよりしきい値電圧Ｖthのおおよそ３倍以上高い
電圧を印加した場合に、回路の接地電位に電流が流れ込
むことで、欠陥救済が行われたチップであることを判定
する。
【０２４２】図６７には、基板バックバイアス電圧発生
回路の一実施例の回路図が示されている。この実施例で
は、動作電圧として周辺回路用の低電圧ＶＣＣが用いら
れる。このように内部電圧ＶＣＣにより基板バックバイ
アス電圧を形成するようにしたのは、後述するように内
部電圧ＶＣＣは安定化されているから基板バイアス電圧
の安定化が可能になる。
【０２４３】基板バイアス電圧ＶＢＢは、バイアス電圧
発生回路ＶＢＢＡとＶＢＢＳとにより形成される。基板
バイアス電圧発生回路ＶＢＢＡは、メインの発生回路で
あり基板レベルが浅いときと、動作時に回路による基板
電流ＩBBを補うために動作する。基板バイアス電圧発生
回路ＶＢＢＳはサブの発生回路であり、リーク電流や微
少直流電流によるＶＢＢの変動を補うよう定常的に動作
する。
【０２４４】信号ＶＢＳＢは、基板電圧ＶＢＢのレベル
のモニタ出力である。これにより、上記発振回路の動作
が制御され、上記基板レベルが浅いときに回路ＶＢＢＡ
によりＶＢＢが約−２Ｖになるまで動作さられる。端子
ＶＢＴは、回路ＶＢＢＡ，ＶＢＢＳの動作を止め、例え
ば外部からＶＢＢパッドを通して基板電圧を設定し、動
作マージンの評価をするためのものである。
【０２４５】図６８には、内部昇圧電圧発生回路の一実
施例の回路図が示されている。回路ＶＣＨＡは、メイン
の昇圧電圧発生回路であり、昇圧電圧ＶＣＨのモニタ信
号ＶＨＳＢによりレベルが低いとき、又は信号Ｒ１Ｂに
よりＲＡＭがアクセスされたときに周辺回路用の内部動
作電圧ＶＣＣと発振回路により形成された発振信号ＯＳ
ＣＨとを受けるチャージポンプ回路により前記のような
約５．３Ｖのような昇圧電圧ＶＣＨを形成する。回路Ｖ
ＣＨＳは、サブの昇圧電圧発生回路であり、定常的に動
作して上記昇圧電圧ＶＣＨを形成する。この回路ＶＣＨ
Ｓは、ワード線のリーク電流を補う程度に小さな電流供
給能力しか持たない。
【０２４６】後述するような加速試験等のために内部電
圧ＶＣＣは、電源電圧ＶＣＣＥが一定レベル以上に高く
されるとそれに応じて高くされる。これに対応して、昇
圧電圧ＶＣＨも一定レベルをもって上記ＶＣＣの上昇に
応じて高くされる。出力部に設けられたダイオード形態
のＭＯＳＦＥＴは、そのレベルクランプ用のものであ
る。端子ＶＨＴは、回路ＶＣＨＡ、ＶＣＨＳの動作を止
め、例えば外部からＶＣＨパッドを通して昇圧電圧を設
定し、動作マージンの評価をするためのものである。な
お、図示しないが、昇圧電圧ＶＣＨの電源インピーダン
スを低くするためのキャパシタは、動作する回路の単
位、例えばメモリマット毎にそれぞれ分散して設けられ
る。
【０２４７】図６９には、内部電圧降圧回路の一実施例
の回路図が示されている。基準電圧ＶＲＥＦは、ＭＯＳ
ＦＥＴのしきい値電圧Ｖthの差を利用して形成された高
精度の基準電圧である。この電圧から定圧ＶＬを形成し
て、それを演算増幅回路により直流増幅して、前記約
３．３Ｖの電圧ＶＤＬとＶＣＣを生成する。動作電流を
小さくするために、上記電圧ＶＣＣとＶＤＬをそれぞれ
生成する回路は、信号ＬＤとＬＣにより、ＤＲＡＭが動
作状態にされるときのみ動作する。そして、これとは別
に電源電圧ＶＣＣＥが一定レベル以上であるとき信号Ｌ
Ｓにより定常的に動作状態になってスタンバイ時の降圧
電圧を形成する回路が設けられる。なお、電源投入直後
においては、外部電圧ＶＣＣＥが一定電圧に達するまで
の間は、信号ＩＮＴにより信号ＳＢが形成され、それに
応じて強制的に信号ＬＤ、ＬＣ及びＬＳが形成され全回
路が一斉に動作状態になり、内部回路動作電圧を高速に
立ち上げるものである。
【０２４８】同図において、抵抗とキャパシタで示した
回路は、発振防止のための位相余裕を大きくするための
ものである。ヒューズＦ１ないしＦ４は、それをレーザ
ー光線により選択的き切断することによって、基準電圧
ＶＬの調整を可能にしている。テストファンクションで
は、信号ＶＥにより信号ＬＤ、ＬＣ及びＬＳをロウレベ
ルにして演算増幅回路の動作を停止させるとともに、信
号ＶＨＥによりオン状態になるＭＯＳＦＥＴにより、演
算増幅回路のＰチャンネル出力ＭＯＳＦＥＴのゲートに
ロウレベルを供給してオン状態にする。これにより、外
部電圧ＶＣＣＥが上記オン状態になったＰチャンネルＭ
ＯＳＦＥＴを介して内部電圧ＶＤＬ及びＶＣＣをＶＣＣ
Ｅに切り換えることができるものである。また、外部電
源電圧ＶＣＣＥが一定レベル（例えば、約６．６Ｖ）を
超えて高くなると、それに応じて基準電圧ＶＬも高くな
り、内部電圧ＶＣＣやＶＤＬも高くさせる。これは、エ
ージング等の加速試験に対応するものである。
【０２４９】図７０には、ＲＡＳ系の動作の一例のタイ
ミング図が示されている。同図においては、ＲＡＳＢ信
号によるメモリアクセス開始からワード線ＷＬの選択ま
でとそのワード線のリセットを行わせる主要なタイミン
グ信号の概略波形図が示されている。
【０２５０】図７１には、ＲＡＳ系の動作の一例のタイ
ミング図が示されている。同図には、ワード線の選択タ
イミング図が示されている。また、２サイクル目には冗
長系タイミングが示されている。
【０２５１】図７２には、ＲＡＳ系の動作の一例のタイ
ミング図が示されている。同図には、センスアンプを活
性化させるタイミング信号やそれによって駆動されるコ
モンソース線の波形図が示されている。
【０２５２】図７３には、Ｘアドレスバッファの動作の
一例を示すタイミング図が示されている。同図には、Ｒ
ＡＳＢ信号とＣＡＳＢ信号との間の相互のタイミングが
示されている。
【０２５３】図７４には、ＣＡＳ系の動作の一例のタイ
ミング図が示されている。同図においては、リードモー
ド（ＲＥＡＤ）、アーリー・ライトモード（ＥＷ）、リ
ード・モディファイ・ライトモード（ＲＭＷ）、ＲＡＳ
オンリーリフレッシュモード、ＣＢＲリフレッシュモー
ド、カウンタテストモード、及びテストモードセット
（ＷＣＢＲ）の順序で主要信号の波形図が示されてい
る。
【０２５４】図７５には、ＣＡＳ系のアドレス選択動作
の一実施例のタイミング図が示されている。同図には、
Ｙ系のアドレス選択を行う主要なタイミング信号が示さ
れている。
【０２５５】図７６には、ライト動作の一例を示すタイ
ミング図が示されている。同図には、ＷＥ系の主要なタ
イミング信号が示されている。
【０２５６】図７７には、Ｙアドレスバッファの動作の
一例を示すタイミング図が示されている。同図には、高
速ページモード（ＦＰ）と、ニブルモード（Ｎ）及びス
タティックカラムモード（ＳＣ）時のアドレスラッチを
制御するタイミング信号ＹＬを中心に描かれている。
【０２５７】図７８には、テストモードの動作の一実施
例を示すタイミング図が示されている。同図には、アド
レスの取り込みとラッチ動作を中心にして描かれてい
る。
【０２５８】図７９には、ＣＡＳ系の動作の一例を示す
タイミング図が示されている。同図においては、テスト
モード系の信号を対象として、リードモード（ＲＥＡ
Ｄ）、アーリー・ライトモード（ＥＷ）、リード・モデ
ィファイ・ライトモード（ＲＭＷ）、ＲＡＳオンリーリ
フレッシュモード、ＣＢＲリフレッシュモード、カウン
タテストモード、及びテストモードセット（ＷＣＢＲ）
の順序で各信号の波形図が例示的に示されている。
【０２５９】図８０には、ＣＡＳ系の動作の一例を示す
タイミング図が示されている。同図においては、×４ビ
ット構成時を対象として、リードモード（ＲＥＡＤ）、
アーリー・ライトモード（ＥＷ）、リード・モディファ
イ・ライトモード（ＲＭＷ）、ＲＡＳオンリーリフレッ
シュモード、ＣＢＲリフレッシュモード、カウンタテス
トモード、及びテストモードセット（ＷＣＢＲ）の順序
で各信号の波形図が例示的に示されている。
【０２６０】図８１には、ＣＡＳ系の動作の一例を示す
タイミング図が示されている。同図においては、ライト
マスクモードを対象として、リードモード（ＲＥＡ
Ｄ）、アーリー・ライトモード（ＥＷ）、リード・モデ
ィファイ・ライトモード（ＲＭＷ）、ＲＡＳオンリーリ
フレッシュモード、ＣＢＲリフレッシュモード、カウン
タテストモード、及びテストモードセット（ＷＣＢＲ）
の順序で各信号の波形図が例示的に示されている。
【０２６１】図８２には、この発明に係る欠陥救済法の
他の一実施例を示すブロック図が示されている。Ｘデコ
ーダ（含むワード線駆動回路）により選択される複数の
ワード線に対して、１つの冗長ワード線が設けられる。
この冗長ワード線は、上記Ｘデコーダに対応した個所
で、上記複数のワード線と交差するように、言い換える
ならば、Ｘデコーダの出力端子の列と平行になるように
配置される。特に制限されないが、上記冗長ワード線
は、二本の平行に配置された配線により救済を行うべき
複数のワード線と交差している。上記二本の平行に配置
された配線の一端は接地電位が与えられるものである。
【０２６２】この構成では、上記ワード線に欠陥がない
ときには、冗長ワード線には接地電位が与えられるもの
であるため定常的に非選択状態になっている。 ワード
線の一本に同図で×で示したような個所に欠陥（例えば
断線）があるとき、同図に△を付した個所でワード線の
切断を行わせる。同様に冗長ワード線は、上記接地電位
から切り離すために、△を付したように欠陥ワード線よ
り右側（冗長ワード線側）で切断させる。そして、上記
欠陥ワード線の選択信号を形成するデコード出力を○で
付した交差個所で冗長ワード線と接続させる。同様に、
欠陥ワード線を非選択状態にするため、上記○を付した
交差個所で接地電位が与えられた配線と接続させる。上
記のような配線の切断と接続とは、特に制限されない
が、共にレーザー光線の照射による配線加工技術を利用
して行うようにするものである。
【０２６３】この構成では、ワード線選択回路の出力端
子から不良ワード線を切り離して、それに代えて冗長ワ
ード線を接続する方式を採るため、不良アドレスを記憶
する記憶回路やアドレス比較回路が不要となる。これに
より、半導体記憶装置の高集積化と低消費電力化が可能
になる。また、上記のようなアドレス比較動作が不要に
なるから、メモリアクセスの高速化も可能になる。ま
た、複数本のワード線毎に上記のような冗長ワード線を
設けた場合、冗長ワード線を用いないとき、それに定常
的に接地電位が与えられることによって、ワード線相互
のカップリングを抑えるというシールド作用を持たせる
ことができる。
【０２６４】図８３には、この発明に係る欠陥救済法の
他の一実施例を示すブロック図が示されている。Ｙデコ
ーダ回路により形成される複数からなるカラム選択線に
対して、１つの冗長カラム選択線が設けられる。これら
の各カラム選択線は、同図ではセンスアンプの中に含ま
れるカラムスイッチＭＯＳＦＥＴのゲートに伝えられ、
同図に示されたビット線（データ線）を実質的に選択し
てコモン入出力線に接続させる。この冗長カラム選択線
は、上記Ｙデコーダに対応した個所で、上記複数のカラ
ム選択線と交差するように、言い換えるならば、Ｙデコ
ーダの出力端子の列と平行になるように配置される。特
に制限されないが、上記冗長カラム選択線は、二本の平
行に配置された配線により救済を行うべき複数のカラム
選択線と交差している。上記二本の平行に配置された配
線の一端は接地電位が与えられるものである。
【０２６５】この構成では、上記ビット線及びセンスア
ンプに欠陥がないときには、冗長カラム選択線には接地
電位が与えられるものであるため定常的に非選択状態に
なっている。ビット線の一本に同図で×で示したような
個所に欠陥（例えば断線）があるとき、同図に△を付し
た個所でカラム選択線の切断を行わせる。同様に冗長カ
ラム選択線は、上記接地電位から切り離すために、△を
付したように欠陥ビット線に対応したカラム選択線より
上側（冗長カラム選択線側）で切断させる。そして、上
記欠陥ビット線の選択信号を形成するデコード出力を○
で付した交差部分で個所で冗長カラム選択線と接続させ
る。同様に、欠陥ビットに対応したカラム選択線を非選
択状態にするため、上記○を付した交差部分で接地電位
が与えられた配線と接続させる。上記のような配線の切
断と接続とは、特に制限されないが、共にレーザー光線
の照射により行うようにするものである。
【０２６６】この構成では、Ｙデコーダの出力端子から
不良ビット線に対応したカラム選択線を切り離して、そ
れに代えて冗長ビット線に対応したカラム選択線に接続
する方式を採るため、不良アドレスを記憶する記憶回路
やアドレス比較回路が不要となる。これにより、半導体
記憶装置の高集積化と低消費電力化が可能になる。ま
た、上記のようなアドレス比較動作が不要になるから、
メモリアクセスの高速化も可能になる。また、複数本の
カラム選択線毎に上記のような冗長カラム選択線を設け
た場合、冗長カラム選択線を用いないとき、それに定常
的に接地電位が与えられることによって、カラム選択線
相互のカップリングを抑えるというシールド作用を持た
せることができる。
【０２６７】図８４（Ａ）ないし（Ｃ）には、ワード線
のテスト法を説明するための一実施例の波形図とそれに
対応した回路図が示されている。この実施例では、制御
信号ＥＭが新たに設けられる。この信号ＥＭは、外部端
子から供給されるものの他、前記のようなテストモード
においてアドレス信号の組み合わせからなる１つのテス
トモードとして新たに付加される。同図（Ａ）には、ノ
ーマルモードでのワード線の概略選択動作のタイミング
図が示されている。このようにノーマルモードでは、Ｒ
ＡＳ系の選択動作に従い、入力されたアドレス指定Ａ０
ないしＡ３により、それに対応したワード線が順次選択
される。
【０２６８】これに対して、上記信号ＥＭをハイレベル
とするエージングモード（テストモードの１つとして設
定）では、ＲＡＳＢ信号がロウレベルからハイレベルに
リセットされても選択されたワード線ＷＬ１はハイレベ
ルのままに維持される。それ故、ＲＡＳＢ信号により歩
進されたアドレスＡ０ないしＡ３を入力すると、上記の
ように順次選択されたワード線ＷＬ１ないしＷＬ３がＲ
ＡＳＢ信号のハイレベルではリセットされなくなる。特
に制限されないが、信号ＥＭをロウレベルにすることに
よって、上記選択状態にされたワード線ＷＬ１ないしＷ
Ｌ３のリセットが行われる。
【０２６９】同図（Ｃ）には、そのワード線選択回路の
一実施例の回路図が示されている。信号ＥＭは、昇圧電
圧ＶＣＨを動作電圧とするラッチ形態のノアゲート回路
からなるレベル変換回路によってレベル変換され、エー
ジングモードのときロウレベルになる。これにより、Ｐ
チャンネルＭＯＳＦＥＴがオン状態になって、ワード線
ＷＬのハイレベルを上記信号ＷＰＨＬを受けるＰチャン
ネルＭＯＳＦＥＴと直列形態に接続されたＰチャンネル
ＭＯＳＦＥＴがオフ状態になり、ワード線のリセット信
号ＷＰＨＬを受けるＰチャンネルＭＯＳＦＥＴの出力を
無効にする。これにより、ワード線ＷＬはいったんハイ
レベルにされると、その状態を維持するものとなる。
【０２７０】ワード線ＷＬをリセットするとき又は通常
モードのときに、信号ＥＭのロウレベルに応じて上記レ
ベル変換出力は高レベル（ＶＣＨ）になる。これによ
り、上記ＰチャンネルＭＯＳＦＥＴがオフ状態になり、
上記信号ＷＰＨＬを受けるＰチャンネルＭＯＳＦＥＴと
直列接続されるＰチャンネルＭＯＳＦＥＴが共にオン状
態になって、ワード線ＷＬを駆動するＣＭＯＳインバー
タ回路の入力を高レベルとして、ワード線ＷＬをハイレ
ベルからロウレベルにリセットさせる。
【０２７１】上記ワード線を駆動するＣＭＯＳインバー
タ回路の入力には、その出力信号を受けるインバータ回
路によって制御されるスイッチＭＯＳＦＥＴが設けられ
る。これにより、上記のような多重選択のときに、非選
択になった信号Ｘ０ＵＢのハイレベルが上記選択レベル
を維持すべきＣＭＯＳインバータ回路に伝えられてしま
うことを防止するものである。
【０２７２】エージングのとき、信号ＥＭをハイレベル
としておいて、ワード線の１本づつ選択するとその間ワ
ード線を選択状態に維持することができる。これによ
り、選択ワード線のハイレベル時間を長くすることがで
きるためストレスのデューティが高くなり、比較的単時
間での効率的なエージングの実施が可能になる。
【０２７３】図８５（Ａ）ないし（Ｄ）には、信号量マ
ージンテスト法の一実施例が示されている。この実施例
では、制御信号ＳＭが新たに設けられる。この信号ＳＭ
は、外部端子から供給されるものの他、前記のようなテ
ストモードにおいてアドレス信号の組み合わせからなる
１つのテストモードとして新たに付加される。同図
（Ａ）には、一対の相補ビット線に関連するセンスアン
プ、プリチャージ回路、カラムスイッチ及びシェアード
スイッチ回路の各回路が代表として例示的に示されてい
る。
【０２７４】同図（Ｂ）には、ノーマルモードの動作波
形図が示されている。ノーマルモードのときには、信号
ＳＭがロウレベルにされる。これに応じて、選択された
ワード線（Ｌ）側のシェアード選択信号ＳＨＬがハイレ
ベルの選択レベルに、非選択にされるワード線（Ｒ）側
のシェアード選択信号ＳＨＬがロウレベルの非選択にさ
れる。それ故、相補ビット線ＢＬには、選択されたメモ
リセルからの記憶情報が読み出される。
【０２７５】同図（Ｃ）には、信号量テストモードの動
作波形図が示されている。信号量テストモードのときに
は、信号ＳＭがハイレベルにされる。これに応じて、選
択されたワード線（Ｌ）側のシェアード選択信号ＳＨＬ
とともに、非選択にされるワード線（Ｒ）側のシェアー
ド選択信号ＳＨＲもハイレベルにされる。それ故、セン
スアンプの入力には、左右のビット線ＢＬが結合される
からビット線容量が約２倍になる。それ故、選択された
メモリセルからの記憶情報の読み出しレベルは、上記ノ
ーマルモードの約１／２に低減される。これを受けてセ
ンスアンプが正確に増幅動作を行うか否かの信号量マー
ジンテストが可能になる。
【０２７６】同図（Ｄ）には、そのシェアード選択信号
発生回路の一実施例の回路図が示されている。同図に
は、制御信号ＳＭが追加されノアゲート回路を通して選
択信号ＳＬ，ＳＲの有効／無効が制御される。すなわ
ち、信号ＳＭがハイレベルのとには、信号ＳＬ／ＳＲの
両方共が強制的に選択レベルにされ、上記信号ＳＨＬ及
びＳＨＲをハイレベルの選択レベルにする。なお、この
選択レベルは、前記同様に昇圧電圧ＶＣＨとなるもので
ある。
【０２７７】図８６には、ファンクションモードの他の
一実施例が示されている。ＷＣＢＲ等により形成された
ファンクションセット信号により、アドレス端子Ａ０な
いしＡ３から直接バイナリーの数値データを入力する。
この数値データは、例えば電圧デコーダ（ディジタル／
アナログ変換回路）により、Ｓ０ＶないしＳ１０Ｖのア
ナログ電圧に変化される。このアナログ電圧ＳｉＶをボ
ルテージフォロワ構成の演算増幅回路等からなる内部電
圧発生回路に供給し、前記のような内部電圧ＶＣＣやＶ
ＤＬを形成する。この構成では、内部動作電圧を任意に
設定できる。これにより、電圧マージン試験やエージン
グ時の加速試験等が簡単になる。
【０２７８】上記アドレス端子Ａ０ないしＡ３から直接
バイナリーの数値データは、時間デコーダに入力してデ
コード信号Ｓ０ＤないしＳ１０Ｄを形成し、その信号Ｓ
ｉＤ遅延回路に入力する。この遅延回路は、信号Ｓ０Ｄ
ないしＳ１０Ｄにより遅延時間が０ないし１０ｎｓのよ
うに可変にされるものとなる。これにより、信号ＳｉＤ
により任意の遅延時間を得ることができる。この遅延回
路は、例えば、ＲＡＳ系、ＣＡＳ系の時系列的なタイミ
ング信号を形成するときの遅延回路として用いられる。
これを利用することにより例えば時間マージンのテスト
が可能になる。
【０２７９】図８７には、リフレッシュアドレスカウン
タの他の一実施例が示されている。この実施例では、制
御信号ＣＳが新たに設けられる。この信号ＣＳは、外部
端子から供給されるものの他、前記のようなテストモー
ドにおいてアドレス信号の組み合わせからなる１つのテ
ストモードとして新たに付加され、あるいはパワーオン
検知信号等により形成される。
【０２８０】同図（Ａ）には、ノーマルモードの動作波
形図が示されている。ノーマルモードのときには、信号
ＣＳがロウレベルにされる。これに応じて、ＣＢＲリフ
レッシュのときには、ＲＡＳＢ信号をクロックとしてカ
ウンタ回路は計数動作を行いリフレッシュアドレス信号
ＡＲｉを形成する。
【０２８１】同図（Ｂ）には、カウンタセットの動作波
形図が示されている。カウンタセットのときには、信号
ＣＳがハイレベルにされる。このとき、ＣＢＲを行うと
ＲＡＳＢ信号のロウレベルに同期して入力されるアドレ
ス信号がカンウタ初期値として入力される。信号ＣＳが
ロウレベルになると、カウンタ回路はその初期値を＋１
して保持する。
【０２８２】同図（Ｃ）には、その回路図が示されてい
る。上記のような外部入力を可能にするために、信号Ｃ
Ｓによって制御される外部セット入力回路が付加され
る。
【０２８３】第８８図には、内部電源モニター方式の他
の一実施例が示されている。同図（Ａ）には、そのブロ
ックが示されている。内部降圧電源回路ＶＣＣ又はＶＤ
Ｌにより形成された電圧ＶＣＣ又はＶＤＬは、レベル比
較回路の一方の入力に供給される。レベル比較回路の他
方の入力には、外部ピンを介して供給された参照電圧が
供給される。レベル比較回路は、両者の電圧の大小関係
を外部端子ＤＯＵＴに２値信号として出力する。
【０２８４】同図（Ｂ）には、その動作を説明するため
の波形図が示されている。同図に点線で示すように外部
ピンに供給される電圧を変化させ、その出力信号ＤＯＵ
Ｔのハイレベル／ロウレベルの変化点から、間接的に電
圧ＶＤＬの電圧値を知ることができる。外部ピンから供
給させる入力電圧は、そのまま一対一対応でレベル比較
回路に供給するもの他、レベル減衰又は増大させて供給
するものであってもよい。同様に電圧ＶＣＣや電圧ＶＤ
Ｌも一定の割合でレベル減衰させるものであってもよ
い。このようにレベル減衰させた場合には、前記のよう
な昇圧電圧ＶＣＨのレベルモニタも可能になる。この実
施例のように内部にレベル比較回路を設ける構成では、
アナログ電圧をそのまま外部に出力させる方式における
出力電圧経路でのレベル変動の影響を受けないから、高
精度でレベルをモニタすることができる。
【０２８５】図９０には、メモリセル部とＹ選択を行う
Ｎチャンネル型のカラムスイッチＭＯＳＦＥＴ、及び他
のＣＭＯＳ回路に用いられるＰチャンネルＭＯＳＦＥＴ
の一実施例の概略素子構造断面図が示されている。同図
においては、ビット線方向における概略素子構造断面図
が示されている。メモリセルとカラムスイッチを構成す
るＮチャンネルＭＯＳＦＥＴとは、Ｐ型基板４１の上に
形成されたＰ型ＷＥＬＬに形成される。
【０２８６】同図では、ポリサイドからなるビット線５
０に対して一対のメモリセルが設けられる。すなわち、
一対のメモリセルを構成するアドレス選択用ＭＯＳＦＥ
Ｔの共通化されたソース，ドレイン４４に対して、セル
フアライメント技術により形成されたコンタクトホール
に導電性ポリシリコンかなるパッドコンタクト４７が設
けられる。上記共通化されたソース，ドレイン４４の左
右には、キャパシタ側のソース，ドレイン４４がそれぞ
れ設けられ、両領域の間には、薄いゲート絶縁膜５３を
介してゲート電極４６が形成される。このゲート電極４
６は、導電性ポリシリコンからなりワード線を構成す
る。このワード線は、その上に形成されたアルミニュウ
ム層５２によってワードシャントが行われる。同図に
は、同図面と垂直方向にピッチがずれた他のメモリセル
のアドレス選択用ＭＯＳＦＥＴのゲートに接続されるワ
ード線４６が例示的に示されている。このワード線４６
は、比較的厚い厚さのフィールド絶縁膜上に形成されて
いる。
【０２８７】上記アドレス選択用ＭＯＳＦＥＴのキャパ
シタ側のソース，ドレインは、情報記憶用キャパシタの
ストアノードを構成する導電性ポリシリコン４８に接続
され、このポリシリコン４８は、薄い絶縁膜５４を介し
て上記キャパシタのプレート電極を構成するポリシリコ
ン４９が設けられる。上記ビット線５０の上には、カラ
ム選択線を形成する第１層目メタル層としてのタングス
テン層５１が設けられる。特に制限されないが、上記ビ
ット線を構成するポリサイド５０は、同図では省略され
ているが、シェアード選択スイッチＭＯＳＦＥＴを介し
て上記タングステン層５１と接続され、同図のカラムス
イッチを構成するＭＯＳＦＥＴの一方のソース，ドレイ
ン４４に接続される。このＭＯＳＦＥＴのＩ／Ｏ側のソ
ース，ドレイン４４は、上記のように上記メモリセルの
アドレス選択用ＭＯＳＦＥＴと同様にパッドコンタクト
４７を介して１層目のメタル層５１を介して２層目のア
ルミニウム５２からなる入出力線Ｉ／Ｏに接続される。
同図の右側にはＰチャンネルＭＯＳＦＥＴが設けられる
例が示されている。このＰチャンネルＭＯＳＦＥＴは、
センスアンプや他のＣＭＯＳ回路に用いられる。このよ
うにＰチャンネルＭＯＳＦＥＴは、Ｎ型ＷＥＬＬ４３に
形成され、ソース，ドレイン４５とゲート４６から構成
される。
【０２８８】この実施例では、上記のように入出力線Ｉ
／Ｏに接続されるカラムスイッチを構成するＮチャンネ
ルＭＯＳＦＥＴとして、その入出力線Ｉ／Ｏに接続され
るソース，ドレインにメモリセルのアドレス選択用ＭＯ
ＳＦＥＴと同様のパッドコンタクト４７を用いる。この
構成では、ソース，ドレインの表面の酸化膜に形成する
コンタクト用の穴開けを行うのに、セルフアライメント
技術を利用することができる。これによって、パッドコ
ンタクト４７下のソース，ドレインとしては、コンタク
ト穴開け用のマスクずれを考慮して大きく形成する必要
がないから同図に示すように必要最小に小さく形成する
ことができる。これによって、高集積化と寄生容量値を
減らすことができる。特に、入出力線Ｉ／Ｏのように多
数のカラムスイッチＭＯＳＦＥＴのソース，ドレインが
接続される場合には、上記カラムスイッチＭＯＳＦＥＴ
のソース，ドレインの寄生容量の低減にしたがって寄生
容量値を大幅に低減させることができる。これにより、
入出力線Ｉ／Ｏの配線容量が大幅に低減できるから信号
伝達速度が高速になり、書き込み／読み出し動作の高速
化が可能になる。
【０２８９】上記のようなパッドコンタクトを用いるＭ
ＯＳＦＥＴとしては、上記のようなカラムスイッチＭＯ
ＳＦＥＴの他、センスアンプを構成するＭＯＳＦＥＴ、
ビット線のプリチャージＭＯＳＦＥＴ、ビット線のショ
ートＭＯＳＦＥＴ、シェアードセンスアンプ選択用ＭＯ
ＳＦＥＴ、ワード線ドライバ用ＭＯＳＦＥＴ等のように
微細化と寄生容量の低減を必要とする各回路に利用する
ことができるものである。
【０２９０】図９２には、メイアンプ選択回路の他の一
実施例を示す概略回路図が示されている。同図の実施例
では、メインアンプＭＡは、メインアンプＭＡに対して
上下に分割されて配置されたメモリマットに共通に用い
られる。すなわち、メモリセルアレイＭとセンスアンプ
Ｓとからなる一対のメモリマットに対して、その中央部
にメインアンプＭＡが配置される。上記メモリマットの
入出力線Ｉ／ＯとＩ／ＯＢは、マット選択信号ＭＳＵと
ＭＳＤによりスイッチ制御されるスイッチＭＯＳＦＥＴ
を介して、メインアンプＭＡの入力に選択的に接続され
る。上記メモリマットとセンスアンプのレイアウト関係
は、前記図２の実施例と基本的に同様であり、メインア
ンプの数を減らすことができる。
【０２９１】単にメイアンプの数を減らすのみであれ
ば、メインアンプＭＡを上側のメモリマットの上側又は
下側のメモリマットの下側に配置することができる。し
かしこの場合、メインアンプＭＡの入力端子に接続され
る入出力線のうち、反対側のメモリマットに対応したも
のの配線が長くなってしまう。これに対して、同図及び
前記図２等に示した実施例のように、分割されたメモリ
マットの中央にメインアンプを配置する構成では、両メ
モリマットに配置される入出力線Ｉ／ＯとＩ／ＯＢの長
さが等しく短くなるため、メモリアクセスの高速化が可
能になる。
【０２９２】図９３には、メイアンプ選択回路の更に他
の一実施例を示す概略回路図が示されている。同図の実
施例では、メインアンプＭＡは、メインアンプＭＡに対
して上下に分割されて配置されたメモリマットに共通に
用いられる。この実施例のメモリマットは、センスアン
プＳを中心にしてメモリセルアレイが左右に２分割され
るというシェアードセンスアンプが用いられる。この構
成において、上記分割されたメモリセルアイレをメモリ
マットとみなし、それぞれに入出力線Ｉ／ＯとＩ／ＯＢ
を配置し、マット選択信号ＭＳ０ないしＭＳ３によりス
イッチ制御されるスイッチＭＯＳＦＥＴを介して、メイ
ンアンプＭＡの入力に選択的に接続される。上記メモリ
マットとセンスアンプのレイアウト関係は、前記図２の
実施例と基本的に同様であり、メインアンプの数を減ら
すことができるとともに、上記入出力線の長さを実質的
に短くできる。
【０２９３】この実施例のように一対のメモリセルアレ
イＭに対してそれぞれ入出力線Ｉ／ＯとＩ／ＯＢを配置
する構成では、入出力線Ｉ／ＯとＩ／ＯＢに接続される
カラムスイッチＭＯＳＦＥＴの数が半分づつに分割でき
る。これにより、上記入出力線の長さを実質的に短くで
きることと相俟って配線容量を小さくできるから高速動
作化が可能になる。
【０２９４】図９４には、この発明に係るＤＲＡＭの他
の一実施例のレイアウト図が示されている。この実施例
では、前記図２のレイアウトを基本にし、半導体チップ
を縦方向の中心線で２分割し、上記中心線に対して軸対
称的に前記図２のレイアウトを配置するものである。こ
の構成では、メモリチップの半分づつにおいて、それぞ
れ前記縦中央部と横中央部のエリアからなる十文字エリ
アが設けられる。同図のように、縦中央線によりメモリ
チップを分割した場合には、横中央部は一直線上に配置
されることになる。上記のような２つの十文字エリアに
よりメモリアレイは８分割される。そして、上記の２つ
からなる十文字エリアに前記実施例と同様に周辺回路や
ボンディングパッドを配置し、それぞれにＬＯＣリード
によるボンディングが行われる。
【０２９５】このようなレイアウトを前記１６Ｍビット
のような記憶容量を持つダイナミック型ＲＡＭに適用し
た場合、同図の例ではワード線長が半分に短くなりいっ
そうの高速アクセスが可能なる。また、メモリマットが
より小さく細分化されるため、それに応じて低消費電力
も可能になる。また、上記の十文字エリアとそれにより
分割される４つのエリアを基本構成とし、それを上記の
ように２組設けることよりＲＡＭのいっそうの大記憶容
量化が可能になるものである。
【０２９６】同図のようにメモリチップの縦中心線でそ
れを２分割してそれぞれに上記のような十文字エリアを
設ける構成の他、メモリチップの横中心線でそれを２分
割し、前記実施例と同様な手法により形成された十文字
エリアを設けるものであってもよい。さらに、これらを
組み合わせてより他分割してもよい。
【０２９７】図９５には、この発明に係るメモリセルア
レイの一実施例のパターン図が示されている。ビット線
は、隣接するビット線対相互のカップリング雑音を低減
させるため一定の間隔を持ってクロスさせられる。この
ようなビット線クロス方式を採るとき、ビット線クロス
部での面積が増加してしまうという問題が生じる。そこ
で、この実施例ではクロス用の配線として、カラム選択
線として用いる配線層を利用する。すなわち、同図に示
すようにカラム選択線として１層目のメタル層を用いる
場合には、いれ替えが行われるポリサイド層からなるビ
ット線に対して、その上層に形成される１層目メタル配
線を用いるものである。このような１層目メタル層を利
用するという構成を採ることによってビット線クロス部
に専用の配線層が不要にできる。
【０２９８】上記ビット線と平行に延長されるカラム選
択線との寄生容量を均一化するために、上記ビット線ク
ロス部において、カラム選択線をビット線対の１ピッチ
分だけずれるよう折り曲げるものである。これにより、
２対からなるビット線に１本のカラム選択線が両方のビ
ット線対に対して同等の寄生容量を持つようにすること
がきるとともに、上記折り曲げ部を設けることによりビ
ット線クロス部として利用できる。これにより、ビット
線クロス部として格別なエリアが不要になり各種配線パ
ターンの連続性を損なわないようにできる。
【０２９９】上記ビット線のクロス部を上層の配線層を
利用して行う場合には、下地のメモリセルを構成するキ
ャパシタや、アドレス選択用ＭＯＳＦＥＴの均一性に悪
影響を与えることがない。上記のことから、メモリセル
を構成するデバイス（キャパシタとＭＯＳＦＥＴ）の連
続性及び均一性が保たれ、個々のビット線の特性マージ
ンのバラツキを少なくできる。さらに、パターンの連続
性やビット線コンタクトを離してクロス用コンタクトを
とっているため製造条件及び加工条件に対して特に問題
を起こさなくできる。
【０３００】このことは、図９６（Ａ）に示した断面図
及び同図（Ｂ）に示した模式図からも容易に理解できよ
う。同図（Ａ）の断面図に示すように、ビット線のクロ
ス部では、その下層のポリサイドからなるビット線対が
相互に分離され、一方のビット線がポリサイドのままで
他方のビット線の位置と入れ換わり、他方のビット線は
その上層に形成される第１層目のメタル層により上記一
方のビット線と交差して一方のビット線の位置に入れ換
わるようにされるものである。
【０３０１】図９７ないし図９９には、シェアードセン
スアンプ列とそれに対応したメモリセルアレイ部の一実
施例のレイアウト図が示されている。図９７において、
右側に配置されるメモリセルアレイ部とシェアードＭＯ
ＳＦＥＴとの間には、段差緩衝領域を構成するダミー層
６９と７０が設けられ、同図に縦方向に延長されるよう
形成されている。この段差緩衝領域は、この実施例のよ
うに積層型メモリセルを用いた場合には、メモリセルア
レイ部が他の周辺回路に比べて約１μｍ程度高くなって
しまう。このため、メモリセルアレイ部と周辺回路部と
の段差が急になり配線層等の加工及び段差付近のコンタ
クトホールの開口が難しくなる。
【０３０２】そこで、同図に示すようにＭＯＳＦＥＴの
ゲート電極と同時に形成される１層目ポリシリコン６９
と、段差緩衝用ワード線７０をダミー層として形成す
る。この構成では、第１００図の断面図から明らかなよ
うに、上記のようなダミー層を設けることにより、メモ
リセルアレイ部と周辺回路部との段差を緩やかにするこ
とができる。また、この実施例では、この段差緩衝領域
を利用して、そこの部分にＮ+ 拡散層を形成し、電圧Ｖ
ＤＬを供給することによってメモリセルアレイ部のガー
ドリング機能を持たせるものである。これにより、例え
ば周辺回路側の動作により発生したマイノリティキャリ
アが、メモリセルアレイ部に到達して記憶電荷と結合し
て保持時間が短くされてしまうことが防止できる。
【０３０３】図９８には、上記図９７の左側に配置され
るＹゲート（カラムスイッチＭＯＳＦＥＴ）部とセンス
アンプを構成するＰチャンネルＭＯＳＦＥＴのパターン
図が示されている。そして、図９９には更に左側に配置
されるビット線プリチャージＭＯＳＦＥＴ、センスアン
プを構成するＮチャンネルＭＯＳＦＥＴ及びシェアード
ＭＯＳＦＥＴと左側のメモリセルアレイ部のパターン図
が示されている。このように、左側のメモリセルアレイ
部とシェアードＭＯＳＦＥＴとの間にも前記同様な段差
緩衝領域を設けるものである。
【０３０４】上記図９７ないし図９９において、６１は
ポリサイドからなるビット線であり、同図のように横方
向に延長するよう配置される。６２は、カラム選択線で
あり、前記の実施例と同様に第１層目のメタル層から構
成され、同図において横方向に延長するよう配置され
る。６３は、ポリシリコン層からなるワード線であり、
その上層に設けられる第２層目のメタル層６８によって
ワードシャントされる。これらのワード線は、同図にお
いて縦方向に延長するような配置される。６４は、メモ
リセルを構成するアドレス選択用ＭＯＳＦＥＴである。
同図では、パターンが複雑になるので記憶用キャパシタ
は省略されている。６５は、ビット線コンタクトであ
り、前記実施例のようなパッドコンタクトがここに設け
られる。６６は拡散層である。６７は入出力線Ｉ／Ｏで
あり、ワードシャントと同様に第２層目のメタル層によ
り構成され、同図において縦方向に延長するよう配置さ
れる。なお、段差緩衝領域を利用してシェアードＭＯＳ
ＦＥＴのゲートを構成するポリシリコンをシャントして
実質抵抗値を下げ、高速化するための第２層のメタル層
が形成されるものである。
【０３０５】図１０１ないし図１０８には、ワード線方
向のメモリセルアレイ部とそれに対応した周辺回路の一
実施例のパターン図が示されている。図１０１におい
て、メモリセルアレイの左側に、上述のような段差緩衝
用領域が設けられる。この段差緩衝のために、ダミーの
ポリシリコン配線７８が設けられる。また、この段差緩
衝領域下の基板表面には、メモリセルアレイのガードリ
ング用拡散層と、その上にはバイアス電圧ＶＤＬを与え
る配線層が設けられる。
【０３０６】メモリセルアレイ部において、７１は、拡
散層を示し、７２はポリシリコン層からなるワード線を
示す。同図においては、キャパシタのパターンは省略さ
れている。７３は、前記のようなポリサイドからなるビ
ット線であり、７４はワードシャント用の２層目メタル
層である。７５は、カラム選択線であり、１層目のメタ
ル層から構成される。７６は、ビット線コンタクトであ
り、前記パッドコンタクトを用いている。
【０３０７】上記メモリセルアレイ部の左側には、段差
緩衝用領域を挟んでワードドライバが形成される。この
ワードドライバにおいて、７９はワードドライバ用ＭＯ
ＳＦＥＴのゲートであり、８０はドライバＭＯＳＦＥＴ
のワード線と接続される出力側の１層目メタル層であ
る。８１は、ＭＯＳＦＥＴのソース，ドレイン拡散層と
接続するコンタクトである。上記ワードドライバの全体
は、上記図１０１の左側に対して図１０２ないし図１０
５の順に左方向に延びるよう配置される。
【０３０８】図１０５に示した上記ワードドライバの更
に左端側には、図１０６及び図１０７に示すようにＸデ
コーダが左方向に延びるよう並んで配置される。図１０
８には、上記図１０１に示したメモリセルアレイ部の右
端側、言い換えるならば、ワードドライバの出力が接続
されるワード線の他端側に設けられるワードクリア回路
の一実施例のパターン図が示されている。
【０３０９】同図においても、メモリセルアレイ部の右
端とワードクリア回路との間には、前記同様な段差緩衝
用領域が設けられる。そこには、段差緩衝用配線（ポリ
シリコン）兼ガードリングシャント９９が設けられる。
同図において、９１はワードクリア信号線であり、２層
目のメタル層により形成される。９２は接地線であり１
層目のメタル層により形成される。９３はワードクリア
のゲートであり、ポリシリコン層から構成される。９４
は拡散層である。９５は上記段差緩衝用のダミーのポリ
シリコン層である。９６はワード線シャント層であり、
２層目メタル層により形成される。９７はポリシリコン
からなるワード線である。１００は、ポリサイどからな
るビット線である。黒の□は、コンタクト部を示してい
る。
【０３１０】上記の実施例から得られる作用効果は、下
記の通りである。半導体チップの縦中央部と横中央部と
からなる十文字エリアに周辺回路を配置し、上記十文字
エリアにより分割された４つの領域にはメモリアレイを
配置する。この構成では、チップの中央部に周辺回路が
配置されることに応じて、信号の最大伝達経路をチップ
サイズのほゞ半分に短くできるから大記憶容量化を図っ
たＤＲＡＭの高速化が図られるという効果が得られる。
また、半導体チップの縦中心線により２分割される両領
域に対して上記十文字エリアを設けて、上記同様なレイ
アウトを採ることにより、よりいっそうの大記憶容量化
あるいは高速化が可能になるという効果が得られる。
【０３１１】上記十文字エリアのうち、メモリアレイに
接した縁にＸデコーダ及びＹデコーダを配置することに
より、十文字エリアに設けられるアドレスバッファやプ
リデコーダとの信号伝達経路を短い距離にすることがで
きる。これにより、合理的なレイアウトと高速化が可能
になるという効果が得られる。
【０３１２】上記十文字エリアのうち、縦中央部又は横
中央部のＸデコーダに挟まれた領域には、メインアン
プ、コモンソーススイッチ回路、及びセンスアンプ制御
信号発生回路とマット選択制御回路のうち少なくとも１
つを配置する。これにより、十文字エリアに配置される
周辺回路のうち、Ｘデコーダやセンスアンプ、入出力線
Ｉ／Ｏに対応した回路がその近辺に設けられるから、メ
モリセルの選択回路や記憶情報の伝達経路のレイアウト
を合理的にできるから高集積化と高速化が可能になると
いう効果が得られる。
【０３１３】上記十文字エリアのうち、縦中央部又は横
中央部のＹデコーダに挟まれた領域には、アドレスバッ
ファ、制御信号に対応した制御ロジック回路及び欠陥救
済回路のうちの少なくとも１つのを配置する。この構成
により信号の伝播経路に従った合理的なレイアウトが実
現でき、それに応じて高速化が可能になるという効果が
得られる。
【０３１４】上記十文字エリアのうち縦中央部と横中央
部とが重なる中央部には、デコーダ入力用アドレス信号
発生回路の少なくとも最終ドライバ回路及び内部で使用
する電源発生回路のうち少なくとも１つを配置する。こ
れにより、ワード線やカラム選択線の選択動作を行う
Ｘ，Ｙデコーダに対して、その入力信号をチップの中央
からそれぞれに対応して四方に伝達させることになるた
め、信号の伝達経路が分割されて短くなること、及び負
荷が分割されて軽くなるため高速化を実現できるという
効果が得られる。
【０３１５】上記周辺回路のうち原理的にマイノリティ
キャリアを基板に注入する可能性を持つ回路を、上記十
文字エリアの２本の中心線上またはその近傍に配置する
ことにより、周辺回路をチップの中央に配置することに
よる前記高速化を図りつつ、メモリセルアレイ部に対す
るマイノリティキャリアの影響を最小にすることができ
るという効果が得られる。
【０３１６】十文字エリアにより４分割されるエリアに
形成されたメモリアレイは、センスアンプを含んだ同じ
大きさの複数からなる単位のメモリマットの集合体とし
て構成する。この構成により、メモリセルの選択動作
を、マット内のメモリセル選択動作に上位アドレスによ
るマット選択動作を加えて選択動作を２段階に振り分け
ることができ、それに応じてデコーダが分割できるので
デコード信号の負荷が軽くなり高速動作化が図られると
いう効果が得られる。
【０３１７】上記十文字エリアにより４分割されるメモ
リアレイには、それぞれのメモリアレイを分割するよう
にＸデコーダ又はＹデコーダのうちの少なくとも一方を
配置する。これにより、デコーダによりワード線又はカ
ラム選択線が実質的に分割されることに応じてその長さ
を短くできるから、メモリセルの高速選択が可能になる
という効果が得られる。
【０３１８】上記単位のメモリマットは、マット選択信
号に基づきメモリセル選択動作のための各種タイミング
信号を発生する制御回路を設ける。これにより、メモリ
マット内では最適化されたタイミングで時系列的な動作
シーケンスを実施できるから、多数のメモリブロックか
らなるであろう大記憶容量のＤＲＡＭにおいて、異なる
メモリブロック間相互でのタイミングマージンを採る必
要がないから、高速メモリアクセスと動作マージンの向
上を図ることができるという効果が得られる。また、動
作するメモリマット数を変更することが容易となり、品
種展開（ロウパワー化）が容易になるという効果が得ら
れる。
【０３１９】上記単位のメモリマットは、隣接する一対
のメモリマットを１つのサブブロックとして、そのサブ
ブロック毎に上記メモリマットを制御する制御回路を設
ける。この構成では、サブブロックの中で１つのメモリ
マットを選択する構成がとれるから制御回路を複数のメ
モリマットに共通に用いることができ高集積化と高速化
が可能になるという効果が得られる。
【０３２０】上記単位のメモリマットは、軸対称的な関
係にある一対のサブブロックにより構成することによ
り、制御回路をより多くのメモリマットに共通に用いる
ことができ高集積化と高速化が可能になるという効果が
得られる。
【０３２１】上記制御回路を上記マット選択信号、サブ
ブロック選択信号又はブロック選択信号により活性化さ
せることにより、非選択マット又はサブブロックでの無
駄な電流消費を抑えることができるから低消費電力化が
図られるという効果が得られる。
【０３２２】上記制御回路として、相補データ線のプリ
チャージ、センスアンプの活性化、シェアードセンスア
ンプの制御、Ｘデコーダの活性化、Ｙデコーダ回路の活
性化、ワードドライバの活性化、共通入出力線の選択、
メインアンプの選択、又はメインアンプの活性化のうち
少なくとも１つの制御を行うようにする。これにより、
マット内での動作シーケンス制御の最適化が図られると
いう効果が得られる。
【０３２３】上記メモリマットに対して、それに属する
ワード線、相補データ線を選択するための選択信号が供
給されるようにする。この構成では、選択信号はプリデ
コード回路で形成することなり、デコーダ回路の合理的
な分割が可能になるという効果が得られる。
【０３２４】上記単位のメモリマットに属するワード線
又は相補データ線を選択するための選択信号を形成する
回路を、複数のメモリマット又はサブブロックに対して
共通に設けられるようにすることにより、マッット制御
信号の余分な引き回しがなくなるのでロウパワー化と高
速化が可能になるという効果が得られる。
【０３２５】上記メモリマット又はメモリブロックを選
択するアドレス信号として、専用のアドレスバッファを
用いて入力する。この構成により、マッツト選択信号を
形成するアドレス信号は、冗長回路に設けられる多数の
アドレス比較回路等の比較的大きな負荷容量と分離でき
るから高速化が可能になり、メモリセルアレイの選択動
作に先行してマット選択動作を行うことが可能になると
いう効果が得られる。
【０３２６】上記十文字エリアの領域内にボンディング
パッドの一部又は全部を配置させる。これにより、チッ
プの中央部から信号き授受を行うようにすることができ
るから、信号の伝達経路がチップの中央部から周辺に向
かってほゞ４方に広がりながら伝えられるいう構成とな
り、チップの大型化にかかわらず信号伝達経路を短くで
きるから高速化が可能になるという効果が得られる。
【０３２７】上記十文字エリアのうち縦中央部にボンデ
ィングパッドの全部を２列にジグザグ状に配置する。こ
れにより、多数のボンディングパッドを効率よく配置で
き、高集積化が可能になるという効果が得られる。
【０３２８】上記十文字エリアのうち縦中央部に並んで
配列されたボンディングパッドは、ＬＯＣリードフレー
ムに対してボンディングを行うようにすることにより、
リードフレームを電源供給用のパッドに対しては配線の
一部とみなしたり、入力回路に近接してボンディングパ
ッドを設けることができるから、レベルマージンの改善
と高速化が図られるという効果が得られる。
【０３２９】上記ボンディングパッドのうち、回路の電
源電圧と接地電位を与えるパッドは、それを必要とする
回路ブロックに応じて適当な間隔をおいて複数個設ける
とともに、回路の電源電圧と接地電位をそれぞれ与える
共通のＬＯＣリードフレームにそれぞれ接続させること
により、回路動作に伴うノイズレベルを小さく抑えるこ
とができるから動作マージンの向上を図ることができる
という効果が得られる。
【０３３０】上記ボンディングパッドのうち、接地電位
を与えるパッドは、活性化されるセンスアンプ列のチッ
プ分布に従って複数個設ける。これにより、そのセンス
アンプの増幅動作による比較的大きな電流が対応するパ
ッドから供給されるため、他の回路の接地電位に発生す
るノイズレベルを低く抑えることができるから、動作マ
ージンの拡大を図ることができるという効果が得られ
る。
【０３３１】半導体チップの縦中央部と横中央部とから
なる十文字エリアに周辺回路とボンディングパッドを配
置し、上記十文字エリアにより分割された４つの領域に
はメモリアレイを配置するとともに半導体チップの四隅
に段差を設ける。これにより、チップのコーナーにおい
てモールドレジンからの応力が直接メモリセル部にかか
るのを防ぐことができるという効果が得られる。
【０３３２】上記半導体チップの四隅に設けられる段差
は、メモリアレイ部の製造工程と同じ工程により形成さ
れる配線層を積み重ねることにより構成することによ
り、製造工程を追加することなくモールドレジンからの
チップにかかる応力を分散させることができるという効
果が得られる。
【０３３３】半導体チップの縦中央部と横中央部とから
なる十文字エリアに周辺回路を配置し、上記十文字エリ
アにより分割された４つの領域にはメモリアレイを配置
し、半導体チップの最外周には基板と同一導電型の高濃
度拡散層を配置して基板バックバイアス電圧を供給する
るともとに、その内側に上記基板と逆導電型の拡散層か
らなるガードリングを配置してそこに電源電圧を供給す
る。この構成により、メモリアレイ部に対する不所望な
ノイズの浸入を防ぐことができるという効果が得られ
る。
【０３３４】外部端子から供給される電源電圧により動
作し、基準電圧を受けるインピーダンス変換用の出力バ
ッファとからなる内部回路の動作電圧を形成する内部降
圧電圧発生回路を内蔵させる。この構成では、素子の微
細化に伴う耐圧の低下に応じて動作電圧を低くできるこ
と、及び動作電圧の低下により低消費電力化を図ること
ができるという効果が得られる。また、基準定電圧によ
り降圧電圧を形成するので、外部電源電圧の変動の影響
を受けることがないので、内部回路の動作の安定化が可
能になるという効果が得られる。
【０３３５】上記内部降圧電圧発生回路としてメモリア
レイ用電圧と、周辺回路用電圧とに分けることにより、
回路動作によるノイズの発生を防止することができると
いう効果が得られる。
【０３３６】上記内部降圧電圧発生回路により形成され
る降圧電圧は、それが供給される入力バッファ回路のロ
ジックスレッショルド電圧の約２倍の電圧に設定する。
これにより、動作電圧を有効に利用でき入力レベルマー
ジンの拡大を図ることができるという効果が得られる。
【０３３７】上記インピーダンス変換動作を行う出力バ
ッファの出力回路をＣＭＯＳ構成とし、そのうちの電源
電圧側のＰチャンネルＭＯＳＦＥＴを介して電源電圧を
選択的に出力させる機能を持たせる。これにより、特別
な回路を付加することなく、内部の動作電圧を外部から
供給される電源電圧に切り換える機能を持たせることが
できるという効果が得られる。この電圧切り換え機能
は、例えばエージング等に利用できる。
【０３３８】内部降圧電圧発生回路により形成された降
圧電圧で動作する内部回路により形成された出力すべき
信号を、レベル変化回路を通して外部から供給される電
源電圧に従ったレベルに変換してソースフォロワ出力Ｍ
ＯＳＦＥＴを駆動する。この構成では、出力信号のレベ
ル振幅を大きく採れるとともに駆動信号の振幅が大きく
なるので動作の高速化が可能になるという効果が得られ
る。
【０３３９】上記出力ＭＯＳＦＥＴには、上記内部回路
で形成された比較的小さな信号振幅の信号で駆動される
出力ＭＯＳＦＥＴを並列に設ける。これにより、比較的
早いタイミングで出力信号の変化を開始させることがで
きるから、信号の変化を比較的長い時間に渡って直線的
に行わせることができるため、出力の動作速度を犠牲に
することなく出力信号変化時の電源線や接地線に発生す
るノイズレベルを低減させることができるという効果が
得られる。
【０３４０】上記内部降圧電圧発生回路により形成され
た内部電圧を、テストモードによりデータ出力バッファ
を出力ハイインピーダンス状態にしておいて、その出力
端子からブートストラップ電圧又は外部電源電圧レベル
の信号によりスイッチ制御されるスイッチＭＯＳＦＥＴ
を介して選択的に出力させる。これにより内部電源回路
が正常に動作しているか否かをモニタすることができ高
信頼化を図ることができるという効果が得られる。
【０３４１】ワード線やシェアードセンスアンプの選択
信号として、上記内部降圧電圧を昇圧して形成された高
電圧を動作電圧とする選択回路により形成する。これに
より、昇圧電圧が外部電源に影響されることなく安定に
できるととともに、ワード線等の選択動作を高速にでき
るという効果が得られる。
【０３４２】メインアンプを中心にして対称的にメモリ
セルアレイを配置し、メモリセルアレイ選択信号に対応
してスイッチ制御されるスイッチＭＯＳＦＥＴを介して
選択的に上記メモリセルアレイの入出力線をメイアンプ
に接続させる。この構成により、メインアンプの数を減
らせるとともに、入出力線の実質的な配線長を短くでき
るから高速化が可能になるという効果が得られる。
【０３４３】上記メモリセルアレイとして、シェアード
センスアンプを採用し、左右の分けられたメモリマット
に対応した入出力線をそれぞれを設けるとともに、その
マット選択信号に対応してスイッチ制御されるスイッチ
ＭＯＳＦＥＴを介して共通のメインアンプに接続する。
この構成では、シェアードセンスアンプ方式によるデー
タ線長を短くできるとともに、それに対応して入出力線
も分割するので入出力線の配線容量も半減できるから高
速化が可能になるという効果が得られる。
【０３４４】上記メモリセルアレイとして、前記の単位
のメモリマットとすることにより、メインアンプの数の
低減と、それに結合される入出力線の配線長さを短くで
きることにより高速動作を実現できるという効果が得ら
れる。
【０３４５】制御信号によりワード線の選択信号を受け
てそれを保持させるラッチ回路を設けて、そのラッチ回
路の出力信号によりワード線駆動信号を形成する。これ
により、ワード線を順次多重選択させることができるか
ら、エージング等を効率良く行うようにすることができ
るという効果が得られる。
【０３４６】テストモードのときシェアードセンスアン
プに対して左右の両方の相補データ線を接続させるモー
ドを設ける。これにより、相補データ線の容量が約２倍
となることに応じて相対的にメモリセルからの信号量が
１／２に減少するため、信号量のマージンテストを簡単
に実施できるという効果が得られる。
【０３４７】ファンクション設定モードとして、複数ビ
ットからなるアドレス端子からそれに対応した複数ビッ
トからなるディジタル信号を入力し、内部回路の状態を
そのディジタル信号に対応した電圧又は遅延時間に設定
する機能を持たせる。これにより、内部動作電圧や信号
遅延の変更が容易になり、内部テストを効率よく行うこ
とができるという効果が得られる。
【０３４８】所定の制御信号により外部からリセット又
は初期値セット機能を付加したリフレッシュアドレスカ
ウンタ回路を設ける。これにより、リフレッシュ動作を
上記ワード線の多重選択や各種読み出し／書き込みテス
ト用アドレス選択に利用することができるという効果が
得られる。
【０３４９】内部回路の動作電圧を形成する内部電源電
圧発生回路を備え、その内部電圧に基づいた電圧と外部
から与えられた電圧と比較して、その比較結果の２値信
号を出力させる。この構成により内部の動作電圧を高い
精度でモニタできるという効果が得られる。
【０３５０】ＣＭＯＳ構成のＤＲＡＭにおけるセンスア
ンプ、入力バッファの初段回路、出力バッファの最終段
回路、メインアンプの初段回路、入出力線のプルアップ
ＭＯＳＦＥＴ、相補データ線及び相補入出力線のショー
トＭＯＳＦＥＴ及びチャージポンプ回路を構成するダイ
オード形態のＭＯＳＦＥＴのうち、少なくとも１つの回
路に用いられるＭＯＳＦＥＴのしきい値電圧を他の回路
に用いられるＭＯＳＦＥＴより低しきい値電圧を持つも
のとする。これにより、動作の高速化が可能になるとい
う効果が得られる。
【０３５１】カラムスイッチＭＯＳＦＥＴ、センスアン
プを構成するＭＯＳＦＥＴ、プリチャージＭＯＳＦＥ
Ｔ、ショートＭＯＳＦＥＴ、ワード線駆動用ＭＯＳＦＥ
Ｔ及びシェアードセンスアンプのカット用ＭＯＳＦＥＴ
のうち少なくとも１種類のＭＯＳＦＥＴは、そのソー
ス，ドレインコンタクトとして、メモリセルのアドレス
選択用ＭＯＳＦＥＴのソース，ドレインコンタクトと同
様なパッドコンタクトを用いる。これにより、そのソー
ス，ドレインコンタクトとしてメモリセルと同様にセフ
ルアライン技術が利用でき、ソース，ドレイン領域を必
要最小に形成することがでる。これにより高集積化と寄
生容量を小さくできることによる高速化が可能になると
いう効果が得られる。
【０３５２】ビット線クロス方式におけるクロス部に、
その上に形成されるカラム選択線を構成するために用い
られる第１層目のメタル層を利用することにより、クロ
ス部を構成する配線が不要になるとともに、下地のキャ
パシタやＭＯＳＦＥＴの均一性に悪影響を与えなくでき
るという効果が得られる。
【０３５３】カラム選択線を２対のビット線に対応させ
るとともに、ビット線クロス部の前で一方のビット線対
から他方のビット線対にオーバーラップするように折り
曲げて配置することにより、特別なクロス配線領域が不
要になるとともに、カラム選択線とビット線との寄生容
量を均一化することができるという効果が得られる。
【０３５４】積層型からなるメモリセルアレイ部とその
周辺回路部との間に、ダミーの配線層からなる段差緩衝
用領域を設けることにより、配線の加工が容易になると
いう効果が得られる。
【０３５５】上記段差緩衝用領域下にガードリングを配
置することにり、特性の安定化が可能になるという効果
が得られる。
【０３５６】センスアンプを含んだ同じ大きさの複数か
らなる単位のメモリマットの集合体から構成されるメモ
リアレイを持ち、各メモリマットに対して冗長用ワード
線及び／又は冗長用データ線を設けるとともに、上記全
てのメモリマットから構成される冗長ワード線及び／又
はデータ線の総数より少なく、１つのメモリマットに設
けられる冗長ワード線及び／又はデータ線の数より多い
数からなる冗長用回路を設けて、それを上記各メモリマ
ットに共通に用いるようにする。これにより、欠陥救済
に必要な回路規模を小さくできるから高集積化と低消費
電力化を図ることができるという効果が得られる。
【０３５７】上記冗長回路として、不良アドレス記憶回
路とアドレス比較回路とを含み、それに対応したＸ，Ｙ
アドレスバッファに近接して設ける。これにより、信号
伝達経路を最短にできるから動作の高速化と高集積化が
可能になるという効果が得られる。
【０３５８】ワード線又はカラム選択回路の出力部にお
いて、複数のワード線又はカラム選択線とそれぞれ交差
する配線を持つ予備ワード線又は予備カラム選択線を形
成しておき、不良ワード線又は不良データ線が発生した
とき、レーザー光線の照射によって上記ワード線又はカ
ラム選択回路の出力線を不良ワード線又は不良データ線
に対応したカラム選択線から切断させるとともに予備ワ
ード線又は予備カラム選択線に接続させることより欠陥
救済を行う。この構成では、不良アドレスの記憶回路や
比較回路が不要になるから、高集積化と高速化及び低消
費電力化を図ることができるという効果が得られる。
【０３５９】Ｙ系の多重選択による多ビット同時テスト
モードのとき、欠陥救済が行われたメモリブロック又は
ＹＳ線のみ冗長データ線又は冗長ＹＳ線に切り換えるよ
うにする。これにより、上記多ビット同時テスト機能に
よるテスト時間の短縮化を図りつつ用意する冗長データ
線又は冗長ＹＳ線の数を減らすことができるという効果
が得られる。（５１）データ線をＸ、Ｙ又は内部で形成
されたブロックアドレス、あるいはこれらの組み合わせ
により複数ブロックに分割し、これらの信号を利用して
欠陥が存在するブロックのみ冗長データ線又は冗長ＹＳ
線に切り換えるようにすることにより、用意する冗長デ
ータ線又は冗長ＹＳ線の数を減らすことができるという
効果が得られる。
【０３６０】ワード線をＸ又は内部で形成されたブロッ
クアドレス、あるいはこれらの組み合わせにより複数ブ
ロックに分割し、これらの信号を利用して欠陥が存在す
るブロックのみ冗長ワード線に切り換えるようにするこ
とにより、用意する冗長ワード線の数を減らすことがで
きるという効果が得られる。
【０３６１】上記ブロックアドレスとして、不良アドレ
スをプログラムする手段と同じプログラム手段を用いる
ことによって、プログラムの簡素化を図ることができる
という効果が得られる。
【０３６２】以上本発明者によりなされた発明を実施例
に基づき具体的に説明したが、本願発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更が可能であることはいうまでもない。例えば、
ダイナミック型ＲＡＭの記憶容量としては、前記のよう
に１６Ｍビットの他、４Ｍビットのようにそれより少な
いもの、あるいは６４Ｍビットのようにそれより大きい
ものであってもよい。また、アドレス入力としてＸアド
レスとＹアドレスとをそれぞれ独立した端子から供給す
るというノンマルチ方式とし、それに応じて記憶容量を
約８Ｍビットや２４Ｍビットのようにするものであって
もよい。
【０３６３】この発明は、前記のような大記憶容量を持
つ半導体記憶装置や大きな回路規模を持つ各種半導体装
置に広く利用することができるものである。
【０３６４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、半導体基板主面の実質的に
長方形領域にその短辺を横切る中央線に沿って第１方向
に延びる第１領域と、その長辺を横切る中央線に沿って
前記第１領域と交差する第２方向に延びる第２領域を設
けて前記長方形領域を第３、第４、第５及び第６領域に
分割して各々に第１、第２、第３及び第４メモリアレイ
を設け、前記第１領域と、前記第１から第４メモリアレ
イとのそれぞれの接線に沿って第１、第２、第３及び第
４デコード回路を配置し、前記第２領域と、前記第１か
ら第４メモリアレイとのそれぞれの接線に沿って第５、
第６、第７及び第８デコード回路を配置し、前記第２領
域に設けられた複数のボンディングパッドを設けること
により、大記憶容量化又は大規模集積化と高速化を図る
ことができる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示す基本的レイアウト図である。
【図２】この発明に係るＤＲＡＭの一実施例を示す全体
レイアウト図である。
【図３】この発明が適用されたダイナミック型ＲＡＭの
ボンディングパッドの詳細な配置を示すレイアウト図で
ある。
【図４】この発明が適用されたダイナミック型ＲＡＭの
のアドレス割り付けの一実施例を示すブロック図であ
る。
【図５】この発明に係るダイナミック型ＲＡＭにおける
制御信号に着目した一実施例を示すブロック図である。
【図６】この発明に係るダイナミック型ＲＡＭの動作シ
ーケンスに着目した一実施例を示すブロック図である。
【図７】この発明に係るダイナミック型ＲＡＭの電源供
給線とそれに関連する内部電源回路とパッドの関係を具
体的に説明するためのレイアウト図である。
【図８】この発明に係るダイナミック型ＲＡＭにおける
回路の接地線とそれに関連する内部電源回路とパッドの
関係を具体的に説明するためのレイアウト図である。
【図９】この発明に係る入力保護回路の一実施例を示す
具体的レイアウトと断面図である。
【図１０】この発明に係るダイナミック型ＲＡＭの外部
電源電圧用パッドに設けられる入力保護回路の一実施例
を示す具体的レイアウト図である。
【図１１】この発明に係る半導体チップの周辺部の一実
施例を示すレイアウト図である。
【図１２】図１１の半導体チップのコーナー部の概略断
面図である。
【図１３】図１１の半導体チップの最外周の概略断面図
である。
【図１４】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す基本的レイアウト図である。
【図１５】この発明に係るダイナミック型ＲＡＭの他の
一実施例を示す基本的レイアウト図である。
【図１６】この発明に係るダイナミック型ＲＡＭの更に
他の一実施例を示す基本的レイアウト図である。
【図１７】この発明に係るダイナミック型ＲＡＭにおけ
るメモリマットの他の基本的構成とそれを組み合わせて
構成されるメモリブロックの一実施例を示す構成図であ
る。
【図１８】この発明に係るダイナミック型ＲＡＭにおけ
るメモリマットの他の基本的構成とそれを組み合わせて
構成されるメモリブロックの一実施例を示す構成図であ
る。
【図１９】この発明に係るダイナミック型ＲＡＭにおけ
るメモリマットの他の基本的構成とそれを組み合わせて
構成されるメモリブロックの一実施例を示す構成図であ
る。
【図２０】この発明に係るダイナミック型ＲＡＭにおけ
るメモリマットの他の基本的構成とそれを組み合わせて
構成されるメモリブロックの一実施例を示す構成図であ
る。
【図２１】この発明に係るダイナミック型ＲＡＭにおけ
るサブブロックの基本的構成とそれを組み合わせて構成
されるメモリブロックの他の一実施例を示す構成図であ
る。
【図２２】この発明に係るダイナミック型ＲＡＭに用い
られるリードフレームの一実施例を示す平面図である。
【図２３】この発明に係るダイナミック型ＲＡＭに用い
られるリードフレームと半導体チップとの接続例を示す
概略側面図である。
【図２４】この発明に係るダイナミック型ＲＡＭの一実
施例を示す外観と内部透視図である。
【図２５】この発明に係るダイナミック型ＲＡＭの一実
施例を示す外部端子のピン配置図である。
【図２６】この発明に係るダイナミック型ＲＡＭにＺＩ
Ｐ型パッケージを用いた場合の一実施例を示す外部端子
のピン配置図である。
【図２７】この発明に係るダイナミック型ＲＡＭにＳＯ
Ｊ型パッケージを用いた場合の一実施例を示す外部端子
のピン配置図である。
【図２８】この発明に係るダイナミック型ＲＡＭにおけ
るＲＡＳ系のコントロール回路の一実施例を示す一部回
路図である。
【図２９】この発明に係るダイナミック型ＲＡＭにおけ
るコントロール回路の一実施例を示す他の一部回路図で
ある。
【図３０】この発明に係るダイナミック型ＲＡＭにおけ
るコントロール回路の一実施例を示す他の一部回路図で
ある。
【図３１】この発明に係るダイナミック型ＲＡＭにおけ
るＸアドレスバッファの一実施例を示す回路図である。
【図３２】この発明に係るダイナミック型ＲＡＭにおけ
るＸアドレス信号Ａ９とＡ１０に対応したアドレスバッ
ファ回路の一実施例を示す回路図である。
【図３３】この発明に係るダイナミック型ＲＡＭにおけ
るＸアドレス信号Ａ１１に対応したアドレスバッファの
一実施例を示す回路図である。
【図３４】この発明に係るダイナミック型ＲＡＭにおけ
るＸアドレス信号Ａ８に対応したアドレスバッファの一
実施例を示す回路図である。
【図３５】この発明に係るダイナミック型ＲＡＭにおけ
るロウ系のプリデコーダの一実施例を示す一部回路図で
ある。
【図３６】この発明に係るダイナミック型ＲＡＭにおけ
るＸ系の冗長回路の一実施例を示す回路図である。
【図３７】この発明に係るダイナミック型ＲＡＭにおけ
るワード線の選択を行うデコーダ回路の一実施例を示す
一部回路図である。
【図３８】この発明に係るダイナミック型ＲＡＭにおけ
る冗長ワード線の選択を行うデコーダ回路の一実施例を
示す一部回路図である。
【図３９】この発明に係るダイナミック型ＲＡＭにおけ
るセンスアンプを活性化させるタイミング発生回路の一
実施例を示す回路図である。
【図４０】この発明に係るダイナミック型ＲＡＭにおけ
るメモリマットに設けられる制御回路の一実施例を示す
一部回路図である。
【図４１】この発明に係るダイナミック型ＲＡＭにおけ
るＸデコーダ，ワード線駆動回路，シェアード制御線駆
動回路の一実施例を示す回路図である。
【図４２】この発明に係るダイナミック型ＲＡＭにおけ
るメモリセルアレイの一実施例を示す回路図である。
【図４３】この発明に係るダイナミック型ＲＡＭにおけ
るリフレッシュアドレスカウンタ回路の一実施例を示す
回路図である。
【図４４】この発明に係るダイナミック型ＲＡＭにおけ
るＣＡＳ系のコントロール回路の一実施例を示す一部回
路図である。
【図４５】この発明に係るダイナミック型ＲＡＭにおけ
るＹアドレスバッファの一実施例を示す回路図である。
【図４６】この発明に係るダイナミック型ＲＡＭにおけ
るＹ系の冗長回路の一実施例を示す一部回路図である。
【図４７】この発明に係るダイナミック型ＲＡＭにおけ
るＹ系の冗長回路の一実施例を示す他の一部回路図であ
る。
【図４８】この発明に係るダイナミック型ＲＡＭにおけ
るＹ系の冗長回路の一実施例を示す一部回路図である。
【図４９】この発明に係るダイナミック型ＲＡＭにおけ
るＹ系のアドレス信号のプリデコーダ回路の一実施例を
示す回路図である。
【図５０】この発明に係るダイナミック型ＲＡＭにおけ
るカラム選択信号を形成するＹ系デコーダの一実施例を
示す回路図である。
【図５１】この発明に係るダイナミック型ＲＡＭにおけ
るニブルカウンタ回路の一実施例を示す回路図である。
【図５２】この発明に係るダイナミック型ＲＡＭにおけ
るＹ系の制御信号を形成するコントロール回路の一実施
例を示す一部回路図である。
【図５３】この発明に係るダイナミック型ＲＡＭにおけ
る動作モード判定回路の一実施例を示す回路図である。
【図５４】この発明に係るダイナミック型ＲＡＭにおけ
るＹ系のコントロール回路の一実施例を示す一部回路図
である。
【図５５】この発明に係るダイナミック型ＲＡＭにおけ
るＷＥ系のコントロール回路の一実施例を示す一部回路
図である。
【図５６】この発明に係るダイナミック型ＲＡＭにおけ
るＷＥ系のコントロール回路の一実施例を示す他の一部
回路図である。
【図５７】この発明に係るダイナミック型ＲＡＭにおけ
るデータ入力バッファの一実施例を示す回路図である。
【図５８】この発明に係るダイナミック型ＲＡＭにおけ
るメインアンプ制御回路の一実施例を示す回路図であ
る。
【図５９】この発明に係るダイナミック型ＲＡＭにおけ
るメインアンプの一実施例を示す回路図である。
【図６０】この発明に係るダイナミック型ＲＡＭにおけ
るメインアンプのデータの出力制御回路の一実施例を示
す回路図である。
【図６１】この発明に係るダイナミック型ＲＡＭにおけ
るメインアンプの出力制御回路の一実施例を示す回路図
である。
【図６２】この発明に係るダイナミック型ＲＡＭにおけ
るデータ出力バッファの一実施例を示す回路図である。
【図６３】この発明に係るダイナミック型ＲＡＭにおけ
るテスト回路の一実施例を示す一部回路図である。
【図６４】この発明に係るダイナミック型ＲＡＭにおけ
るテスト回路の一実施例を示す他の一部回路図である。
【図６５】この発明に係るダイナミック型ＲＡＭにおけ
る動作モードを指定する制御回路の一実施例を示す回路
図である。
【図６６】この発明に係るダイナミック型ＲＡＭにおけ
るその他の制御回路の一実施例を示す回路図である。
【図６７】この発明に係るダイナミック型ＲＡＭにおけ
る基板バックバイアス電圧発生回路の一実施例を示す回
路図である。
【図６８】この発明に係るダイナミック型ＲＡＭにおけ
る内部昇圧電圧発生回路の一実施例を示す回路図であ
る。
【図６９】この発明に係るダイナミック型ＲＡＭにおけ
る内部降圧電圧発生回路の一実施例を示す回路図であ
る。
【図７０】この発明に係るダイナミック型ＲＡＭにおけ
るＲＡＳ系の動作の一例を示すタイミング図である。
【図７１】この発明に係るダイナミック型ＲＡＭにおけ
るＲＡＳ系の動作の一例を示すタイミング図である。
【図７２】この発明に係るダイナミック型ＲＡＭにおけ
るＲＡＳ系の動作の一例を示すタイミング図である。
【図７３】この発明に係るダイナミック型ＲＡＭにおけ
るＸアドレスバッファの動作の一例を示すタイミング図
である。
【図７４】この発明に係るダイナミック型ＲＡＭにおけ
るＣＡＳ系の動作の一例を示すタイミング図である。
【図７５】この発明に係るダイナミック型ＲＡＭにおけ
るＣＡＳ系のアドレス選択動作の一例を示すタイミング
図である。
【図７６】この発明に係るダイナミック型ＲＡＭにおけ
るライト動作の一例を示すタイミング図である。
【図７７】この発明に係るダイナミック型ＲＡＭにおけ
るＹアドレスバッファの動作の一例を示すタイミング図
である。
【図７８】この発明に係るダイナミック型ＲＡＭにおけ
るテストモードの動作の一例を示すタイミング図であ
る。
【図７９】この発明に係るダイナミック型ＲＡＭにおけ
るＣＡＳ系の動作の一例を示すタイミング図である。
【図８０】この発明に係るダイナミック型ＲＡＭにおけ
るＣＡＳ系の動作の一例を示すタイミング図である。
【図８１】この発明に係るダイナミック型ＲＡＭにおけ
るＣＡＳ系の動作の一例を示すタイミング図である。
【図８２】この発明に係る欠陥救済法を説明するための
他の一実施例を示すブロック図である。
【図８３】この発明に係る欠陥救済法を説明するための
他の一実施例を示すブロック図である。
【図８４】この発明に係るダイナミック型ＲＡＭにおけ
るワード線のテスト法を説明するための一実施例の波形
と回路図である。
【図８５】この発明に係るダイナミック型ＲＡＭにおけ
る信号量マージンテスト法を説明するため一実施例を示
す回路と波形図である。
【図８６】この発明に係るダイナミック型ＲＡＭにおけ
るファンクションセットモードの他の一実施例を示すブ
ロック図である。
【図８７】この発明に係るダイナミック型ＲＡＭにおけ
るリフレッシュアドレスカウンタの他の一実施例を示す
波形と回路図である。
【図８８】この発明に係るダイナミック型ＲＡＭにおけ
る内部電源モニタ方法の他の一実施例を示すブロック波
形図である。
【図８９】この発明に係るダイナミック型ＲＡＭにおけ
るマルチビットテスト法の原理を説明するための回路と
波形図である。
【図９０】この発明に係るダイナミック型ＲＡＭにおけ
るビット線方向の素子構造断面図である。
【図９１】この発明に係る欠陥救済法を説明するための
概念図である。
【図９２】この発明に係るダイナミック型ＲＡＭにおけ
るメインアンプとメモリセルアレイのレイアウトの一実
施例を示すブロック図である。
【図９３】この発明に係るダイナミック型ＲＡＭにおけ
るメインアンプとメモリセルアレイのレイアウトの他の
一実施例を示すブロック図、
【図９４】この発明に係る半導体チップの他の一実施例
を示す基本的レイアウト図である。
【図９５】この発明に係るメモリセルアレイの一実施例
を示すパターン図である。
【図９６】この発明に係るダイナミック型ＲＡＭにおけ
るビット線クロス部を説明するための断面と模式図であ
る。
【図９７】この発明に係るダイナミック型ＲＡＭにおけ
るビット線方向のシェアードセンスアンプ列部とそれに
対応したメモリセルアレイ部の一実施例を示す一部のパ
ターン図である。
【図９８】この発明に係るダイナミック型ＲＡＭにおけ
るビット線方向のシェアードセンスアンプ列部とそれに
対応したメモリセルアレイ部の一実施例を示す一部のパ
ターン図である。
【図９９】この発明に係るダイナミック型ＲＡＭにおけ
るビット線方向のシェアードセンスアンプ列部とそれに
対応したメモリセルアレイ部の一実施例を示す一部のパ
ターン図である。
【図１００】この発明に係るダイナミック型ＲＡＭにお
ける段差緩衝領域の断面図である。
【図１０１】この発明に係るダイナミック型ＲＡＭにお
けるワード線方向のメモリセルアレイ部とそれに対応し
たワードドライバの一実施例を示すパターン図である。
【図１０２】図１０１に対応したワードドライバの一実
施例を示す一部パターン図である。
【図１０３】図１０１に対応したワードドライバの一実
施例を示す一部パターン図である。
【図１０４】図１０１に対応したワードドライバの一実
施例を示す一部パターン図である。
【図１０５】図１０１に対応したワードドライバの一実
施例を示す一部パターン図である。
【図１０６】図１０１に対応したＸデコーダの一実施例
を示す一部パターン図である。
【図１０７】図１０１に対応したＸデコーダの一実施例
を示す一部パターン図である。
【図１０８】この発明に係るダイナミック型ＲＡＭにお
けるワード線方向におけるメモリセルアレイ部とワード
クリア回路の一実施例を示すパターン図である。
【符号の説明】
ＤＶ１…Ｙアドレスドライバ、ＤＶ２…Ｘアドレスドラ
イバ、ＤＶ３…マット選択ドライバ、１…外部電源用パ
ッドＶＣＣＥ、２…外部電源用パッドＶＣＣＥ、３…内
部降圧電源回路（ＶＣＣ）、４…内部降圧電源回路（Ｖ
ＤＬ）、５…ＶＣＣ配線、６…ＶＤＬ配線、７…データ
出力バッファ用の電源パッドＶＣＣＥ、１１…ワードク
リア、ワード線ラッチ用の接地電位供給用パッド、１２
…センスアンプのコモンソース用接地電位パッド、１３
…データ出力バッファ用パッド、１４…内部降圧電源回
路，アドレスバッファ用接地電位パッド、１５…その他
の回路用の接地電位パッド、２１…モールド樹脂、２２
…リードフレーム、２３…チップ、２４…フィルム、２
５…金ワイヤ、２６…接着剤Ａ、２７…接着剤Ｂ、２８
…絶縁体、２９…接着剤Ｃ、３０…接着剤Ｄ、３１…モ
ールド樹脂、３２…リードフレーム、３３…チップ、３
４…フィルム、３５…金ワイヤ、３６…バスバーリー
ド、３７…吊りリード、３８…ボンディングパッド、３
９…インディックス、４１…Ｐ基板、４２…Ｐ型ＷＥＬ
Ｌ、４３…Ｎ型ＷＥＬＬ、４４…Ｎ+ 拡散層、４５…Ｐ
+ 拡散層、４６…ポリシリコン（ゲート、ワード線）、
４７…ポリシリコン（パッドコンタクト）、４８…ポリ
シリコン（キャパシタストアノード）、４９…ポリシリ
コン（キャパシタプレート）、５０…ポリサイド（ビッ
ト線）、５１…１層目のメタル（タングステン）、５２
…２層目のメタル（アルミニュウム）、５…第１ゲート
絶縁膜（ＭＯＳＦＥＴ）、５４…第２ゲート絶縁膜（キ
ャパシタ）、６１…ビット線（ボリサイド）、６２…カ
ラム選択線（１層目メタル）、６３…ワード線（ポリシ
リコン）、６４…ＭＯＳＦＥＴ、６５…ビット線コンタ
クト、６６…拡散層、６７…入出力線、６８…ワードシ
ャント、６９，７０…ダミーの配線層、７１…拡散層、
７２…ワード線（ポリシリコン）、７３…ビット線（ポ
リサイド）、７４…ワード線シャント（２層目メタル
層）、７５…カラム選択線（１層目メタル層）、７６…
ビット線コンタクト（パッドポリシリコン使用）、７７
…メモリセルアレイのガードリング用拡散層、７８…段
差緩衝用配線（ポリシリコン）、７９…ワードドライバ
のゲート、８０…ワード線（ドライバＭＯＳＦＥＴの出
力側配線）、８１…拡散層コンタクト、９１…ワードク
リア信号線（２層目メタル層）、９２…接地線（１層目
メタル層）、９３…ワードクリアのゲート（ポリシリコ
ン）、９４…拡散層、９５…段差緩衝用配線（ポリシリ
コン）、９６…ワード線シャント層（２層目メタル
層）、９７…ワード線（ポリシリコン）、９８…メモリ
セルアレイのガードリング用拡散層、９９…段差緩和用
配線（ポリシリコン兼ガードリングシャント層）、１０
０…ビット線（ポリサイド）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大嶋 一義 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (72)発明者 山崎 隆 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (72)発明者 宮本 英治 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 武蔵工場内 (72)発明者 酒井 祐二 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (72)発明者 沢田 二郎 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (72)発明者 衛藤 潤 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所 中央研究所内 (72)発明者 堀口 真志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所 中央研究所内 (72)発明者 池永 伸一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所 中央研究所内 (72)発明者 熊田 淳 千葉県茂原市早野3300番地 株式会社 日立製作所 茂原工場内 (72)発明者 角崎 学 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (72)発明者 笠間 靖裕 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 武蔵工場内 (72)発明者 有働 信治 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 吉岡 博志 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 斎藤 博身 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 高野 光広 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 森野 誠 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 松本 哲郎 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (56)参考文献 特開 昭61−278160（ＪＰ，Ａ) 特開 平１−161859（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 11/401 H01L 21/8242

Claims (29)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板主面の実質的に長方形領域内
    に形成された半導体装置であって、 前記長方形領域の短辺を横切る中央線に沿って第１方向
    に延びる第１領域と、 前記長方形領域の長辺を横切る中央線に沿って前記第１
    領域と交差する第２方向に延びる第２領域と、 前記長方形領域において、前記第１領域と第２領域とに
    よって分割された第３、第４、第５及び第６領域と、 前記第３、第４、第５及び第６領域の各々に設けられた
    第１、第２、第３及び第４メモリアレイと、 前記第１領域と、前記第１から第４メモリアレイとのそ
    れぞれの接線に沿って設けられた第１、第２、第３及び
    第４デコード回路と、 前記第２領域と、前記第１から第４メモリアレイとのそ
    れぞれの接線に沿って設けられた第５、第６、第７及び
    第８デコード回路と、 前記第２領域に設けられた複数のボンディングパッドと
    を有することを特徴とする半導体装置。
  2. 【請求項２】 請求項１において、 前記第１から第４メモリアレイのそれぞれは、前記第１
    方向に延在する複数のワード線と、前記第２方向に延在
    する複数のデータ線とを有することを特徴とする半導体
    装置。
  3. 【請求項３】 請求項１又は請求項２において、 前記第１から第４デコード回路は、Ｙデコーダであり、 前記第５から第８デコード回路は、Ｘデコーダであるこ
    とを特徴とする半導体装置。
  4. 【請求項４】 半導体基板主面の実質的に長方形領域内
    に形成された半導体装置であって、 前記長方形領域の短辺を横切る中央線に沿って第１方向
    に延びる第１領域と、 前記長方形領域の長辺を横切る中央線に沿って前記第１
    領域と交差する第２方向に延びる第２領域と、 前記長方形領域において、前記第１領域と第２領域とに
    よって分割された第３、第４、第５及び第６領域と、 前記第３から第６領域の各々において、その短辺方向を
    横切る中央線に沿って延びる第７、第８、第９及び第１
    ０領域と、 前記第３領域内において、前記第７領域の両側に設けら
    れた第１及び第２メモリアレイと、 前記第４領域内において、前記第８領域の両側に設けら
    れた第３及び第４メモリアレイと、 前記第５領域内において、前記第９領域の両側に設けら
    れた第５及び第６メモリアレイと、 前記第６領域内において、前記第１０領域の両側に設け
    られた第７及び第８メモリアレイと、 前記第７から第１０領域の各々に設けられた、第１、第
    ２、第３及び第４デコード回路と、 前記第２領域と、前記第１から第８メモリアレイとのそ
    れぞれの接線に沿って設けられた第５、第６、第７、第
    ８、第９、第１０、第１１及び第１２デコード回路と、 前記第２領域に設けられた複数のボンディングパッドと
    を有することを特徴とする半導体装置。
  5. 【請求項５】 請求項４において、 前記第１から第８メモリアレイのそれぞれは、前記第１
    方向に延在する複数のワード線と、前記第２方向に延在
    する複数のデータ線とを有することを特徴とする半導体
    装置。
  6. 【請求項６】 請求項４又は請求項５において、 前記第１から第４デコード回路は、Ｙデコーダであり、 前記第５から第１２デコード回路は、Ｘデコーダである
    ことを特徴とする半導体装置。
  7. 【請求項７】 請求項４において、 前記第１から第８メモリアレイのそれぞれは、前記第１
    方向に延在する複数のデータ線と、前記第２方向に延在
    する複数のワード線とを有することを特徴とする半導体
    装置。
  8. 【請求項８】 請求項４又は請求項７において、 前記第１から第４デコード回路は、Ｘデコーダであり、 前記第５から第１２デコード回路は、Ｙデコーダである
    ことを特徴とする半導体装置。
  9. 【請求項９】 半導体基板主面の実質的に長方形領域内
    に形成された半導体装置であって、 前記長方形領域の短辺を横切る中央線に沿って第１方向
    に延びる第１領域と、 前記長方形領域の長辺を横切る中央線に沿って前記第１
    領域と交差する第２方向に延びる第２領域と、 前記長方形領域において、前記第１領域と第２領域とに
    よって分割された第３、第４、第５及び第６領域と、 前記第３から第６領域の各々の長辺を横切る中央線に沿
    って延びる第７、第８、第９及び第１０領域と、 前記第３領域内において、前記第７領域の両側に設けら
    れた第１及び第２メモリアレイと、 前記第４領域内において、前記第８領域の両側に設けら
    れた第３及び第４メモリアレイと、 前記第５領域内において、前記第９領域の両側に設けら
    れた第５及び第６メモリアレイと、 前記第６領域内において、前記第１０領域の両側に設け
    られた第７及び第８メモリアレイと、 前記第１領域と、前記第１から第８メモリアレイとのそ
    れぞれの接線に沿って設けられた第１、第２、第３、第
    ４、第５、第６、第７及び第８デコード回路と、 前記第７から第１０領域に対応して設けられた、第９、
    第１０、第１１及び第１２デコード回路と、 前記第２領域に設けられた複数のボンディングパッドと
    を有することを特徴とする半導体装置。
  10. 【請求項１０】 請求項９において、 前記第１から第８メモリアレイのそれぞれは、前記第１
    方向に延在する複数のワード線と、前記第２方向に延在
    する複数のデータ線とを有することを特徴とする半導体
    装置。
  11. 【請求項１１】 請求項９又は請求項１０において、 前記第１から第８デコード回路は、Ｙデコーダであり、 前記第９から第１２デコード回路は、Ｘデコーダである
    ことを特徴とする半導体装置。
  12. 【請求項１２】 請求項９において、 前記第１から第８メモリアレイのそれぞれは、前記第１
    方向に延在する複数のデータ線と、前記第２方向に延在
    する複数のワード線とを有することを特徴とする半導体
    装置。
  13. 【請求項１３】 請求項９又は請求項１２において、 前記第１から第８デコード回路は、Ｘデコーダであり、 前記第９から第１２デコード回路は、Ｙデコーダである
    ことを特徴とする半導体装置。
  14. 【請求項１４】 半導体基板主面の実質的に長方形領域
    内に形成された半導体装置であって、 前記長方形領域の短辺を横切る中央線に沿って第１方向
    に延びる第１領域と、 前記長方形領域の長辺を横切る中央線に沿って前記第１
    領域と交差する第２方向に延びる第２領域と、 前記長方形領域において、前記第１領域と第２領域とに
    よって分割された第３、第４、第５及び第６領域と、 前記第３、第４、第５及び第６領域の各々において、そ
    の短辺を横切る中央線に沿って延びる第７、第８、第９
    及び第１０領域と、 前記第３、第４、第５及び第６領域の各々において、そ
    の長辺を横切る中央線に沿って延びる第１１、第１２、
    第１３及び第１４領域と、 前記第３領域内において、前記第７領域及び第１１領域
    によって分割された領域に設けられた第１、第２、第３
    及び第４メモリアレイと、 前記第４領域内において、前記第８領域及び第１２領域
    によって分割された領域に設けられた第５、第６、第７
    及び第８メモリアレイと、 前記第５領域内において、前記第９領域及び第１３領域
    によって分割された領域に設けられた第９、第１０、第
    １１及び第１２メモリアレイと、 前記第６領域内において、前記第１０領域及び第１４領
    域によって分割された領域に設けられた第１３、第１
    ４、第１５及び第１６メモリアレイと、 前記第７から第１０領域に対応して設けられた第１、第
    ２、第３及び第４デコード回路と、 前記第１１から第１４領域に対応して設けられた第５、
    第６、第７及び第８デコード回路と、 前記第２領域に設けられた複数のボンディングパッドと
    を有することを特徴とする半導体装置。
  15. 【請求項１５】 請求項１４において、 前記第１から第１６メモリアレイのそれぞれは、前記第
    １方向に延在する複数のワード線と、前記第２方向に延
    在する複数のデータ線とを有することを特徴とする半導
    体装置。
  16. 【請求項１６】 請求項１４又は請求項１５において、 前記第１から第４デコード回路は、Ｙデコーダであり、 前記第５から第８デコード回路は、Ｘデコーダであるこ
    とを特徴とする半導体装置。
  17. 【請求項１７】 請求項１４において、 前記第１から第１６メモリアレイのそれぞれは、前記第
    １方向に延在する複数のデータ線と、前記第２方向に延
    在する複数のワード線と、 前記複数のデータ線と複数のワード線の所定の交点に設
    けられた複数のメモリセルを有することを特徴とする半
    導体装置。
  18. 【請求項１８】 請求項１４又は請求項１７において、 前記第１から第４デコード回路は、Ｘデコーダであり、 前記第５から第８デコード回路は、Ｙデコーダであるこ
    とを特徴とする半導体装置。
  19. 【請求項１９】 請求項１から請求項１８のいずれか１
    において、 前記第３領域と前記第４領域は、前記第２領域を挟んで
    対向し、 前記第５領域と前記第６領域は、前記第２領域を挟んで
    対向し、 前記第３領域と前記第５領域は、前記第１領域を挟んで
    対向し、 前記第４領域と前記第６領域は、前記第１領域を挟んで
    対向し、 前記第２領域には、複数のメインアンプが配置されるこ
    とを特徴とする半導体装置。
  20. 【請求項２０】 請求項１９において、 前記複数のメインアンプのうち前記第３領域と第４領域
    との間に配置されたメインアンプは、前記第３領域のメ
    モリアレイのアクセスと、前記第４領域のメモリアレイ
    のアクセスに対して選択的に切り換えられることで共用
    されることを特徴とする半導体装置。
  21. 【請求項２１】 半導体基板主面の実質的に長方形領域
    内に形成された半導体装置であって、 前記長方形領域の短辺を横切る中央線に沿って第１方向
    に延びる第１領域と、 前記長方形領域の長辺を横切る中央線に沿って前記第１
    領域と交差する第２方向に延びる第２領域と、 前記長方形領域において、前記第１領域と第２領域とに
    よって分割された第３、第４、第５及び第６領域と、 前記第２領域に設けられた複数のボンディングパッドと
    を備え、 前記第３領域と前記第４領域は、前記第２領域を挟んで
    対向し、 前記第５領域と前記第６領域は、前記第２領域を挟んで
    対向し、 前記第３領域と前記第５領域は、前記第１領域を挟んで
    対向し、 前記第４領域と前記第６領域は、前記第１領域を挟んで
    対向し、 前記第３、第４、第５及び第６領域の各々は、複数のワ
    ード線と複数のデータ線の所定の交点に設けられた複数
    のダイナミック型メモリセルを含むメモリアレイと複数
    のセンスアンプとを含み、 前記２領域には、複数のメインアンプが配置されること
    を特徴とする半導体装置。
  22. 【請求項２２】 請求項２１において、 前記複数のメインアンプのうち前記第３領域と第４領域
    との間に配置されたメインアンプは、前記第３領域のメ
    モリアレイのアクセスと、前記第４領域のメモリアレイ
    のアクセスに対して選択的に切り換えられることで共用
    されることを特徴とする半導体装置。
  23. 【請求項２３】 請求項２１又は請求項２２において、 前記メインアンプは、前記複数のデータ線に読み出され
    た信号を対応する前記センスアンプで増幅した後に、前
    記複数のデータ線のうち選択されたデータ線からの信号
    を外部に出力するために増幅する回路であることを特徴
    とする半導体装置。
  24. 【請求項２４】 請求項２１から請求項２３のいずれか
    １において、 前記半導体装置は、 前記第１領域と、前記第１から第４メモリアレイとのそ
    れぞれの接線に沿って設けられた第１、第２、第３及び
    第４デコード回路と、 前記第２領域と、前記第１から第４メモリアレイとのそ
    れぞれの接線に沿って設けられた第５、第６、第７及び
    第８デコード回路とを有することを特徴とする半導体装
    置。
  25. 【請求項２５】 請求項２４において、 前記第１から第４デコード回路は、Ｙデコーダであり、 前記第５から第８デコード回路は、Ｘデコーダであるこ
    とを特徴とする半導体装置。
  26. 【請求項２６】 請求項１から請求項２５のいずれか１
    において、 前記複数のボンディングパッドは、前記第２方向に沿っ
    て配置されることを特徴とする半導体装置。
  27. 【請求項２７】 請求項１から請求項２６のいずれか１
    において、 前記第１及び第２領域には、ダイナミック型ＲＡＭの周
    辺回路が配置されることを特徴とする半導体装置。
  28. 【請求項２８】 請求項１から請求項２７のいずれか１
    において、 前記半導体装置はリード・オン・チップ（ＬＯＣ）構造
    のパッケージに搭載されることを特徴とする半導体装
    置。
  29. 【請求項２９】 請求項１から請求項２８のいずれか１
    において、前記半導体装置はダイナミック型ＲＡＭであ
    ることを特徴とする半導体装置。
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