JP2762292B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2762292B2 JP1065840A JP6584089A JP2762292B2 JP 2762292 B2 JP2762292 B2 JP 2762292B2 JP 1065840 A JP1065840 A JP 1065840A JP 6584089 A JP6584089 A JP 6584089A JP 2762292 B2 JP2762292 B2 JP 2762292B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置とその欠陥救済法に関
し、例えば約16Mビットのような大記憶容量を持つダイ
ナミック型RAM（ランダム・アクセス・メモリ）に利用
して有効な技術に関するものである。
〔従来の技術〕
約16Mビットのような大きな記憶容量を持つダイナミ
ック型RAMの開発が進められている。このようなダイナ
ミック型RAMの例として、例えば日経マグロウヒル社昭
和63年３月１日発行『日経マイクロデバイス』誌の頁67
〜頁81がある。
〔発明が解決しようとする課題〕
上記のような大記憶容量化に伴い、メモリチップも必
然的に大型化する。それに伴い、素子の微細化や配線の
引き回しによる速度の低下に格別の配慮が必要になるも
のである。すなわち、約16Mビットものような大記憶容
量化を実現するには、もはや約1Mビットや約4Mビットの
ダイナミック型RAMに用いられた技術手法とは異なる新
たな技術開発が必要になるものである。
この発明の目的は、大記憶容量化を図った半導体記憶
装置を提供することにある。
この発明の他の目的は、高速化を図りつつ大記憶容量
化を実現した半導体記憶装置を提供することにある。
この発明の他の目的は、大記憶容量化を図った記憶装
置の合理的な欠陥救済法を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
大記憶容量の半導体記憶装置として、半導体チップ又は
その縦中心線により1/2に分けられた両領域における縦
中央部と横中央部とからなる十文字エリアに周辺回路を
配置し、上記十文字エリアにより分割された４つの領域
にはメモリアレイを配置する。十文字エリアのうちメモ
リアレイに接した縁にＸデコーダ及びＹデコーダを配置
し、縦中央部又は横中央部のＸデコーダに挟まれた領域
にはメインアンプ、コモンソーススイッチ回路、及びセ
ンスアンプ制御信号発生回路とマット選択制御回路等を
配置する。上記周辺回路のうち原理的にマイノリティキ
ャリアを基板に注入する可能性を持つ回路を、上記十文
字エリアの２本の中心線上またはその近傍に配置する。
上記十文字エリアにより４分割されるエリアに形成され
たメモリアレイは、センスアンプを含んだ同じ大きさの
複数からなる単位のメモリマットの集合体として構成す
る。上記単位のメモリマットは、マット選択信号に基づ
きメモリセル選択動作のための各種タイミング信号を発
生する制御回路を含むようにする。上記制御回路は、上
記マット選択信号により活性化させる。上記メモリマッ
トの選択信号は、専用のアドレスバッファを通して入力
されたアドレス信号をデコードして形成されるものとす
る。上記十文字エリアの領域内にボンディングパッドの
一部又は全部を配置させる。上記ボンディングパッド
を、LOCリードフレームとの間でボンディングする。上
記ボンディングパッドのうち、回路の電源電圧と接地電
位を与えるパッドは、それを必要とする回路ブロックに
応じて適当な間隔をおいて複数個設けられるとともに、
回路の電源電圧と接地電位をそれぞれ与える共通のLOC
リードフレームにそれぞれ接続させる。上記十文字エリ
アにより分割された４つの領域にはメモリアレイを配置
するとともに、半導体チップの四隅に段差を設ける。外
部端子から供給される電源電圧を受けて動作し、基準電
圧発生回路により形成された基準電圧を受ける１ないし
複数からなるインピーダンス変換用の出力バッファから
なる内部降圧電圧発生回路を設ける。上記内部降圧電圧
発生回路は、メモリアレイ用動作電圧と周辺回路用動作
電圧とに対応してそれぞれに設ける。上記内部回路によ
り形成された出力すべき信号を上記外部端子から供給さ
れた電源電圧に対応した信号レベルに変換するレベル変
換回路を通して出力すべき信号がゲートに供給されるソ
ースフォロワ形態の出力MOSFETを駆動する。内部降圧電
圧発生回路により形成された降圧電圧は、テストモード
によりデータ出力バッファを出力ハイインピーダンス状
態にしておいて、その出力端子からブートストラップ電
圧又は外部電源電圧レベルの信号によりスイッチ制御さ
れるスイッチMOSFETを介して選択的に出力させる。ワー
ド線やシェアードセンスアンプの選択信号は、上記内部
降圧電圧を昇圧して形成された高電圧を動作電圧とする
選択回路により形成する。メインアンプを中心にして対
称的に少なくとも一対のメモリセルアレイを配置し、上
記メインアンプを上記一対のメモリセルアレイの選択動
作に対応してスイッチ制御されるスイッチ回路を介して
上記一対のメモリセルアレイの入出力線に選択的に接続
させる。シェアードセンスアンプに対して、選択側と非
選択側のデータ線の両方を接続させる動作モードを持た
せる。CMOS構成からなり、センスアンプ、入力バッファ
の初段回路、出力バッファの最終段回路、メインアンプ
の初段回路、入出力線のプルアップMOSFET、相補データ
線及び相補入出力線のショートMOSFET及びチャージポン
プ回路を構成するダイオード形態のMOSFETのしきい値電
圧を低いしきい値電圧にする。一対の平行に配置される
ビット線対は、ビット線クロス方式により構成されるも
のであり、そのクロス部においてビット線を構成する配
線層の上に構成される第１層目メタル配線層を用いてビ
ット線の入れ替えを行う。上記第１層目のメタル配線層
は、カラム選択線も構成するものであり、１本のカラム
選択線が２対のビット線対に対応して設けられ、上記ビ
ット線クロス部と異なる部分で一方のビット線対から他
方のビット線対にオーバーラップするよう折り曲げられ
て配置させる。積層型からなるメモリセルアレイ部とそ
の周辺回路との間には、ダミーの配線層からなる段差緩
衝用領域を設ける。
欠陥救済法として、センスアンプを含んだ同じ大きさ
の複数からなる単位のメモリマットの集合体から構成さ
れるメモリアレイを持ち、各メモリマットに対して冗長
用ワード線及び／又は冗長用データ線を設けるととも
に、上記全てのメモリマットから構成される冗長ワード
線及び／又はデータ線の総数より少なく、１つのメモリ
マットに設けられる冗長ワード線及び／又はデータ線の
数より多い数からなる冗長用デコーダを設けて、それを
上記各メモリマット又は複数のメモリマットからなるブ
ロックに共通に用いられるようにする。ワード線又はカ
ラム選択回路の出力部において、複数のワード線及び／
又はカラム選択線とそれぞれ交差する配線を持つ予備ワ
ード線及び／又は予備カラム選択線を形成しておき、不
良ワード線及び／又は不良データ線が発生したとき、物
理的手段によって上記ワード線及び／又はカラム選択回
路の出力線を不良ワード線及び／又は不良データ線に対
応したカラム選択線から切断させるとともに予備ワード
線及び／又は予備カラム選択線に接続させる。カラム系
の多重選択による多ビット同時テストモードのとき、複
数のメモリブロックに分割されたメモリセルアレイに対
応し、多重選択されるデータ線又はカラム選択線のうち
欠陥データ線又はカラム選択線のみ冗長データ線又は冗
長カラム選択線に切り換えるようにする。ロウ系及び／
又はカラム系のアドレス信号のうち特定ビットのアドレ
ス信号、又は内部で形成されるブロックアドレス若しく
は上記アドレス信号とブロックアドレスとの組み合わせ
によりデータ線を複数ブロックに分割し、上記ブロック
を指定する信号を利用して欠陥が存在するブロックにお
いてのみその欠陥データ線を冗長データ線に切り換え
る。
〔作用〕
上記した手段によれば、チップの中央から主要なタイ
ミング信号が４方に延びることになるからチップサイズ
の大型化に伴う信号配線長さを実質的に短くできるか
ら、DRAMの大記憶容量化と高速化を実現することができ
る。上記十文字エリアの２本の中心線上またはその近傍
にマイノリティキャリアを発生させる可能性のある回路
を配置することによってメモリアレイへの影響を最小に
できる。センスアンプを含んだ同じ大きさの複数からな
る単位のメモリマットの集合体とすることによりその設
計や制御が簡単になる。ボンディングパッドがLOCリー
ドフレームに接続させられるからパッドを最適配置でき
る。回路の電源電圧と接地電位を与えるパッドを複数個
設けることより電源インピーダンスを低くできる。コー
ナーに設けられた段差により樹脂モールドからの応力を
分散できる。内部降圧電圧発生回路を設けることよって
低消費電力化と素子の微細化による耐圧破壊を防止でき
る。メモリアレイ用動作電圧と周辺回路用動作電圧とに
対応して降圧電圧を形成することより電源ノイズマージ
ンを大きくできる。レベル変換して出力MOSFETを駆動す
ることより出力レベルの確保と高速化ができる。データ
出力バッファを出力ハイインピーダンス状態にして内部
電圧をモニターできる。ワード線やシェアードセンスア
ンプの選択信号を昇圧電源により形成することにより高
速化と安定化が可能になる。メインアンプを複数のメモ
リセルアレイ対応させることより回路簡素化ができる。
シェアードセンスアンプを両方データ線に接続されるこ
とよりセンスアンプのマージンテストが実施できる。低
しきい値電圧のMOSFETを用いることよって高速化とレベ
ル低下を最小に抑えることができる。ビット線の上に形
成されるメタル配線層を用いてビット線の入れ替えを行
うことより高集積化が可能になる。上記メタル配線層を
カラム選択線として用いることもできる。段差緩衝用領
域により配線の段差切れが防止できる。
欠陥救済法として、冗長用デコーダを多数のメモリマ
ットに利用できるから冗長回路の簡素化が可能になる。
不良データ線又はワード線から予備データ線又はワード
線に直接切り換えることによって回路の簡素化と高速動
作化が実現できる。Ｙ系の多重選択による多ビット同時
テストモードのとき不良回路だけ切り換えるようにする
ことによって予備回路の簡素化ができる。ブロック指定
する信号を利用することよって簡単な構成による欠陥救
済が可能になる。
〔実施例〕
第１図には、この発明が適用されたダイナミック型RA
Mの一実施例の基本的レイアウト図が示されている。
この実施例においては、メモリの大容量化に伴うチッ
プサイズの大型化による制御信号やメモリアレイ駆動信
号といった各種配線長が長くされることによって動作速
度も遅くされてしまうのを防ぐ等のために、RAMを構成
するメモリアレイ部とそのアドレス選択等を行う周辺部
との配置に次のような工夫を行うものである。
同図において、チップの縦中央部と横中央部とから形
成られる十文字エリアが設けられる。この十文字エリア
には主に周辺回路が配置され、上記十文字エリアにより
４分割されたエリアにはメモリアレイが配置される。
上記の十文字エリアは、同図に示すようにエリアＡな
いしＤのそれぞれに分けられる。すなわち、エリアＡは
チップの横中央左側部であり、エリアＢはチップの横中
央右側部である。エリアＣはチップの縦中央上側部であ
り、エリアＤはチップの縦中央下側部である。そして、
エリアＥは、上記チップの横中央部と縦中央部とが交差
するチップ中央部である。
この実施例のメモリチップは、上記エリアＡないしＥ
からなる十文字エリアにより４つに分割されたエリアに
メモリアレイが構成される。特に制限されないが、上記
４つのメモリアレイは、後述するようにそれぞれが約4M
ビットの記憶容量を持つようにされる。これに応じて４
つのメモリアレイ全体では、約16Mビットの大記憶容量
を持つものとされる。
上記十文字エリアのうち、それぞれのメモリアレイと
隣接する周辺部には、メモリアレイの選択動作を行うデ
コーダ及びドライバが配置される。すなわち、エリアＡ
とＢのうち、上下に分割された２個づつのメモリアレイ
に対応して、Ｙ（カラム）デコーダ（Ydec）とＹセレク
ト（カラム選択）ドライバ（YSドライバ）がそれぞれ配
置される。エリアＣとＤのうち、左右に分割された２個
づつのメモリアレイに対応して、Ｘ（ロウ）デコーダ
（Xdec）とワード線ドライバ（WLドライバ）がそれぞれ
配置される。それ故、４つに分割されたメモリアレイ
は、横方向にワード線が延長されて配置され、縦方向に
データ線（ビット線又はディジット線）が延長されて配
置される。ただし、上記のように１つのメモリアレイが
約4Mビットもの大記憶容量を持つものであるため、１つ
のデータ線等に接続されるメモリセルの数が膨大となり
実際的でない。したがって、各メモリアレイは後述する
ように複数からなるメモリマットからそれぞれ構成され
る。
上記十文字エリアの各エリアＡないしＥの残りの部分
には次のような主要な回路ブロックがそれぞれ配置され
る。エリアＡとエリアＢには、アドレスバッファ、アド
レス比較回路（冗長用デコーダ）、制御クロック発生回
路及びデータ入力バッファ等が配置される。エリアＣと
エリアＤには、コモンソーススイッチ回路、センスアン
プ制御信号回路、マット選択制御回路、メインアンプ等
が配置される。そして、中央エリアＥには、Ｘデコー
ダ、Ｙデコーダ用アドレス信号発生回路、内部降圧電源
回路等が配置される。
第２図には、この発明に係るダイナミック型RAMの一
実施例の全体レイアウト図が示されている。すなわち、
上記エリアＡに対応した部分には、Ｙアドレスバッフ
ァ、Ｙ冗長回路及びＹアドレスドライバ（論理段）とか
らなるＹ系回路と、テスト機能回路及びCAS系制御信号
回路が設けられる。このエリアＡの中央寄りには、約5V
のような外部電源電圧VCCEを受けてメモリアレイに供給
される約3.3Vのような電圧に変換させる内部降圧電圧VD
Lリミッタ回路と、DV1ないしDV3で示したＹアドレスド
ライバ、Ｘアドレスドライバ及びマット選択ドライバが
それぞれ設けられる。
上記エリアＢに対応した部分には、Ｘアドレスバッフ
ァ、Ｘ冗長回路及びＸアドレスドライバ（論理段）とか
らなるＸ系回路と、RAS系制御信号回路、WE系信号制御
回路、データ入力バッファが設けられる。このエリアＢ
の中央寄りには、約5Vのような外部電源VCCEを受けて周
辺回路に供給される約3.3Vのような電圧に変換させる内
部降圧電圧VCCリミッタ回路とDV1ないしDV3で示したＹ
アドレスドライバ、Ｘアドレスドライバ及びマット選択
ドライバがそれぞれ設けられる。
上記エリアＡとＢのように、アドレスバッファとそれ
に対応したアドレス比較回路を含む冗長回路、制御クロ
ック発生を行うCAS,RAS系制御信号回路等を一個所に集
中配置すると、例えば配線チャンネルを挟んでクロック
発生回路と他の回路を振り分けること、言い換えるなら
ば上記配線チャンネルを共用化することによって高集積
化が可能になるとともに、アドレスドライバ（論理段）
等に最短で等距離で信号を伝えることができるから高速
化が図られる。
上記エリアＣに対応した部分には、このエリアＣの中
心軸に対して対称的に配置される合計８個のメモリマッ
トに対応した４個のメインアンプ、内部昇圧電圧回路VC
HG、基板電圧発生回路VBBG、及び上記同様にエリアＣの
中心軸に対して対称的に配置された残り合計８個からな
るメモリマットに対応した４個のメインアンプが設けら
れる。それ故、この実施例では１つのメモリアレイには
８個のメモリマットが配置され、上記エリアＣを中心と
して対称的に配置される２つのメモリアレイにより、合
計16個のメモリマットが設けられることになる。このよ
うにメインアンプを配置することによって、メインアン
プの数を減らすことができるとともに、その信号伝播距
離も短くできるから高速化が可能になる。
上記エリアＤに対応した部分には、このエリアＤの中
心軸に対して対称的に配置される合計８個のメモリマッ
トに対応した４個のメインアンプ、４個からなるデータ
出力バッファ、及び上記同様にエリアＤの中心軸に対し
て対称的に配置された残り合計８個からなるメモリマッ
トに対応した４個のメインアンプが設けられる。それ
故、この実施例では上述のように４個のメモリアレイか
ら構成されるから、メモリマットの数は全体で32個から
構成される。
特に制限されないが、この実施例では、上記縦中央部
のエリアに小さな□で示したボンディングパッドが配置
される。このボンディングパッドの詳細な配置は、第３
図のレイアウト図に具体的に示されている。同図におい
て、□で示したボンディングパッドのうち、黒く塗りつ
ぶしたものは、外部電源供給用のパッドである。すなわ
ち、入力のレベルマージンを大きくするため、言い換え
るならば電源インピーダンズを低くするために回路の接
地電位を供給するパッドVSSは、合計で13個一直線上に
並んで配置される。これらのパッドVSSは、LOC技術によ
り形成される縦方向に延びる接地電位用リードに接続さ
れる。これらパッドVSSのうち、エリアＣとＤにそれぞ
れ１個設けられたパッドは、ワード線のクリア、ワード
ドライバの非選択ワード線のカップリングによる浮き上
がり防止用の接地電位として用いられる。エリアC,Dに
それぞれ２個設けられたパッドは、センスアンプのコモ
ンソースVSS用として設けられ、コモンソースの配線抵
抗を下げ高速化を実現する。エリアＤには、上記の他デ
ータ出力バッファ用のもの２個、エリアＥにはＸアドレ
スバッファ、Ｙアドレスバッファに接地電位を供給する
と同時に電源発生回路に対応したものが設けられる。そ
して、エリアＣとＤにそれぞれ１個、またエリアＥに設
けられる２個のパッドは、その他の周辺回路に対応した
ものである。これにより、回路の接地電位は内部回路の
動作に対して電源インピーダンスが低くされ、かつ上記
のごとく５種類に分けられた内部回路間のVSS配線が、L
OCリードフレームとボンディングワイヤとからなるロー
パスフィルタで接続されることになるからノイズの発生
を最小に抑えるとともに、内部回路間のVSSノイズの伝
播も最小に抑えることができる。
約5Vのような外部電源VCCEに対応したパッドは、上記
電圧変換動作を行う内部降圧電圧発生回路VCCリミッ
タ、VDLリミッタに対応して中央部に２個、データ出力
バッファに対応した位置に１個設けられる。これも上記
同様に電源インピーダンスを低くするとともに、内部回
路間の電圧（VCC、VDL及びVCCE間）のノイズ伝播を抑え
るためのものである。
アドレス入力用のパッドA0〜A11は、中央部にまとめ
て配置される。これは、ＸアドレスバッファとＹアドレ
スバッファの配置に合わせて近接して設けることによっ
て、信号の伝達距離を最小にし高速化を図るためのもの
である。
制御信号用のパッド▲▼、▲▼、▲
▼、▲▼は、それぞれに対応した回路に近接して配
置される。データ出力用のパッドDQ1〜DQ4は、各データ
出力バッファに設けられる。パッドＤは、×１ビット構
成のときのデータ入力用であり、Ｑは×１ビット構成の
ときのデータ出力用である。以上が外部ピン用のパッド
である。
この実施例では、上記のような外部ピン用の他のボン
ディングマスター用、モニタ用及びモニタ用パッド制御
のために以下のパッドが設けられる。ボンディングマス
ター用としてはパッドFP0とFP1が設けられる。FP0はSC
（スタティックカラム）モードを指定するためのもので
あり、FP1はNB（ニブル）モード及び×４ビット構成時
のライトマスク機能を指定するためのものである。モニ
タ用としてはパッドVCC、VDL、VL、VBB、VCH及びVPLが
ある。これらのパッドは、それに対応した各内部電圧VC
C、VDL、VL、VBB、VCH及びVPLをモニタするためのもの
である。VCCは、約3.3Vの周辺回路用電源電圧であり、V
DLは約3.3Vのメモリアレイ、すなわち、センスアンプに
供給される電源電圧であり、VCHは上記内部電圧VDLを受
けて約5.3Vに昇圧されたワード線の選択レベル、シェア
ードスイッチMOSFETを選択するブースト電源電圧、VBB
は−2Vのような基板バックバイアス電圧、VPLはメモリ
セルのプレート電圧、VLは約3.3VのVCCリミッタ、VDLリ
ミッタ用基準電圧である。モニタ用パッドの制御用とし
てはパッドVBT、VHT及びVPLGがある。これらの機能は、
後のモニタ電圧機能の説明から明らかになろう。
この実施例では、ボンディングパッドは、２列に配置
される。しかも、そのピッチを約半ピッチ分だけずらし
て交互に配置する。言い換えるならば、複数個からなる
ボンディングパッドをジグザグに配置する。これより、
パッド相互間の実質的な間隔を長くすることができる。
言い換えるならば、比較的狭いエリアに高い密度で多数
のボンディングパッドを配置することができるものであ
る。ボンディングパッドは、ワイヤーボンディング等の
ボンディングのための比較的大きな占有面積を必要とす
ること、及び静電破壊防止回路を設けることが必要であ
るからそのピッチを比較的大きくとることが必要であ
る。それ故、この実施例のようなジグザグ配列とするこ
とによって、比較的狭いエリアに多数のボンディングパ
ッドを配置することが可能になる。また、縦長のチップ
の縦中央部にボンディングパッドを配置する構成では、
上記のようにより多数のパッドを設けることができるも
のである。
第４図には、上記構成のメモリアレイに対するアドレ
ス割り付けの一実施例のブロック図が示されている。
この実施例のRAMは、前記のように約16Mビットの記憶
容量を持つ。そして、アドレス信号は、Ｘアドレス信号
とＹアドレス信号とがアドレスストローブ信号RASとCAS
に同期して時系列的に供給されるというアドレスマルチ
プレックス方式を採る。それ故、アドレス信号として
は、Ｘアドレス信号がX0〜X11の12ビット、Ｙアドレス
信号がY0〜Y11の12ビットからそれぞれ構成される。同
図において、アドレス信号X0〜X11は、外部から供給さ
れるアドレス信号がハイレベルのとき選択状態を意味す
るトルー信号であり、アドレス信号X0B〜X11Bは、外部
から供給されるアドレス信号がロウレベルのとき選択状
態を意味するバー信号である。同様に、アドレス信号Y0
〜Y11は、外部から供給されるアドレス信号がハイレベ
ルのとき選択状態を意味するトルー信号であり、アドレ
ス信号Y0B〜Y11Bは、外部から供給されるアドレス信号
がロウレベルのとき選択状態を意味するバー信号であ
る。
メモリマットは、センスアンプを挟んだ２つの領域SL
とSRと、それに対応したＸデコーダ及びワード線ドライ
バ及びカラム選択回路を最小の単位とし、上記のように
４分割されてなるメモリアレイには８個の単位のメモリ
マットが配置される。これらの単位のメモリマットは、
MS0L,MS0RないしMS3L,MS3Rのように８種類に分けられ
る。上記のように４つに分割されるメモリアレイがそれ
ぞれ８個の単位のメモリマットを持つから、MS0L,MS0R
ないしMS3L,MS3Rは、それぞれ４個づつの単位のメモリ
マットに割り当てられる。
上記単位のメモリマットのＸデコーダには、アドレス
信号X0〜X7の８ビットのアドレス信号と、センスアンプ
を挟んだ２つの領域を指定するSL,SR信号と、そのメモ
リマットを指定するMS0L/R〜MS3L/Rの信号が供給され
る。１つのメモリマットは512本のワード線を持つ。上
記単位のメモリマットは、センスアンプを中心として左
右に相補データ線（ビット線又はディジット線）が配置
されるといういわゆるシェアードセンスアンプ方式を採
る。そして、この左右のアドレス指定用信号SL,SRにア
ドレス信号X8とX8Bが用いられる。それ故、Ｘデコーダ
回路は実質的にX0〜X8の９ビットのアドレス信号を解読
して１つのワード線の選択動作を行う機能を持つ。
アドレス信号X9ないしX11の３ビットのアドレス信号
は、マット選択信号MSIL/Rを形成する。すなわち、アド
レス信号X9とX9Bは、同図に代表として例示的に示され
ているメモリマットMS0LとMS1Lのように隣接するメモリ
マットを選択し、アドレス信号X11とX11Bは、同図に代
表として例示的に示されているメモリマットMS0L及びMS
1LとメモリマットMS0R及びMS1Rのように上記隣接する２
つのメモリマットを１組として、左右からなる２組のメ
モリブロックのうちのいずれかを選択する。そして、ア
ドレス信号X10とX10Bは、同時の縦中央部のエリアによ
り分けられたメモリアレイのいずれかを選択するために
用いられる。上記のような３ビットからなるアドレス信
号の組み合わせにより、各単位のメモリマットには、上
記のような８通りのアドレス割り当てMS0〜3L/Rが指定
される。
ロウアドレスストローブ信号▲▼に同期してＸ
アドレス信号が取り込まれると、Ｘ系の選択動作が行わ
れる。このとき、上記のようなアドレス割り付けによ
り、上記４つのメモリアレイのうち、アドレス信号X10
とX10Bに応じて上記縦中央部のエリアを挟んで２づつに
分けられたメモリアレイのうちいずれ一方が選択され
る。そして、アドレス信号X11とX11Bに応じてＲ又はＬ
が付加されたいずれか１つのメモリマットが選択され、
アドレス信号X9とX9Bにより隣接するメモリマットのう
ち一方が指定されることになる。したがって、全体で32
個のメモリマットのうち、４個のメモリマットにおいて
それぞれ残りの９ビットからなるアドレス信号（X0〜X
8）により指定される１本のワード線が選ばれることに
なる。
各メモリアレイ（合計８個のメモリマット）に対応し
て設けられるＹデコーダは、Ｙアドレス信号Y2ないしY9
を解読してメモリアレイの相補データ線を選択する。す
なわち、上記Y2ないしY9からなる８ビットのアドレス信
号の解読により、1/256のアドレス選択動作を行う。た
だし、カラム選択回路は、４ビットの単位で相補データ
線の選択動作を行うものである。それ故、１つのメモリ
マットは、512×256×４の記憶容量を持ち、１つのメモ
リアレイには８個のメモリマットが設けられるから、メ
モリアレイ全体では512×256×４×８＝4194304の約4M
ビットの記憶容量を持つものとなる。したがって、DRAM
全体では４つのメモリアレイにより構成されるから約16
Mビットの大記憶容量を持つものとなる。
ここで、メモリマットMS0LないしMS3Lからなる４つの
メモリマットを１組とし、それと隣接するメモリマット
MS0RないしMS3Rからなる４つのメモリマットを他の１組
として合計８個のメモリマットにより１つのメモリブロ
ックが構成される。このメモリブロックに対して４つか
らなるメインアンプMAが設けられる。
上記のようなロウ系のアドレス確定により、上記のよ
うな１つのメモリブロックを構成する８個からなるメモ
リマットMS0LないしMS3LとMS0RないしMS3Rのうち、前記
のようにアドレス信号X10,X10BとX11,X11B及びX9,X9Bか
らなる３ビットのアドレス信号により１つのメモリマッ
トが選択されて上記４ビットからなる信号が上記４つの
メインアンプに対応して出力される。
Ｙアドレス信号のうち、アドレス信号Y0とY1により、
上記４つのメインアンプAS0〜AS3のうち１つが選択され
る。そして、残りのアドレス信号Y10とY11により、４組
からなるメインアンプ群NA0〜NA3のうち１つが選ばれ
る。このようにして、上記４ビットからなるアドレス信
号Y0,Y1及びY10とY11により合計16個のメインアンプの
中の１つが活性化されて１ビットの読み出し信号がデー
タ出力回路を通して出力される。
なお、４ビット単位でメモリアクセスする場合には、
特に制限されないが、アドレスY10とY11を無効にして、
４組のメインアンプ群の中からアドレス信号Y0とY1によ
り指定される合計４個のメインアンプの信号をパラレル
に出力させるようにすればよい。さらに、ニブルモード
での読み出し動作では、特に制限されないが、上記メイ
ンアンプをアドレス信号Y0とY1又はY10とY11をアドレス
歩進させてシリアルに４ビットを出力させることができ
る。
第７図には、上記電源供給線とそれに関連する内部電
源回路とパッドの関係を具体的に説明するための概略レ
イアウト図が示されている。
１は、外部電源用のパッドVCCEであり、そこから配線
層で内部降圧電源回路（VCC）３に上記電源電圧を供給
する。内部降圧電源回路（VCC）３は、上記約5Vのよう
な電源電圧VCCEの電源供給を受け、前記のような基準電
圧VLに従った約3.3Vのような周辺回路用の内部電圧VCC
を形成する。この電圧VCCは、配線５により横方向に延
長されてアドレスバッファやデコーダ等への動作電圧供
給に用いられる。また、配線５は、約中央部で２つに分
岐して上下縦方向に延長される。これは、前記のような
Ｘデコーダ、メインアンプ等の電源供給に対応してい
る。上記配線５は上記のように上下方向に分岐して延長
されるとともに、Ｙデコーダや、冗長回路に対応した個
所で複数分岐して横方向に延長される。
２は、外部電源用のパッドVCCEであり、そこから配線
層で内部降圧電源回路（VDL）４に電源電圧VCCEを供給
する。内部降圧電源回路（VDL）４は、上記約5Vのよう
な電源電圧VCCEの電源供給を受け、前記のような基準電
圧VLに従った約3.3Vのようなメモリアレイ（センスアン
プ）の動作電圧VDLを形成する。この電圧VDLは、配線６
により全体として日の字状に配置される。すなわち、配
線６は、内部降圧電源回路（VDL）４の出力点からいっ
たん横方向に延長し、上記縦方向に延長される配線５を
内側に取り囲むような長方形状に配置される。このよう
にして配線６は、上記日の字を形作るようにされる。７
は、データ出力バッファ及びガードリング用の電源パッ
ドであり、そこから左右に延長されるともとに、縦中央
部のパッドやメインアンプ等を囲むように上下に平行に
配置される。そして、上下の両端部ではチップの全体を
取り囲むように形成される。これによりガードリング機
能が持たせられる。
第８図には、上記回路の接地線とそれに関連する内部
電源回路とパッドの関係を具体的に説明するための概略
レイアウト図が示されている。
チップの中央部上下端に設けられた11は、ワードクリ
ア、ワード線ラッチ用の接地電位供給用のパッドVSSで
あり、そこからいったん横方向に延びて、ワードドライ
バに相当する個所で分岐して上下方向に延長される。ま
た、上記横方向に延長され、ワードクリア部に相当する
端部では上下方向に延びて互いに接続される。12は、セ
ンスアンプのコモンソース用の接地電位パッドであり、
センスアンプを活性化するための接地電位を供給する。
この実施例では、横中央部に対して上下対称的に配置さ
れる。上側では、上記バッドは２個所設けられそこから
それぞれ横方向に延長され、センスアンプに接地電位を
供給するパワースイッチMOSFETが設けられせる個所に対
応して上下方向に延長される。13は、データ出力バッフ
ァに接地電位を供給するものであり、４つのデータ出力
バッファに対応して配置される２個のパットとそれを接
続する配線から構成される。14は、内部降圧電源回路VC
C、VDLとアドレスバッファ用の接地電位パッドであり、
左右横方向に延長される配線に接続される。15は、その
他の回路用の接地電位パッドであり、上記デコーダ回路
や、メインアンプ等上記以外の回路に接地電位を供給す
るためのもである。それ故、接地電位を供給する回路の
対象が多く、かつ広範囲にわたっているため、パッドの
数も４個と多く、それらに接続される配線もそれぞれの
回路に対応して同図のように横、縦方向に比較的複雑に
延長される。この実施例では、上記のように接地線は、
それぞれの回路機能に応じて１ないし５種類に分けら
れ、LOC構成のリードフレームにより共通に接続され
る。これにより、上記のように接地線が分けられた回路
間相互でのノイズリークすることが抑えられるからノイ
ズマージンを大きくすることができる。例えば、ノイズ
マージンがきびしいアドレスバッファには、独立したバ
ッド14と比較的短い配線により接地電位が与えられるか
ら十分な入力ノイズマージンを確保することができる。
このことは、センスアンプ等のようにその動作によって
接地線に比較的大きなノイズを発生する個所を、上記の
ようなノイズにきびしい回路と実質的に分離することを
ねらったものである。
第９図（Ａ）と（Ｂ）には、上記のようなボンディン
グパッドに対応して設けられる入力保護回路の具体的レ
イアウト図とその断面図が示されている。
この実施例において、特に制限されないが、レシアウ
ト図（Ａ）とその一部断面図（Ｂ）から明らかなよう
に、保護素子としてはN+−PWELL（基板）−N+のラテラ
ル型のバイポーラトランジスタが用いられる。この場
合、エミッタとしては電圧VCCEとVSSの双方を用いる。
入力に高電圧（正／負）が印加されると、このラテラル
トランジスタで電位が緩和されるが、この実施例では、
同図（Ａ）のレイアウト図に示すようにさらにポリシリ
コンからなる高抵抗素子で入力ゲートに伝えられる電位
を下げるようにしている。この高抵抗素子の抵抗値は、
入力信号の伝達スピードの観点からあまり高くできない
が、300Ωないし500Ω程度が信号伝達機能と保護機能の
点から妥当である。
NWELL（Ｎ型ウェル領域）の周辺に設けられるN+によ
り構成されるガードリングは、入力部の異常電圧が周辺
回路に悪影響を及ぼさないようにするためのものであ
る。このガードリングには外部から供給される電圧VCCE
が供給される。この実施例のように、ボンディングパッ
ドをチップの中央部に配置した場合、従来のようにチッ
プの周辺部に設ける場合に比べてサージ電圧の影響をメ
モリアレイや周辺回路が受け易い。それ故、ボンディン
グパッドを上述のようにウェル付き拡散層としてのガー
ドリングで囲み、そこに外部電源電圧VCCEレベルを供給
して基板を通したサージ電圧の影響を小さくする。
また、この実施例のようにラテラル型のバイポーラト
ランジスタを用いたねらいは次の通りである。ラテラル
型トランジスタは、面積が小さくできるので、コレク
タ，エミッタとなるN+拡散層の対向長（ベース幅）を大
きくして単位長当たりの電流値を小さくして電流の集中
を防ぐこと、及びそれを形成するのに特別なプロセスを
追加する必要がない。
なお、同図において、AL2は２層目のアルミニュウム
層であり、AL1は１層目のアルミニュウム層である。ま
た、SiLはパッシベーションの開口層であり、TCは２層
目アルミニュウム層AL2と１層目アルミニュウム層AL1と
を接続するスルーホールである。
第10図には、外部電源電圧VCCEパッドに設けられる入
力保護回路の具体的レイアウト図が示されている。
VCCEパッドに高電圧が印加されたとき、NWELL−PWELL
（基板）−NWELLのラテラル型バイポーラトランジスタ
で電荷を接地電位VSSに逃がすようにする。この保護素
子はチップの縦中央部上下端に設けられる。これによ
り、後述するようなLOC構造でチップ中央部を縦方向に
走るリードの入口で高電圧が下降するようにできる。こ
のような構成を採ることによって、電源パッドが複数個
所設けられるのに対して一対一に対応して保護素子を設
けるのではなく、リードの入口付近の一対からなるパッ
ドにのみ保護素子を設けることよりリードの中央部に対
応したパッドには高電圧がかからないようにすることが
できる。
第11図には、半導体チップ周辺部のレイアウト図が示
され、第12図には第11図の一部と図示しないメモリセル
の断面図が示されている。
この実施例では、上述のようにチップの縦横中央部に
周辺回路やボンディングパッドを配置する構成を採る。
それ故、チップの周辺部や四隅までメモリアレイが配置
されることになる。この場合、チップの四隅（コーナ
ー）では、パッケージのレジンによる応力でパッシベー
ション等にクラックが発生する虞れがある。これを防ぐ
ために、言い換えるならば、機械的強度を強くするため
に、同図に示すようにメモリアレイの工程を利用して、
FG（MOSトランジスタのポリシリコンゲート電極）、WSi
/Poly Si（相補データ線を形成するポリサイド層）を設
ける。そして、第12図の概略断面図に示されているよう
に層間絶縁膜を介して第１層目のアルミニュウム層AL
1、第２層目のアルミニュウム層AL2を重ね合わせる。こ
のようなゆるやかな段差をチップのコーナー部に設ける
ことにより、レジンによる応力が直接にメモリアレイ部
に加わるのを防ぐ。また、コーナー部のFG、WSi/Poly S
iの長さを長くすることにより応力を分散することがで
きる。
また、第11図のレイアウト図及び第13図の断面図に示
されているように、半導体チップの最外周にはP+拡散層
が配置され、そこに１層目アルミニュウムAL1、２層目
アルミニュウム層AL2により基板バイアス電圧VBBが供給
される。そして、その内側にはNWELLがガードリングと
して配置され、その中央部にオーミックコンタクト用の
N+が形成され、そこに１層目アルニュウムAL1、２層目
アルミニュウム層AL2により外部電源電圧VCCEが供給さ
れる。
上記NWELLによるガードリングは、基板バックバイア
ス電圧発生回路VBBGにより形成された約−2Vのような電
圧が、何等かの理由に急激に変化したとき、基板バイア
ス電圧VBBが印加されるP+拡散層から発生するマイノリ
ティ（少数）キャリアを吸収する作用を持つ。これによ
り、上記P+拡散層から発生したマイノリティキャリアが
メモリアレイ側に進行してメモリセルの記憶用キャパシ
タに蓄積された情報電荷と結合して、情報量が減少ない
し破壊されてしまうのを防止することができる。
第５図には、この発明に係るダイナミック型RAMにお
ける制御信号に着目したブロック図が示されている。同
図は、第２図等に示したレイアウト図に対応して描かれ
ている。
RAS系のコントロール回路は、信号RASを受けてＸアド
レスバッファを活性化するために用いられる。Ｘアドレ
スバッファに取り込まれたアドレス信号はＸ系の冗長回
路に供給される。ここで、記憶された不良アドレスとの
比較が行われて、冗長回路への切り換えることの有無が
判定される。その結果と上記アドレス信号とは、Ｘ系の
プリデコーダに供給される。ここで、XiとAXn1からなる
プレデコード信号が形成され、各メモリアレイに対応し
て設けられるＸアドレスドライバXiB、AXn1を介して、
前記のようなメモリマットに対応して設けられるそれぞ
れのＸデコーダに供給される。同図においては、１つの
ドライバのみが代表として例示的に示されている。
一方、上記RAS系の内部信号は、WE系のコントロール
回路とCAS系のコントロール回路に供給される。例え
ば、RAS信号とCAS信号及びWE信号との入力順序の判定か
ら、自動リフレッシュモード（CBR）、テストモード（W
CBR）等の識別が行われる。
テストモードのときには、テスト回路が活性化され、
そのとき供給される特定のアドレス信号に従いテストフ
ァンクションが設定される。
上記Ｘアドレスバッファに取り込まれたアドレス信号
のうち、メモリマットの選択を指示するアドレス信号は
マット選択回路MSiL/Rに伝えられ、ここから各メモリア
レイに設けられた複数のメモリマットのうちいずれかが
選択される。ここで、メモリマットに対応して設けられ
るCSは、コモンソーススイッチMOSFETである。
前記第４図に示したアトレス割り付けのように、４つ
のメインアンプMAは、それを中心にして左右対称的に設
けられた合計８個のメモリマットからの４対の相補デー
タ線（４ビット）に対応している。メモリマット選択信
号MSiL/Rにより上記８つのメモリマットのうち１つが選
ばれる。このような選択動作を行うのが単位マット制御
回路UMCである。同図には、４対のメインアンプMAが１
組として例示的に示されており、残り３組のメインアン
プは破線によりブラックボックスとして示している。
マット選択回路MSiL/Rは、選択信号MS0L/RないしMS3L
/Rを形成する。例えばMS0Lが形成されると、第４図に示
すMS0Lに対応した４つのメモリマットが選択される。こ
れらの４つのメモリマットMS0Lは、それぞれから４ビッ
トの入出力ノードを持つからそれが上記４個づつのメイ
ンアンプMAに対応される。
CAS系のコントロール回路は、信号CASを受けてＹ系の
各種制御信号を形成するために用いられる。信号CASの
ロウレベルへの変化に同期してＹアドレスバッファに取
り込まれたアドレス信号は、Ｙ系の冗長回路に供給され
る。ここで、記憶された不良アドレスとの比較が行われ
て、冗長回路への切り換えの有無が判定される。その結
果と上記アドレス信号は、Ｙ系のプリデコーダに供給さ
れる。ここで、YiとAYn1からなるプレデコード信号が形
成される。このプリデコード信号YiとAYn1は、４つから
なる各メモリアレイに対応して設けられるＹアドレスド
ライバ（最終段）YiB、AYn1を介して、それぞれのＹデ
コーダに供給される。同図においては、１つのＹドライ
バYiB、AYn1Bのみが代表として例示的に示されている。
一方、上記CAS系のコントール回路は、前記のようにR
AS信号とWE信号とを受けてその入力順序の判定からテス
トモードを判定すると、隣接するテスト回路を活性化さ
せる。
同図では、省略されているが、アドレス信号や制御信
号が供給されるボンディングパッドは、チップの中央部
に集められて配置される。それ故、各パッドから対応す
る回路までの距離を短く、ほゞ均一にできる。これによ
り、この実施例のようなレイアウトを採ることによっ
て、アドレス信号や制御信号の取り込みが高速に行われ
るとともに、多数ビットからなるアドレス信号にあって
は多ビットからなるアドレス信号相互において生じるス
キューを最小に抑えることができる。
また、同図に示すように、センスアンプ（SA）用の電
源VDLや周辺回路用電源VCCも、チップの中央部に配置さ
れている。これにより、チップの４隅に配置される回路
に対して等距離でしかも短い配線により各種電圧供給を
行うことができるものとなる。また、各回路に応じて図
示しないが、電圧安定化、言い換えるならば、電源イン
ピーダンスを下げるための比較的大きな容量値を持つよ
うなキャパシタがそれぞれの電源配線に沿って回路内に
分散されて設けられる。
第６図には、×１ビット構成時の動作シーケンスに着
目したブロック図が示されている。同図では、各回路ブ
ロックを主として信号名で示し、主要な回路を回路名に
より示している。それ故、同図では書き込み／読み出し
信号の流れを示す信号経路は省略されている。
以下、第６図を参照して、この発明に係るダイナミッ
ク型RAMの動作の概略を説明する。
ロウ系のアドレス選択動作は、次のように行われる。
アドレス信号Ai（A0〜A11）と、これらとは別に特に
アドレス信号A9〜A11及びA8は、それぞれロウアドレス
ストローブ信号▲▼に同期してアドレスバッファ
に取り込まれ、ロウ系の内部アドレス信号BXi、MSiL、M
SiR及びSL、SRとして保持される。上記アドレスバッフ
ァに取り込まれたアドレス信号BXiは、一方において冗
長回路に入力されて不良アドレスに対するメモリアクセ
スか否かが判定される。上記アドレス信号BXiは他方に
おいてプリデコーダに供給され、プリデコード信号AXNL
が形成され、各メモリマットに対応して設けられるＸデ
コーダX-DECに入力される。アドレス信号A8〜A11に対し
ては、上記のようにもう１組のバッファMSiL、MSiR及び
SL、SRが設けられてマット選択動作を高速にする。すな
わち、アドレス信号A0〜A11は、冗長回路やプリデコー
ド回路に供給され、冗長回路での多数のアドレス比較回
路や、多数のゲート回路に入力されることからその負荷
が比較的重くされる。この実施例では、上記のようにマ
ット選択用のアドレスバッファMSiL、MSiR及びSL、SRを
設けることによって、上記冗長回路やプリデコーダ回路
の入力容量等による比較的大きな負荷による信号の遅れ
の影響を受けなくなりるから上記のように高速となる。
ＸデコーダX-DECには、その動作タイミングを制御す
るマット選択信号MSiL/R及びSL,SRから形成されたＸデ
コーダプリチャージ信号XDPとＸデコーダ引き抜き信号X
DGが入力される。ＸデコーダX-DECは、上記タイミング
信号XDPとXDGより上記プリデコード信号AXNLを解読して
ワード線の選択信号を形成する。このとき、不良アドレ
スへのアクセスのときには、冗長回路から出力される信
号XRiBが形成され、上記ＸデコーダX-DECの出力による
ワード線の選択動作が禁止されるとともに、冗長ワード
線の選択動作が行われる。このようなワード線の選択動
作には、前記のような昇圧された電圧VCHが用いられ
る。これによって、上記ワード線にゲートが結合された
アドレス選択用MOSFETの持つしきい値電圧に関係なく、
メモリセルと相補データ線との間の信号電荷の授受がレ
ベル損失なく行われる。
上記マット選択信号MSiL/Rは、相補データ線プリチャ
ージ信号PCBを形成する。すなわち、上記マット選択信
号MSiL/Rにより選択されるメモリマットが確定するか
ら、その選択マットの相補データ線にのみにプリチャー
ジ動作が解除（終了）される。上記アドレス信号A8によ
り指定されるメモリマットのうちの左領域SL又は右領域
SRを指定する選択信号SL/SRが形成される。この信号SL/
SRとマット選択信号MSiL/Rからセンスアンプに結合され
るべき領域SL又はSRを選ぶスイッチMOSFETを制御する選
択信号SHRが形成される。ここで、この選択信号SHRは、
前記のような昇圧された電圧VCHが用いられる。これに
より、センスアンプと選択された相補データ線との間で
はレベル損失なく信号の授受が行われる。
センスアンプは、RAS信号から作られたパワースイッ
チMOSFETの制御信号PN1とPP1と、上記ワード線の選択信
号及びマット選択信号MSiL/Rの各条件の成立により活性
化される。このとき、センスアンプは、前記のように内
部で降圧された電圧VDLにより活性化される。このと
き、図示しないが、センスアンプの動作伴うピーク電流
の低減のために２段階増幅動作が行われる。すなわち、
第１段階では比較的小さな電流を流すスイッチMOSFETを
オン状態にして、センスアンプを活性化させ、その増幅
出力が比較的大きくなった第２段階では比較的大きな電
流を流すスイッチMOSFETをオン状態にして高速増幅動作
を行わせる。
信号RGは、ＹスイッチMOSFETをオン状態にするタイミ
ングを決める信号である。すなわち、相補データ線に十
分な信号量が得られた後に信号RGを発生させ、後述する
カラム系の選択動作のタイミングを制御する。
信号RN、RFは、ノーマルリードモードと、リフレッシ
ュモードの判定信号である。信号▲▼がハイレベ
ルからロウレベルに変化する前に、信号▲▼がハ
イレベルからロウレベルに変化すると信号RFが形成され
リフレッシュモード（CASビフォワーRASリフレッシュ）
とされる。この場合には、この後に行われるカラム系の
アドレス選択動作が信号CEによって省略される。
信号▲▼がロウレベルのときに、信号▲
▼がハイレベルからロウレベルに変化するとノーマルモ
ード信号RNが形成される。これに応じてリード／ライト
の制御を行う信号CEが発生される。Ｙアドレスバッファ
に取り込まれたアドレス信号BYiは、Ｙ系の冗長回路と
プリデコーダ回路に供給されてプリデコード信号AYNLが
形成される。信号AC1Bは、メインアンプやＹデコーダ系
の動作を制御する信号であり、信号CEの立ち下がり時と
信号CEがハイレベルのときにはアドレス信号が変化する
とそれに応じて発生する。
冗長回路において救済アドレスがないとき信号YiBを
発生し、救済アドレスのときYRiBが発生する。
ＹデコーダY-DECは、欠陥救済がなければ、プリデコ
ード信号AYNLを解読してＹ（カラム）選択信号を形成
し、欠陥救済が存在するならば上記プリデコード信号AY
NLに対応したアドレス選択を無効にして救済用のＹ（カ
ラム）選択信号を形成する。
信号▲▼からライト信号W2が形成される。信号▲
▼から信号C2を形成する。この信号C2は、RAS/CA
S論理、リード／ライト判別及び各セットアップ、ホー
ルド特性の制御に用いられる。信号W3Bは、リード・モ
ディファイ・ライト動作、及びアーリィ・ライトを動作
を行うための１ショットパルスであり、これに基づいて
内部のライトパルスが発生される。
信号WYPは、データ入力バッファから入出力線I/Oまで
の制御に用いられ、信号WYPBは入出力線I/Oから相補デ
ータ線の制御を受け持つ。信号DLは書き込み信号Dinを
データ入力バッファに取り込むときのデータセットアッ
プ／ホールド時間を決める。データ入力バッファに取り
込まれた書き込みデータDOiは、信号WYPにより入出力線
I/Oに伝えられる。
この入出力線I/Oの書き込み信号は、Ｙデコーダ回路Y
-DECにより選択された相補ビット線（相補データ線）に
伝えられ、この相補ビット線に結合され、ワード線が選
択状態にされている１つのメモリセルに書き込まれる。
信号YPはＹデコーダ系の動作制御信号であり、信号RY
Pはメインアンプの動作制御信号である。上記信号YPは
ＹデコーダY-DECを制御するものであるため、上記のよ
うなライト動作のときもに発生する。
信号RYPによりメインアンプの活性化信号MAとRMAが形
成され、メインアンプの活性化が行われる。信号DSは、
メインアンプのデータの出力タイミングを制御する。
信号▲▼、▲▼及び▲▼の相互の入
力タイミング関係からテストモードの信号RN,RFと、信
号WN,WFと、信号CR,LFとがそれぞれ形成される。信号R
N,RFと信号WN,WFとは、CBR（CASビフォワーRASリフレッ
シュ）、WCBR（WE、CASビォワーRAS）の制御を行う。信
号CR,LFはテスト系回路の制御、例えば上記WCBR時のア
ドレス信号Aiのセット／リセットを行う。テスト系回路
に取り込まれたアドレス信号AFiは、テストモードを決
めるFMiBに変換されて、各種テスト信号を発生させる。
電源回路として、外部端子から供給される約5Vのよう
な電圧VCCEから周辺回路用の約3.3Vのような降圧電圧VC
Cが形成され、この降圧電圧からワード線の選択レベル
を決める約5.2Vのようなブートストラップ電圧VCHが形
成される。また、この電圧VCCを用いて、約−2Vのよう
な基板バックバイアス電圧VBBが形成される。また、上
記のような外部から供給される電圧VCCEからメモリアレ
イ（センスアンプ）用の約3.3Vのような降圧電圧VDL
と、特にスタンバイ時に供給される降圧電圧VSTがそれ
ぞれ独立に形成される。
上記の動作概略から、メモリアレイに構成された複数
からなるメモリマットは、ワード線の選択動作を行うＸ
デコーダを含むものである。このＸデコーダには、第５
図のブロック図に示すように、チップの中央部に配置さ
れたマット選択回路MSiL/Rにより形成されるマット選択
信号MSiL/R、プリデコーダ回路により形成されたプリデ
コード出力AXNLとXiBが最終ドライバ段を通して供給さ
れる。上記中央部に配置された各回路に対応して、アド
レス入力用のボンディングパッド及び制御信号RASやア
ドレスバッファ及び冗長回路が集中して配置される。こ
れにより、アドレス信号を伝達する配線長を短くできる
から高速化が可能になる。例えば、従来のDRAMのように
長方形からなるチップの両短辺にボンディングパッドを
配置し、それに応じてアドレス端子や制御端子を振り分
けるというレイアウト方式では、チップの大きさに応じ
て信号の伝達距離が長くなってしまう。すなわち、ボン
ディングパッドからアドレスバッファの入力端子までの
距離が長いものと短いものが混在する。また、アドレス
バッファからアドレスデコーダまでの距離もアドレスバ
ッファの位置に従い、長いものと短いものとが存在する
こととなる。このようなレイアウト方式では、信号線の
引き回しによる最も信号経路の長いものに動作速度が律
束されてしまうことと、タイミングマージンを取る必要
から、約16Mビットのような大記憶容量化を図ったもの
では、そのチップの大きさに比例して動作速度が遅くな
ってしまうものである。
これに対して、この実施例のDRAMでは、上述のように
アドレス入力用のボンディングパッドや制御入力用のボ
ンディングパッドをチップの中央部に集中的に配置し、
それに対応してアドレスバッファやコントロール回路を
近接して設ける構成を採るものである。この構成では、
チップの中央部から約放射状に信号線が延びる構成とな
るから、信号伝播距離をチップの大きさの約1/2に短く
することができる。配線抵抗は配線長に比例して大きく
なり、配線容量は配線長に比例して大きくなる。それ
故、信号伝播遅延時間は、原理的には信号伝播距離の自
乗に比例して遅くなる。したがって、上記のように実質
的な信号伝播距離をチップの大きさの1/2に減らせると
いうことは信号伝播遅延時間を1/4にも減らせることを
意味するものである。
この実施例では、マット選択信号MSiL/Rにより選択さ
れる単位のメモリマットのみを活性化する構成を取る。
そして、マット選択信号MSiL/Rに基づき各メモリマット
毎にそのマットのアドレス選択動作に必要な信号SHR、P
CB、センスアンプ活性化信号を発生させる。この構成で
は、上記のような中央に配置されたマット選択回路から
比較的近い距離に配置されるメモリマットと、遠い距離
を持って配置されるメモリマットとの間で、上記のよう
な信号SHR、PCB及びセンスアンプの活性化パルス等にタ
イミングマージンを取る必要がない。言い換えるなら
ば、活性化されるメモリマットは、上記のようなマット
選択信号MSiL/Rが供給された時点から動作を開始し、そ
れ以降の単位マット内で最適化されたタイミング系によ
りアドレス選択のための各種信号が発生される。
この構成では、チップの中央部に配置されるマット選
択回路は、前記の実施例にあっては32マットに対して８
通りのマット選択信号を供給するだけでよいから信号負
荷が軽減できるとともに信号線数を少なくできる。これ
により、各マットに伝えられる選択信号の遅延を少なく
できる。そして、上記のように選択されるメモリマット
は、各マット毎に最適化されたタイミングで動作し、マ
ット相互でのタイミングマージンを採る必要がないから
高速のメモリアクセスが可能になる。
また、第４図に示したメモリマットのアドレス割り付
けのように、軸対称的な関係にある２つのメモリマッ
ト、例えばMS0LとMS1L、MS2LとMS3Lが１つのサブブロッ
クを構成する。このサブブロックを１つのメモリアレイ
に対して４個設ける。この構成では、上記軸対称的な２
つのメモリマットのうち１つのメモリマットしか活性化
されない。これにより、１つの制御回路を２つのメモリ
マットに対して共通に用いることができる。
上記のような２つのメモリマットからなるサブブロッ
クにおいて、縦中央エリアにより分離されたメモリアレ
イ間で軸対称的な関係にあるもの、例えばMS0L、MS1L、
MS2L及びMS3Lを１つのメモリブロックとして、１つの制
御回路を設ける構成としてもよい。この場合にも、上記
のような４つのメモリマットMS0L、MS1L、MS2L及びMS3L
のうち、活性化されるのは１つのメモリマットのみある
ので、上記同様に１つの制御回路を共通に用いることが
できる。この場合には、メモリアレイ全体で８個のメモ
リブロックが構成される。
制御回路としては、例えば上記のような相補データ線
のプリチャージ動作、センスアンプの活性化、シェアー
ドセンスアンプ制御、Ｘデコーダの活性化、ワードドラ
イバの活性化、Ｙデコーダの活性化、共通入出力線I/O
の選択及びメインアンプの選択と活性化等の各種信号の
うち少なくとも１つのを形成するものであれば効果があ
り、全てを形成することによりいっそうの効果を上げる
ことが可能になる。
上記のように単位のマットの集合体としてメモリアレ
イを構成する場合、マット選択回路の回路変更、言い換
えるならば、マット選択論理の変更のみにより、動作す
るマット数を変更することが容易になる。これにより、
品種展開（ロウパワー化等）が容易にできるものであ
る。
また、ワード線やデータ線を選択するためのＸデコー
ダやＹデコーダを単位のメモリマットに隣接して設ける
ものとしてもよいし、複数の単位マットで共通してもよ
い。この実施例では、各マット毎にＸデコーダを設け、
Ｙデコーダはメモリアレイ毎に設けることとし、８つの
メモリマットに共用して効率の良いレイアウトとしてい
る。
第14図には、この発明に係るダイナミック型RAMの他
の一実施例の基本的レイアウト図が示されている。
この実施例では、前記第１図と同様にチップの縦中央
部と横中央部からなる形作られる十文字エリアにより分
割される４つメモリアレイにおいて、それぞれにＹデコ
ーダが設けられる。この構成では、Ｙデコーダは、各メ
モリアレイの中央部に配置されるのでカラム選択線を短
くできる。これにより、Ｙ系の選択動作を高速化するこ
とができるものである。このような構成に対応して、Ｙ
系のプリデコード信号は、上記縦中央部に設けられた配
線チャンネルを通って各Ｙデコーダ回路に供給される。
なお、上記縦中央部に接した側に設けられせるのは前記
同様なＸデコーダである。
この構成においても、上記チップの中央部にボンディ
ングパッドや、それに対応したアドレスバッファ等の入
力回路や、メモリマット又はサブブロックやメモリブロ
ック選択回路を配置することによって、前記同様な高速
化が図られるものである。
第15図には、この発明に係るダイナミック型RAMの他
の一実施例の基本的レイアウト図が示されている。
この実施例では、前記第１図と同様にチップの縦中央
部と横中央部から形作られる十文字エリアにより分割さ
れる４つのメモリアレイにおいて、それぞれのメモリア
レイの中央部にＸデコーダが設けられる。この構成で
は、単位のメモリマットにおるけワード線の長さが半分
に短くされるからワード線の負荷が軽くなり、ワード線
の選択動作の高速化が可能になる。このような構成に対
応して、Ｘ系のプリデコード信号は、Ｘデコーダ部に設
けられた配線チャンネルを通って各メモリマットに対応
したＸデコーダ回路に供給される。なお、上記横中央部
に接した側に設けられるのは前記同様なＹデコーダであ
る。
この構成においても、上記チップの中央部にボンディ
ングパッドや、それに対応したアドレスバッファ等の入
力回路や、メモリマット又はサブブロックやメモリブロ
ック選択回路を配置することによって、前記同様な高速
化が図られるものである。
第16図には、この発明に係るダイナミック型RAMの更
に他の一実施例の基本的レイアウト図が示されている。
この実施例では、前記第１図と同様にチップの縦中央
部と横中央部からなる形作られる十文字エリアにより分
割される４つメモリアレイにおいて、それぞれのメモリ
アレイを４分割するように縦、横方向にＸとＹデコーダ
が設けられる。この構成では、ワード線長やカラム選択
線の長さが半分にできるから、それに対応して負荷が軽
くなるためワード線選択やカラム選択動作を高速に行う
ことができる。この構成において、各メモリアレイのう
ち、上記ＸとＹデコーダにより分割される４つのメモリ
エリアのうち、１つのメモリエリアが選ばれるように
し、その中央部に、上記のような相補データ線のプリチ
ャージ動作、センスアンプの活性化、シェアードセンス
アンプ制御、Ｘデコーダの活性化、ワードドライバの活
性化、Ｙデコーダの活性化、共通入出力線I/Oの選択及
びメインアンプの選択と活性化等の各種信号形成する制
御回路を設けることができる。
この構成においても、上記チップの中央部にボンディ
ングパッドや、それに対応したアドレスバッファ等の入
力回路や、メモリマット又はサブブロックやメモリブロ
ック選択回路を配置することによって、前記同様な高速
化が図られるものである。なお、上記14図ないし第16図
において、ＸとＹのデコーダを入れ換えて構成するもの
であってもよい。
上記のような基本的レイアウトの変形例のいずれかを
採用する場合でも、チップの縦と横中央部からなる十文
字領域によりメモリアレイを４分割し、そこに周辺回路
やボンディングパッドを構成するものである。特に、ア
ドレス用パッドやアドレスバッファやそれを受けるプリ
デコーダや、プリデコード信号を各デコーダに供給する
最終段ドライバを中央に配置する構成では、メモリアク
セスのための信号の伝播経路が、放射状に上下左右の４
隅に向かってそれぞれ最短距離で、かつほゞ等距離を持
って延びるものである。これにより、前記したような動
作の高速化が可能になるものである。
また、内部電源としても、メモリアレイ（センスアン
プ）の動作電圧VDLや周辺回路の動作電圧VCCを形成する
降圧電圧発生回路も、上記チップのほゞ中央部に配置す
るものである。この構成では、前記第７図の実施例に示
したように電源供給用の配線長も短くできる。これによ
り、電源インピーダンスを低く抑えることができるか
ら、回路の高速化と低ノイズ化を図ることができるもの
となる。
第17図には、メモリマットの他の一実施例の基本的構
成と、それを組み合わせて構成されてなるメモリブロッ
クの他の一実施例のレイアウト図が示されている。
第17図（Ａ）には、メモリマットの基本的構成図が示
されている。同図において、Ｓはセンスアンプ、Ｍはメ
モリセルアレイ、Ｗはワード線駆動回路（含むＸデコー
ダ）、Ｃは制御回路である。同図（Ａ）の例では、セン
スアンプＳがメモリセルアレイＭの左横側に設けられ
る。それ故、この実施例のメモリマットは、前記実施例
のようなシェアードセンスアンプ方式を採らない。
同図（Ｂ）は、上記メモリマットのセンスアンプＳが
中心になるようにしてメモリセルアレイＭを左右対称に
配置してサブブロックを構成するものである。この場
合、センスアンプＳは左右のメモリセルアレイＭに対し
て選択的に用いられるというシェアードセンスアンプ方
式としもよいし、それぞれのメモリセルアレイＭに対応
して２つのセンスアンプＳが隣接して配置されるものと
してもよい。このようなサブブロックが複数個を組み合
わせて前記のようなメモリアレイを構成するものであ
る。この構成において、左右のメモリセルアレイを選択
的に行うようにすると、制御回路Ｃを共通化ができる。
同図（Ｃ）は、上記（Ｂ）のサブブロックに対して制
御回路Ｃの部分が中心になるようにして上下対称にワー
ド線駆動回路ＷとメモリセルアイレＭ及びセンスアンプ
Ｓが配置されるよう同図（Ａ）のメモリマットを組み合
わせて１つのメモリブロックを構成するものである。こ
の場合、上下対称にされる一対のサブブロックのそれぞ
れは、２つのメモリアレイにそれぞれ構成されるものと
してもよい。４つに分割された形となるメモリセルアレ
イＭ（単位のメモリマット）のうち、１つが選ばれるよ
うにアドレス割り付けを行うことによって、センスアン
プＳはスイッチMOSFETを介して左右のメモリセルアレイ
に選択的に結合されるというシェアードセンスアンプ方
式として共通化し、ワード線駆動回路Ｗも上下のメモリ
セルアレイに対して共通化してもよい。この構成では、
制御回路は４つのメモリマットからなるメモリマットに
対して共通化できる。ただし、この場合、Ｙ系のデコー
ダ回路がマット又はブロック内に存在しないから、Ｙ系
の信号回路は除かれる。
第18図には、メモリマットの他の一実施例の基本的構
成と、それを組み合わせて構成されてなるメモリブロッ
クの他の一実施例のレイアウト図が示されている。
第18図（Ａ）には、メモリマットの他の一実施例の基
本的構成図が示されている。同図の例では、センスアン
プＳに隣接して制御回路Ｃが設けられる。また、メモリ
セルアレイＭの上下両側にワード線駆動回路Ｗが設けら
れる。このワード線駆動回路Ｗは、ワード線の高速選択
動作のために１本のワード線を両端から選択／非選択に
するようにする。この構成に代え、メモリセルアレイＭ
のワード線を中点で上下に２分割し、分割されたそれぞ
れのワード線を上下２つのワード線駆動回路Ｗが選択す
るようにしてもよい。この場合には、ワード線の長さが
短くされることによって、ワード線の高速選択動作が可
能になる。また、ワード線を１本おきに上下２つのワー
ド線駆動回路により選択するようにしてもよい。この構
成では、上下に分けられるワード線駆動回路に対して、
選択されるワード線のピッチを２倍に広くできる。すな
わち、比較的大きな占有面積を必要とするワード線駆動
回路を上下に分割することにより、より小さなピッチに
より配置されるワード線を駆動することができる。この
実施例のメモリマットは、前記同様にシェアードセンス
アンプ方式を採らない。
同図（Ｂ）は、上記メモリマットの制御回路Ｃを中心
にしてメモリセルアレイＭ及びそれに設けられるセンス
アンプＳを左右対称に振り分けて配置してサブブロック
を構成するものである。この場合、制御回路Ｃが共通化
されるものである。制御回路Ｃを上下に振り分けて配置
し、センスアンプＳも共通化して両メモリセルアレイに
対して選択的に用いられるというシェアードセンスアン
プ方式としもよい。
同図（Ｃ）は、上記サブブロックのワード線駆動回路
Ｗの部分を中心にして上下対称にメモリセルアレイＭ、
センスアンプ及び制御回路Ｃを配置することより１つの
メモリブロックを構成するものである。この場合、４つ
に分割された形となるメモリセルアレイＭ（単位のメモ
リマット）のうち、サブブロックを構成するものが２つ
のメモリアレイにそれぞれ構成されるようにしてもよ
い。上記メモリブロックのうち１つのメモリセルアレイ
Ｍが選ばれるようにアドレス割り付けを行うことによっ
て、制御回路は４つのメモリマットからなるメモリブロ
ックに対して共通化できる。ただし、この場合、Ｙ系の
デコーダ回路がマット又はブロック内に存在しないから
Ｙ系の信号回路は除かれる。
第19図には、メモリマットの他の一実施例の基本的構
成と、それを組み合わせて構成されてなるメモリブロッ
クの他の一実施例のレイアウト図が示されている。
第19図（Ａ）には、メモリマットの他の一実施例の基
本的構成図が示されている。同図の例では、メモリセル
アレイＭの左右にセンスアンプＳが設けられる。それ
故、メモリセルアレイＭの相補データ線（ビット線）は
中央で分割される。これにより、センスアンプの入力に
結合される相補データ線のメモリセルの数を半分に減ら
せるから、その寄生容量が低減してその負荷が軽くなる
とともにメモリセルからの読み出し信号量を大きくでき
るためセンスアンプＳの高速化が図られる。この構成に
代え、相補データ線の両端にセンスアンプＳを接続し
て、相補データ線の両端から読み出し信号の増幅を行う
ようにしてもよい。この構成では、センスアンプの電流
が分散されので高速動作化と低ノイズ化が可能になる。
また、相補データ線の一対おきにセンスアンプを左右
に振り分けて配置してもよい。この場合には、センスア
ンプのピッチの緩和を図ることができる。言い換えるな
らば、センスアンプを上記のように振り分けるとこによ
って、１つのセンスアンプを２対の相補データ線に対応
したエリアに形成できるから、相補データ線のピッチを
いっそう高密度にすることができる。メモリセルアレイ
Ｍの下側にワード線駆動回路Ｗが設けられそれを囲むよ
うに制御回路Ｃが配置される。
同図（Ｂ）は、上記メモリマットの一方のセンスアン
プＳを中心にするようにして２つのメモリマットを左右
対称に配置してサブブロックを構成するものである。こ
の場合、制御回路Ｃが共通化されるものである。左右の
メモリセルアレイのワード線が択一的にしか選択されな
い場合、中央のセンスアンプＳを共通化して両メモリセ
ルアレイに対して選択的に用いられるという変形シェア
ードセンスアンプ方式を採るものとしてもよい。この場
合、中央に設けられるセンスアンプを補助的な増幅作用
に用いる構成とした場合には、１つのメモリセルアレイ
の相補データ線の一端にセンスアンプの入出力が直結さ
れ、他端にはスイッチMOSFETを介してセンスアンプの入
出力が結合されても何等問題ない。
同図（Ｃ）は、上記サブブロックの制御回路Ｃの部分
を中心にして上下対称に配置して、４つのメモリマット
からなるメモリブロックを構成するものである。この場
合、４つに分割された形となるメモリセルアレイＭ（単
位のメモリマット）のうち、サブブロックを構成するも
のが２つのメモリアレイにそれぞれ構成されるようにし
てもよい。上記メモリブロックのうち１つのメモリセル
アレイＭが選ばれるようにアドレス割り付けを行うこと
によって、制御回路は４つのメモリマットからなるメモ
リブロックに対して共通化できる。ただし、この場合、
Ｙ系のデコーダ回路がマット又はブロック内に存在しな
いからＹ系の信号回路は除かれる。
第20図には、メモリマットの他の一実施例の基本的構
成と、それを組み合わせて構成されてなるメモリブロッ
クの他の一実施例のレイアウト図が示されている。
第20図（Ａ）には、メモリマットの他の一実施例の基
本的構成図が示されている。同図の例では、メモリセル
アレイＭの左右にセンスアンプＳが設けられ、メモリセ
ルアレイＭの上下にワード線駆動回路Ｗが設けられる。
それ故、メモリセルアレイＭの相補データ線（ビット
線）は中央で分割される。これにより、センスアンプの
入力に結合される相補データ線のメモリセルの数を半分
に減らせるから、その寄生容量が低減してその負荷が軽
くなるとともにメモリセルからの読み出し信号量を大き
くできるためセンスアンプＳの高速化が図られる。この
構成に代え、相補データ線の両端にセンスアンプＳを接
続して、相補データ線の両端から読み出し信号の増幅を
行うようにしてもよい。この構成では、センスアンプの
電流が分散されので高速動作化と低ノイズ化が可能にな
る。また、前記同様に高集積化のために相補データ線の
両端に交互にセンスアンプを配置する構成としてもよ
い。
ワード線駆動回路Ｗは、ワード線の高速選択動作のた
めに１本のワード線を両端から選択／非選択にするよう
にする。この構成に代え、メモリセルアレイＭのワード
線を中点で上下に２分割し、分割されたそれぞれのワー
ド線を上記２つのワード線駆動回路Ｗが選択するように
してもよい。この場合には、ワード線の長さが短くされ
ることによって、ワード線の高速選択動作が可能にな
る。また、前記同様にワード線の両端に交互にワード線
駆動回路を配置し、ワード線の高密度配置を行うように
するものであってもよい。
メモリセルアレイＭの下側のワード線駆動回路Ｗと左
側のセンスアンプを囲むように制御回路Ｃが配置され
る。
同図（Ｂ）は、上記メモリマットの左側の制御回路Ｃ
を中心にするようにして２つのメモリマットを左右対称
に配置してサブブロックを構成するものである。この場
合、制御回路Ｃが共通化されるものである。左右のメモ
リセルアレイのワード線が択一的にしか選択されない場
合、中央のセンスアンプＳを共通化して両メモリセルア
レイに対して選択的に用いられるという変形シェアード
センスアンプ方式を採るものとしてもよい。この場合、
中央に設けられるセンスアンプを補助的な増幅作用に用
いる構成とした場合には、１つのメモリセルアレイの相
補データ線の一端にセンスアンプの入出力が直結され、
他端にはスイッチMOSFETを介してセンスアンプの入出力
が結合されても何等問題ない。
同図（Ｃ）は、上記サブブロックの下側の制御回路Ｃ
の部分を中心にして上下対称に配置して、４つのメモリ
マットからなるメモリブロックを構成するものである。
この場合、４つに分割された形となるメモリセルアレイ
Ｍ（単位のメモリマット）のうち、サブブロックを構成
するものが２つのメモリアレイにそれぞれ構成されるよ
うにしてもよい。上記メモリブロックのうち１つのメモ
リセルアレイＭが選ばれるようにアドレス割り付けを行
うことによって、制御回路は４つのメモリマットからな
るメモリブロックに対して共通化できる。ただし、この
場合、Ｙ系のデコーダ回路がマット又はブロック内に存
在しないからＹ系の信号回路は除かれる。
第21図には、サブブロックの他の一実施例の基本的構
成と、それを組み合わせて構成されてなるメモリブロッ
クの他の一実施例のレイアウト図が示されている。
第21図（Ａ）には、センスアンプＳを中心にして左右
に配置されたメモリセルアレイＭと、各メモリセルアレ
イＭの下側に配置されたワード線駆動回路Ｗ、及びその
下側に配置される制御回路Ｃからなる前記第17図（Ｂ）
に示すようなサブブロックを左右対称的又は並列的に配
置し、右側に上記複数のメモリセルアレイＭに対して共
通に用いられるＹデコーダを設けるものである。
同図（Ｂ）は、第18図（Ｃ）示したメモリブロック
に、共通化されたＸデコーダを設けるものである。この
実施例では、Ｗは単にワード線駆動回路でありデコード
機能を持たない。この実施例において、４つのメモリセ
ルアレイＭのちち、１つしかワード線を選択しない場合
には、２つのメモリセルアレイでワード線駆動回路を共
通化するものであってもよい。
前記第17図ないし第21図のようなメモリマット、サブ
ブロック及びメモリブロックの構成を採る場合でも、適
当なマット選択信号により単位のメモリマットのみを活
性化する構成を取ることができる。このようにマット選
択信号に基づき各メモリマット毎にそのマットのアドレ
ス選択動作に必要な信号SHR、PC、センスアンプ活性化
信号を発生させる。この構成においては前記同様に中央
に配置されたマット選択回路から比較的近い距離に配置
されるメモリマットと、遠い距離を持って配置されるメ
モリマットとの間で、上記のような信号SHR、PC及びセ
ンスアンプの活性化信号等にタイミングマージンを取る
必要がない。言い換えるならば、活性化されるメモリマ
ットは、上記のようなマット選択信号が供給された時点
から動作を開始し、それ以降は単位マット内で最適化さ
れたタイミング系により単位マット活性化のための各種
信号が発生される。したがって、チップの中央部に配置
されるマット選択回路は、上記のような複数のマットの
中のいずれかを活性化させる選択信号を供給するだけで
よいから信号負荷が軽減でき、各マットに伝えられる信
号の数とその遅延を少なくできる。そして、前記同様に
選択されるメモリマットは、各マット毎に最適化された
タイミングで動作し、マット相互でのタイミングマージ
ンを取る必要がないから高速のメモリアクセスが可能に
なるものである。
第22図には、この発明に係るDRAMに用いられるSOJ
（スモール・アウトライン・Ｊベンドパッケージ）リー
ドフレームの平面図が示されている。
同図において、二点鎖線で示したのが搭載されるDRAM
チップである。上下左右からチップの中央を横方向に延
長するよう形成された一対からなるリードは、接地電位
用VSSと電源電圧電源電圧VCCEの供給用リードとして用
いられる。このようにチップの中央を横切るようにリー
ドが配置されることに応じて、前記第３図に示した複数
からなる電源用パッドVSS、VCCEと複数個所でボンディ
ングされる。また、電源端子としては、上記のようにVC
CE及びVSS共に２端子からなり、リードフレームのよう
な低抵抗値からなる配線材料により、チップに対して複
数個所に接地電位VSSや、電源電圧VCCEが与えられるか
ら、それらの電位が与えられる回路の電源インピーダン
スを小さく抑えることができる。これにより、回路の動
作電流による電源線に発生するノイズを小さく抑えるこ
とができる。
また、信号の授受を行うリードは、同図においてチッ
プの上下から中央に向かって接続端が延びるようにされ
ている。これにより、チップの中央部に集められたアド
レス信号端子や、制御端子への接続が効率良く行われる
ことになる。
第23図（Ａ）ないし（Ｃ）には、上記のようなリード
フレームと半導体チップの接続例が示されている。
同図（Ａ）の例では、リードフレーム22とチップ23の
表面とは、フィルム24を介在させて接着剤A26と接着剤B
27によりそれぞれ接続する。そして、リードフレームの
端子は、金ワイヤ25によってチップ23のボンディングパ
ッドと接続される。
同図（Ｂ）の例では、リードフレーム22は、接着剤C2
9によってチップ23の表面に形成された絶縁体８に接続
させるものである。そして、リードフレームの端子は、
金ワイヤ25によってチップ23のホンディングパッドと接
続される。
同図（Ｃ）の例では、リードフレーム22は、モールド
樹脂21によってボンディング用の接続を行うリード表面
を除く個所が覆われており、接着剤D30によりチップ23
の表面に接続されるものである。そして、上記リードフ
レームの端子は、金ワイヤ25によってチップ23のホンデ
ィングパッドと接続される。
このようなリードフレームを用いた場合には、リード
フレームを半導体チップの配線の一部とするようにその
表面に配置することができる。これにより、前記第３図
のようにボンディングパッドをチップの中央部に配置し
ても何等問題なく、リードへの接続が可能なるものであ
る。
第24図（Ａ）には、上記のようなリードフレームを用
いたLOC（リード・オン・チップ）構造のDRAMの外観図
が示され、同図（Ｂ）は、その内部透視図が示されてい
る。
同図において、31は、モールド樹脂であり、32は外部
端子（リードフレーム）、33はチップである。チップ33
は絶縁用のフィルム34を介してリードの下側と前記のよ
うな接着剤を用いて結合されている。内部において、各
リードの先端は金ワイヤ35によりチップ33のボンディン
グパッド38に接続される。36はバスバーリードであり、
前記のような電圧VCCEやVSS供給リードに用いられる。3
7は吊りリードであり、39はインディックスである。
第25図（Ａ）には、外部端子のピン配置図が示されて
いる。特に制限されないが、前記の16Mビットのダイナ
ミック型RAMは、28ピンのパッケージに収められる。同
図（Ｂ）には、そのピンが配列された側から見た側面図
が示され、同図（Ｃ）には、ピンが配列されない側から
見た断面図が示されている。
第26図には、この発明に係るダイナミック型RAMにお
けるZIP（ジグザグ・インライン・パッケージ）型を用
いた場合の×１ビット構成のものと、×４ビット構成の
ものとのピンの配置図が示されている。同図において、
NCは空きピンを示し、×４ビット構成のDRAMで矢印を付
した個所は、×１ビット構成のものと同じ信号ピンであ
ることを意味する。
第27図には、この発明に係るダイナミック型RAMにお
けるSOJ型パッケージを用いた場合の×１ビット構成の
ものと、×４ビット構成のものとのピンの配置図が示さ
れている。同図において、NCは空きピンを示し、×４ビ
ット構成のDRAMで矢印を付した個所は、×１ビット構成
のものと同じ信号ピンであることを意味する。
以上のようなLOC構造のリードフレームを用いた場
合、チップの縦方向を延長するようなバスバーリードを
回路の接地電位VSSに用い、かつDRAMチップ側では、そ
の動作単位に対応して接地電位供給用のパッドを設けて
複数個所から接地電位を供給する構成を採る。この構成
では、低インピーダンスのリードフレームから各動作単
位毎の回路に直接的に接地電位が与えられるから、接地
電位側のレベルマージンを大きく取ることができる。ま
た、チップの縦方向を延長するようなもう一方のバスバ
ーリードを外部電圧VCCE用い、かつそれを必要とする回
路、例えばデータ出力バッファ、内部降圧電圧発生回路
VCC、VDL等に対応して電源パッドを設ける。これによ
り、電源インピーダンスを低くして内部動作による電源
ノイズを低減できる。特に、出力信号を形成する出力バ
ッファは、比較的大きな負荷を駆動するよう大きな駆動
電流を流すようにされる。それ故、上記出力バッファに
対して、それ専用の電源パッドVCCE及びVSSを設けると
ともに、それに近接して配置することにより、ノイズの
発生の低減と、発生したノイズが他の回路に悪影響を及
ぼすことを防止することができる。
以下、この発明に係るダイナミック型RAMを具体的回
路図とその動作波形図を参照して詳細に説明する。
以下の具体的回路図において信号WKBのように最後に
Ｂの文字が付加されたものはロウレベルがアクティブレ
ベルとされるバー信号である。
第28図には、RAS系のコントロール回路の一実施例の
一部回路図が示されている。また、第70図には、RAS系
の各信号の一実施例のタイミング図が示されている。
▲▼（ロウアドレスストローブ）信号は、CMOS
インバータ構成の入力回路に供給される。この入力バッ
ファ用のCMOSインバータ回路は、特に制限されないが、
しきい値電圧の絶対値が約0.5VのようなＰチャンネルMO
SFETとＮチャネルMOSFETとから構成される。そして、そ
のコンダクタンス比を等しく設定することよって約1.6V
のようなロジックスレッショルド電圧を持つようにされ
る。この実施例のDRAMにおける周辺回路用の電源電圧VC
Cは、上記ロジックスレッショルド電圧1.6Vの約２倍で
ある3.3Vに設定される。このことは、他の制御信号▲
▼、▲▼及びアドレス信号、及び書き込みデー
タを受ける各入力バッファにおいても同様である。上記
のようなロジックスレッショルド電圧はTTLレベルの信
号に対応している。
なお、この実施例のような大容量化を図ったDRAMでは
素子の微細化が図られている。それ故、内部のインバー
タ回路を構成するMOSFETのように素子定数のバラツキを
きらう回路では、チャンネル長Lg−しきい値電圧Ｖth特
性の平坦な部分を使うようにする。このため、チャンネ
ル長Lgが比較的長くなり、それに応じてしきい値電圧Ｖ
thが比較的高くなり、上記のような比較的低い電圧VCC
で動作させる場合、動作速度が遅くなってしまう。
そこで、上記のように高速化が要求される入力バッフ
ァの初段インバータ回路を構成するMOSFETは、特に制限
されないが、そのチャンネル不純物濃度を内部回路に用
いられるインバータ回路を構成するMOSFET等より少なく
する等して、上記のような低しきい値電圧を持つように
設定するものである。このような低しきい値電圧のMOSF
ETは、他の制御信号やアドレス信号の入力初段回路にお
いても同様に用いられる。また、上記同様に動作速度や
レベル低下の観点から低しきい値電圧を持つMOSFETは、
この実施例のようなCMOS構成のDRAMにおける出力バッフ
ァの出力段MOSFET、メインアンプの初段MOSFET、入出力
線I/OのプルアップMOSFET、相補データ線のショートMOS
FET、チャージポンプ回路に用いられるダイオード形態
のMOSFETにも用いられる。なお、上記のような低しきい
値電圧を得る方法は、上記のようなイオン打ち込み技術
によりチャンネルの不純物濃度を変えるようにするもの
他種々の実施形態を採ることができるものである。
信号▲▼は、それがロウレベルにされるとDRAM
が動作状態になり、それがハイレベルにされるとDRAMが
非動作状態にされる。
上記入力バッファとしてのインバータ回路を通した▲
▼信号は、信号WKBをゲート制御信号とするナン
ド（NAND）ゲート回路を通してその入力と出力とが交差
接続された２つのナンドゲート回路からなるラッチ回路
に取り込まれる。
上記信号WKBは、基板バックバイアス電圧VBBのレベル
が浅いときハイレベルにされる。それ故、インバータ回
路の出力がロウレベルになり、ナンドゲート回路の出力
をハイレベルに固定するので、信号▲▼の受け付
けを禁止する。すなわち、基板バックバイアス電圧が十
分でないときは、内部回路の動作が保証できないためRA
Mアクセスを禁止するものである。また、ナンドゲート
回路の出力は、その入力部に設けられたＰチャンネルMO
SFETのゲートに正帰還される。上記ＰチャンネルMOSFET
と動作電圧VCCとの間には、ゲートに定常的に接地電位
が与えられることによって抵抗素子として作用するＰチ
ャンネルMOSFETが直列に設けられる。これにより、信号
▲▼がいったん上記ゲート回路に取り込まれる
と、そのロジックスレッショルド電圧をロウレベル側に
シフトさせることにより信号の反転をしにくくしてい
る。
基板バックバイアス電圧VBBのレベルが所望の深いレ
ベルにあると、信号WKBはロウレベルになる。これによ
り、ナンドゲート回路がゲートを開くので、上記入力バ
ッファを通した▲▼信号がラッチ回路に取り込ま
れる。信号REは、リライト保証信号であり、この信号の
ハイレベルによって内部▲▼信号が保持される。
上記ラッチ回路を通した信号R1は、Ｘアドレスバッフ
ァ、マット選択、▲▼、▲▼、Ｄinといった
各入力バッファの制御に用いられる。すなわち、信号R1
のハイレベルにより、各回路が活性化される。R1Bは、
その反転信号である。
上記信号R1から縦列形態にされたインバータ回路（以
下、単にインバータ回路列という）により遅延信号R1D
及びインバータ回路とフリップフロップ回路とにより信
号R2が形成される。信号R1とR1Dとにより後述するよう
なＸアドレスバッファの制御、すなわち、Ｘアドレス信
号のセットアップ／ホールドを決定する。
信号R2は、ワード線のセット／リセットを制御するた
めに用いられる。また、書き込みレベルの補償のため、
ワード線のリセットタイミングを遅延させている。
信号R2から、フリップフロップ回路、インバータ回路
及びナンドゲート回路を用いて信号FUSが形成される。
この信号FUSは、後述するような冗長回路の初期値を設
定するために用いられる。この信号FUSは、信号R2から
一定パルス幅を持つ１ショットパルスとされ、不良アド
レスを記憶するヒューズに一定期間だけ電流を流すよう
にして、その切断の有無に従ってレベルをラッチ回路に
保持させる。これにより、不良アドレス記憶回路のイニ
シャライズが行われる。このような１ショットパルスを
用いることにより、切断されないヒューズに定常的な直
流電流が流れないので低消費電力化が図られる。
信号R2からインバータ回路列とフリップフロップ回路
を用いて信号R3が形成される。この信号R3は、相補デー
タ線系（センスアンプSA、プリチャージPC、シェアード
センスSHR等や、冗長デコーダプリチャージRDPの制御に
用いられる。ワード線のリセット（R2）から遅延を十分
にとり、相補データ線のリセットを行うため、リセット
タイミングを遅延させている。
上記信号R1とR3とナンドゲート回路とインバータ回路
とから信号RDPが形成される。
第29図には、RAS系のコントロール回路の一実施例の
他の一部回路図が示されている。
信号WMは、ワード線のセットタイミングをモニタし
て、相補データ線（センスアンプ）の動作を制御するた
めに用いられる。それ故、信号WMは、XE、XRE0BないしX
RE3Bから形成される。XE、XRE0BないしXRE3Bは、後述す
るような冗長回路により形成されるものであり、救済ア
ドレスでないとき信号XRE0BないしXRE3Bがハイレベル
で、信号XEにより信号WMが形成され、救済アドレスのと
きには信号XEがロウレベルでXRE0BないしXRE3Bのいずれ
か１つがロウレベルにされることにより信号WMが形成さ
れる。
上記信号WMと信号R3から信号P0が形成される。信号PN
1とPP1は、上記信号P0を遅延して形成されるものであ
り、センスアンプの第１段階の増幅タイミングを決め
る。また、上記信号PN1とPP1は、マルチプレクサ回路に
よりフリップフロップ回路で形成した比較的大きな遅延
信号又は上記マルチプレクサと３つのインバータ回路列
により形成された比較的小さな遅延時間を持つ信号PN
2、PP2を形成するために用いられる。これらの信号PN
2、PP2は、センスアンプの第２段階の増幅タイミングを
決めるものである。上記マルチプレクサは、テストモー
ドのときに切り換えられて、センスアンプのピーク電流
を可変にするために用いられる。
第30図には、RAS系のコントロール回路の一実施例の
他の一部回路図が示されている。
上記信号PN2は、フリップフロップ回路とインバータ
回路列からなる遅延回路により遅延されて信号RGが形成
される。この信号RGは、Ｙ（カラム）スイッチをオン状
態するタイミングを決めるものである。相補データ線に
センスアンプの増幅動作により十分な信号量が得られた
時、Ｙ（カラム）スイッチを開いて入出力線I/Oに信号
を出力するようにするものである。
信号RGは、フリップフロップ回路により遅延され信号
REが形成される。この信号RGは、リライト保証信号であ
り、RASのタイムアウト時に用いられる。すなわち、ロ
ウ系のアドレス選択動作によってメモリセルが選択され
るダイナミック型メモリセルでは、その選択動作によっ
て情報記憶キャパシタの情報電荷はいったん破壊されか
かるが、センスアンプの増幅出力をそのまま受け取ると
いうリライトによって情報保持電荷の回復が行われる。
したがって、上記のようなリライトが行われる前にRAS
信号がハイレベルにされても、上記信号REのハイレベル
により上記リライト動作の動作時間を確保するものであ
る。
第31図には、Ｘアドレスバッファを構成する単位回路
の一実施例の回路図が示されている。
外部端子から供給されるアドレス信号AIと、信号R1を
受けるナンドゲート回路は、入力バッファを構成する。
すなわち、ナンドゲート回路は、信号R1がハイレベルに
なるとゲートを開いて、外部端子AIから供給されるアド
レス信号を内部に取り込む。このようなゲート機能を持
つ入力バッファにおいても、そのロジックスレッショル
ド電圧は、前記のように約1.6Vに設定されるものであ
り、その動作電圧VCCは前記のように約２倍の3.3Vに設
定される。これにより、動作電圧VCCの中点にロジック
スレッショルド電圧が設定されるから、動作電圧を効率
よく使用でき入力レベルマージンを大きくできる。
信号XLBにより出力ハイインピーダンス状態の制御が
行われる３状態出力回路は、上記アドレス信号AIを取り
込む入力ゲート回路とされる。信号RLBにより制御され
る上記同様な３状態出力回路は、リフレッシュアドレス
信号ARIを取り込む入力ゲート回路とされる。上記２つ
の入力ゲート回路を介して選択的に取り込まれたアドレ
ス信号は、CMOSインバータ回路の入力に伝えられる。こ
のCMOSの入力と出力との間には、信号XRLBにより制御さ
れる同様な３状態出力回路を帰還ループが設けられるこ
とによって、アドレスラッチ回路が構成される。
このアドレスラッチ回路の出力からは、インバータ回
路やナンドゲート回路を通して、内部アドレス信号BX
I、BXIBが形成される。
信号R1Dと信号C1から上記３状態出力回路を制御する
制御信号XRLB、XLB及びRLBが形成される。
ここで、Ｉは０ないし11の数値を示す。言い換えるな
らば、同図の回路は、アドレス信号A0ないしA11にそれ
ぞれ対応した単位回路である。アドレス信号A0ないしA1
1に対応した単位回路は、それぞれの出力がＸ系の冗長
回路に供給され、記憶された不良アドレスとの照合アド
レス信号として用いられる。また、アドレス信号A8ない
しA11には、メモリマットの選択信号等を形成する以下
のようなアドレスバッファ回路も設けられる。
第32図には、アドレス信号A9とA10に対応したアドレ
スバッファ回路の一実施例の回路図が示されている。
外部端子から供給されるアドレス信号を受けるアドレ
ス入力回路、リフレッシュアドレス信号の入力回路及び
それぞれに共通に設けられるラッチ回路は、前記第31図
と同様であるのでその説明を省略する。上記ラッチ回路
に取り込まれたアドレス信号から、インバータ回路やナ
ンドゲート回路によりマット選択信号MS0BないしMS3Bが
形成される。また、ロウ系の信号R3、RD1及びC1から上
記ラッチ回路を構成する入力ゲートの制御信号XRLB、XL
B及びRLBが形成される。
第33図には、アドレス信号A11に対応したアドレスバ
ッファ回路の一実施例の回路図が示されている。
外部端子から供給されるアドレス信号を受けるアドレ
ス入力回路、リフレッシュアドレス信号の入力回路及び
それぞれに共通に設けられるラッチ回路は、前記第31図
と同様であるのでその説明を省略する。上記ラッチ回路
に取り込まれたアドレス信号から、インバータ回路やナ
ンドゲート回路により信号BX11LB、BX11RBが形成され
る。これらの信号BX11LB、BX11RBは動作するマットの左
右選択を行う。これらの信号BX11LBとBX11RBとは、Ｎチ
ャンネルMOSFETとＰチャンネルMOSFETとからなるCMOS伝
送ゲート回路を介して出力される。上記CMOS伝送ゲート
回路は、信号RCによりスイッチ制御される。上記伝送ゲ
ート回路の出力側には、上記信号RCを受けるリセットMO
SFETが設けられる。
上記信号BX11LB、BX11RBと信号MSIBから、マット選択
信号MSLIL、MSIRが形成される。ここで、Ｉは図示のよ
うに０ないし３を示すから、前記のような８通りのマッ
ト選択信号が形成される。また、ロウ系の信号R3、RD1
及びC1から上記ラッチ回路を構成する入力ゲートの制御
信号XRLB、XLB及びRLBが形成される。
なお、ノーマルモードのとき信号RCは、ロウレベルに
される。それ故、上記伝送ゲート回路を介してアドレス
信号A11やAR11に対応した左右マットの選択信号BX11L
B、BX11RBが形成される。これに対して、テストモード
のとき、信号RCはハイレベルにされる。それ故、上記伝
送ゲート回路がオフ状態になり、リセットMOSFETにより
信号BX11LB、BX11RBは共にロウレベルになる。このこと
は、左右のマットMSILとMSIRが同時に選択状態になるこ
とを意味する。これにより、テストモードのときのリフ
レッシュサイクルが、信号RCがロウレベルにされるノー
マルモードのときの4096サイクルに対して半分の2084サ
イクルとなるものである。このように、この実施例で
は、リフリッシュサイクルの切り換えが可能にされるも
のである。
第34図には、アドレス信号A8に対応したアドレスバッ
ファ回路の一実施例の回路図が示されている。
外部端子から供給されるアドレス信号を受けるアドレ
ス入力回路、リフレッシュアドレス信号の入力回路及び
それぞれに共通に設けられるラッチ回路は、前記第31図
と同様であるのでその説明を省略する。上記ラッチ回路
に取り込まれたアドレス信号から、インバータ回路やナ
ンドゲート回路により信号SLB、SRBが形成される。これ
らの信号SLB、SRBは選択されたマット内の左右の選択信
号SLとSRを生成するためのものである。また、上記同様
のロウ系の信号R3、RD1及びC1から上記ラッチ回路を構
成する入力ゲートの制御信号XRLB、XLB及びRLBが形成さ
れる。
上記のアドレス信号A0ないしA11は、上述のようにプ
リデコーダや冗長回路におけるアドレス比較回路等のよ
うに多数のMOSFETのゲートに伝えられる。これにより、
アドレスバッファは、大きな容量性負荷を駆動すること
になるため、内部アドレス信号の信号変化が比較的遅く
されることになる。そこで、上記のようにアドレス信号
A8ないしA11用にマット選択用のアドレスバッファ回路
を設けることによって、ワード線選択に先立って行う必
要があるマット選択を高速に行え、アクセスタイム高速
化を達成できるものである。
第35図には、ロウ系のプリデコーダの一部の実施例の
回路図が示されている。
信号AXNLDとAXNLUは、Ｘデコーダを制御するためのも
のであり、アドレス信号BX10とBX10Bとにより上下のマ
ッツトの選択を行うためのものである。
信号AXIHとAXIHBとは、Ｙ系冗長デコーダの制御〔セ
ンスアンプ、Ｙ（カラム）選択線不良の救済に対応する
もの〕を行う。ここで、Ｉは８ないし11を示すものであ
る。上記信号AXIHとAXIHBは、一対のナンドゲート回路
からなるラッチ回路を信号BXIBとBXIによりセット／リ
ッセットさせることにより形成される。AX10Hは、また
Ｙデコーダの上下マットの制御、信号AYNLと信号YIBを
制御する。信号AXIHは、Ｙデコーダ制御のためのRASの
１サイクル期間をラッチする。
第36図には、Ｘ系の冗長回路の一実施例の回路図が示
されている。第72図には、それに対応した動作タイミン
グ図が示されている。
この実施例における冗長回路の基本的な考え方は、以
下の通りである。
各メモリマットにおるけ左右のメモリエリアにはそれ
ぞれ４つの冗長ワード線が設けられる。従来のDRAMの１
つの欠陥救済法では、各冗長ワード線に一対一に対応し
て冗長デコーダを設ける。これでは、この実施例のよう
に多数のメモリマットからなるよう大記憶容量を持つも
のでは、冗長デコーダの数が膨大になってしまう。
従来のDRAMの他の欠陥救済法ではヒューズとしては、
冗長デコーダのイネーブルとアドレス信号X0〜X7に対応
して設ける。このままでは、アドレス信号X8〜X11によ
り指定可能な24＝16個のブロックでは同時に冗長ワード
線が選択されてしまうため、冗長ワード線の効率が低下
するとともに、冗長ワード線に欠陥が存在する確率が上
がるため欠陥救済効率が低下してしまう。
そこで、上記アドレス信号X8〜X11に対応してヒュー
ズを追加し、上記16個のブロックのうち、１個だけで冗
長ワード線の選択を行うようにする。すなわち、不良ワ
ード線が存在するブロック（マット）のみで冗長ワード
線への切り換えを行うようにする。この動作は、各ブロ
ックに共通して設けられた信号XR0DB〜XR3DB（BX10）な
いしXR0UB〜XR3UB（BX10B）とマット選択信号（MSiL/
R、SL/SR）とにより可能となる。
このように、Ｘアドレス方向をアドレスX8〜X11の４
ビットで16分割すると、各ブロックには４本の冗長ワー
ド線があるため、冗長デコーダの数は、最大で４×16＝
64個設置できる。これにより、冗長デコーダの数は、最
低４個から最大64個までの任意の数（４の倍数が望まし
い）に設定可能となる。ここで、４〜64個の中で救済効
率が最大値（歩留まりが最大）を採るように本実施例で
は12個が選ばれた。このような欠陥救済法の救済効率
は、従来方式の他の欠陥救済法において冗長ワード線の
数を12本設けた場合（冗長デコーダの数も12個）とほゞ
等しくできる。すなわち、冗長デコーダの数は同じで冗
長ワード線の数を1/3に低減できるものである。
上記第36図において、ヒューズFUSEは、特に制限され
ないが、ポリシリコン層から形成され、記憶すべき不良
アドレス等に対応してレーザー光線の照射により選択的
な切断が行われる。
ヒューズFUSEは、１ショットパルスの信号FUSにより
オン状態にされるMOSFETを通してイニシャライズが行わ
れ、ヒューズFUSEが切断されているとインバータ回路の
出力ハイレベルによりオン状態になるMOSFETによって接
地電位に固定される。ヒューズFUSEが切断されていない
と、それによりインバータ回路の入力はハイレベルに固
定される。
信号RDPにより、同図上側のヒューズFUSEが切断され
ていないと、欠陥救済が行われないことを意味し、この
とき信号XRDJBはロウレベルになる。ここで、Ｊは０か
ら11を示し、冗長デコーダの数12個に対応する。欠陥救
済があるとヒューズFUSEが切断されており、信号RDPに
より信号XRDJBがハイレベルになる。
同図において上側のヒューズは、イネーブル用であ
り、下側のヒューズは不良アドレスの記憶用である。欠
陥救済時にイネーブル用のヒューズを切断させる。信号
XRDJは、冗長デコーダＪにプログラムされたアドレスと
入力アドレスX0〜X11が一致したときハイレベルにな
る。同図において、信号XNDOJ〜XND2Jがソースに入力さ
れるMOSFETはＮチャンネルMOSFETである。信号XRDJB
は、プリチャージのときハイレベルになり、アクティブ
時に入力アドレス信号X0〜X11のうち、冗長デコーダＪ
にプログラムされたアドレスと１ビットでも異なるもの
があると、すなわち、欠陥救済アドレスが選択されなか
ったときロウレベルになる。信号XRDBJは、上記全ビッ
ト一致するとハイレベルのままになる。信号XRDJは、プ
リチャージのときロウレベルとなり、救済アドレスが選
択されない場合はロウレベルのままとなる。
非救済時においては、イネーブル用のヒューズを切断
しない。これにより、信号XRDJBはロウレベルに固定さ
れ、信号XRDJはロウレベルに固定される。信号Ａ、B6及
びB7は、冗長ワード線のテスト用に用いられる。テスト
モードのとき信号STBをロウレベルにする。これによ
り、Ｊ＝0,3,6,9の冗長デコーダを救済状態とし、X6とX
7の組み合わせ（0,0）（1,0）（0,1）（1,1）でアドレ
スヒューズを等価的に切断状態にし、それぞれXR0〜XR3
の４本の冗長ワード線に対応させ、冗長ワード線を選択
できるようにする。このとき、Ｉ＝８〜11のアドレス比
較回路では、入力アドレスに無関係に一致状態とするこ
とにより、上述のように16個のブロック全てで冗長ワー
ド線を選択するようにしている。このようにすることに
よって、16ブロックのうち１ブロックでしか冗長ワード
線のテストができなくなるのを回避することができるも
のとなる。
この実施例では、冗長ワード線は必ずしもその全部が
使われるこのがなく、むしろ全部が使われないことの方
が多い。このことに着目し、この実施例では、上述のよ
うに冗長デコーダを複数のメモリマットに設けられた冗
長ワード線の選択に対して共通に用いるものである。
この実施例では、アドレス比較回路が２個設けられ
る。この理由は、下記の通りである。従来の冗長デコー
ダでは１個のアドレス比較回路により一致のみの判定を
行い、一致したことを受けて通常のワード線の選択パス
を止めていた。この方式では、通常のワード線選択パス
の禁止のために１段論理とレーシング防止のためにタイ
ミングマージンが必要になる。そこで、この実施例で
は、一致検出用と不一致検出用の２個のアドレス比較回
路を設ける。一致検出があると冗長ワード線の選択を行
い、不一致検出があると通常ワード線の選択を行うよう
にする。これにより、１段論理を減らし、かつ、従来の
ようなレーシングを起こすタイミング関係を無くし、ワ
ード線の選択動作を高速化することができるものとな
る。
第37図と第38図には、ワード線と冗長ワード線の選択
を行うデコーダ回路の回路図が示されている。
第37図の回路において、信号XEはノーマル時でのワー
ド線選択タイミング信号である。上記イネーブル用ヒュ
ーズを切断状態にしたとき、不良ワード線以外をアクセ
スしたときは、信号XRD0B〜XRD11Bの全てがロウレベル
になる。これに応じてＪ＝０〜11のどの冗長デコーダも
イネーブル用ヒューズFUSEを切断していない、言い換え
るならば、非救済のときには信号BX0かBX0Bがロウレベ
ルになることより、信号XEがハイレベルにされる。これ
と、信号BX0,BX1によりプリデコード信号XKDB,XKUB（BX
10,BX10Bで上下に分かれる）が作られる。信号WCKDB,WC
KUBは、これに対応するワード線クリア（ワード線の遠
端）信号である。
第38図の回路において、信号XRELBは、12個の冗長デ
コーダを３個づつ分けて作られる４本の冗長ワード線の
選択用の信号である。この信号と信号BX10,BX10Bにより
上下マットに対応して冗長ワード線選択信号XRLDB,XRLU
B及び冗長ワード線クリア信号WCRLDB,WCRLUBが作られ
る。
第39図には、センスアンプを活性化させるタイミング
発生回路の一実施例の回路図示されている。
マット選択信号MSIと信号R3から第１段階の増幅動作
を行わせるタイミング信号PN1により形成される信号を
受けてオン状態になるＮチャンネルMOSFETにより接地電
位が与えられ、第２段階の増幅動作を行わせるタイミン
グ信号PN2により形成される信号を受けてオン状態とに
なるＮチャンネルMOSFETにより接地電位が与えられる。
マット選択信号MSIと信号R3から第１段階の増幅動作を
行わせるタイミング信号PP1により形成される信号を受
けてオン状態になるＰチャンネルMOSFETにより動作電圧
VDLが与えられ、第２段階の増幅動作を行わせるタイミ
ング信号PP2により形成される信号を受けてオン状態に
なるＰチャンネルMOSFETにより動作電圧VDLが与えられ
る。
なお、図示しないが、接地電位あるいは動作電圧VDL
を与えるＮチャンネルMOSFET,PチャンネルMOSFETのゲー
トを制御する回路の少なくとも最終段のインバータの接
地電位（Ｎチャンネル側）、動作電圧（Ｐチャンネル
側）は、上記センスアンプに与える接地電位あるいは動
作電圧VDLが与えられ、上記ＮチャンネルMOSFETあるい
はＰチャンネルMOSFETをオフ状態とする場合、電源ノイ
ズにより誤ってオン状態にさせないよう電源線を共通化
している。
第１段階でオン状態になるＮチャンネルMOSFETとＰチ
ャンネルMOSFETとはそのコンダクタンスが比較的小さく
されることによって比較的小さな電流を供給するように
される。第２段階でオン状態になるＮチャンネルMOSFET
とＰチャンネルMOSFETは、比較的大きなコンダクタンス
を持つようにされることによって比較的大きな電流を供
給するようにされる。
上記マット選択信号MSI（Ｉは0L/0R〜3L/3R）によ
り、32マットのうちの４つのメモリマットのセンスアン
プが活性化される。
第40図と第41図には、メモリマットに設けられる制御
回路の一実施例の回路図が示されている。
第40図の回路は、マット選択信号MSIL/Rと、信号SL,S
R及びロウ系のタイミング信号R1とR2から以下の信号を
形成する。ここでは、前述のような32マットの中の１個
のマット内の閉じた信号として説明する。それ故、信号
MSIL/R以外はサフィックスＩを省略する。上記信号から
は、Ｘデコーダプリチャージ信号XDPL/R、Ｘデコーダ引
き抜き信号XDGLB/RB、相補データ線プリチャージ信号PC
Bを形成する。また、ワード線駆動信号WPHL/Rや信号MSH
は、前記ブートストラップ電圧VCHを動作電圧とするラ
ッチ形態のノアゲート回路により信号のレベル変換が行
われる。これらレベル変換された高レベルの信号は、上
記ブートストラップ電圧VCHを動作電圧とするインバー
タ回路を介して出力される。それ故、この実施例のメモ
リマットにおいては、選択されるワード線は、ロウレベ
ルの非選択レベルからいっきに上記昇圧された選択レベ
ルに変化する。これによって、従来のようにワード線選
択信号を用い、それを遅延させた信号との組み合わせに
よりブートストラップ電圧を得る構成に比べてワード線
の選択動作の高速化が可能になる。
第41図の回路は、前記プリデコード信号やＸデコーダ
プリチャージ信号XDPL/R、Ｘデコーダ引き抜き信号XDGL
B/RBから選択されるワード線WL、冗長ワード線RWLを形
成するデコーダ及び駆動回路である。
ワード線駆動回路は、その動作電圧が前記のような昇
圧電圧VCHを用いているので、前記のように選択ワード
線をロウレベルの接地電位VSSから昇圧電圧VCHまで直線
的に立ち上げるものである。
選択信号MSHとSL及びXRにより形成されるシェアード
線駆動信号SHL/Rも上記同様な昇圧電圧VCHを動作電圧と
するものである。それ故、センスアンプと選択される相
補データ線との間では、スイッチMOSFETのしきい値電圧
によるレベル損失なく信号の授受が可能になるものであ
る。
第42図には、メモリセルアレイの一実施例の回路図が
示されている。
メモリセルは、情報記憶用のキャパシタとアドレス選
択用MOSFETとから構成される。アドレス選択用MOSFETの
ドレインは、一対の平行に配置される相補データ線の一
方に接続される。アドレス選択用MOSFETのゲートは、ワ
ード線に接続される。情報記憶用キャパシタの他端（プ
レート）にはプレート電圧が供給される。
同図には、一対の相補データ線と４本のワード線WL0
ないしWL3及び冗長ワード線RWL0ないしRWL3が例示的に
示されている。
ワード線と一致の相補データ線との間のオーバーラッ
プによるカップリングは、コモンモードで相補データ線
に現れるので後述する差動センスアンプにより相殺でき
るものである。なお、相補データ線は、一定の間隔で交
差させられて入れ換えが行われるものである。このよう
にすることによって、相補データ線相互のカップリング
の影響を除くことが可能になる。
上記ワード線の遠端側には、ワード線クリア用のスイ
ッチMOSFETが設けられ、前記のクリア信号WCL0〜WCL3及
びRWCL0〜RWCL3が供給される。
シェアード線駆動信号SHLを受けるスイッチMOSFETを
介して相補データ線は、センスアンプの入出力ノードに
結合される。センスアンプは、その１つが代表として例
示的に示されているように、ＰチャンネルMOSFETとＮチ
ャンネルMOSFETからなるCMOSインバータ回路の入力と出
力とを交差接続させて構成される。
なお、この実施例においてセンスアンプは上記のよう
な単位回路をいう場合と、このような単位回路のソース
が共通化されてなるメモリマット単位でみた場合とがあ
ることに注意されたい。
上記センスアンプにおけるＰチャンネルMOSFETのコモ
ンソースPPには、前記のようなＰチャンネルMOSFETから
なるパワースイッチを介して動作電圧VDLの供給が行わ
れ、ＮチャンネルMOSFETのコモンソースPNには前記のよ
うなＮチャンネルMOSFETからなるパワースイッチを介し
て接地電位VSSの供給が行われることによってセンスア
ンプの増幅動作が開始される。
この実施例では、４対の相補データ線を単位として４
対からなる入出力線IO0,IO0BないしIO3,IO3Bに接続させ
るカラムスイッチMOSFETが設けられる。それ故、上記４
対のカラムスイッチMOSFETのゲートには、共通にＹ（カ
ラム）選択線YSが接続される。これに対応して、冗長デ
ータ線も４対から構成され、図示しないが４組設けられ
選択信号YSR0ないしYSR3が設けられる。
第43図には、リフレッシュカウンタ回路の一実施例の
回路図が示されている。
このCBRカウンタ回路は、リフレッシュモードのと
き、▲▼信号に対応した信号RFDBをクロックとし
てその計数動作い、リフレッシュアドレス信号ARJを形
成する。信号CAIは、キャリー入力信号であり、信号CAJ
はキャリーアウト信号である。このような単位回路を12
個縦列接続し、アドレス信号A0ないしA11に対応したリ
フレッシュアドレス信号AR0ないしAR11を発生させる。
この実施例では、4096ビットスキャンのリフレッシュ動
作が行われる。
第44図には、▲▼系のコントロール回路の一実
施例の一部回路図が示されている。また、第75図には、
CAS系のアドレス選択動作の一実施例のタイミング図が
示されている。
▲▼（カラムアドレスストローブ）信号は、CM
OSインバータ回路からなる入力回路に供給される。この
入力バッファ用のCMOSインバータ回路は、前記同様に約
1.6Vのようなロジックスレッショルド電圧を持つように
される。その動作電圧VCCは、上記ロジックスレッショ
ルド電圧1.6Vの約２倍である3.3Vに設定され、TTLレベ
ルの信号に対応している。信号▲▼は、それがロ
ウレベルにされるとＹ系の回路の動作が開始される。
上記入力バッファとしてのインバータ回路を通した▲
▼信号は、前記▲▼信号と同様な回路が用
いられる。ただし、RAS回路の信号WKBに相当する信号は
省略され、回路の電源電圧VCCが定常的に供給される。
信号▲▼から信号C1、C2が形成される。信号C1
は、後述するようにニブルカウンタ、信号DOE、W3B、W5
Bや信号CEの制御に用いられ、信号C2Bは、信号WYPの制
御に用いられ、信号C2は信号W3B、YL及びDL等の制御に
用いられる。信号CEから信号AC1Bが形成され、それによ
り信号YP及びRYPが形成される。
信号AC1Bは、メインアンプ、Ｙデコーダ系の動作を制
御する信号であり、信号CEにより発生される。この信号
AC1Bにより内部で１ショットパルス（RYP、YP）を作り
リードを行う。信号YPは、Ｙデコーダ系の動作制御信号
であり、ライト動作のときにも発生する。信号RYPはメ
インアンプの動作制御信号である。
第45図には、Ｙアドレスバッファを構成する単位回路
の一実施例の回路図が示されている。
外部端子から供給されるアドレス信号AIと、信号R1を
受けるナンドゲート回路は、入力バッファを構成する。
すなわち、ナンドゲート回路は、信号R1がハイレベルに
なるとゲートを開いて、外部端子AIから供給されるアド
レス信号を内部に取り込む。この信号R1は、スタンバイ
状態での電流を低減するためのものである。すなわち、
信号R1がロウレベルにされるスタンバイ状態では、アド
レス端子AIの信号に入力回路が応答しなくされる。この
ようなゲート機能を持つ入力バッファにおいても、その
ロジックスレッショルド電圧は、前記のように約1.6Vに
設定されるものであり、その動作電圧VCCは前記のよう
に約２倍の3.3Vに設定される。これにより、動作電圧VC
Cの中点にロジックスレッショルド電圧が設定されるか
ら、動作電圧を効率よく使用でき入力レベルマージンを
大きくできる。
信号YLにより出力ハイインピーダンス状態の制御が行
われる３状態出力回路は、上記アドレス信号AIを取り込
む入力ゲート回路とされる。アドレス信号の取り込み信
号YLにより制御される上記同様な３状態出力回路は、上
記入力ゲート回路を通したアドレス信号を受けるCMOSイ
ンバータ回路の入力と出力との間の正帰還ループを構成
してアドレスラッチ動作を行う。このアドレスラッチ回
路の出力からは、インバータ回路を通して、内部アドレ
ス信号BYI、BYIBが形成される。
上記内部アドレス信号BYI、BYIBと、信号CEから信号A
CIBが形成される。
信号YLを発生させる回路は、第54図に示されており、
この信号YLの発生モードに応じてＹアドレスバッファは
４つの動作モードをもつ。第１のモードはノーマルモー
ドであり、信号YLが▲▼信号に対応して変化し、
スタティックカラム動作を可能にする。第２のモードは
ニブルモードであり、このときには最初の▲▼信
号により信号YLが形成されて取り込んだアドレス信号を
保持する。第３のモードはCBRモードであり、このとき
には▲▼信号をリセットして後にロウレベルにす
ると信号YLが発生されてアドレス信号の取り込みを行
う。第４のモードは、WCBRであり、信号R1と信号YLの間
で有効とされるアドレス信号をテストモードを指定する
信号として取り込むものである。
第46図ないし第49図には、Ｙ冗長回路及びプリデコー
ド回路の一実施例の回路図が示されており、データ線、
カラム選択線（以下、単にYS線という場合がある）やセ
ンスアンプの不良救済を行うものである。この実施例に
おけるＹ系の冗長回路の基本的な考え方は、前記Ｘ冗長
回路と同様である。
すなわち、ブロックは、X8〜X11により分けられる16
ブロックからなる。このうち１ブロックの不良データ線
が冗長データ線により救済される。したがって、アドレ
ス比較回路にはアドレス信号AX8H,AX8HB〜AX11,AX11Bが
入力される。
入出力線I/Oが４ペアあるのに対応して１つのカラム
選択線では４ペアの相補データ線が選択される。このた
め、４ペアの相補データ線の単位で救済される。それ
故、アドレスY0とY1は縮退されるため、アドレスY0とY1
に対応したヒューズは設けられない。また、×４ビット
構成やニブルモードで縮退されるアドレスY10,Y11に対
応するヒューズも設けられない。したがって、１ブロッ
ク内で冗長YS線は４本同時に出ることになる。実際のレ
イアウトでは、１ブロックはワード線方向に４分割（Y1
0,Y11）され、チップ内に長手方向に分散配置される。
このことは、前記第４図に示したブロックのアドレス割
り付けから明らかであろう。
後述するような64ビット同時テストモードでは、更に
アドレスY2とY3も縮退される。しかし、アドレスY2とY3
に対応するヒューズも無くすと、１ブロック内で冗長YS
線を16本同時に出すことになる。すなわち、冗長データ
線が16×４（I/Oの数）＝64ペア同時に救済される事に
なり、冗長データ線を多数用意しなければならなくなる
ので効率が悪くなる。そこで、アドレスY2とY3に対して
は、64ビット同時テスト時に実際の相補データ線不良が
ある相補データ線に対応するYS線のみ冗長YS線に切り換
え、残りは通常のYS線を選択（アドレスY2とY3縮退によ
る4YS線のマルチ選択）を行う。これにより、YSマルチ
選択方式の64ビットテストモードを設けるにもかかわら
ず冗長データ線の数を４倍も用意する必要がなくなる。
YS線は、上記のように複数のブロックにまたがってい
るため、もしYS線不良が発生すると同じYS線に属する複
数ブロックでデータ線不良となる。これを救済するため
に、ブロック毎に冗長デコーダを割り付けると、冗長デ
コーダの数が多数になってしまい救済効率が落ちる。こ
れを防ぐために、ブロック分け用アドレスX8〜X11に
は、それぞれヒューズを２個づつ設けており、下側のヒ
ューズFUSEを切断すると、対応するＸアドレスの比較を
行わなくする。このようにして、例えばX8、X9、X11の
下側ヒューズFUSEを切断すれば、１本のYS線に属する８
ブロックが縮退され、１つの冗長デコーダで救済できる
ようになり効率向上が図られる。同様に、センスアンプ
の不良に対しては、X8のみ下側ヒューズFUSEを切断すれ
ば、センスアンプの左右のデータ線が１つの冗長デコー
ダで救済することができる。
第46図において、上側回路は、イネーブルに対応し、
下側回路はアドレスY4ないしY9に対応している。第47図
において、上側回路は、アドレスY2,Y3に対応し、下側
回路はアドレスX8〜X11に対応している。
ヒューズFUSEは、１ショットパルスの信号FUSにより
オン状態にされるMOSFETを通してイニシャライズが行わ
れ、ヒューズFUSEが切断されているとインバータ回路の
出力ハイレベルによりオン状態になるMOSFETによって接
地電位に固定される。ヒューズFUSEが切断されていない
と、それによりインバータ回路の入力はハイレベルに固
定される。
救済時において、冗長デコーダにプログラムされたア
ドレスと入力アドレスとが一致すると、信号RDJがハイ
レベルになり、不一致であると信号RDJがロウレベルに
なる。非救済時においては、信号RDJはロウレベルに固
定される。
64ビット同時テスト時において、信号YMBがロウレベ
ルに、信号YFIJ、YFIJBはアドレスY2とY3に対応するヒ
ューズの状態を出力する。アドレスY2とY3はアドレス比
較されない（縮退される）。冗長データ線のテストのと
き、アドレスX8〜X11は縮退される。アドレスY2とY3の
状態が（0,0）（1,0）（0,1）（1,1）に対応して、Ｊ＝
0,3,6,9の冗長デコーダが救済状態となり、４本の冗長Y
S線に対応している。このことは、前記Ｘ冗長回路と同
様な構成である。
第48図において、信号RD0〜RD2、RD3〜RD5、RD6〜RD8
及びRD9〜RD11のそれぞれに対応して冗長YS線選択信号Y
RD0B〜YRD3Bが形成される。
信号YRDは、それがハイレベルにされると冗長選択時
に通常のYS線の選択を禁止する。ただし、64ビット同時
テスト時には、信号YMBのロウレベルにより、信号YRDは
ロウレベルに固定され、通常のYS線も同時に選択され
る。
信号RA0JB〜RA3JBは、アドレスY2とY3に対応したヒュ
ーズFUSEの状態をモニタする。ノーマルモードでは、信
号YMBのハイレベルによりハイレベルに固定される。64
ビット同時テスト時には、救済アドレスが選択された時
信号RDJのハイレベルによりアドレスY2とY3のヒューズ
の状態をデコードして、どれか１つの出力がロウレベル
にされる（不良アドレスのY2,Y3のプリデコード信号に
相当する）。
信号RY20B〜RY23Bは、Ｊ＝０〜11の12組の冗長デコー
ダのうち、たまたまY2とY3を除くアドレスが一致して、
Y2とY3のみ異なるアドレスが救済されていた時、信号RY
20B〜RY23Bのうち２本以上をロウレベルにすることがで
きるようにＪ＝０〜11のOR（オア）論理を採るものであ
る。すなわち、例えばアドレスY2とY3で縮退される４本
のYS線のうち２本が救済されていた場合、その２本を冗
長YS線へ、残り２本は通常のYS線に振り分けるために用
いられる。
また、冗長YS線のチェックのために、言い換えるなら
ば、テストモードにおいて冗長YS線を選択して、そこに
設けられたメモリセルへの書き込み／読み出しテストを
行うようにするため、アドレス信号X8ないしX11のどの
アドレス指定に対しても冗長YS線（YSR0〜YSR3）が選ば
れることが必要になる。また、冗長YS線の指定用にアド
レス信号Y2とY3の２ビットが用いられる。すなわち、信
号BI（Ｉ＝2,3）とＡ（Ｌ＝8,9,10,11の冗長デコーダに
対応）にSTB（冗長テスト信号）又はVCCが供給される。
これにより、不良アドレスのヒューズを切断することな
く、上記のテストモード時のアドレス信号により等価的
にヒューズを切断したのと同様となり、上記アドレス指
定された冗長YS線の選択動作を行うことができるものと
なる。この回路は、基本的には前記Ｘ系の冗長回路と同
様であるので、各信号の詳細な説明を省略する。
この発明に係る欠陥救済法を別の観点から説明する
と、以下の通りである。
第91図（Ａ）には、上記Ｙ系の多重選択による多ビッ
ト同時テストモードのときの欠陥救済の一例を別の観点
から説明するための概念図が示されている。
同図においては、横軸がＸアドレスを示し、縦軸がＹ
アドレスを示している。この実施例のように約16Mビッ
トのような記憶容量を持つRAMを構成する場合、Ｘは409
6アドレス、Ｙも4096アドレスからなる。従来の欠陥救
済技術では、Ｘ及びＹの１つの不良アドレスに対して冗
長回路に切り換える。それ故、例えば、Ｙ系の１つのア
ドレスに欠陥が存在すると、それに設けられる4096個の
メモリセルが結合されるビット線のアクセスを禁止し、
4096個のメモリセルが同様に結合された冗長ビット線に
切り換える構成となるものである。これでは、冗長回路
の規模が大きくなるため、同図の実施例ではＸ系のアド
レス上位２ビットと、Ｙ系のアドレスの上位２ビットを
用いてＸ及びＹアドレスを４分割づつすることにより16
のメモリブロックに分割し、各ブロック単位でデータ線
を指定できるようにするものである。
また、上記のような多ビット同時テストのときあるい
はＹ系のアドレスの上位２ビットを縮退させ×４ビット
構成とした時にはＹ系が多重選択される。したがって、
その中に１つでも欠陥が存在する場合、従来の欠陥救済
法では、全部を冗長回路に切り換えるものである。それ
では、Ｙ系の多重選択テスト用あるいは×４ビット構成
用のためだけに欠陥の存在しないビット線も冗長ビット
線に切り換えることが必要になる。そこで、同図に点線
で示すようにＹ系を４アドレス同時に選択するとき、欠
陥ビット線やYS選択線が存在するブロックだけ冗長ビッ
ト線RBLに切り換え、同時選択される残り３アドレスに
対応したビット線はノーマルビット線NBLを選択するよ
うにするものである。なお、上記のようなブロック構成
により、Ｘアドレスにより分割される他のメモリブロッ
クはビット線が非選択になるものである。このような構
成により、欠陥が存在するもののみが冗長ビット線に切
り換えられるから、用意する冗長ビット線を大幅に少な
くできるものである。
第91図（Ｂ）には、上記ノーマルモードのときのビッ
ト線の欠陥救済の他の一実施例を説明するための概念図
が示されている。
同図（Ｂ）の例では、同じＹアドレスに属するビット
線のうち、Ｘアドレスにより分割される４つのブロック
のうち、欠陥が存在するブロックのみが冗長ビット線RB
Lに切り換えられ、他のブロックはノーマルビット線NBL
が選択される。このようなブロック単位での欠陥救済に
より、用意する冗長ビット線あるいはYS選択線を少なく
することができるものである。
第91図（Ｃ）には、上記ノーマルモードのときのワー
ド線の欠陥救済の他の一実施例を説明するための概念図
が示されている。
同図（Ｃ）の例では、同じＸアドレスに属するワード
線のうち、Ｙアドレスにより分割される４つのブロック
のうち、欠陥が存在するブロックのみが冗長ワード線RW
Lに切り換えられ、他のブロックはノーマルワード線NWL
が選択される。このようなブロック単位での欠陥救済に
より、用意する冗長ワード線を少なくすることができる
ものである。ただし、この実施例のようなＸアドレス信
号がＹアドレス信号に先行して多重化されて入力される
DRAMでは、上記Ｙアドレス信号をそのまま利用すること
ができない。そこで、内部でＹアドレスと等価なブロッ
クアドレスともいうべきアドレスを前記同様なヒューズ
手段を用いること等によりプログラムしておくことによ
って上記同様な欠陥救済法を実現できるものである。
第49図には、メインアンプの選択信号を形成する回路
を含むＹ系の一部プリデコーダ回路の一実施例の回路図
が示されている。
信号ASK（AS0〜AS3）は、１群のメンアンプ選択（４
ペアのI/O線のうちの１ペア選択）を行う。信号AY20U/D
〜AY23U/Dは、アドレスY2とY3のプリデコードを行う。
アドレスX10により上下マットに分けられている。64ビ
ット同時テスト時には、信号YMBで上記Y2とY3のプリデ
コードが無視され、第48図の信号RY20B〜RY23Bがそのま
まの論理で出力される。
信号Y0UB〜Y3UB、Y0DB〜Y3DBは、アドレスY4とY5をプ
リデコードし、信号YPに従って出力されるプリデコード
信号であり、データ線選択タイミングとされる。信号CE
は、そのリセットタイミングを規定するものである。信
号Y0UB〜Y3UB、Y0DB〜Y3DBは、信号YRDがハイレベルの
ときにはハイレベルとなり通常のYS線を選択を禁止す
る。
64ビット同時テスト時には、アドレスY2とY3で縮退さ
れる4YS線が非救済なら、信号AY20U/D〜AY23U/Dの４本
がハイレベルとなり４本のYS線が選択されるが、救済さ
ていると対応するAY20U/D〜AY23U/Dのうち１本〜４本が
出力されず、代わって冗長YS線が１本〜４本選択され、
冗長YS線と通常YS線とが同時に選択される。AY60U/D〜A
Y83U/Dは、アドレスY6〜Y9のプリデコード信号である。
信号YR0U/DB〜YR3U/DBは、冗長YS線を選択する。これ
は、信号Y0U/DB〜Y3U/DBに対応する。
第50図には、Ｙデコーダの単位回路と冗長YS線選択回
路が示されている。
上記のようなプリデコード信号は、３入力のナンドゲ
ート回路によりデコードされる。このデコード出力とＹ
選択タイミング信号YKUB（Ｋ＝０〜３）とはノアゲート
回路に供給され、それぞれのノアゲート回路からカラム
選択信号YS0〜YS3が形成される。前記冗長デコーダ回路
により形成された信号から冗長用のカラム選択信号YSR0
〜YSR3が形成される。
第51図には、ニブルカウンタ回路の一実施例の回路図
が示されている。
ノーマルモードでは、内部アドレス信号BYIに対応し
たアドレス信号NAKが出力される。ニブルモードでは、
第１サイクルの内部アドレス信号BYIを初めにカウント
アップする。×４ビット構成でメモリアクセスを行うと
き、スイッチの形態で示したマスタースライスによって
信号NAKはハイレベル（VCC）に固定される。
第52図には、Ｙ系の制御信号を形成するコントロール
回路の一実施例の回路図が示されている。
信号MAは、メイアンプ動作制御信号である。信号DSは
メインアンプのデータの出力を制御する信号である。信
号MAは、信号AC1B（RYP）の発生に伴い発生する。信号R
1は、メインアンプのリセットタイミングを決める。
信号DSは、信号MAにより発生する。信号C1とR1は、そ
のリセットを行うものである。すなわち、メインアンプ
のデータ出力の制御は、▲▼と▲▼との両
方のハイレベルでリセットするものである。
信号WRは、リード／ライトの判別信号である。初段を
信号R1により制御し、スタンバイ状態での消費電流の低
減を図っている。
信号DOEは、データ出力バッファを制御するものであ
り、リードモードのとき発生される。×１ビット構成の
場合、信号C1とWRとの論理積により発生される。×４ビ
ット構成のときには、出力イネーブル信号▲▼・C1
・WRの論理積により発生させられる。tOEH（信号▲
▼からの信号OEホールド時間）対策のためにWE系信号DL
により、制御信号OEのラッチを行うようにするものであ
る。
第53図には、動作モードの判定回路の一実施例の回路
図が示されている。
信号RN、RFと信号WN、WFは、ノーマル動作、CBR動
作、WCBRの動作の制御を行う。信号RNとRFは、信号CE及
びYEの制御を行い、信号CRBとLFBは、テスト系回路の制
御、具体的にはWCBR時のアドレスのセット／リセットを
制御する。
第54図には、Ｙ系のコントロール回路の一部の実施例
回路が示されている。
信号YLは、前記第45図に示すようなＹアドレスバッフ
ァに対してアドレスのラッチを行わせるものである。前
記のように各動作モードによってその発生タイミング等
が異なる。その動作波形の一例が第77図に示されてい
る。
高速ページモード（ノーマルモード）に対応してCAS
に同期してＹアドレスのラッチを行わせる。ニブルモー
ドに対しては、RASサイクルの期間中Ｙアドレスをラッ
チする。この理由は、ニブルモードでは、ニブルカンタ
でアドレス信号が生成されるからである。スタティック
カラムモードでは、ライト時のみＹアドレスをラッチす
る。CBR時のカウンタテストモードのとき、Ｙアドレス
をラッチする。WCBRモードのときには、RASサイクル期
間中Ｙアドレスをラッチするものである。
信号DLは、データ入力バッファのデータのセットアッ
プ／ホールドを制御する。高速ページモードやニブルモ
ードでは、▲▼がロウレベル、かつWEがロウレベ
ルによりセットし、▲▼のハイレベルによりリセ
ットする。スタティックカラムモードでは、▲▼
のロウレベル又は▲▼のロウレベルによりセット
し、ライト動作の終了でリセットする。
信号OLBは、ライトしたデータがDOに出力しないよう
にラッチを行う信号である。これは、リード・モディフ
ァイ・ライト動作に対応している。スタティックカラム
モードではtWOH（信号WEから出力ホールド時間）に対応
している。
第55図と第56図には、WE系のコントール回路の一部の
実施例回路が示されている。
第55図において、▲▼（ライトイネーブル）信号
は、CMOSインバータ回路からなる入力回路に供給され
る。この入力バッファ用のCMOSインバータ回路は、前記
同様に約1.6Vのようなロジックスレッショルド電圧を持
つようにされる。この実施例のDRAMにおける周辺回路用
の電源電圧VCCは、上記ロジックスレッショルド電圧1.6
Vの約２倍である3.3Vに設定され、TTLレベルの信号に対
応している。
信号W1とW2は、ライト動作を制御するものである。ス
タンバイ状態のときW1とW2はロウレベルにされる。動作
時には、信号WEの変化にに同期して変化する。信号W1
は、▲▼／▲▼論理制御（WN/WF）を行い、
信号W2はCAS/WE論理制御を行う。tASC（カラムアドレス
セットアップ時間）確保のためライトセットを遅らせて
いる。信号W3Bは、信号W2により形成された１ショット
パルスであり、これより信号W4Bが形成される。
第56図において、信号WYPは書き込み信号がデータ入
力バッファから入力出力線I/Oに伝えられるまでの制御
を行い、WYPBは書き込み信号が入出力線I/Oからビット
線に伝えられるまでの制御を行う。
信号IOUは、ライト動作後の入出力線I/Oのプリチャー
ジを行う。これは次のリードサイクルに対応するためで
ある。信号WLはスタティックカラムモードの時のアドレ
ス、データのラッチを行うものである。第76図には、ラ
イト動作の一例のタイミング図が示されている。
第57図には、データ入力バッファの一実施例の回路図
が示されている。
入力回路は、ナンドゲート回路により構成され、前記
他の入力回路と同様なロジックスレッショルド電圧を持
つ。このゲートの制御信号Ａは、×１ビット構成では、
４つの入力バッファのうち１つが信号R1となり、残り３
つは回路の接地電位VSSが与えられることによって、実
質的に無効にされる。×４ビット構成として用いるとき
には、信号Ａは４つの入力バッファの全部に対応して信
号R1とされる。動作状態にされる入力バッファの入力部
にナンドゲート回路を用い、それに信号R1を供給するの
は、前記同様にスタンバイ状態での電流消費を低減させ
るためである。信号DLにより、書き込みデータのセット
アップ／ホールドの制御が行われる。
信号MKIは、×４ビット構成時にライトマスクモード
の制御に用いられる。信号RASセットのときの信号DQ1〜
DQ4のデータにより、ライト／非ライトの制御を行う。
信号DI（０〜３）は、更にニブルアドレスNAI単位に分
割される。
第58図には、メインアンプの制御回路の一実施例の回
路図が示され、第59図にはメインアンプの一実施例の回
路図が示されている。
信号RMAはメインアンプの動作を制御するタイミング
信号である。信号WMAは、データ入力バッファから入出
力線I/Oへの信号伝達（ライト動作）を制御する。信号I
LA ij〜ILC ijは、入力出力線I/Oのプルアップを行うも
のであり、信号IOUは入出力線I/Oをショートする信号で
ある。
ノーマルモードでは、信号RMAにより１個のメインア
ンプを動作させる。１つのテストモードでは、信号TEに
より16個のメインアンプが一斉に動作状態になり16ビッ
トの一括比較動作が行われる。さらに、別のテストモー
ドでは、信号TEとYMBにより、YS線をマルチ選択させる
ことにより、64ビットの一括比較動作が行われる。第89
図（Ａ）には、一対のメインアンプによる４ビット並列
テストを例にしてマルチビットテストの原理を説明する
回路図が示されている。すなわち、同図の例に従って前
記16個のメインアンプを８対に分け、それらの一対に対
応する２つのI/O線ペアのそれぞれに４本のYS線でマル
チ選択された４ビットづつの２つのI/O線ペアで合計８
ビットからなる読み出しデータを上記８対のメインアン
プにパラレルに送出させることによって全部で64ビット
のマルチテストを行うものである。
第89図（Ａ）を例にして説明すると、一対のメインア
ンプMAの一方の入力には、４ビットからなる読み出し信
号に対応した相補ビット線BL1とBLB1ないしBL4とBLB4と
がＹスイッチMOSFETと入出力線I/O及びI/OBとをそれぞ
れ介して共通に接続される。上記一対のメイアンプMAの
他方の入力には、基準電圧VRがそれぞれ供給される。こ
の基準電圧VRは、同図（Ｂ）の波形図に示すように、ハ
イレベルの読み出し信号と１ビット不一致の時の信号と
の中間レベルに設定される。すなわち、同図のように相
補ビットBL1とBLB1が同図のように論理“0"（BL1がロウ
レベル“L"でBLB1がハイレベル“H"）であると、入出力
線I/Oのレベルは、プルアップMOSFET（M1）に対してＹ
スイッチMOSFET（M2）及びセンスアンプのMOSFET（M3）
が接続される分だけ、そのコンダクタンス比にしたがっ
て同図に点線で示すように低いレベルにされる。それ
故、上記基準電圧VRは、上記プルアップMOSFET（M1）に
対して、ＹスイッチMOSFET（M2）を２個、センスアンプ
のMOSFET（M3）を２個直列接続して、上記ハイレベルと
１ビット不一致時のロウレベルとの中間レベルにされ
る。それ故、第89図に示した実施例では、全ビット論理
“1"を書き込んで１ビットでも論理“0"があると、一対
のメインアンプのうち入出力線I/Oに対応したメンアン
プの出力信号がハイレベルからロウレベルに変化し、入
出力線I/OBに対応したメンアンプの出力と同じロウレベ
ルになってエラーを検出する。上記の場合とは逆に、４
ビット全部に論理“0"を書き込んでそれを読み出と、全
ビット論理“0"が読み出されると上記の場合とは逆に入
出力線I/OB側がハイレベルになり、上記のように１ビッ
トでも不一致があると入出力線I/OBのレベルが上記同様
に低くされるため、一対のメインアンプのうち入出力線
I/OBに対応したメンアンプの出力信号がハイレベルから
ロウレベルに変化し、入出力線I/Oに対応したメンアン
プの出力と同じロウレベルになってエラーを検出する。
なお、全ビットが一致のときには、一対のメインアンプ
の出力は、ハイレベルとロウレベルに分かれるものとな
る。
このようなマルチビットテストにおいて、例えば第89
図のような状態にあるとき、入出力線I/OBには、３つの
センスアンプの出力のロウレベルが供給されることによ
って、比較的低いレベルにされる傾向にある。これによ
り、不良読み出しが有ったビット線BLB1には、入出力I/
OBのロウレベルが伝えられ、センスアンプを逆転させて
不良読み出しのビット線に正常データを書き込んでしま
う虞れがある。
この対策として、上記マルチビットテトスモードのと
きには、プルアップMOSFET（M1）のコンダクタンスを大
きくさせる。具体的にはマルチビットテストモードのと
き、その信号によりオン状態にされるプルアップMOSFET
を設けるようにする。これにより、入出力線I/OとI/OB
のロウレベルの落ち込みを低くして上記のような誤書き
込みを防止することができる。
あるいは、上記のようなマルチビットテストのときに
は、その制御信号によってオン状態にされるスイッチMO
SFETによって、動作電圧をVCCから約5VのようなVCCE又
は昇圧電圧VCHに切り換えるようする。この構成では、
上記電圧切り換え相当分だけ入出力線のレベルを相対的
に高くできるから、上記のようなロウレベルによる誤書
き込みが防止できる。
また、プルアップMOSFETのしきい値電圧を低しきい値
電圧とし、入出力線のプルアップレベル（バイアスレベ
ル）その分高くするようにしてもよい。すなわち、この
実施例のように約3.3Vのような低電圧VCCで動作する場
合、プルアップMOSFETのしきい値電圧が大きいと、上記
プルアップレベルが低くなり、誤書き込み防止のための
ロウレベルマージンが小さくなるからである。
第54図に示した実施例では、本来上記２つのメインア
ンプにそれぞれ接続される２つのI/O線ペアをトルー（T
rue）どうし、バアー（Bar）どうし接続して、２つのメ
インアンプを上述した形態に共用している。これにより
メイアンプの数が倍に増加することを防いでいる。それ
ぞれのI/O線ペアで４ビット、合計８ビットを上記８対
のメイアンプで比較し、64ビット同時テストを実現して
いる。
上記のようなマルチビットテストの採用によって、約
16Mビットのような大記憶容量を持つRAMのテスト時間の
短縮化を図ることができるものとなる。
ライトモードのときには、信号WMAによりデータ入力
バッファからの信号を上記入出力線I/Oに供給すると同
時に、信号RMAによりデータをメインアンプにもライト
する。これはニブルモード、高速ページモードに対応す
るものである。
第60図には、メインアンプのデータの出力制御回路の
一実施例の回路図が示されている。
メインアンプの出力群MAi0〜MAi3、MAi0B〜MAi3Bのう
ちの一対はメインアンプ選択アドレスAS0〜AS3によって
選択され、さらにニブルアドレスNAiによって選択され
た出力群が信号DSにより出力線MOiB、MOiに送出され
る。このようにして、16個のメインアンプのうち１つの
メインアンプが選択される。×４ビット単位での出力の
とき、ニブルアドレスNAiはハイレベルに固定される。
信号DSは高速ページモードのとき、▲▼・▲
▼リセットでリセットされる。ニブルモードでは、
第１サイクルで４個のメインアンプにデータを入れ、第
２サイクルからは取り込んだデータをメインアンプから
出力させるだけでよいので信号DSはハイレベルのままに
なっている。
信号TEが形成されるテストモードでは、４個のメイア
ンプのデータを比較回路（ナンドゲート）を通して１個
の出力信号MOiにまとめる。
第61図には、メインアンプの出力制御回路の一実施例
の回路図が示されている。
信号OLBは、データ出力バッファへのデータ出力を制
御する。リード・モディファイ・ライトでのデータラッ
チを行う。信号TEによりテストモードのとき16個のメイ
ンアンプを全て活性化し、その出力信号MO0〜MO3ないし
MO0B〜MO3Bにデータを出力させる。この比較出力方式と
しては、２値と３値がある。
２値方式では、オール論理“1"又は論理“0"のときに
は出力DO/DOBにハイレベル／ロウレベルを出力し、フェ
イルのときにはロウレベル／ハイレベルを出力させる。
３値方式でオール論理“1"のときには出力DO/DOBにハイ
レベル／ロウレベルを出力し、オール論理“0"のときに
はロウレベル／ハイレベルを出力し、フェイルのときに
はロウレベル／ロウレベルを出力させる。
信号TWがハイレベルのときには上記２値出力方式にな
り、信号TWがロウレベルのきには上記３値出力方式とな
る。
第62図には、データ出力バッファの一実施例の回路図
が示されている。
データ出力バッファは、その入力部にレベル変換回路
が設けられる。前述のように内部回路は、降圧された電
圧VCCにより動作している。それ故、メインアンプを通
して伝えられた読み出しデータは動作電圧VCCにより形
成されている。信号DOEによりナンドゲート回路を通し
たデータは、外部から供給された電源電圧VCCEにより動
作するラッチ形態のノアゲート回路にレベル変換され
る。このようなレベル変換回路を設けて、Ｎチャンネル
MOSFETからなるプッシュプル出力部を駆動することによ
り、ハイレベル側の出力レベルを高くできるとともに、
駆動信号の振幅が大きくなるので高速化が可能になる。
上記出力部には、出力部MOSFETのゲートを制御するMO
SFETと抵抗素子が設けられる。電源電圧VCCE側の出力MO
SFETのゲートとソースとの間に設けられ、そのゲートに
定常的に接地電位VSSが与えられたMOSFETのしきい値電
圧を、上記出力MOSFETのしきい値電圧より低くする。こ
れにより、出力端子DOUTが負の電位になったとき、上記
低いしきい値電圧を持つMOSFETがオン状態になって出力
MOSFETのゲートとソースを短絡する。これにより、上記
のような負電圧によって出力MOSFETがオン状態になるこ
とはない。
また、上記出力ゲート回路を通して比較的早いタイミ
ングで動作する出力回路が別に設けられ、これにより出
力信号の立ち上がりと立ち下がりタイミングが早くされ
る。そして、レベル変換回路を通したデータを受ける出
力回路により規定されたレベルまで変化させる。このよ
うな構成を採ることによって、高速化を図りつつ出力レ
ベルを比較的長い時間を持って直線的に変化させること
ができ、出力信号のレベルの変化に伴う電源線や接地線
に発生するノイズレベルを小さくすることができる。
第63図と第64図には、テスト回路の一実施例の回路図
が示されている。
WCBRのタイミングによりテストファンクションのセッ
トが行われる。このWCBRにより、取り込まれたアドレス
に対応したテスト信号を出力する。上記WCBRにより信号
LFBが形成され外部アドレス信号の取り込みが可能にな
る。
信号FRは、電源投入時に全てを論理“0"にリセットす
る。
テストファンクションのリセットはRASオンリーリフ
レッシュ、CBRリフレッシュサイクルにより信号FRを▲
▼信号のプリチャージ期間にハイレベルとするこ
とでアドレスを全て論理“0"にリセットすることにより
行われる。
テストモードは、アドレス信号Y0ないしY3に対応する
AFIないしAFLの４ビットの組み合わせから形成される信
号FMNBに応じて以下の各モードが用意されている。
（１）×16ビットテスト、（２）×64ビットテスト、
（３）内部電圧VCCを外部電圧VCCEに切り換える。
（４）内部電圧VCCモニタ、（５）内部電圧VDLモニタ
（６）2048リフレッシュ（8192ビット動作）、（７）冗
長エリアテスト、（８）高速化テストがある。
第65図には、動作モードを指定する制御回路の一実施
例の回路図が示されている。
ボンディングパッドFP0とFP1に対してハイレベル／ロ
ウレベル及びハイインピーダンスを選ぶことによって、
その組み合わせから、アルミマスタースライスによって
指定される×１ビット構成と×４ビット構成に応じてそ
れぞれに以下のようなモードが設定される。
×１ビット構成のとき、パッドFP0とFP1が共にハイイ
ンピーダンスのとき信号SCとNBが共にロウレベルになっ
て高速ページモードが指定される。パッドFP0をロウレ
ベルとし、パッドFP1をハイインピーダンスとすると、
信号SCがハイレベルになりスタティックカラムモードが
指定される。パッドFP0をハイインピーダンスとし、パ
ッドFP1をハイレベル（VCCE）にすると、信号NBがハイ
レベルになりニブルモードが指定される。
×４ビット構成のとき、パッドFP0とFP1が共にハイイ
ンピーダンスのとき信号SCとNBが共にロウレベルになっ
て高速ページモードが指定される。パッドFP0をロウレ
ベルとし、パッドFP1をハイインピーダンスとすると、
信号SCがハイレベルになりスタティックカラムモードが
指定される。パッドFP0をハイインピーダンスとし、パ
ッドFP1をハイレベル（VCCE）にすると信号WBが形成さ
れ、高速ページモードでライトマスクモードとなり、パ
ッドFP0をロウレベルとし、パッドFP1をハイレベル（VC
CE）にすると上記同様に信号WBが形成され、スタティッ
クカラムでライトマスクモードとなるものである。ライ
トマスクモードでは、RAS信号の立ち下がりのときWE信
号をロウレベルにしておくことにより、出力端子I/Oか
らライトするピンを設定できる。
第66図には、その他の制御回路の一実施例の回路図が
示されている。
信号WKBは、基板のバイアス電圧VBBのレベルをモニタ
する。基板バイアス電圧VBBが約−0.7V以下になると信
号WKBがロウレベルになる。基板バイアス電圧VBBが浅い
と、MOSFETのしきい値電圧が低くなるため、回路動作に
より比較的大きな貫通電流が流れラッチアップが生じ易
くなるので信号WKBのハイレベルによりRAMのアクセスを
禁止するものである。
信号INTは、電源電圧VCCEのレベルをモニタする。電
圧VCCE＞3Vでは、信号INTをロウレベルにする。言い換
えるならば、外部電源電圧が低いときには、信号INTに
より内部の初期状態を設定する。
この実施例においてブラックボックスで示した遅延回
路の具体的構成が示されている。この回路は、ロウレベ
ルからハイレベルになる信号を遅延させる。端子SETを
ハイレベル（VCC）にすると、その遅延量を短くするこ
とができる。これらは、RAS系のタイミング調整、CASや
WE系のパルス発生等に広く用いられている。
出力端子Q/DQ4は、内部電圧のモニター端子として利
用される。この端子に結合されるデータ出力バッファを
出力ハイインピーダンス状態にしておいて、信号VMCHで
スイッチ制御されるMOSFETを介して周辺回路用の動作電
圧VCCを出力させ、信号VMDHによりスイッチ制御されるM
OSFETを介してセンスアンプ用の動作電圧VDLを出力させ
る。
また、出力端子Q/DQ4は欠陥救済の有無を判定するシ
グネチャ端子としも利用される。欠陥救済が行われたチ
ップでは、SIGBがロウレベルとなり、Q/DQ4端子にVCCE
よりしきい値電圧Ｖthのおおよそ３倍以上高い電圧を印
加した場合に、回路の接地電位に電流が流れ込むこと
で、欠陥救済が行われたチップであることを判定する。
第67図には、基板バックバイアス電圧発生回路の一実
施例の回路図が示されている。
この実施例では、動作電圧として周辺回路用の低電圧
VCCが用いられる。このように内部電圧VCCにより基板バ
ックバイアス電圧を形成するようにしたのは、後述する
ように内部電圧VCCは安定化されているから基板バイア
ス電圧の安定化が可能になる。
基板バイアス電圧VBBは、バイアス電圧発生回路VBBA
とVBBSとにより形成される。基板バイアス電圧発生回路
VBBAは、メインの発生回路であり基板レベルが浅いとき
と、動作時に回路による基板電流IBBを補うために動作
する。基板バイアス電圧発生回路VBBSはサブの発生回路
であり、リーク電流や微少直流電流によるVBBの変動を
補うよう定常的に動作する。
信号VBSBは、基板電圧VBBのレベルのモニタ出力であ
る。これにより、上記発振回路の動作が制御され、上記
基板レベルが浅いときに回路VBBAによりVBBが約−2Vに
なるまで動作さられる。
端子VBTは、回路VBBA,VBBSの動作を止め、例えば外部
からVBBパッドを通して基板電圧を設定し、動作マージ
ンの評価をするためのものである。
第68図には、内部昇圧電圧発生回路の一実施例の回路
図が示されている。
回路VCHAは、メインの昇圧電圧発生回路であり、昇圧
電圧VCHのモニタ信号VHSBによりレベルが低いとき、又
は信号R1BによりRAMがアクセスされたときに周辺回路用
の内部動作電圧VCCと発振回路により形成された発振信
号OSCHとを受けるチャージポンプ回路により前記のよう
な約5.3Vのような昇圧電圧VCHを形成する。回路VCHS
は、サブの昇圧電圧発生回路であり、定常的に動作して
上記昇圧電圧VCHを形成する。この回路VCHSは、ワード
線のリーク電流を補う程度に小さな電流供給能力しか持
たない。
なお、後述するような加速試験等のために内部電圧VC
Cは、電源電圧VCCEが一定レベル以上に高くされるとそ
れに応じて高くされる。これに対応して、昇圧電圧VCH
も一定レベルをもって上記VCCの上昇に応じて高くされ
る。出力部に設けられたダイオード形態のMOSFETは、そ
のレベルクランプ用のものである。
端子VHTは、回路VCHA、VCHSの動作を止め、例えば外
部からVCHパッドを通して昇圧電圧を設定し、動作マー
ジンの評価をするためのものである。なお、図示しない
が、昇圧電圧VCHの電源インピーダンスを低くするため
のキャパシタは、動作する回路の単位、例えばメモリマ
ット毎にそれぞれ分散して設けられる。
第69図には、内部電圧降圧回路の一実施例の回路図が
示されている。
基準電圧VREFは、MOSFETのしきい値電圧Ｖthの差を利
用して形成された高精度の基準電圧である。この電圧か
ら定圧VLを形成して、それを演算増幅回路により直流増
幅して、前記約3.3Vの電圧VDLとVCCを生成する。動作電
流を小さくするために、上記電圧VCCとVDLをそれぞれ生
成する回路は、信号LDとLCにより、DRAMが動作状態にさ
れるときのみ動作する。そして、これとは別に電源電圧
VCCEが一定レベル以上であるとき信号LSにより定常的に
動作状態になってスタンバイ時の降圧電圧を形成する回
路が設けられる。
なお、電源投入直後においては、外部電圧VCCEが一定
電圧に達するまでの間は、信号INTにより信号SBが形成
され、それに応じて強制的に信号LD、LC及びLSが形成さ
れ全回路が一斉に動作状態になり、内部回路動作電圧を
高速に立ち上げるものである。
同図において、抵抗とキャパシタで示した回路は、発
振防止のための位相余裕を大きくするためのものであ
る。
ヒューズF1ないしF4は、それをレーザー光線により選
択的き切断することによって、基準電圧VLの調整を可能
にしている。
テストファンクションでは、信号VEにより信号LD、LC
及びLSをロウレベルにして演算増幅回路の動作を停止さ
せるとともに、信号VHEによりオン状態になるMOSFETに
より、演算増幅回路のＰチャンネル出力MOSFETのゲート
にロウレベルを供給してオン状態にする。これにより、
外部電圧VCCEが上記オン状態になったＰチャンネルMOSF
ETを介して内部電圧VDL及びVCCをVCCEに切り換えること
ができるものである。
また、外部電源電圧VCCEが一定レベル（例えば、約6.
6V）を超えて高くなると、それに応じて基準電圧VLも高
くなり、内部電圧VCCやVDLも高くさせる。これは、エー
ジング等の加速試験に対応するものである。
第70図には、RAS系の動作の一例のタイミング図が示
されている。
同図においては、RAS信号によるメモリアクセス開始
からワード線WLの選択までとそのワード線のリセットを
行わせる主要なタイミング信号の概略波形図が示されて
いる。
第71図には、RAS系の動作の一例のタイミング図が示
されている。
同図には、ワード線の選択タイミング図が示されてい
る。また、２サイクル目には冗長系タイミングが示され
ている。
第72図には、RAS系の動作の一例のタイミング図が示
されている。
同図には、センスアンプを活性化させるタイミング信
号やそれによって駆動させるコモンソース線の波形図が
示されている。
第73図には、Ｘアドレスバッファの動作の一例を示す
タイミング図が示されている。
同図には、RAS信号とCAS信号との間の相互のタイミン
グが示されている。
第74図には、CAS系の動作の一例のタイミング図が示
されている。
同図においては、リードモード（READ）、アーリー・
ライトモード（EW）、リード・モディファイ・ライトモ
ード（RMW）、RASオンリーリフレッシュモード、CBRリ
フレッシュモード、カウンタテストモード、及びテスト
モードセット（WCBR）の順序で主要信号の波形図が示さ
れている。
第75図には、CAS系のアドレス選択動作の一実施例の
タイミング図が示されている。
同図には、Ｙ系のアドレス選択を行う主要なタイミン
グ信号が示されている。
第76図には、ライト動作の一例を示すタイミング図が
示されている。
同図には、WE系の主要なタイミング信号が示されてい
る。
第77図には、Ｙアドレスバッファの動作の一例を示す
タイミング図が示されている。
同図には、高速ページモード（FP）と、ニブルモード
（Ｎ）及びスタティックカラムモード（SC）時のアドレ
スラッチを制御するタイミング信号YLを中心に描かれて
いる。
第78図には、テストモードの動作の一実施例を示すタ
イミング図が示されている。
同図には、アドレスの取り込みとラッチ動作を中心に
して描かれている。
第79図には、CAS系の動作の一例を示すタイミング図
が示されている。
同図においては、テストモード系の信号を対象とし
て、リードモード（READ）、アーリー・ライトモード
（EW）、リード・モディファイ・ライトモード（RM
W）、RASオンリーリフレッシュモード、CBRリフレッシ
ュモード、カウンタテストモード、及びテストモードセ
ット（WCBR）の順序で各信号の波形図が例示的に示され
ている。
第80図には、CAS系の動作の一例を示すタイミング図
が示されている。
同図においては、×４ビット構成時を対象として、リ
ードモード（READ）、アーリー・ライトモード（EW）、
リード・モディファイ・ライトモード（RMW）、RASオン
リーリフレッシュモード、CBRリフレッシュモード、カ
ウンタテストモード、及びテストモードセット（WCBR）
の順序で各信号の波形図が例示的に示されている。
第81図には、CAS系の動作の一例を示すタイミング図
が示されている。
同図においては、ライトマスクモードを対象として、
リードモード（READ）、アーリー・ライトモード（E
W）、リード・モディファイ・ライトモード（RMW）、RA
Sオンリーリフレッシュモード、CBRリフレッシュモー
ド、カウンタテストモード、及びテストモードセット
（WCBR）の順序で各信号の波形図が例示的に示されてい
る。
第82図には、この発明に係る欠陥救済法の他の一実施
例を示すブロック図が示されている。
Ｘデコーダ（含むワード線駆動回路）により選択され
る複数のワード線に対して、１つの冗長ワード線が設け
られる。この冗長ワード線は、上記Ｘデコーダに対応し
た個所で、上記複数のワード線と交差するように、言い
換えるならば、Ｘデコーダの出力端子の列と平行になる
ように配置される。特に制限されないが、上記冗長ワー
ド線は、二本の平行に配置された配線により救済を行う
べき複数のワード線と交差している。上記二本の平行に
配置された配線の一端は接地電位が与えられるものであ
る。
この構成では、上記ワード線に欠陥がないときには、
冗長ワード線には接地電位が与えられるものであるため
定常的に非選択状態になっている。
ワード線の一本に同図で×で示したような個所に欠陥
（例えば断線）があるとき、同図に△を付した個所でワ
ード線の切断を行わせる。同様に冗長ワード線は、上記
接地電位から切り離すために、△を付したように欠陥ワ
ード線より右側（冗長ワード線側）で切断させる。そし
て、上記欠陥ワード線の選択信号を形成するデコード出
力を○で付した交差個所で冗長ワード線と接続させる。
同様に、欠陥ワード線を非選択状態にするため、上記○
を付した交差個所で接地電位が与えられた配線と接続さ
せる。上記のような配線の切断と接続とは、特に制限さ
れないが、共にレーザー光線の照射による配線加工技術
を利用して行うようにするものである。
この構成では、ワード線選択回路の出力端子から不良
ワード線を切り離して、それに代えて冗長ワード線を接
続する方式を採るため、不良アドレスを記憶する記憶回
路やアドレス比較回路が不要となる。これにより、半導
体記憶装置の高集積化と低消費電力化が可能になる。ま
た、上記のようなアドレス比較動作が不要になるから、
メモリアクセスの高速化も可能になる。
また、複数本のワード線毎に上記のような冗長ワード
線を設けた場合、冗長ワード線を用いないとき、それに
定常的に接地電位が与えられることによって、ワード線
相互のカップリングを抑えるというシールド作用を持た
せることができる。
第83図には、この発明に係る欠陥救済法の他の一実施
例を示すブロック図が示されている。
Ｙデコーダ回路により形成される複数からなるカラム
選択線に対して、１つの冗長カラム選択線が設けられ
る。これらの各カラム選択線は、同図ではセンスアンプ
の中に含まれるカラムスイッチMOSFETのゲートに伝えら
れ、同図に示されたビット線（データ線）を実質的に選
択してコモン入出力線に接続させる。この冗長カラム選
択線は、上記Ｙデコーダに対応した個所で、上記複数の
カラム選択線と交差するように、言い換えるならば、Ｙ
デコーダの出力端子の列と平行になるように配置され
る。特に制限されないが、上記冗長カラム選択線は、二
本の平行に配置された配線により救済を行うべき複数の
カラム選択線と交差している。上記二本の平行に配置さ
れた配線の一端は接地電位が与えられるものである。
この構成では、上記ビット線及びセンスアンプに欠陥
がないときには、冗長カラム選択線には接地電位が与え
られるものであるため定常的に非選択状態になってい
る。
ビット線の一本に同図で×で示したような個所に欠陥
（例えば断線）があるとき、同図に△を付した個所でカ
ラム選択線の切断を行わせる。同様に冗長カラム選択線
は、上記接地電位から切り離すために、△を付したよう
に欠陥ビット線に対応したカラム選択線より上側（冗長
カラム選択線側）で切断させる。そして、上記欠陥ビッ
ト線の選択信号を形成するデコード出力を○で付した交
差部分で個所で冗長カラム選択線と接続させる。同様
に、欠陥ビットに対応したカラム選択線を非選択状態に
するため、上記○を付した交差部分で接地電位が与えら
れた配線と接続させる。上記のような配線の切断と接続
とは、特に制限されないが、共にレーザー光線の照射に
より行うようにするものである。
この構成では、Ｙデコーダの出力端子から不良ビット
線に対応したカラム選択線を切り離して、それに代えて
冗長ビット線に対応したカラム選択線に接続する方式を
採るため、不良アドレスを記憶する記憶回路やアドレス
比較回路が不要となる。これにより、半導体記憶装置の
高集積化と低消費電力化が可能になる。また、上記のよ
うなアドレス比較動作が不要になるから、メモリアクセ
スの高速化も可能になる。
また、複数本のカラム選択線毎に上記のような冗長カ
ラム選択線を設けた場合、冗長カラム選択線を用いない
とき、それに定常的に接地電位が与えられることによっ
て、カラム選択線相互のカップリングを抑えるというシ
ールド作用を持たせることができる。
第84図（Ａ）ないし（Ｃ）には、ワード線のテスト法
を説明するための一実施例の波形図とそれに対応した回
路図が示されている。
この実施例では、制御信号EMが新たに設けられる。こ
の信号EMは、外部端子から供給されるものの他、前記の
ようなテストモードにおいてアドレス信号の組み合わせ
からなる１つのテストモードとして新たに付加される。
同図（Ａ）には、ノーマルモードでのワード線の概略選
択動作のタイミング図が示されている。このようにノー
マルモードでは、RAS系の選択動作に従い、入力された
アドレス指定A0ないしA3により、それに対応したワード
線が順次選択される。
これに対して、信号EMをハイレベルとするエージング
モード（テストモードの１つとして設定）では、RAS信
号がロウレベルからハイレベルにリセットされても選択
されたワード線WL1はハイレベルのままに維持される。
それ故、RAS信号により歩進されたアドレスA0ないしA3
を入力すると、上記のように順次選択されたワード線WL
1ないしWL3がRAS信号のハイレベルではリセットされな
くなる。特に制限されないが、信号EMをロウレベルにす
ることによって、上記選択状態にされたワード線WL1な
いしWL3のリセットが行われる。
同図（Ｃ）には、そのワード線選択回路の一実施例の
回路図が示されている。信号EMは、昇圧電圧VCHを動作
電圧とするラッチ形態のノアゲート回路からなるレベル
変換回路によってレベル変換され、エージングモードの
ときロウレベルになる。これにより、ＰチャンネルMOSF
ETがオン状態になって、ワード線WLのハイレベルを上記
信号WPHLを受けるＰチャンネルMOSFETと直列形態に接続
されたＰチャンネルMOSFETがオフ状態になり、ワード線
のリセット信号WPHLを受けるＰチャンネルMOSFETの出力
を無効にする。これにより、ワード線WLはいったんハイ
レベルにされると、その状態を維持するものとなる。
ワード線WLをリセットするとき又は通常モードのとき
に、信号EMのロウレベルに応じて上記レベル変換出力は
高レベル（VCH）になる。これにより、上記Ｐチャンネ
ルMOSFETがオフ状態になり、上記信号WPHLを受けるＰチ
ャンネルMOSFETと直列接続されるＰチャンネルMOSFETが
共にオン状態になって、ワード線WLを駆動するCMOSイン
バータ回路の入力を高レベルとして、ワード線WLをハイ
レベルからロウレベルにリセットさせる。
なお、ワード線を駆動するCMOSインバータ回路の入力
には、その出力信号を受けるインバータ回路によって制
御されるスイッチMOSFETが設けられる。これにより、上
記のような多重選択のときに、非選択になった信号X0UB
のハイレベルが上記選択レベルを維持すべきCMOSインバ
ータ回路に伝えられてしまうことを防止するものであ
る。
エージングのとき、信号EMをハイレベルとしておい
て、ワード線の１本づつ選択するとその間ワード線を選
択状態に維持することができる。これにより、選択ワー
ド線のハイレベル時間を長くすることができるためスト
レスのデューティが高くなり、比較的単時間での効率的
なエージングの実施が可能になる。
第85図（Ａ）ないし（Ｄ）には、信号量マージンテス
ト法の一実施例が示されている。この実施例では、制御
信号SMが新たに設けられる。この信号SMは、外部端子か
ら供給されるものの他、前記のようなテストモードにお
いてアドレス信号の組み合わせからなる１つのテストモ
ードとして新たに付加される。同図（Ａ）には、一対の
相補ビット線に関連するセンスアンプ、プリチャージ回
路、カラムスイッチ及びシェアードスイッチ回路の各回
路が代表として例示的に示されている。
同図（Ｂ）には、ノーマルモードの動作波形図が示さ
れている。ノーマルモードのときには、信号SMがロウレ
ベルにされる。これに応じて、選択されたワード線
（Ｌ）側のシェアード選択信号SHLがハイレベルの選択
レベルに、非選択にされるワード線（Ｒ）側のシェアー
ド選択信号SHLがロウレベルの非選択にされる。それ
故、相補ビット線BLには、選択されたメモリセルからの
記憶情報が読み出される。
同図（Ｃ）には、信号量テストモードの動作波形図が
示されている。信号量テストモードのときには、信号SM
がハイレベルにされる。これに応じて、選択されたワー
ド線（Ｌ）側のシェアード選択信号SHLとともに、非選
択にされるワード線（Ｒ）側のシェアード選択信号SHR
もハイレベルにされる。それ故、センスアンプの入力に
は、左右のビット線BLが結合されるからビット線容量が
約２倍になる。それ故、選択されたメモリセルからの記
憶情報の読み出しレベルは、上記ノーマルモードの約1/
2に低減される。これを受けてセンスアンプが正確に増
幅動作を行うか否かの信号量マージンテストが可能にな
る。
同図（Ｄ）には、そのシェアード選択信号発生回路の
一実施例の回路図が示されている。同図には、制御信号
SMが追加されノアゲート回路を通して選択信号SL,SRの
有効／無効が制御される。すなわち、信号SMがハイレベ
ルのとには、信号SL/SRの両方共が強制的に選択レベル
にされ、上記信号SHL及びSHRをハイレベルの選択レベル
にする。なお、この選択レベルは、前記同様に昇圧電圧
VCHとなるものである。
第86図には、ファンクションモードの他の一実施例が
示されている。
WCBR等により形成されたファンクションセット信号に
より、アドレス端子A0ないしA3から直接バイナリーの数
値データを入力する。この数値データは、例えば電圧デ
コーダ（ディジタル／アナログ変換回路）により、S0V
ないしS10Vのアナログ電圧に変化される。このアナログ
電圧SiVをボルテージフォロワ構成の演算増幅回路等か
らなる内部電圧発生回路に供給し、前記のような内部電
圧VCCやVDLを形成する。この構成では、内部動作電圧を
任意に設定できる。これにより、電圧マージン試験やエ
ージング時の加速試験等が簡単になる。
また、上記アドレス端子A0ないしA3から直接バイナリ
ーの数値データは、時間デコーダに入力してデコード信
号S0DないしS10Dを形成し、その信号SiD遅延回路に入力
する。この遅延回路は、信号S0DないしS10Dにより遅延
時間が０ないし10nsのように可変にされるものとなる。
これにより、信号SiDにより任意の遅延時間を得ること
ができる。この遅延回路は、例えば、RAS系、CAS系の時
系列的なタイミング信号を形成するときの遅延回路とし
て用いられる。これを利用することにより例えば時間マ
ージンのテストが可能になる。
第87図には、リフレッシュアドレスカウンタの他の一
実施例が示されている。この実施例では、制御信号CSが
新たに設けられる。この信号CSは、外部端子から供給さ
れるものの他、前記のようなテストモードにおいてアド
レス信号の組み合わせからなる１つのテストモードとし
て新たに付加され、あるいはパワーオン検知信号等によ
り形成される。
同図（Ａ）には、ノーマルモードの動作波形図が示さ
れている。ノーマルモードのときには、信号CSがロウレ
ベルにされる。これに応じて、CBRリフレッシュのとき
には、RAS信号をクロックとしてカウンタ回路は計数動
作を行いリフレッシュアドレス信号ARiを形成する。
同図（Ｂ）には、カウンタセットの動作波形図が示さ
れている。カウンタセットのときには、信号CSがハイレ
ベルにされる。このとき、CBRを行うとRAS信号のロウレ
ベルに同期して入力されるアドレス信号がカンウタ初期
値として入力される。信号CSがロウレベルになると、カ
ウンタ回路はその初期値を＋１して保持する。
同図（Ｃ）には、その回路図が示されている。上記の
ような外部入力を可能にするために、信号CSによって制
御される外部セット入力回路が付加される。
第88図には、内部電源モニター方式の他の一実施例が
示されている。
同図（Ａ）には、そのブロックが示されている。内部
降圧電源回路VCC又はVDLにより形成された電圧VCC又はV
DLは、レベル比較回路の一方の入力に供給される。レベ
ル比較回路の他方の入力には、外部ピンを介して供給さ
れた参照電圧が供給される。レベル比較回路は、両者の
電圧の大小関係を外部端子DOUTに２値信号として出力す
る。
同図（Ｂ）には、その動作を説明するための波形図が
示されている。同図に点線で示すように外部ピンに供給
される電圧を変化させ、その出力信号DOUTのハイレベル
／ロウレベルの変化点から、間接的に電圧VDLの電圧値
を知ることができる。外部ピンから供給させる入力電圧
は、そのまま一対一対応でレベル比較回路に供給するも
の他、レベル減衰又は増大させて供給するものであって
もよい。同様に電圧VCCやVDLも一定の割合でレベル減衰
させるものであってもよい。このようにレベル減衰させ
た場合には、前記のような昇圧電圧VCHのレベルモニタ
も可能になる。この実施例のように内部にレベル比較回
路を設ける構成では、アナログ電圧をそのまま外部に出
力させる方式における出力電圧経路でのレベル変動の影
響を受けないから、高精度でレベルをモニタすることが
できる。
第90図には、メモリセル部とＹ選択を行うＮチャンネ
ル型のカラムスイッチMOSFET、及び他のCMOS回路に用い
られるＰチャンネルMOSFETの一実施例の概略素子構造断
面図が示されている。同図においては、ビット線方向に
おける概略素子構造断面図が示されている。
メモリセルとカラムスイッチを構成するＮチャンネル
MOSFETとは、Ｐ型基板41の上に形成されたＰ型WELLに形
成される。
同図では、ポリサイドからなるビット線50に対して一
対のメモリセルが設けられる。すなわち、一対のメモリ
セルを構成するアドレス選択用MOSFETの共通化されたソ
ース，ドレイン44に対して、セルフアライメント技術に
より形成されたコンタクトホールに導電性ポリシリコン
かなるパッドコンタクト47が設けられる。上記共通化さ
れたソース，ドレイン44の左右には、キャパシタ側のソ
ース，ドレイン44がそれぞれ設けられ、両領域の間に
は、薄いゲート絶縁膜53を介してゲート電極46が形成さ
れる。このゲート電極46は、導電性ポリシリコンからな
りワード線を構成する。このワード線は、その上に形成
されたアルミニュウム層52によってワードシャントが行
われる。同図には、同図面と垂直方向にピッチがずれた
他のメモリセルのアドレス選択用MOSFETのゲートに接続
されるワード線46が例示的に示されている。このワード
線46は、比較的厚い厚さのフィールド絶縁膜上に形成さ
れている。
上記アドレス選択用MOSFETのキャパシタ側のソース，
ドレインは、情報記憶用キャパシタのストアノードを構
成する導電性ポリシリコン48に接続され、このポリシリ
コン48は、薄い絶縁膜54を介して上記キャパシタのプレ
ート電極を構成するポリシリコン49が設けられる。
上記ビット線50の上には、カラム選択線を形成する第
１層目メタル層としてのタングステン層51が設けられ
る。特に制限されないが、上記ビット線を構成するポリ
サイド50は、同図では省略されているが、シェアード選
択スイッチMOSFETを介して上記タングステン層51と接続
され、同図のカラムスイッチを構成するMOSFETの一方の
ソース，ドレイン44に接続される。このMOSFETのI/O側
のソース，ドレイン44は、上記のように上記メモリセル
のアドレス選択用MOSFETと同様にパッドコンタクト47を
介して１層目のメタル層51を介して２層目のアルミニウ
ム52からなる入出力線I/Oに接続される。なお、同図の
右側にはＰチャンネルMOSFETが設けられる例が示されて
いる。このＰチャンネルMOSFETは、センスアンプや他の
CMOS回路に用いられる。このようにＰチャンネルMOSFET
は、Ｎ型WELL43に形成され、ソース，ドレイン45とゲー
ト46から構成される。
この実施例では、上記のように入出力線I/Oに接続さ
れるカラムスイッチを構成するＮチャンネルMOSFETとし
て、その入出力線I/Oに接続されるソース，ドレインに
メモリセルのアドレス選択用MOSFETと同様のパッドコン
タクト47を用いる。この構成では、ソース，ドレインの
表面の酸化膜に形成するコンタクト用の穴開けを行うの
に、セルフアライメント技術を利用することができる。
これによって、パッドコンタクト47下のソース，ドレイ
ンとしては、コンタクト穴開け用のマスクずれを考慮し
て大きく形成する必要がないから同図に示すように必要
最小に小さく形成することができる。これによって、高
集積化と寄生容量値を減らすことができる。特に、入出
力線I/Oのように多数のカラムスイッチMOSFETのソー
ス，ドレインが接続される場合には、上記カラムスイッ
チMOSFETのソース，ドレインの寄生容量の低減にしたが
って寄生容量値を大幅に低減させることができる。これ
により、入出力線I/Oの配線容量が大幅に低減できるか
ら信号伝達速度が高速になり、書き込み／読み出し動作
の高速化が可能になる。
上記のようなパッドコンタクトを用いるMOSFETとして
は、上記のようなカラムスイッチMOSFETの他、センスア
ンプを構成するMOSFET、ビット線のプリチャージMOSFE
T、ビット線のショートMOSFET、シェアードセンスアン
プ選択用MOSFET、ワード線ドライバ用MOSFET等のように
微細化と寄生容量の低減を必要とする各回路に利用する
ことができるものである。
第92図には、メイアンプ選択回路の他の一実施例を示
す概略回路図が示されている。
同図の実施例では、メインアンプMAは、メインアンプ
MAに対して上下に分割されて配置されたメモリマットに
共通に用いられる。すなわち、メモリセルアレイＭとセ
ンスアンプＳとからなる一対のメモリマットに対して、
その中央部にメインアンプMAが配置される。上記メモリ
マットの入出力線I/OとI/OBは、マット選択信号MSUとMS
Dによりスイッチ制御されるスイッチMOSFETを介して、
メインアンプMAの入力に選択的に接続される。上記メモ
リマットとセンスアンプのレイアウト関係は、前記第２
図の実施例と基本的に同様であり、メインアンプの数を
減らすことができる。
単にメイアンプの数を減らすのみであれば、メインア
ンプMAを上側のメモリマットの上側又は下側のメモリマ
ットの下側に配置することができる。しかしこの場合、
メインアンプMAの入力端子に接続される入出力線のう
ち、反対側のメモリマットに対応したものの配線が長く
なってしまう。これに対して、同図及び前記第２図等に
示した実施例のように、分割されたメモリマットの中央
にメインアンプを配置する構成では、両メモリマットに
配置される入出力線I/OとI/OBの長さが等しく短くなる
ため、メモリアクセスの高速化が可能になる。
第93図には、メインアンプ選択回路の更に他の一実施
例を示す概略回路図が示されている。
同図の実施例では、メインアンプMAは、メインアンプ
MAに対して上下に分割されて配置されたメモリマットに
共通に用いられる。この実施例のメモリマットは、セン
スアンプＳを中心にしてメモリセルアレイが左右に２分
割されるというシェアードセンスアンプが用いられる。
この構成において、上記分割されたメモリセルアイレを
メモリマットとみなし、それぞれに入出力線I/OとI/OB
を配置し、マット選択信号MS0ないしMS3によりスイッチ
制御されるスイッチMOSFETを介して、メインアンプMAの
入力に選択的に接続される。上記メモリマットとセンス
アンプのレイアウト関係は、前記第２図の実施例と基本
的に同様であり、メインアンプの数を減らすことができ
るとともに、上記入出力線の長さを実質的に短くでき
る。また、この実施例のように一対のメモリセルアレイ
Ｍに対してそれぞれ入出力線I/OとI/OBを配置する構成
では、入出力線I/OとI/OBに接続されるカラムスイッチM
OSFETの数が半分づつに分割できる。これにより、上記
入出力線の長さを実質的に短くできることと相俟って配
線容量を小さくできるから高速動作化が可能になる。
第94図には、この発明に係るDRAMの他の一実施例のレ
イアウト図が示されている。
この実施例では、前記第２図のレイアウトを基本に
し、半導体チップを縦方向の中心線で２分割し、上記中
心線に対して軸対称的に前記第２図のレイアウトを配置
するものである。この構成では、メモリチップの半分づ
つにおいて、それぞれ前記縦中央部と横中央部のエリア
からなる十文字エリアが設けられる。同図のように、縦
中央線によりメモリチップを分割した場合には、横中央
部は一直線上に配置されることになる。上記のような２
つの十文字エリアによりメモリアレイは８分割される。
そして、上記の２つからなる十文字エリアに前記実施例
と同様に周辺回路やボンディングパッドを配置し、それ
ぞれにLOCリードによるボンディングが行われる。
このようなレイアウトを前記16Mビットのような記憶
容量を持つダイナミック型RAMに適用した場合、同図の
例ではワード線長が半分に短くなりいっそうの高速アク
セスが可能なる。また、メモリマットがより小さく細分
化されるため、それに応じて低消費電力も可能になる。
また、上記の十文字エリアとそれにより分割される４つ
のエリアを基本構成とし、それを上記のように２組設け
ることよりRAMのいっそうの大記憶容量化が可能になる
ものである。
同図のようにメモリチップの縦中心線でそれを２分割
してそれぞれに上記のような十文字エリアを設ける構成
の他、メモリチップの横中心線でそれを２分割し、前記
実施例と同様な手法により形成された十文字エリアを設
けるものであってもよい。さらに、これらを組み合わせ
てより他分割してもよい。
第95図には、この発明に係るメモリセルアレイの一実
施例のパターン図が示されている。
ビット線は、隣接するビット線対相互のカップリング
雑音を低減させるため一定の間隔を持ってクロスさせら
れる。このようなビット線クロス方式を採るとき、ビッ
ト線クロス部での面積が増加してしまうという問題が生
じる。そこで、この実施例ではクロス用の配線として、
カラム選択線として用いる配線層を利用する。すなわ
ち、同図に示すようにカラム選択線として１層目のメタ
ル層を用いる場合には、いれ替えが行われるポリサイド
層からなるビット線に対して、その上層に形成される１
層目メタル配線を用いるものである。
このような１層目メタル層を利用するという構成を採
ることによってビット線クロス部に専用の配線層が不要
にできる。
上記ビット線と平行に延長されるカラム選択線との寄
生容量を均一化するために、上記ビット線クロス部にお
いて、カラム選択線をビット線対の１ピッチ分だけずれ
るよう折り曲げるものである。これにより、２対からな
るビット線に１本のカラム選択線が両方のビット線対に
対して同等の寄生容量を持つようにすることがきるとと
もに、上記折り曲げ部を設けることによりビット線クロ
ス部として利用できる。これにより、ビット線クロス部
として格別なエリアが不要になり各種配線パターンの連
続性を損なわないようにできる。
また、ビット線のクロス部を上層の配線層を利用して
行う場合には、下地のメモリセルを構成するキャパシタ
や、アドレス選択用MOSFETの均一性に悪影響を与えるこ
とがない。上記のことから、メモリセルを構成するデバ
イス（キャパシタとMOSFET）の連続性及び均一性が保た
れ、個々のビット線の特性マージンのバラツキを少なく
できる。さらに、パターンの連続性やビット線コンタク
トを離してクロス用コンタクトをとっているため製造条
件及び加工条件に対して特に問題を起こさなくできる。
このことは、第96図（Ａ）に示した断面図及び同図
（Ｂ）に示した模式図からも容易に理解できよう。同図
（Ａ）の断面図に示すように、ビット線のクロス部で
は、その下層のポリサイドからなるビット線対が相互に
分離され、一方のビット線がポリサイドのままで他方の
ビット線の位置と入れ換わり、他方のビット線はその上
層に形成される第１層目のメタル層により上記一方のビ
ット線と交差して一方のビット線の位置に入れ換わるよ
うにされるものである。
第97図ないし第99図には、シェアードセンスアンプ列
とそれに対応したメモリセルアレイ部の一実施例のレイ
アウト図が示されている。
第97図において、右側に配置されるメモリセルアレイ
部とシェアードMOSFETとの間には、段差緩衝領域を構成
するダミー層69と70が設けられ、同図に縦方向に延長さ
れるよう形成されている。この段差緩衝領域は、この実
施例のように積層型メモリセルを用いた場合には、メモ
リセルアレイ部が他の周辺回路に比べて約１μｍ程度高
くなってしまう。このため、メモリセルアレイ部と周辺
回路部との段差が急になり配線層等の加工及び段差付近
のコンタクトホールの開口が難しくなる。
そこで、同図に示すようにMOSFETのゲート電極と同時
に形成される１層目ポリシリコン69と、段差緩衝用ワー
ド線70をダミー層として形成する。この構成では、第10
0図の断面図から明らかなように、上記のようなダミー
層を設けることにより、メモリセルアレイ部と周辺回路
部との段差を緩やかにすることができる。
また、この実施例では、この段差緩衝領域を利用し
て、そこの部分にN+拡散層を形成し、電圧VDLを供給す
ることによってメモリセルアレイ部のガードリング機能
を持たせるものである。これにより、例えば周辺回路側
の動作により発生したマイノリティキャリアが、メモリ
セルアレイ部に到達して記憶電荷と結合して保持時間が
短くされてしまうことが防止できる。
第98図には、上記第97図の左側に配置されるＹゲート
（カラムスイッチMOSFET）部とセンスアンプを構成する
ＰチャンネルMOSFETのパターン図が示されている。そし
て、第99図には更に左側に配置されるビット線プリチャ
ージMOSFET、センスアンプを構成するＮチャンネルMOSF
ET及びシェアードMOSFETと左側のメモリセルアレイ部の
パターン図が示されている。このように、左側のメモリ
セルアレイ部とシェアードMOSFETとの間にも前記同様な
段差緩衝領域を設けるものである。
上記第97図ないし第99図において、61はポリサイドか
らなるビット線であり、同図のように横方向に延長する
よう配置される。62は、カラム選択線であり、前記の実
施例と同様に第１層目のメタル層から構成され、同図に
おいて横方向に延長するよう配置される。63は、ポリシ
リコン層からなるワード線であり、その上層に設けられ
る第２層目のメタル層68によってワードシャントされ
る。これらのワード線は、同図において縦方向に延長す
るような配置される。64は、メモリセルを構成するアド
レス選択用MOSFETである。同図では、パターンが複雑に
なるので記憶用キャパシタは省略されている。65は、ビ
ット線コンタクトであり、前記実施例のようなパッドコ
ンタクトがここに設けられる。66は拡散層である。67は
入出力線I/Oであり、ワードシャントと同様に第２層目
のメタル層により構成され、同図において縦方向に延長
するよう配置される。
なお、段差緩衝領域を利用してシェアードMOSFETのゲ
ートを構成するポリシリコンをシャントして実質抵抗値
を下げ、高速化するための第２層のメタル層が形成され
るものである。
第101図ないし108図には、ワード線方向のメモリセル
アレイ部とそれに対応した周辺回路の一実施例のパター
ン図が示されている。
第101図において、メモリセルアレイの左側に、上述
のような段差緩衝用領域が設けられる。この段差緩衝の
ために、ダミーのポリシリコン配線78が設けられる。ま
た、この段差緩衝領域下の基板表面には、メモリセルア
レイのカードリング用拡散層と、その上にはバイアス電
圧VDLを与える配線層が設けられる。
メモリセルアレイ部において、71は、拡散層を示し、
72はポリシリコン層からなるワード線を示す。同図にお
いては、キャパシタのパターンは省略されている。73
は、前記のようなポリサイドからなるビット線であり、
74はワードシャント用の２層目メタル層である。75は、
カラム選択線であり、１層目のメタル層から構成され
る。76は、ビット線コンタクトであり、前記パッドコン
タクトを用いている。
上記メモリセルアレイ部の左側には、段差緩衝用領域
を挟んでワードドライバが形成される。このワードドラ
イバにおいて、79はワードドライバ用MOSFETのゲートで
あり、80はドライバMOSFETのワード線と接続される出力
側の１層目メタル層である。81は、MOSFETのソース，ド
レイン拡散層と接続するコンタクトである。上記ワード
ドライバの全体は、上記第101図の左側に対して第102図
ないし105図の順に左方向に延びるよう配置される。
第105図に示した上記ワードドライバの更に左端側に
は、第106図及び第107図に示すようにＸデコーダが左方
向に延びるよう並んで配置される。
第108図には、上記第101図に示したメモリセルアレイ
部の右端側、言い換えるならば、ワードドライバの出力
が接続されるワード線の他端側に設けられるワードクリ
ア回路の一実施例のパターン図が示されている。
同図においても、メモリセルアレイ部の右端とワード
クリア回路との間には、前記同様な段差緩衝用領域が設
けられる。そこには、段差緩衝用配線（ポリシリコン）
兼ガードリングシャント99が設けられる。
同図において、91はワードクリア信号線であり、２層
目のメタル層により形成される。92は接地線であり１層
目のメタル層により形成される。93はワードクリアのゲ
ートであり、ポリシリコン層から構成される。94は拡散
層である。95は上記段差緩衝用のダミーのポリシリコン
層である。96はワード線シャント層であり、２層目メタ
ル層により形成される。97はポリシリコンからなるワー
ド線である。100は、ポリサイどからなるビット線であ
る。また、黒の□は、コンタクト部を示している。
上記の実施例から得られる作用効果は、下記の通りで
ある。
（１）半導体チップの縦中央部と横中央部とからなる十
文字エリアに周辺回路を配置し、上記十文字エリアによ
り分割された４つの領域にはメモリアレイを配置する。
この構成では、チップの中央部に周辺回路が配置される
ことに応じて、信号の最大伝達経路をチップサイズのほ
ゞ半分に短くできるから大記憶容量化を図ったDRAMの高
速化が図られるという効果が得られる。また、半導体チ
ップの縦中心線により２分割される両領域に対して上記
十文字エリアを設けて、上記同様なレイアウトを採るこ
とにより、よりいっそうの大記憶容量化あるいは高速化
が可能になるという効果が得られる。
（２）上記十文字エリアのうち、メモリアレイに接した
縁にＸデコーダ及びＹデコーダを配置することにより、
十文字エリアに設けられるアドレスバッファやプリデコ
ーダとの信号伝達経路を短い距離にすることができる。
これにより、合理的なレイアウトと高速化が可能になる
という効果が得られる。
（３）上記十文字エリアのうち、縦中央部又は横中央部
のＸデコーダに挟まれた領域には、メインアンプ、コモ
ンソーススイッチ回路、及びセンスアンプ制御信号発生
回路とマット選択制御回路のうち少なくとも１つを配置
する。これにより、十文字エリアに配置される周辺回路
のうち、Ｘデコーダやセンスアンプ、入出力線I/Oに対
応した回路がその近辺に設けられるから、メモリセルの
選択回路や記憶情報の伝達経路のレイアウトを合理的に
できるから高集積化と高速化が可能になるという効果が
得られる。
（４）上記十文字エリアのうち、縦中央部又は横中央部
のＹデコーダに挟まれた領域には、アドレスバッファ、
制御信号に対応した制御ロジック回路及び欠陥救済回路
のうちの少なくとも１つのを配置する。この構成により
信号の伝播経路に従った合理的なレイアウトが実現で
き、それに応じて高速化が可能になるという効果が得ら
れる。
（５）上記十文字エリアのうち縦中央部と横中央部とが
重なる中央部には、デコーダ入力用アドレス信号発生回
路の少なくとも最終ドライバ回路及び内部で使用する電
源発生回路のうち少なくとも１つを配置する。これによ
り、ワード線やカラム選択線の選択動作を行うX,Yデコ
ーダに対して、その入力信号をチップの中央からそれぞ
れに対応して四方に伝達させることになるため、信号の
伝達経路が分割されて短くなること、及び負荷が分割さ
れて軽くなるため高速化が実現できるという効果が得ら
れる。
（６）上記周辺回路のうち原理的にマイノリティキャリ
アを基板に注入する可能性を持つ回路を、上記十文字エ
リアの２本の中心線上またはその近傍に配置することに
より、周辺回路をチップの中央に配置することによる前
記高速化を図りつつ、メモリセルアレイ部に対するマイ
ノリティキャリアの影響を最小にすることができるとい
う効果が得られる。
（７）十文字エリアにより４分割されるエリアに形成さ
れたメモリアレイは、センスアンプを含んだ同じ大きさ
の複数からなる単位のメモリマットの集合体として構成
する。この構成により、メモリセルの選択動作を、マッ
ト内のメモリセル選択動作に上位アドレスによるマット
選択動作を加えて選択動作を２段階に振り分けることが
でき、それに応じてデコーダが分割できるのでデコード
信号の負荷が軽くなり高速動作化が図られるという効果
が得られる。
（８）上記十文字エリアにより４分割されるメモリアレ
イには、それぞれのメモリアレイを分割するようにＸデ
コーダ又はＹデコーダのうちの少なくとも一方を配置す
る。これにより、デコーダによりワード線又はカラム選
択線が実質的に分割されることに応じてその長さを短く
できるから、メモリセルの高速選択が可能になるという
効果が得られる。
（９）上記単位のメモリマットは、マット選択信号に基
づきメモリセル選択動作のための各種タイミング信号を
発生する制御回路を設ける。これにより、メモリマット
内では最適化されたタイミングで時系列的な動作シーケ
ンスを実施できるから、多数のメモリブロックからなる
であろう大記憶容量のDRAMにおいて、異なるメモリブロ
ック間相互でのタイミングマージンを採る必要がないか
ら、高速メモリアクセスと動作マージンの向上を図るこ
とができるという効果が得られる。また、動作するメモ
リマット数を変更することが容易となり、品種展開（ロ
ウパワー化）が容易になるという効果が得られる。
（10）上記単位のメモリマットは、隣接する一対のメモ
リマットを１つのサブブロックとして、そのサブブロッ
ク毎に上記メモリマットを制御する制御回路を設ける。
この構成では、サブブロックの中で１つのメモリマット
を選択する構成がとれるから制御回路を複数のメモリマ
ットに共通に用いることができ高集積化と高速化が可能
になるという効果が得られる。
（11）上記単位のメモリマットは、軸対称的な関係にあ
る一対のサブブロックにより構成することにより、制御
回路をより多くのメモリマットに共通に用いることがで
き高集積化と高速化が可能になるという効果が得られ
る。
（12）上記制御回路を上記マット選択信号、サブブロッ
ク選択信号又はブロック選択信号により活性化させるこ
とにより、非選択マット又はサブブロックでの無駄な電
流消費を抑えることができるから低消費電力化が図られ
るという効果が得られる。
（13）上記制御回路として、相補データ線のプリチャー
ジ、センスアンプの活性化、シェアードセンスアンプの
制御、Ｘデコーダの活性化、Ｙデコーダ回路の活性化、
ワードドライバの活性化、共通入出力線の選択、メイン
アンプの選択、又はメインアンプの活性化のうち少なく
とも１つの制御を行うようにする。これにより、マット
内での動作シーケンス制御の最適化が図られるという効
果が得られる。
（14）上記メモリマットに対して、それに属するワード
線、相補データ線を選択するための選択信号が供給され
るようにする。この構成では、選択信号はプリデコード
回路で形成することなり、デコーダ回路の合理的な分割
が可能になるという効果が得られる。
（15）上記単位のメモリマットに属するワード線又は相
補データ線を選択するための選択信号を形成する回路
を、複数のメモリマット又はサブブロックに対して共通
に設けられるようにすることにより、マッット制御信号
の余分な引き回しがなくなるのでロウパワー化と高速化
が可能になるという効果が得られる。
（16）上記メモリマット又はメモリブロックを選択する
アドレス信号として、専用のアドレスバッファを用いて
入力する。この構成により、マッツト選択信号を形成す
るアドレス信号は、冗長回路に設けられる多数のアドレ
ス比較回路等の比較的大きな負荷容量と分離できるから
高速化が可能になり、メモリセルアレイの選択動作に先
行してマット選択動作を行うことが可能になるという効
果が得られる。
（17）上記十文字エリアの領域内にボンディングパッド
の一部又は全部を配置させる。これにより、チップの中
央部から信号き授受を行うようにすることができるか
ら、信号の伝達経路がチップの中央部から周辺に向かっ
てほゞ４方に広がりながら伝えられるいう構成となり、
チップの大型化にかかわらず信号伝達経路を短くできる
から高速化が可能になるという効果が得られる。
（18）上記十文字エリアのうち縦中央部にボンディング
パッドの全部を２列にジグザグ状に配置する。これによ
り、多数のボンディングパッドを効率よく配置でき、高
集積化が可能になるという効果が得られる。
（19）上記十文字エリアのうち縦中央部に並んで配列さ
れたボンディングパッドは、LOCリードフレームに対し
てボンディングを行うようにすることにより、リードフ
レームを電源供給用のパッドに対しては配線の一部とみ
なしたり、入力回路に近接してボンディングパッドを設
けることができるから、レベルマージンの改善と高速化
が図られるという効果が得られる。
（20）上記ボンディングパッドのうち、回路の電源電圧
と接地電位を与えるパッドは、それを必要とする回路ブ
ロックに応じて適当な間隔をおいて複数個設けるととも
に、回路の電源電圧と接地電位をそれぞれ与える共通の
LOCリードフレームにそれぞれ接続させることにより、
回路動作に伴うノイズレベルを小さく抑えることができ
るから動作マージンの向上を図ることができるという効
果が得られる。
（21）上記ボンディングパッドのうち、接地電位を与え
るパッドは、活性化されるセンスアンプ列のチップ分布
に従って複数個設ける。これにより、そのセンスアンプ
の増幅動作による比較的大きな電流が対応するパッドか
ら供給されるため、他の回路の接地電位に発生するノイ
ズレベルを低く抑えることができるから、動作マージン
の拡大を図ることができるという効果が得られる。
（22）半導体チップの縦中央部と横中央部とからなる十
文字エリアに周辺回路とボンディングパッドを配置し、
上記十文字エリアにより分割された４つの領域にはメモ
リアレイを配置するとともに半導体チップの四隅に段差
を設ける。これにより、チップのコーナーにおいてモー
ルドレジンからの応力が直接メモリセル部にかかるのを
防ぐことができるという効果が得られる。
（23）上記半導体チップの四隅に設けられる段差は、メ
モリアレイ部の製造工程と同じ工程により形成される配
線層を積み重ねることにより構成することにより、製造
工程を追加することなくモールドレジンからのチップに
かかる応力を分散させることができるという効果が得ら
れる。
（24）半導体チップの縦中央部と横中央部とからなる十
文字エリアに周辺回路を配置し、上記十文字エリアによ
り分割された４つの領域にはメモリアレイを配置し、半
導体チップの最外周には基板と同一導電型の高濃度拡散
層を配置して基板バックバイアス電圧を供給するるとも
とに、その内側に上記基板と逆導電型の拡散層からなる
ガードリングを配置してそこに電源電圧を供給する。こ
の構成により、メモリアレイ部に対する不所望なノイズ
の浸入を防ぐことができるという効果が得られる。
（25）外部端子から供給される電源電圧により動作し、
基準電圧を受けるインピーダンス変換用の出力バッファ
とからなる内部回路の動作電圧を形成する内部降圧電圧
発生回路を内蔵させる。この構成では、素子の微細化に
伴う耐圧の低下に応じて動作電圧を低くできること、及
び動作電圧の低下により低消費電力化を図ることができ
るという効果が得られる。また、基準定電圧により降圧
電圧を形成するので、外部電源電圧の変動の影響を受け
ることがないので、内部回路の動作の安定化が可能にな
るという効果が得られる。
（26）上記内部降圧電圧発生回路としてメモリアレイ用
電圧と、周辺回路用電圧とに分けることにより、回路動
作によるノイズの発生を防止することができるという効
果が得られる。
（27）上記内部降圧電圧発生回路により形成される降圧
電圧は、それが供給される入力バッファ回路のロジック
スレッショルド電圧の約２倍の電圧に設定する。これに
より、動作電圧を有効に利用でき入力レベルマージンの
拡大を図ることができるという効果が得られる。
（28）上記インピーダンス変換動作を行う出力バッファ
の出力回路をCMOS構成とし、そのうちの電源電圧側のＰ
チャンネルMOSFETを介して電源電圧を選択的に出力させ
る機能を持たせる。これにより、特別な回路を付加する
ことなく、内部の動作電圧を外部から供給される電源電
圧に切り換える機能を持たせることができるという効果
が得られる。この電圧切り換え機能は、例えばエージン
グ等に利用できる。
（29）内部降圧電圧発生回路により形成された降圧電圧
で動作する内部回路により形成された出力すべき信号
を、レベル変化回路を通して外部から供給される電源電
圧に従ったレベルに変換してソースフォロワ出力MOSFET
を駆動する。この構成では、出力信号のレベル振幅を大
きく採れるとともに駆動信号の振幅が大きくなるので動
作の高速化が可能になるという効果が得られる。
（30）上記出力MOSFETには、上記内部回路で形成された
比較的小さな信号振幅の信号で駆動される出力MOSFETを
並列に設ける。これにより、比較的早いタイミングで出
力信号の変化を開始させることができるから、信号の変
化を比較的長い時間に渡って直線的に行わせることがで
きるため、出力の動作速度を犠牲にすることなく出力信
号変化時の電源線や接地線に発生するノイズレベルを低
減させることができるという効果が得られる。
（31）上記内部降圧電圧発生回路により形成された内部
電圧を、テストモードによりデータ出力バッファを出力
ハイインピーダンス状態にしておいて、その出力端子か
らブートストラップ電圧又は外部電源電圧レベルの信号
によりスイッチ制御されるスイッチMOSFETを介して選択
的に出力させる。これにより内部電源回路が正常に動作
しているか否かをモニタすることができ高信頼化を図る
ことができるという効果が得られる。
（32）ワード線やシェアードセンスアンプの選択信号と
して、上記内部降圧電圧を昇圧して形成された高電圧を
動作電圧とする選択回路により形成する。これにより、
昇圧電圧が外部電源に影響されることなく安定にできる
ととともに、ワード線等の選択動作を高速にできるとい
う効果が得られる。
（33）メインアンプを中心にして対称的にメモリセルア
レイを配置し、メモリセルアレイ選択信号に対応してス
イッチ制御されるスイッチMOSFETを介して選択的に上記
メモリセルアレイの入出力線をメイアンプに接続させ
る。この構成により、メインアンプの数を減らせるとと
もに、入出力線の実質的な配線長を短くできるから高速
化が可能になるという効果が得られる。
（34）上記メモリセルアレイとして、シェアードセンス
アンプを採用し、左右の分けられたメモリマットに対応
した入出力線をそれぞれを設けるとともに、そのマット
選択信号に対応してスイッチ制御されるスイッチMOSFET
を介して共通のメインアンプに接続する。この構成で
は、シェアードセンスアンプ方式によるデータ線長を短
くできるとともに、それに対応して入出力線も分割する
ので入出力線の配線容量も半減できるから高速化が可能
になるという効果が得られる。
（35）上記メモリセルアレイとして、前記の単位のメモ
リマットとすることにより、メインアンプの数の低減
と、それに結合される入出力線の配線長さを短くできる
ことにより高速動作を実現できるという効果が得られ
る。
（36）制御信号によりワード線の選択信号を受けてそれ
を保持させるラッチ回路を設けて、そのラッチ回路の出
力信号によりワード線駆動信号を形成する。これによ
り、ワード線を順次多重選択させることができるから、
エージング等を効率良く行うようにすることができると
いう効果が得られる。
（37）テストモードのときシェアードセンスアンプに対
して左右の両方の相補データ線を接続させるモードを設
ける。これにより、相補データ線の容量が約２倍となる
ことに応じて相対的にメモリセルからの信号量が1/2に
減少するため、信号量のマージンテストを簡単に実施で
きるという効果が得られる。
（38）ファンクション設定モードとして、複数ビットか
らなるアドレス端子からそれに対応した複数ビットから
なるディジタル信号を入力し、内部回路の状態をそのデ
ィジタル信号に対応した電圧又は遅延時間に設定する機
能を持たせる。これにより、内部動作電圧や信号遅延の
変更が容易になり、内部テストを効率よく行うことがで
きるという効果が得られる。
（39）所定の制御信号により外部からリセット又は初期
値セット機能を付加したリフレッシュアドレスカウンタ
回路を設ける。これにより、リフレッシュ動作を上記ワ
ード線の多重選択や各種読み出し／書き込みテスト用ア
ドレス選択に利用することができるという効果が得られ
る。
（40）内部回路の動作電圧を形成する内部電源電圧発生
回路を備え、その内部電圧に基づいた電圧と外部から与
えられた電圧と比較して、その比較結果の２値信号を出
力させる。この構成により内部の動作電圧を高い精度で
モニタできるという効果が得られる。
（41）CMOS構成のDRAMにおけるセンスアンプ、入力バッ
ファの初段回路、出力バッファの最終段回路、メインア
ンプの初段回路、入出力線のプルアップMOSFET、相補デ
ータ線及び相補入出力線のショートMOSFET及びチャージ
ポンプ回路を構成するダイオード形態のMOSFETのうち、
少なくとも１つの回路に用いられるMOSFETのしきい値電
圧を他の回路に用いられるMOSFETより低しきい値電圧を
持つものとする。これにより、動作の高速化が可能にな
るという効果が得られる。
（42）カラムスイッチMOSFET、センスアンプを構成する
MOSFET、プリチャージMOSFET、ショートMOSFET、ワード
線駆動用MOSFET及びシェアードセンスアンプのカット用
MOSFETのうち少なくとも１種類のMOSFETは、そのソー
ス，ドレインコンタクトとして、メモリセルのアドレス
選択用MOSFETのソース，ドレインコンタクトと同様なパ
ッドコンタクトを用いる。これにより、そのソース，ド
レインコンタクトとしてメモリセルと同様にセフルアラ
イン技術が利用でき、ソース，ドレイン領域を必要最小
に形成することがでる。これにより高集積化と寄生容量
を小さくできることによる高速化が可能になるという効
果が得られる。
（43）ビット線クロス方式におけるクロス部に、その上
に形成されるカラム選択線を構成するために用いられる
第１層目のメタル層を利用することにより、クロス部を
構成する配線が不要になるとともに、下地のキャパシタ
やMOSFETの均一性に悪影響を与えなくできるという効果
が得られる。
（44）カラム選択線を２対のビット線に対応させるとと
もに、ビット線クロス部の前で一方のビット線対から他
方のビット線対にオーバーラップするように折り曲げて
配置することにより、特別なクロス配線領域が不要にな
るとともに、カラム選択線とビット線との寄生容量を均
一化することができるという効果が得られる。
（45）積層型からなるメモリセルアレイ部とその周辺回
路部との間に、ダミーの配線層からなる段差緩衝用領域
を設けることにより、配線の加工が容易になるという効
果が得られる。
（46）上記段差緩衝用領域下にガードリングを配置する
ことにり、特性の安定化が可能になるという効果が得ら
れる。
（47）センスアンプを含んだ同じ大きさの複数からなる
単位のメモリマットの集合体から構成されるメモリアレ
イを持ち、各メモリマットに対して冗長用ワード線及び
／又は冗長用データ線を設けるとともに、上記全てのメ
モリマットから構成される冗長ワード線及び／又はデー
タ線の総数より少なく、１つのメモリマットに設けられ
る冗長ワード線及び／又はデータ線の数より多い数から
なる冗長用回路を設けて、それを上記各メモリマットに
共通に用いるようにする。これにより、欠陥救済に必要
な回路規模を小さくできるから高集積化と低消費電力化
を図ることができるという効果が得られる。
（48）上記冗長回路として、不良アドレス記憶回路とア
ドレス比較回路とを含み、それに対応したX,Yアドレス
バッファに近接して設ける。これにより、信号伝達経路
を最短にできるから動作の高速化と高集積化が可能にな
るという効果が得られる。
（49）ワード線又はカラム選択回路の出力部において、
複数のワード線又はカラム選択線とそれぞれ交差する配
線を持つ予備ワード線又は予備カラム選択線を形成して
おき、不良ワード線又は不良データ線が発生したとき、
レーザー光線の照射によって上記ワード線又はカラム選
択回路の出力線を不良ワード線又は不良データ線に対応
したカラム選択線から切断させるとともに予備ワード線
又は予備カラム選択線に接続させることより欠陥救済を
行う。この構成では、不良アドレスの記憶回路や比較回
路が不要になるから、高集積化と高速化及び低消費電力
化を図ることができるという効果が得られる。
（50）Ｙ系の多重選択による多ビット同時テストモード
のとき、欠陥救済が行われたメモリブロック又はYS線の
み冗長データ線又は冗長YS線に切り換えるようにする。
これにより、上記多ビット同時テスト機能によるテスト
時間の短縮化を図りつつ用意する冗長データ線又は冗長
YS線の数を減らすことができるという効果が得られる。
（51）データ数をＸ、Ｙ又は内部で形成されたブロック
アドレス、あるいはこれらの組み合わせにより複数ブロ
ックに分割し、これらの信号を利用して欠陥が存在する
ブロックのみ冗長データ線又は冗長YS線に切り換えるよ
うにすることにより、用意する冗長データ線又は冗長YS
線の数を減らすことができるという効果が得られる。
（52）ワード線をＸ又は内部で形成されたブロックアド
レス、あるいはこれらの組み合わせにより複数ブロック
に分割し、これらの信号を利用して欠陥が存在するブロ
ックのみ冗長ワード線に切り換えるようにすることによ
り、用意する冗長ワード線の数を減らすことができると
いう効果が得られる。
（53）上記ブロックアドレスとして、不良アドレスをプ
ログラムする手段と同じプログラム手段を用いることに
よって、プログラムの簡素化を図ることができるという
効果が得られる。
以上本発明者によりなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更が
可能であることはいうまでもない。例えば、ダイナミッ
ク型RAMの記憶容量としては、前記のように16Mビットの
他、4Mビットのようにそれより少ないもの、あるいは64
Mビットのようにそれより大きいものであってもよい。
また、アドレス入力としてＸアドレスとＹアドレスとを
それぞれ独立した端子から供給するというノンマルチ方
式とし、それに応じて記憶容量を約8Mビットや24Mビッ
トのようにするものであってもよい。
この発明は、前記のような大記憶容量を持つ半導体記
憶装置に広く利用することができるものである。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、半導体チップ又はその縦中心線で分けら
れたそれぞれのエリアにおいて、その縦中央部と横中央
部とからなる十文字エリアに周辺回路を配置し、上記十
文字エリアにより分割された４つの領域にはメモリアレ
イを配置する。この構成では、チップ又はエリアの中央
部に周辺回路が配置されることに応じて、信号の最大伝
達経路をチップサイズのほゞ半分に短くできるから大記
憶容量化を図ったDRAMの高速化が図られる。上記十文字
エリアにより４分割されるエリアに形成されたメモリア
レイは、センスアンプを含んだ同じ大きさの複数からな
る単位のメモリマットの集合体として構成する。この構
成により、メモリセルの選択動作を、マット内のメモリ
セル選択動作に上位アドレスによるマット選択動作を加
えて選択動作を２段階に振り分けることができ、それに
応じてデコーダが分割できるのでデコード信号の負荷が
軽くなり高速動作化が図られる。上記メモリマットは、
マット選択信号に基づきメモリセル選択動作のための各
種タイミング信号を発生する制御回路を設ける。これに
より、メモリマット内では最適化されたタイミングで時
系列的な動作シーケンス制御が可能となり、高速メモリ
アクセスと動作マージンの向上を図ることができるとと
もに、動作するメモリマット数を変更することが容易と
なり、品種展開が容易になる。上記十文字エリアのうち
縦中央部にボンディングパッドの全部を２列にジグザグ
状に配置する。これにより、多数のボンディングパッド
を効率よく配置できるとともにLOCリードフレームに対
してボンディングを行うようにすることにより、リード
フレームを電源供給用のパッドに対しては配線の一部と
みなしたり、入力回路に近接してボンディングパッドを
設けることができるから、レベルマージンの改善と高速
化が図られる。半導体チップの縦中央部と横中央部とか
らなる十文字エリアに周辺回路とボンディングパッドを
配置し、上記十文字エリアにより分割された４つの領域
にはメモリアレイを配置するとともに四隅にメモリアレ
イ部の製造工程と同じ工程により形成される配線層を積
み重ねることによりモールドレジンからのチッブに係る
応力を分散させることができる。外部端子から供給され
る電源電圧により動作し、基準電圧を受けるインピーダ
ンス変換用の出力バッファとからなる内部回路の動作電
圧を形成する内部降圧電圧発生回路を内蔵させる。この
構成では、素子の微細化に伴う耐圧の低下に応じて動作
電圧を低くできること、及び動作電圧の低下により低消
費電力化を図ることができる。基準定電圧により降圧電
圧を形成するので、外部電源電圧の変動の影響を受ける
ことがないので、内部回路の動作の安定化が可能にな
る。上記内部降圧電圧発生回路としてメモリアレイ用電
圧と、周辺回路用電圧とに分けることにより、回路動作
によるノイズの発生を防止することができる。上記内部
降圧電圧発生回路により形成された内部電圧を、テスト
モードによりデータ出力バッファを出力ハイインピーダ
ンス状態にしておいて、その出力端子からブートストラ
ップ電圧又は外部電源電圧レベルの信号によりスイッチ
制御されるスイッチMOSFETを介して選択的に出力させ
る。これにより内部電源回路が正常に動作しているか否
かをモニタすることができ高信頼化を図ることができ
る。ワード線やシェアードセンスアンプの選択信号とし
て、上記内部降圧電圧を昇圧して形成された高電圧と動
作電圧とする選択回路により形成する。これにより、昇
圧電圧が外部電源に影響されることなく安定にできると
とともに、ワード線等の選択動作を高速にできる。CMOS
構成のセンスアンプ、入力バッファの初段回路、出力バ
ッファの最終段回路、メインアンプの初段回路、入出力
線のプルアップMOSFET、相補データ線及び相補入出力線
のショートMOSFET及びチャージポンプ回路を構成するダ
イオード形態のMOSFETのうち、少なくとも１つの回路に
用いられるMOSFETのしきい値電圧として、他の回路に用
いられるMOSFETより低いしきい値電圧を持つようにする
ことにより高速化が可能になる。カラムスイッチMOSFE
T、センスアンプを構成するMOSFET、プリチャージMOSFE
T、ショートMOSFET、ワード線駆動用MOSFET及びシェア
ードセンスアンプのカット用MOSFETのうち少なくとも１
種類のMOSFETは、そのソース，ドレインコンタクトとし
て、メモリセルのアドレス選択用MOSFETのソース，ドレ
インコンタクトと同様なパッドコンタクトを用いること
により、そのソース，ドレインコンタクトとしてメモリ
セルと同様にセフルアライン技術が利用でき、ソース，
ドレイン領域を必要最小に形成することがでるから高集
積化と各配線の寄生容量を小さくできることによる高速
化が可能になる。ビット線クロス方式におけるクロス部
に、その上に形成されるカラム選択線を構成するために
用いられる第１層目のメタル層を利用することによりク
ロス部を構成する配線が不要になるとともに下地のキャ
パシタやMOSFETの均一性に悪影響を与えなくできる。ま
た、上記カラム選択線を２対のビット線に対応させると
ともに、ビット線クロス部の前で一方のビット線対から
他方のビット線対にオーバーラップするように折り曲げ
て配置することにより、特別なクロス配線領域が不要に
なるとともにカラム選択線とビット線との寄生容量を均
一化することができる。積層型からなるメモリセルアレ
イ部とその周辺回路部との間に、ダミーの配線層からな
る段差緩衝用領域を設けることにより配線の加工が容易
になる。
そして、センスアンプを含んだ同じ大きさの複数から
なる単位のメモリマットの集合体から構成されるメモリ
アレイを持ち、各メモリマットに対して冗長用ワード線
及び／又は冗長用データ線を設けるとともに、上記全て
のメモリマットから構成される冗長ワード線及び／又は
データ線の総数より少なく、１つのメモリマットに設け
られる冗長ワード線及び／又はデータ線の数より多い数
からなる冗長用回路を設けて、それを上記各メモリマッ
トに共通に用いるようにする。これにより、欠陥救済に
必要な回路規模を小さくできるから高集積化と低消費電
力化を図ることができる。Ｙ系の多重選択による多ビッ
ト同時テストモードのとき、あるいはデータ線又はワー
ド線をアドレス信号又は内部で形成されたブロックアド
レス、あるいはこれらの組み合わせにより複数ブロック
に分割した時、欠陥が存在するブロックのみ冗長データ
線冗長ワード線に切り換えるようにすることにより、用
意する冗長データ線又は冗長ワード線の数を減らすこと
ができる。
【図面の簡単な説明】
第１図は、この発明が適用されたダイナミック型RAMの
一実施例の基本的レイアウト図、 第２図は、この発明に係るDRAMの一実施例を示す全体レ
イアウト図、 第３図は、そのボンディングパッドの詳細な配置を示す
レイアウト図、 第４図は、そのアドレス割り付けの一実施例を示すブロ
ック図、 第５図は、この発明に係るダイナミック型RAMにおける
制御信号に着目したブロック図、 第６図は、この発明に係るダイナミック型RAMの動作シ
ーケンスに着目したブロック図、 第７図は、その電源供給線とそれに関連する内で電源回
路とパッドの関係を具体的に説明するためのレイアウト
図、 第８図は、その回路の接地線とそれに関連する内部電源
回路とパッドの関係を具体的に説明するためのレイアウ
ト図、 第９図（Ａ）と（Ｂ）は、この発明に係る入力保護回路
の一実施例を示す具体的レイアウト図、とその断面図、 第10図は、外部電源電圧用パッドに設けられる入力保護
回路の一実施例を示す具体的レイアウト図、 第11図には、半導体チップの周辺部の一実施例を示すレ
イアウト図、 第12図は、そのコーナー部の概略断面図、 第13図は、その最外周の概略断面図、 第14図は、この発明に係るダイナミック型RAMの他の一
実施例を示す基本的レイアウト図、 第15図は、上記ダイナミック型RAMの他の一実施例を示
す基本的レイアウト図、 第16図は、上記ダイナミック型RAMの更に他の一実施例
を示す基本的レイアウト図、 第17図（Ａ）ないし（Ｃ）は、メモリマットの他の一実
施例の基本的構成と、それを組み合わせて構成されるメ
モリブロックの他の一実施例のレイアウト図、 第18図（Ａ）ないし（Ｃ）は、上記メモリマットの他の
一実施例の基本的構成と、それを組み合わせて構成され
るメモリブロックの他の一実施例のレイアウト図、 第19図（Ａ）ないし（Ｃ）は、上記メモリマットの他の
一実施例の基本的構成と、それを組み合わせて構成され
るメモリブロックの他の一実施例のレイアウト図、 第20図（Ａ）ないし（Ｃ）は、上記メモリマットの更に
他の一実施例の基本的構成と、それを組み合わせて構成
されるメモリブロックの他の一実施例のレイアウト図、 第21図（Ａ）と（Ｂ）は、上記サブブロックの他の一実
施例の基本的構成と、それを組み合わせて構成されるメ
モリブロックの他の一実施例のレイアウト図、 第22図は、この発明に係るダイナミック型RAMに用いら
れるリードフレームの一実施例を示す平面図、 第23図（Ａ）ないし（Ｃ）は、上記リードフレームと半
導体チップとの接続例を示す概略側面図、 第24図（Ａ）と（Ｂ）は、この発明に係るダイナミック
型RAMの一実施例を示す外観図と内部透視図、 第25図（Ａ）ないし（Ｃ）は、この発明に係るダイナミ
ック型RAMの一実施例を示す外部端子のピン配置図、 第26図は、ZIP型パッケージを用いた場合の一実施例を
示す外部端子のピン配置図、 第27図は、SOJ型パッケージを用いた場合の一実施例を
示す外部端子のピン配置図、 第28図は、この発明に係るダイナミック型RAMにおけるR
AS系のコントロール回路の一実施例を示す一部回路図、 第29図は、上記コントロール回路の一実施例を示す他の
一部回路図、 第30図は、上記コントロール回路の一実施例を示す他の
一部回路図、 第31図は、この発明に係るダイナミック型RAMにおける
Ｘアドレスバッファの一実施例を示す回路図、 第32図は、上記Ｘアドレス信号A9とA10に対応したアド
レスバッファ回路の一実施例を示す回路図、 第33図は、上記Ｘアドレス信号A11に対応したアドレス
バッファの一実施例を示す回路図、 第34図は、上記Ｘアドレス信号A8に対応したアドレスバ
ッファの一実施例を示す回路図、 第35図は、ロウ系のプリデコーダの一実施例を示す一部
回路図、 第36図は、Ｘ系の冗長回路の一実施例を示す回路図、 第37図は、ワード線の選択を行うデコーダ回路の一実施
例を示す一部回路図、 第38図は、冗長ワード線の選択を行うデコーダ回路の一
実施例を示す一部回路図、 第39図は、センスアンプを活性化させるタイミング発生
回路の一実施例を示す回路図、 第40図は、メモリマットに設けられる制御回路の一実施
例を示す一部回路図、 第41図は、Ｘデコーダ，ワード線駆動回路，シェアード
鮮魚線駆動回路の一実施例を示す回路図、 第42図は、メモリセルアレイの一実施例を示す回路図、 第43図は、リフレッシュアドレスカウンタ回路の一実施
例を示す回路図、 第44図は、CAS系のコントロール回路の一実施例を示す
一部回路図、 第45図は、Ｙアドレスバッファの一実施例を示す回路
図、 第46図は、Ｙ系の冗長回路の一実施例を示す一部回路
図、 第47図は、Ｙ系の冗長回路の一実施例を示す他の一部回
路図、 第48図は、Ｙ系の冗長回路の一実施例を示す一部回路
図、 第49図は、Ｙ系のアドレス信号のプリデコーダ回路の一
実施例を示す回路図、 第50図は、カラム選択信号を形成するＹ系デコーダの一
実施例を示す回路図、 第51図は、ニブルカウンタ回路の一実施例を示す回路
図、 第52図は、Ｙ系の制御信号を形成するコントロール回路
の一実施例を示す一部回路図、 第53図は、動作モード判定回路の一実施例を示す回路
図、 第54図は、Ｙ系のコントロール回路の一実施例を示す一
部回路図、 第55図は、WE系のコントロール回路の一実施例を示す一
部回路図、 第56図は、WE系のコントロール回路の一実施例を示す他
の一部回路図、 第57図は、データ入力バッファの一実施例を示す回路
図、 第58図は、メインアンプ制御回路の一実施例を示す回路
図、 第59図は、メインアンプの一実施例を示す回路図、 第60図は、メインアンプのデータの出力制御回路の一実
施例を示す回路図、 第61図は、メインアンプの出力制御回路の一実施例を示
す回路図、 第62図は、データ出力バッファの一実施例を示す回路
図、 第63図は、テスト回路の一実施例を示す一部回路図、 第64図は、テスト回路の一実施例を示す他の一部回路
図、 第65図は、動作モードを指定する制御回路の一実施例を
示す回路図、 第66図は、その他の制御回路の一実施例を示す回路図、 第67図は、基板バックバイアス電圧発生回路の一実施例
を示す回路図、 第68図は、内部昇圧電圧発生回路の一実施例を示す回路
図、 第69図は、内部降圧電圧発生回路の一実施例を示す回路
図、 第70図は、RAS系の動作の一例を示すタイミング図、 第71図は、RAS系の動作の一例を示すタイミング図、 第72図は、RAS系の動作の一例を示すタイミング図、 第73図は、Ｘアドレスバッファの動作の一例を示すタイ
ミング図、 第74図は、CAS系の動作の一例を示すタイミング図、 第75図は、CAS系のアドレス選択動作の一例を示すタイ
ミング図、 第76図は、ライト動作の一例を示すタイミング図、 第77図は、Ｙアドレスバッファの動作の一例を示すタイ
ミング図、 第78図は、テストモードの動作の一例を示すタイミング
図、 第79図は、CAS系の動作の一例を示すタイミング図、 第80図は、CAS系の動作の一例を示すタイミング図、 第81図は、CAS系の動作の一例を示すタイミング図、 第82図は、この発明に係る欠陥救済法の他の一実施例を
示すブロック図、 第83図は、この発明に係る欠陥救済法の他の一実施例を
示すブロック図、 第84図（Ａ）ないし（Ｃ）は、ワード線のテスト法を説
明するための一実施例の波形図とそれの回路図、 第85図（Ａ）ないし（Ｄ）は、信号量マージンテスト法
を説明するため一実施例を示す回路図とその波形図、 第86図は、ファンクションセットモードの他の一実施例
を示すブロック図 第87図（Ａ）ないし（Ｃ）は、リフレッシュアドレスカ
ウンタの他の一実施例を示す波形図と回路図、 第88図（Ａ）と（Ｂ）は、内部電源モニタ方法の他の一
実施例を示すブロック図とそれを説明する波形図、 第89図（Ａ）と（Ｂ）は、マルチビットテスト法の原理
を説明するための回路図とその波形図、 第90図は、この発明の一実施例を示すビット線方向の素
子構造断面図、 第91図（Ａ）ないし（Ｃ）は、この発明に係る欠陥救済
法を説明するための概念図、 第92図は、この発明に係るメインアンプとメモリセルア
レイとのレイアウトの一実施例を示すブロック図、 第93図は、この発明に係るメインアンプとメモリセルア
レイとのレイアウトの他の一実施例を示すブロック図、 第94図は、この発明に係る半導体チップの他の一実施例
を示す基本的レイアウト図、 第95図は、この発明に係るメモリセルアレイの一実施例
を示すパターン図、 第96図は、この発明に係るメモリセルアレイのビット線
クロック部を説明するための構成図、 第97図ないし第99図は、ビット線方向のシェアードセン
スアンプ列部とそれに対応したメモリセルアレイ部の一
実施例のパターン図、 第100図は、その段差緩衝領域の断面図、 第101図は、ワード線方向のメモリセルアレイ部と、そ
れに対応したワードドライバの一実施例を示すパターン
図、 第102図ないし第105図は、それに対応したワードドライ
バの一実施例を示すパターン図、 第106図と第107図は、それに対応したＸデコーダの一実
施例を示すパターン図、 第108図は、ワード線方向におけるメモリセルアレイ部
とワードクリア回路の一実施例を示すパターン図であ
る。 DV1……Ｙアドレスドライバ、DV2……Ｘアドレスドライ
バ、DV3……マット選択ドライバ、１……外部電源用パ
ッドVCCE、２……外部電源用パッドVCCE、３……内部降
圧電源回路（VCC）、４……内部降圧電源回路（VDL）、
５……VCC配線、６……VDL配線、７……データ出力バッ
ファ用の電源パッドVCCE、11……ワードクリア、ワード
線ラッチ用の接地電位供給用パッド、12……センスアン
プのコモンソース用接地電位パッド、13……データ出力
バッファ用パッド、14……内部降圧電源回路、アドレス
バッファ用接地電位パッド、15……その他の回路用の接
地電位パッド、21……モールド樹脂、22……リードフレ
ーム、23……チップ、24……フィルム、25……金ワイ
ヤ、26……接着剤Ａ、27……接着剤Ｂ、28……絶縁体、
29……接着剤Ｃ、30……接着剤Ｄ、31……モールド樹
脂、32……リードフレーム、33……チップ、34……フィ
ルム、35……金ワイヤ、36……バスバーリード、37……
吊りリード、38……ボンディングパッド、39……インデ
ィックス、41……Ｐ基板、42……Ｐ型WELL、43……Ｎ型
WELL、44……N+拡散層、45……P+拡散層、46……ポリシ
リコン（ゲート、ワード線）、47……ポリシリコン（パ
ッドコンタクト）、48……ポリシリコン（キャパシタス
トアノード）、49……ポリシリコン（キャパシタプレー
ト）、50……ポリサイド（ビット線）、51……１層目の
メタル（タングステン）、52……２層目のメタル（アル
ミニュウム）、53……第１ゲート絶縁膜（MOSFET）、54
……第２ゲート絶縁膜（キャパシタ）、61……ビット線
（ボリサイド）、62……カラム選択線（１層目メタ
ル）、63……ワード線（ポリシリコン）、64……MOSFE
T、65……ビット線コンタクト、66……拡散層、67……
入出力線、68……ワードシャント、69,70……ダミーの
配線層、71……拡散層、72……ワード線（ポリシリコ
ン）、73……ビット線（ポリサイド）、74……ワード線
シャント（２層目メタル層）、75……カラム選択線（１
層目メタル層）、76……ビット線コンタクト（パッドポ
リシリコン使用）、77……メモリセルアレイのガードリ
ング用拡散層、78……段差緩衝用配線（ポリシリコ
ン）、79……ワードドライバのゲート、80……ワード線
（ドライバMOSFETの出力側配線）、81……拡散層コンタ
クト、91……ワードクリア信号線（２層目メタル層）、
92……接地線（１層目メタル層）、93……ワードクリア
のゲート（ポリシリコン）、94……拡散層、95……段差
緩衝用配線（ポリシリコン）、96……ワード線シャント
層（２層目メタル層）、97……ワード線（ポリシリコ
ン）、98……メモリセルアレイのガードリング用拡散
層、99……段差緩和用配線（ポリシリコン兼ガードリン
グシャント層）、100……ビット線（ポリサイド）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大嶋 一義 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 山崎 隆 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 宮本 英治 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 酒井 祐二 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 沢田 二郎 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 衛藤 潤 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 堀口 真志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 池永 伸一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 熊田 淳 千葉県茂原市早野3300番地 株式会社日 立製作所茂原工場内 (72)発明者 角崎 学 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 笠間 靖裕 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 有働 信治 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 吉岡 博志 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 斎藤 博身 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 高野 光広 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 森野 誠 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイエンジニアリン グ株式会社内 (72)発明者 松本 哲郎 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭61−278160（ＪＰ，Ａ) 特開 昭63−153852（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 27/108 G11C 11/34 - 11/419

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板主面の実質的に４角形の領域に
    形成された半導体記憶装置であって、 前記４角形領域の短辺の中央を横切る中央線に沿って延
    びる第１の領域と、 前記４角形領域の長辺の中央を横切る中央線に沿って前
    記第１の領域と交差するように延びる第２の領域と、 前記４角形領域において、前記第１の領域と前記第２の
    領域とによって分割された第３の領域、第４の領域、第
    ５の領域及び第６の領域と、 前記第３、第４、第５及び第６の各領域に形成され、複
    数のメモリセル及び複数のセンスアンプを含むメモリア
    レイと、 前記第１及び第２の領域の少なくとも一方に形成され、
    前記メモリセルのアクセス動作に用いられる周辺回路
    と、 前記半導体記憶装置に供給される外部電源電圧を受けて
    動作し前記外部電源電圧よりも絶対値的に小さい内部電
    源電圧を出力する第１の内部降圧電源回路と、 前記外部電源電圧を受けて動作し前記内部電源電圧と実
    質的に等しい電圧を出力する第２の内部降圧電源回路と
    を具備し、 前記第１の内部降圧電源回路は前記第１の領域又は第２
    の領域に形成され、 前記第２の内部降圧電源回路は前記第１の領域又は第２
    の領域に形成され、 前記第１の内部降圧電源回路は前記第２の内部降圧電源
    回路と離間して配置されたことを特徴とする半導体記憶
    装置。
  2. 【請求項２】特許請求の範囲第１項記載の半導体記憶装
    置であって、 前記第１及び第２の降圧電源回路は、ともに前記第２の
    領域に形成されることを特徴とする半導体記憶装置。
  3. 【請求項３】特許請求の範囲第２項記載の半導体記憶装
    置であって、 前記メモリアレイは、複数のメモリマットからなり、 前記各メモリマットは、 Ｘ方向に延び、互いに平行に配置された複数のワード線
    と、 Ｙ方向に延び、互いに平行に配置された複数のデータ線
    と、 前記複数のワード線と前記複数のデータ線に関連してＸ
    方向及びＹ方向に配置された複数のダイナミック型メモ
    リセルと、 前記複数のワード線を選択するためのＸデコーダとから
    なることを特徴とする半導体記憶装置。
  4. 【請求項４】半導体基板主面の実質的に４角形の領域に
    形成された半導体記憶装置であって、 前記４角形領域の短辺の中央を横切る中央線に沿って延
    びる第１の領域と、 前記４角形領域の長辺の中央を横切る中央線に沿って前
    記第１の領域と交差するように延びる第２の領域と、 前記４角形領域において、前記第１の領域と前記第２の
    領域とによって分割された第３の領域、第４の領域、第
    ５の領域及び第６の領域と、 前記第３、第４、第５及び第６の各領域に形成され、複
    数のメモリセル及び複数のセンスアンプを含むメモリア
    レイと、 前記第１及び第２の領域の少なくとも一方に形成され、
    前記メモリセルのアクセス動作に用いられる周辺回路
    と、 前記第１の領域に形成された複数のボンディングパッド
    と、 前記半導体記憶装置に供給される外部電源電圧を受けて
    動作し前記外部電源電圧よりも絶対値的に小さい内部電
    源電圧を前記複数のセンスアンプに供給する第１の内部
    降圧電源回路と、 前記外部電源電圧を受けて動作し前記内部電源電圧と実
    質的に等しい電圧を前記周辺回路に供給する第２の内部
    降圧電源回路とを具備し、 前記第１の内部降圧電源回路は前記第１の領域又は第２
    の領域に形成され、 前記第２の内部降圧電源回路は前記第１の領域又は第２
    の領域に形成され、 前記第１の内部降圧電源回路と前記第２の内部降圧電源
    回路との間には前記複数のボンディングパッドの少なく
    とも一つが形成されることを特徴とする半導体記憶装
    置。
  5. 【請求項５】特許請求の範囲第４項記載の半導体記憶装
    置であって、 前記メモリアレイは、複数のメモリマットからなり、 前記各メモリマットは、 Ｘ方向に延び、互いに平行に配置された複数のワード線
    と、 Ｙ方向に延び、互いに平行に配置された複数のデータ線
    と、 前記複数のワード線と前記複数のデータ線に関連してＸ
    方向及びＹ方向に配置された複数のダイナミック型メモ
    リセルと、 前記複数のワード線を選択するためのＸデコーダとから
    なることを特徴とする半導体記憶装置。
  6. 【請求項６】特許請求の範囲第５項記載の半導体記憶装
    置であって、 前記第３の領域、第４の領域、第５の領域及び第６の領
    域の各領域には、メモリアレイの前記データ線を選択す
    るためのＹデコーダが形成されることを特徴とする半導
    体集積回路装置。
  7. 【請求項７】特許請求の範囲第６項記載の半導体記憶装
    置であって、 前記第３、第４、第５及び第６の各領域の中央部に前記
    Ｙデコーダが形成されることを特徴とする半導体集積回
    路装置。
  8. 【請求項８】特許請求の範囲第７項において、 前記Ｘデコーダは、前記第２の領域に近接して配置され
    ることを特徴とする半導体記憶装置。
  9. 【請求項９】特許請求の範囲第７項において、 前記Ｘデコーダは、第３、第４、第５及び第６の各領域
    の中央部に配置されることを特徴とする半導体記憶装
    置。
  10. 【請求項１０】特許請求の範囲第４項記載の半導体記憶
    装置は、 前記複数のセンスアンプに接続され、接地電位を供給す
    る第１配線と、 前記周辺回路に接続され、前記接地電位を供給する第２
    配線とを更に含み、 前記第１配線と前記第２配線とは、それぞれ異なるボン
    ディングパッドに結合されることを特徴とする半導体記
    憶装置。
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