JP4564299B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は半導体集積回路装置に関し、特に、半導体メモリのチップレイアウトに関する。
デジタルカメラやカメラ内蔵型携帯電話の普及により、音声や画像を手軽に記憶できる不揮発性半導体メモリ及び不揮発性半導体メモリを内蔵したメモリカードの需要が急激に拡大している。このような用途では、大容量のメモリを必要とするので、ユーザに負担をかけないようにメモリのビット単価を低く抑えることが重要である。
ビット単価を低く抑え、大容量、かつ、安価な不揮発性半導体メモリを提供するには、チップ面積を削減し、かつ、製造歩留りを向上させることが有効である。これらを達成するためには、チップレイアウトを、小面積でしかも製造し易くなるように工夫しなければならない。
現在知られているチップレイアウトの例は、例えば、特許文献１、２に記載される。
特許文献１は、メモリセルアレイの両端にロウデコーダを配置する例である。
特許文献２は、パッド列を１列にする例である。
米国特許第５，６２５，５９０号 特開２００１−２１７３８３号
この発明は、大容量、かつ、安価な不揮発性半導体メモリを備えた半導体集積回路装置を提供する。
この発明の第１態様に係る半導体集積回路装置は、半導体チップと、前記半導体チップに配置されたメモリセルアレイと、前記メモリセルの両端に配置された第１、第２デコーダ列とを具備し、前記第１デコーダ列の配置位置は前記第２デコーダ列の配置位置からずれており、このずれによって生じたスペースが、前記半導体チップの隅に配置される。
この発明の第２態様に係る半導体集積回路装置は、半導体チップと、前記半導体チップに配置された第１メモリセルアレイと、前記半導体チップに、前記第１メモリセルアレイの両端に沿って配置された第１、第２デコーダ列と、前記半導体チップに、前記第２デコーダ列に沿って配置された第２メモリセルアレイと、前記半導体チップに、前記第２メモリセルアレイの両端に沿って配置された第３、第４デコーダ列とを具備し、前記第１、第３デコーダ列の配置位置は、前記第２、第４デコーダ列の配置位置からずれており、このずれによって生じたスペースが、前記半導体チップの隅に配置される。
この発明によれば、大容量、かつ、安価な不揮発性半導体メモリを備えた半導体集積回路装置を提供できる。
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
（第１実施形態）
図１はこの発明の第１実施形態に係る半導体集積回路装置の構成例を示すブロック図、図２はこの発明の第１実施形態に係る半導体集積回路装置のレイアウト例を示す平面図、図３はこの発明の第１実施形態に係る半導体集積回路装置の回路例を示す回路図である。
図１に示すように、第１実施形態に係る半導体集積回路装置は、周辺回路１、メモリセルアレイ３、デコーダ列（本例では一例としてロウデコーダ列）５、及びセンスアンプ列７を有する。周辺回路１は、例えば、制御回路１１、入出力回路１３、及び高電圧発生回路１５を含む。図１に示す回路ブロックはそれぞれ、半導体チップ１７内に配置される。
制御回路１１は、例えば、各種制御信号とアドレス信号とを受け、半導体集積回路装置の動作を制御する。
デコーダ列５は複数のデコード回路を含む。デコード回路は、制御回路１１から出力された制御信号、及びアドレス信号に従ってメモリセルアレイ３中のメモリセルを選択する。本例では、デコーダ列５の一例としてロウデコーダ列を示しているので、デコード回路は、ロウデコード回路である。ロウデコード回路は、メモリセルアレイ３中のロウを選択し、かつ、制御ゲート線、及び選択ゲート線をドライブする。
センスアンプ列７は複数のセンスアンプ回路を含む。センスアンプ回路は、制御信号に従ってメモリセルのデータを増幅する。
入出力回路１３は、メモリセルから読み出したデータを出力し、入力された書き込みデータをメモリセルアレイ３へと出力する。
高電圧発生回路１５は、例えば、電源電圧よりも高い高電圧を発生し、メモリセルアレイ３、及びデコーダ列５に対して供給する。高電圧発生回路１５は、必要に応じて設けられる。例えば、メモリセルが不揮発性半導体メモリセルの場合である。不揮発性半導体メモリセルは、例えば、データ書き込みの際、及びデータ消去の際に、高電圧を必要とする。不揮発性半導体メモリセルが、例えば、ＥＥＰＲＯＭセルであった場合、データ書き込みの際に高電圧を制御ゲートに与え、データ消去の際に高電圧をメモリセルアレイ３が形成されるウェル領域、もしくは半導体基板に与える。
図２に示すように、第１実施形態に係る半導体集積回路装置のデコーダ列５は、第１ロウデコーダ列５-１、及び第２ロウデコーダ列５-２を含む。第１ロウデコーダ列５-１、及び第２ロウデコーダ列５-２は、チップ１７に、メモリセルアレイ３の両端に沿って配置される。メモリセルアレイ３にはメモリセルが、例えば、マトリクス状に配置される。本例のメモリセルアレイ３は、ｎ個のブロックＢ（Ｂ０、Ｂ１、…、Ｂｎ-１）を含む。ブロックＢの回路例を図３に示す。
図３に示す回路例は、ＮＡＮＤ型不揮発性半導体メモリの例である。
図３に示すように、ＮＡＮＤ型不揮発性半導体メモリのメモリセルの基本構成は、ビット線ＢＬとソース線ＣＥＬＳとの間に接続されたＮＡＮＤストリングである。ＮＡＮＤストリングは、互いに直列接続された複数のフローティングゲート型のメモリセルトランジスタＭＴと、メモリセルトランジスタＭＴの、例えば、ドレインをビット線ＢＬに接続する選択トランジスタＳＴＤと、メモリセルトランジスタＭＴの、例えば、ソースをソース線ＣＥＬＳに接続する選択トランジスタＳＴＳとを含む。本例のメモリセルトランジスタＭＴは３２個あり、各トランジスタＭＴの制御ゲートは、制御ゲート線（ワード線）ＣＧ０〜ＣＧ３１それぞれに接続される。選択トランジスタＳＴＳのゲートはドレイン側選択ゲート線ＳＧＤに接続され、選択トランジスタＳＴＤのゲートはソース側選択ゲート線ＳＧＳに接続される。
１つのブロックＢは、選択ゲート線ＳＧＤ、ＳＧＳ、及び制御ゲート線ＣＧ０〜ＣＧ３１を共有する複数のＮＡＮＤストリングを含んで構成される。これらゲート線ＳＧＤ、ＳＧＳ、及びＣＧ０〜ＣＧ３１は、ブロックＢごとに、それぞれ別のロウデコード回路ＲＤ（ＲＤ０、ＲＤ１、…）に接続される。
ビット線ＢＬは、偶数ビット線ＢＬｅ、及び奇数ビット線ＢＬｏを含む。ビット線ＢＬｅ、及びＢＬｏは、それぞれビット線選択トランジスタＢＬＳＴｅ、及びＢＬＳＴｏを会して１つのセンスアンプ回路Ｓ（Ｓ０、…、Ｓｍ−１）に接続される。
図４に第１実施形態に係る半導体集積回路装置の基板構造例を示す。
メモリセルトランジスタＭＴ、選択トランジスタＳＴＳ、ＳＴＤはそれぞれ、図４に示す、例えば、Ｐ型ウェル領域１９内に形成される。即ち、メモリセルアレイ３はＰ型ウェル領域１９に形成される。メモリセルアレイ３の周囲には、Ｐ型ウェル領域１９、Ｐ型ウェル領域１９をＰ型シリコン基板２３から分離するＮ型ウェル領域２１、Ｎ型ウェル領域２１が形成されるＰ型シリコン基板２３が順に形成される。また、メモリセルアレイ３の周囲には、Ｐ型ウェル領域、Ｎ型ウェル領域、及びＰ型シリコン基板それぞれに電位を与える拡散層（図示せず）が順に配置される場合もある。従って、メモリセルアレイ３中のブロックＢから第１ロウデコーダ列５-１、第２ロウデコーダ列５-２、センスアンプ列７までの距離は、約１０μｍ程度となる。距離の値は、集積回路の大きさによって様々に変化することはもちろんである。
規則的な単純パターンで構成されるメモリセルアレイ３は、技術進歩に伴って微細化を進めることができる。しかし、データを書き込む際に高電圧、例えば、２０Ｖ程度をメモリセルトランジスタＭＴへ転送するデコード回路ＲＤは、微細化が非常に難しい。このため、デザインルールが縮小されるに従って、１つのブロックＢに対応するデコード回路ＲＤを、１つのブロックＢのレイアウトピッチ“Ｐ”内にレイアウトすることが困難になる。
この場合、図２に示すように、メモリセルアレイ３の両端に、ｎ個のデコード回路ＲＤをｎ／２個ずつ２つに分離し、それぞれメモリセルアレイ３の両端に沿って配置する。これにより、ブロックＢに対応するデコード回路ＲＤを、２つのブロックＢのレイアウトピッチ内にレイアウトすることが可能となり、上記困難を解消できる。
具体的には、図２に示すように、デコード回路ＲＤは、ブロックＢ２つ分の幅のレイアウトピッチ“２Ｐ”で、第１ロウデコーダ列５-１、及び第２ロウデコーダ列５-２それぞれにレイアウトされる。例えば、奇数ブロックＢ１、Ｂ３…に対応するデコード回路ＲＤ１、ＲＤ３…はメモリセルアレイ３の下辺ＢＴＭに沿った第１ロウデコーダ列５-１にレイアウトし、偶数ブロックＢ０、Ｂ２…に対応するデコード回路ＲＤ０、ＲＤ２…はメモリセルアレイの上辺ＴＯＰに沿った第２ロウデコーダ列５-２にレイアウトする。なお、センスアンプ列７は、メモリセルアレイ３の右辺ＲＧＴに沿って配置する。
さらに、本例では、第１ロウデコーダ列５-１の配置位置を、第２ロウデコーダ列５-２の配置位置からずらす。これにより、第１ロウデコーダ列５-１の、例えば、左端にスペース９が生ずる。スペース９はチップ１７の隅２５に配置する。
第１実施形態に係る半導体集積回路装置によれば、以下の利点を得ることができる。
１．メモリセルアレイ３を、第１ロウデコーダ列５-１及び第２ロウデコーダ列５-２で挟む。これにより、メモリセルアレイ３がチップ１７の縁に直接に相対しなくなる。
２．第１ロウデコーダ列５-１を第２ロウデコーダ列５-２からずらすことで、スペース９を生じさせる。このスペース９をチップ１７の隅２５に配置する。これにより、集積回路を、チップ１７の隅２５に配置せずに済む。
次に、上記利点についてより詳しく説明する。
図５は、半導体ウェーハをダイシングする様子を示す平面図である。
図５に示すように、半導体ウェーハ、例えば、シリコンウェーハ３１は、ダイシングライン３３を有し、半導体チップ１７となる集積回路は、ダイシングライン３３間に形成される。ウェーハ３１はダイシングライン３３に沿ってダイシングされ、ウェーハ３１から半導体チップ１７が切り出される。このとき、切り口から不純物がチップ１７内に入る可能性がある。チップ１７内に入った不純物がメモリセルアレイ３に達すると、メモリセルトランジスタＭＴのしきい電圧が変動することがある。しきい電圧が変動すると、記憶データが揮発する、あるいはデータの書き込みが正常に出来なくなる、という事情を招く。この事情は、メモリセルアレイ３内のメモリセルトランジスタＭＴが微細化されている場合に、より顕著である。微細化されたメモリセルトランジスタＭＴは、不純物が極微量であったとしても敏感に反応し、しきい電圧が変動する。たとえ、不純物の量が、メモリセルトランジスタＭＴ以外のトランジスタのしきい値には影響を与えない程度であったとしても、である。サイズが小さなトランジスタは、サイズが大きなトランジスタに比較して、不純物に対する許容量が小さいのである。
この事情を回避するためには、図６中の範囲３５に示すように、メモリセルアレイ３は半導体チップ１７の縁からある程度の範囲には配置しない、という規則を設定し、対処することになる。しかし、範囲３５の設定は、半導体チップ１７の面積を増加させる要因となる。
そこで、本例のように、メモリセルアレイ３を、第１デコーダ列５-１及び第２デコーダ列５-２で挟む。デコーダ列内のデコード回路ＲＤを構成するトランジスタのサイズは、メモリセルトランジスタＭＴのサイズに比較して大きい。つまり、デコード回路ＲＤを構成するトランジスタは、メモリセルトランジスタＭＴに比較して不純物に対する許容量が大きい。従って、デコーダ列、本例では、第１デコーダ列５-１から半導体チップ１７の縁までの距離を短くできる。従って、半導体チップ１７の面積が増加する事情を緩和できる。
また、半導体チップ１７の隅２５の近傍は、ダイシング時にせん断力が加わりやすく、機械的強度が弱くなる。このため、図７に示すように、クラック３７が入ったり、参照符号３９に示すように、欠けたりする。このため、集積回路は、隅２５から離してレイアウトしなければならない。これも、半導体チップ１７の面積を増加させる要因である。
そこで、本例のように、スペース９を、隅２５に配置する。スペース９は、例えば、レイアウトを禁止するレイアウト禁止領域にできる。スペース９を、レイアウト禁止領域とすれば、集積回路、例えば、メモリセルアレイ３やデコーダ列、本例では第１デコーダ列５-１は、隅２５から自動的に離れる。従って、半導体チップ１７の面積が増加する事情を緩和できる。
（第２実施形態）
図８は、この発明の第２実施形態に係る半導体集積回路装置のレイアウト例を示す平面図である。
図８に示すように、第２実施形態に係る半導体集積回路装置は、パッド列４１を、チップ１７の一辺のみに沿って配置する。本例では、パッド列４１を、チップ１７の四辺ＴＯＰｃ、ＢＴＭｃ、ＲＧＴｃ、及びＬＦＴｃのうち、右辺ＲＧＴｃに沿って配置する。パッド列４１には、例えば、データ及びアドレス入出力のためのパッド、チップ１７の動作を制御する制御信号のためのパッド、及び電源パッドが配置される。
本例のメモリセルアレイ３は２つあり、半導体チップ１７に、上下に並んで配置される。第１メモリセルアレイ３-１は、第１ロウデコーダ列５-１と第２ロウデコーダ列５-２との間に配置される。第２メモリセルアレイ３-２は、第３ロウデコーダ列５-３と第４ロウデコーダ５-４との間に配置される。本例において、第１ロウデコーダ列５-１はチップ１７の下辺ＢＴＭｃに沿って配置され、第３ロウデコーダ列５-２はチップ１７の上辺ＴＯＰｃに沿って配置される。
第１センスアンプ列７-１は、第１メモリセルアレイ３-１の右辺ＲＧＴｍ１に沿って配置され、第２センスアンプ列７-２は、第２メモリセルアレイ３-２の右辺ＲＧＴｍ２に沿って配置される。周辺回路１は、第１、第２センスアンプ列７-１、７-２とパッド列４１との間に配置される。
上記回路レイアウトにおいて、パッド列４１はチップ１７の右辺ＲＧＴｃに相対する。同様に、第１ロウデコーダ列５-１はチップ１７の下辺ＢＴＭｃに相対し、第３ロウデコーダ列５-３はチップ１７の上辺ＴＯＰｃに相対する。第１メモリセルアレイ３-１の左辺ＬＦＴｍ１、及び第２メモリセルアレイ３-２の左辺ＬＦＴｍ２は、チップ１７の左辺ＬＦＴｃに相対する。
第２実施形態によれば、第１ロウデコーダ列５-１、及び第３ロウデコーダ列５-３の配置位置が、それぞれ第２ロウデコーダ列５-２、及び第４ロウデコーダ列５-４の配置位置からずれており、このずれによって生じたスペース９が各々、半導体チップ１７の隅に配置される。従って、第１実施形態と同様に、半導体チップ１７の面積が増加する事情を緩和できる。
（第３実施形態）
第３実施形態は、ロウデコード回路ＲＤを、２ブロック分のレイアウトピッチ２Ｐに配置する例である。
図９は、この発明の第３実施形態に係る半導体集積回路装置のレイアウト例を示す平面図である。
図９に示すように、１ブロックに対応したロウデコード回路ＲＤが、２ブロック分のレイアウトピッチ２Ｐでレイアウトされることは第１実施形態と同じであるが、連続して配置された２つのブロックに対応したロウデコード回路ＲＤが、メモリセルアレイ３の同じ側に配置されることが異なる。即ち、ブロックＢ０、Ｂ１に対応したロウデコード回路ＲＤ０、ＲＤ１がメモリセルアレイ３の上辺ＴＯＰに沿って配置され、ブロックＢ２、Ｂ３に対応したロウデコード回路ＲＤ２、ＲＤ３がメモリセルアレイ３の下辺ＢＴＭに沿って配置される。
第３実施形態によれば、ロウデコーダ列の位置がセルアレイの上下で１ブロック長分ずれ、スペース９が生ずる。従って、第１、第２実施形態と同様に、半導体チップ１７の面積が増加する事情を緩和できる。
以上、この発明を複数の実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
また、各実施形態は、この発明をＮＡＮＤ型不揮発性半導体メモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型不揮発性半導体メモリに限られるものではなく、ＮＡＮＤ型不揮発性半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。さらに、この発明は、ＮＡＮＤ型不揮発性半導体メモリ以外の半導体メモリにも適用できる。
図１はこの発明の第１実施形態に半導体集積回路装置の構成例を示すブロック図 図２はこの発明の第１実施形態に半導体集積回路装置のレイアウト例を示す平面図 図３はこの発明の第１実施形態に係る半導体集積回路装置の回路例を示す回路図 図４はこの発明の第１実施形態に係る半導体集積回路装置の基板構造例を示す平面図 図５は半導体ウェーハをダイシングする様子を示す平面図 図６は半導体チップの平面図 図７は半導体チップの平面図 図８はこの発明の第２実施形態に係る半導体集積回路装置のレイアウト例を示す平面図 図９はこの発明の第３実施形態に係る半導体集積回路装置のレイアウト例を示す平面図
符号の説明
３…メモリセルアレイ、５-１〜５-４…デコーダ列、９…スペース、１７…半導体チップ、２５…隅

Claims (4)

  1. 半導体チップと、
    前記半導体チップに配置されたメモリセルアレイと、
    前記半導体チップに、前記メモリセルアレイの両端に沿って配置された第１、第２デコーダ列とを具備し、
    前記第１デコーダ列の配置位置は前記第２デコーダ列の配置位置からずれており、このずれによって生じたスペースが、前記半導体チップの隅に配置されることを特徴とする半導体集積回路装置。
  2. 半導体チップと、
    前記半導体チップに配置された第１メモリセルアレイと、
    前記半導体チップに、前記第１メモリセルアレイの両端に沿って配置された第１、第２デコーダ列と、
    前記半導体チップに、前記第２デコーダ列に沿って配置された第２メモリセルアレイと、
    前記半導体チップに、前記第２メモリセルアレイの両端に沿って配置された第３、第４デコーダ列とを具備し、
    前記第１、第３デコーダ列の配置位置は、前記第２、第４デコーダ列の配置位置からずれており、このずれによって生じたスペースが、前記半導体チップの隅に配置されることを特徴とする半導体集積回路装置。
  3. 前記メモリセルアレイは、選択ゲート線、及び制御ゲート線を共有する複数のブロックを含み、
    前記第１、第２デコーダ列は、前記複数のブロック毎に、それぞれ設けられたデコード回路を含み、
    前記デコード回路のレイアウトピッチは、前記ブロックのレイアウトピッチの２倍であることを特徴とする請求項１に記載の半導体集積回路装置。
  4. 前記第１、第２メモリセルアレイは、選択ゲート線、及び制御ゲート線を共有する複数のブロックを含み、
    前記第１、第２、第３、第４デコーダ列は、前記複数のブロック毎に、それぞれ設けられたデコード回路を含み、
    前記デコード回路のレイアウトピッチは、前記ブロックのレイアウトピッチの２倍であることを特徴とする請求項２に記載の半導体集積回路装置。
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