KR100825525B1 - 반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치 Download PDF

Info

Publication number
KR100825525B1
KR100825525B1 KR1020077004485A KR20077004485A KR100825525B1 KR 100825525 B1 KR100825525 B1 KR 100825525B1 KR 1020077004485 A KR1020077004485 A KR 1020077004485A KR 20077004485 A KR20077004485 A KR 20077004485A KR 100825525 B1 KR100825525 B1 KR 100825525B1
Authority
KR
South Korea
Prior art keywords
memory cell
cell array
semiconductor chip
column
decoder
Prior art date
Application number
KR1020077004485A
Other languages
English (en)
Other versions
KR20070032082A (ko
Inventor
다까히꼬 하라
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Priority to KR1020077004485A priority Critical patent/KR100825525B1/ko
Publication of KR20070032082A publication Critical patent/KR20070032082A/ko
Application granted granted Critical
Publication of KR100825525B1 publication Critical patent/KR100825525B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 집적 회로 장치는, 반도체 칩(17)과, 반도체 칩(17)에 배치된 메모리 셀 어레이(3)와, 메모리 셀 어레이(3)의 양단을 따라 배치된 제1, 제2 디코더 열(5-1, 5-2)을 구비한다. 제1 디코더 열(5-1)의 배치 위치는, 2 디코더 열(5-2)의 배치 위치로부터 어긋나 있으며, 이 어긋남에 의해 생긴 스페이스(9)가 반도체 칩(17)의 코너(25)에 배치된다.
반도체 칩, 메모리 셀 어레이, 스페이스, 디코더 열

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적 회로 장치에 관한 것으로, 특히, 반도체 메모리의 칩 레이아웃에 관한 것이다.
디지털 스틸 카메라나 카메라 내장형 휴대 전화의 보급에 의해, 음성이나 화상을 손쉽게 기억할 수 있는 불휘발성 반도체 메모리 및 불휘발성 반도체 메모리를 내장한 메모리 카드의 수요가 급격하게 확대되고 있다. 이러한 용도에서는, 대용량의 메모리를 필요하게 하므로, 유저에게 부담을 주지 않도록 메모리의 비트 단가를 낮게 억제하는 것이 중요하다.
비트 단가를 낮게 억제하여, 대용량이면서, 저렴한 불휘발성 반도체 메모리를 제공하기 위해서는, 칩 면적을 삭감하고, 또한, 제조 수율을 향상시키는 것이 유효하다. 이들을 달성하기 위해서는, 칩 레이아웃을, 소면적이면서 제조하기 쉬워지도록 연구해야 한다.
현재 알려져 있는 칩 레이아웃의 예는, 예를 들면, 미국 특허 제5,625,590호(참고 문헌1), 및 일본 공개 특허 공보 특개2001-217383호(참고 문헌2)에 기재된다.
참고 문헌1은, 메모리 셀 어레이의 양단에 로우 디코더를 배치하는 예이다.
참고 문헌2는, 패드 열을 일렬로 하는 예이다.
<발명의 개시>
본 발명은, 대용량이면서, 저렴한 불휘발성 반도체 메모리를 구비한 반도체 집적 회로 장치를 제공한다.
본 발명의 제1 양태에 따른 반도체 집적 회로 장치는, 반도체 칩과, 상기 반도체 칩에 배치된 메모리 셀 어레이와, 상기 메모리 셀의 양단에 배치된 제1, 제2 디코더 열을 구비하고, 상기 제1 디코더 열의 배치 위치는 상기 제2 디코더 열의 배치 위치로부터 어긋나 있으며, 이 어긋남에 의해 생긴 스페이스가, 상기 반도체 칩의 코너에 배치된다.
본 발명의 제2 양태에 따른 반도체 집적 회로 장치는, 반도체 칩과, 상기 반도체 칩에 배치된 제1 메모리 셀 어레이와, 상기 반도체 칩에, 상기 제1 메모리 셀 어레이의 양단을 따라 배치된 제1, 제2 디코더 열과, 상기 반도체 칩에, 상기 제2 디코더 열에 따라 배치된 제2 메모리 셀 어레이와, 상기 반도체 칩에, 상기 제2 메모리 셀 어레이의 양단을 따라 배치된 제3, 제4 디코더 열을 구비하고, 상기 제1, 제3 디코더 열의 배치 위치는, 상기 제2, 제4 디코더 열의 배치 위치로부터 어긋나 있고, 이 어긋남에 의해 생긴 스페이스가, 상기 반도체 칩의 코너에 배치된다.
도 1은 본 발명의 제1 실시예에 반도체 집적 회로 장치의 구성예를 도시하는 블록도.
도 2는 본 발명의 제1 실시예에 반도체 집적 회로 장치의 레이아웃 예를 도시하는 평면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 회로예를 도시하는 회로도.
도 4는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 기판 구조예를 도시하는 평면도.
도 5는 반도체 웨이퍼를 다이싱하는 모습을 도시하는 평면도.
도 6은 반도체 칩의 평면도.
도 7은 반도체 칩의 평면도.
도 8은 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 레이아웃 예를 도시하는 평면도.
도 9는 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 레이아웃 예를 도시하는 평면도.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시예를, 도면을 참조하여 설명한다. 이 설명에서, 모든 도면에 걸쳐, 공통되는 부분에는 공통되는 참조 부호를 붙인다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 구성예를 도시하는 블록도이고, 도 2는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 레이아웃 예를 도시하는 평면도이고, 도 3은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 회로예를 도시하는 회로도이다.
도 1에 도시한 바와 같이 제1 실시예에 따른 반도체 집적 회로 장치는, 주변회로(1), 메모리 셀 어레이(3), 디코더 열(본 예에서는 일례로서 로우 디코더 열)(5), 및 센스 앰프 열(7)을 갖는다. 주변 회로(1)는, 예를 들면, 제어 회로(11), 입출력 회로(13), 및 고전압 발생 회로(15)를 포함한다. 도 1에 도시하는 회로 블록은 각각, 반도체 칩(17) 내에 배치된다.
제어 회로(11)는, 예를 들면, 각종 제어 신호와 어드레스 신호를 받아, 반도체 집적 회로 장치의 동작을 제어한다.
디코더 열(5)은 복수의 디코드 회로를 포함한다. 디코드 회로는, 제어 회로(11)로부터 출력된 제어 신호, 및 어드레스 신호에 따라 메모리 셀 어레이(3) 내의 메모리 셀을 선택한다. 본 예에서는, 디코더 열(5)의 일례로서 로우 디코더 열을 나타내고 있으므로, 디코드 회로는, 로우 디코드 회로이다. 로우 디코드 회로는, 메모리 셀 어레이(3) 내의 로우를 선택하고, 또한, 제어 게이트 선, 및 선택 게이트 선을 드라이브한다.
센스 앰프 열(7)은 복수의 센스 앰프 회로를 포함한다. 센스 앰프 회로는, 제어 신호에 따라 메모리 셀의 데이터를 증폭한다.
입출력 회로(13)는, 메모리 셀로부터 판독한 데이터를 출력하고, 입력된 기입 데이터를 메모리 셀 어레이(3)에 출력한다.
고전압 발생 회로(15)는, 예를 들면, 전원 전압보다도 높은 고전압을 발생하고, 메모리 셀 어레이(3), 및 디코더 열(5)에 대하여 공급한다. 고전압 발생 회 로(15)는, 필요에 따라 설치된다. 예를 들면, 메모리 셀이 불휘발성 반도체 메모리 셀인 경우이다. 불휘발성 반도체 메모리 셀은, 예를 들면, 데이터 기입 시, 및 데이터 소거 시에, 고전압을 필요로 한다. 불휘발성 반도체 메모리 셀이, 예를 들면, EEPROM 셀인 경우, 데이터 기입 시에 고전압을 제어 게이트에 공급하고, 데이터 소거 시에 고전압을 메모리 셀 어레이(3)가 형성되는 웰 영역, 혹은 반도체 기판에 공급한다.
도 2에 도시한 바와 같이 제1 실시예에 따른 반도체 집적 회로 장치의 디코더 열(5)은, 제1 로우 디코더 열(5-1), 및 제2 로우 디코더 열(5-2)을 포함한다. 제1 로우 디코더 열(5-1), 및 제2 로우 디코더 열(5-2)은, 칩(17)에, 메모리 셀 어레이(3)의 양단을 따라 배치된다. 메모리 셀 어레이(3)에는 메모리 셀이, 예를 들면, 매트릭스 형상으로 배치된다. 본 예의 메모리 셀 어레이(3)는, n개의 블록 B(B0, B1, …, Bn-1)를 포함한다. 블록 B의 회로예를 도 3에 도시한다.
도 3에 도시하는 회로예는, NAND형 불휘발성 반도체 메모리의 예이다.
도 3에 도시한 바와 같이 NAND형 불휘발성 반도체 메모리의 메모리 셀의 기본 구성은, 비트선 BL과 소스선 CELS 사이에 접속된 NAND 스트링이다. NAND 스트링은, 서로 직렬 접속된 복수의 플로팅 게이트형의 메모리 셀 트랜지스터 MT와, 메모리 셀 트랜지스터 MT의, 예를 들면, 드레인을 비트선 BL에 접속하는 선택 트랜지스터 STD와, 메모리 셀 트랜지스터 MT의, 예를 들면, 소스를 소스선 CELS에 접속하는 선택 트랜지스터 STS를 포함한다. 본 예의 메모리 셀 트랜지스터 MT는 32개이고, 각 트랜지스터 MT의 제어 게이트는, 제어 게이트 선(워드 선) CG0∼CG31 각각 에 접속된다. 선택 트랜지스터 STS의 게이트는 드레인측 선택 게이트 선 SGD에 접속되고, 선택 트랜지스터 STD의 게이트는 소스측 선택 게이트 선 SGS에 접속된다.
1개의 블록 B는, 선택 게이트 선 SGD, SGS, 및 제어 게이트 선 CG0∼CG31을 공유하는 복수의 NAND 스트링을 포함하여 구성된다. 이들 게이트 선 SGD, SGS, 및 CG0∼CG31은, 블록 B마다, 각각 별도의 로우 디코드 회로 RD(RD0, RD1, …)에 접속된다.
비트선 BL은, 짝수 비트선 BLe, 및 홀수 비트선 BLo를 포함한다. 비트선 BLe, 및 BLo는, 각각 비트선 선택 트랜지스터 BLSTe, 및 BLSTo를 통하여 1개의 센스 앰프 회로 S(SO, …, Sm-1)에 접속된다.
도 4에 제1 실시예에 따른 반도체 집적 회로 장치의 기판 구조 예를 도시한다.
메모리 셀 트랜지스터 MT, 선택 트랜지스터 STS, STD는 각각, 도 4에 도시하는, 예를 들면, P형 웰 영역(19) 내에 형성된다. 즉, 메모리 셀 어레이(3)는 P형 웰 영역(19)에 형성된다. 메모리 셀 어레이(3)의 주위에는, P형 웰 영역(19), P형 웰 영역(19)을 P형 실리콘 기판(23)로부터 분리하는 N형 웰 영역(21), N형 웰 영역(21)이 형성되는 P형 실리콘 기판(23)이 순서대로 형성된다. 또한, 메모리 셀 어레이(3)의 주위에는, P형 웰 영역, N형 웰 영역, 및 P형 실리콘 기판 각각에 전위를 공급하는 확산층(도시하지 않음)이 순서대로 배치되는 경우도 있다. 따라서, 메모리 셀 어레이(3) 내의 블록 B부터 제1 로우 디코더 열(5-1), 제2 로우 디코더 열(5-2), 센스 앰프 열(7)까지의 거리는, 약 10㎛ 정도로 된다. 거리의 값은, 집 적 회로의 크기에 의해 다양하게 변화되는 것은 물론이다.
규칙적인 단순 패턴으로 구성되는 메모리 셀 어레이(3)는, 기술 진보에 수반하여 미세화를 진행시킬 수 있다. 그러나, 데이터를 기입할 때에 고전압, 예를 들면, 20V 정도를 메모리 셀 트랜지스터 MT에 전송하는 디코드 회로 RD는, 미세화가 매우 어렵다. 이 때문에, 디자인 룰이 축소됨에 따라, 1개의 블록 B에 대응하는 디코드 회로 RD를, 1개의 블록 B의 레이아웃 피치 "P" 내에 레이아웃하는 것이 곤란하게 된다.
이 경우, 도 2에 도시한 바와 같이 메모리 셀 어레이(3)의 양단에, n개의 디코드 회로 RD를 n/2개씩 2개로 분리하고, 각각 메모리 셀 어레이(3)의 양단을 따라 배치한다. 이에 의해, 블록 B에 대응하는 디코드 회로 RD를, 2개의 블록 B의 레이아웃 피치 내에 레이아웃하는 것이 가능해져, 상기 곤란을 해소할 수 있다.
구체적으로는, 도 2에 도시한 바와 같이 디코드 회로 RD는, 블록 B 2개분의 폭의 레이아웃 피치 "2P"로, 제1 로우 디코더 열(5-1), 및 제2 로우 디코더 열(5-2) 각각에 레이아웃된다. 예를 들면, 홀수 블록 B1, B3, …에 대응하는 디코드 회로 RD1, RD3, …은 메모리 셀 어레이(3)의 하변 BTM을 따른 제1 로우 디코더 열(5-1)에 레이아웃하고, 짝수 블록 B0, B2, …에 대응하는 디코드 회로 RD0, RD2, …는 메모리 셀 어레이의 상변 TOP를 따른 제2 로우 디코더 열(5-2)에 레이아웃한다. 또한, 센스 앰프 열(7)은, 메모리 셀 어레이(3)의 우변 RGT를 따라 배치한다.
또한, 본 예에서는, 제1 로우 디코더 열(5-1)의 배치 위치를, 제2 로우 디코더 열(5-2)의 배치 위치로부터 어긋나게 한다. 이에 의해, 제1 로우 디코더 열(5- 1)의, 예를 들면, 좌단에 스페이스(9)가 생긴다. 스페이스(9)는 칩(17)의 코너(25)에 배치한다.
제1 실시예에 따른 반도체 집적 회로 장치에 따르면, 이하의 이점을 얻을 수 있다.
1. 메모리 셀 어레이(3)를, 제1 로우 디코더 열(5-1) 및 제2 로우 디코더 열(5-2) 사이에 끼운다. 이에 의해, 메모리 셀 어레이(3)가 칩(17)의 가장자리에 직접 마주 대하지 않게 된다.
2. 제1 로우 디코더 열(5-1)을 제2 로우 디코더 열(5-2)로부터 어긋나게 함으로써, 스페이스(9)를 발생시킨다. 이 스페이스(9)를 칩(17)의 코너(25)에 배치한다. 이에 의해, 집적 회로를, 칩(17)의 코너(25)에 배치하지 않아도 된다.
다음으로, 상기 이점에 대하여 더 자세하게 설명한다.
도 5는, 반도체 웨이퍼를 다이싱하는 모습을 도시하는 평면도이다.
도 5에 도시한 바와 같이 반도체 웨이퍼, 예를 들면, 실리콘 웨이퍼(31)는, 다이싱 라인(33)을 갖고, 반도체 칩(17)으로 되는 집적 회로는, 다이싱 라인(33) 사이에 형성된다. 웨이퍼(31)는 다이싱 라인(33)을 따라 다이싱되어, 웨이퍼(31)로부터 반도체 칩(17)이 잘라내어진다. 이 때, 절단 부분으로부터 불순물이 칩(17) 내에 들어갈 가능성이 있다. 칩(17) 내에 들어간 불순물이 메모리 셀 어레이(3)에 도달하면, 메모리 셀 트랜지스터 MT의 임계 전압이 변동하는 경우가 있다. 임계 전압이 변동하면, 기억 데이터가 휘발하거나, 혹은 데이터의 기입을 정상적으로 할 수 없게 된다고 하는 사정을 초래한다. 이 사정은, 메모리 셀 어레이(3) 내 의 메모리 셀 트랜지스터 MT가 미세화되어 있는 경우에, 더 현저하다. 미세화된 메모리 셀 트랜지스터 MT는, 불순물이 극미량이었다고 해도 민감하게 반응하여, 임계 전압이 변동한다. 비록, 불순물의 양이, 메모리 셀 트랜지스터 MT 이외의 트랜지스터의 임계값에는 영향을 주지 않을 정도라고 해도 말이다. 사이즈가 작은 트랜지스터는, 사이즈가 큰 트랜지스터에 비교하여, 불순물에 대한 허용량이 작은 것이다.
이러한 사정을 회피하기 위해서는, 도 6에서의 범위35로 나타낸 바와 같이 메모리 셀 어레이(3)는 반도체 칩(17)의 가장자리로부터 어느 정도의 범위에는 배치하지 않는다고 하는 규칙을 설정하고, 대처하게 된다. 그러나, 범위35의 설정은, 반도체 칩(17)의 면적을 증가시키는 요인으로 된다.
따라서, 본 예와 같이, 메모리 셀 어레이(3)를, 제1 디코더 열(5-1) 및 제2 디코더 열(5-2) 사이에 끼운다. 디코더 열 내의 디코드 회로 RD를 구성하는 트랜지스터의 사이즈는, 메모리 셀 트랜지스터 MT의 사이즈에 비교해서 크다. 즉, 디코드 회로 RD를 구성하는 트랜지스터는, 메모리 셀 트랜지스터 MT에 비교해서 불순물에 대한 허용량이 크다. 따라서, 디코더 열, 본 예에서는, 제1 디코더 열(5-1)부터 반도체 칩(17)의 가장자리까지의 거리를 짧게 할 수 있다. 따라서, 반도체 칩(17)의 면적이 증가하는 사정을 완화시킬 수 있다.
또한, 반도체 칩(17)의 코너(25)의 근방은, 다이싱 시에 전단력이 가해지기 쉬워, 기계적 강도가 약해진다. 이 때문에, 도 7에 도시한 바와 같이 크랙(37)이 생기거나, 참조 부호 39로 나타낸 바와 같이 깨지거나 한다. 이 때문에, 집적 회 로는, 코너(25)로부터 떨어뜨려 레이아웃해야 한다. 이것도, 반도체 칩(17)의 면적을 증가시키는 요인이다.
따라서, 본 예와 같이, 스페이스(9)를, 코너(25)에 배치한다. 스페이스(9)는, 예를 들면, 레이아웃을 금지하는 레이아웃 금지 영역에 생긴다. 스페이스(9)를, 레이아웃 금지 영역으로 하면, 집적 회로, 예를 들면, 메모리 셀 어레이(3)나 디코더 열, 본 예에서는 제1 디코더 열(5-1)은, 코너(25)로부터 자동적으로 떨어진다. 따라서, 반도체 칩(17)의 면적이 증가하는 사정을 완화시킬 수 있다.
(제2 실시예)
도 8은, 본 발명의 제2 실시예에 따른 반도체 집적 회로 장치의 레이아웃 예를 도시하는 평면도이다.
도 8에 도시한 바와 같이 제2 실시예에 따른 반도체 집적 회로 장치는, 패드 열(41)을, 칩(17)의 １변만을 따라 배치한다. 본 예에서는, 패드 열(41)을, 칩(17)의 ４변 TOPc, BTMc, RGTc, 및 LFTc 중, 우변 RGTc를 따라 배치한다. 패드 열(41)에는, 예를 들면, 데이터 및 어드레스 입출력을 위한 패드, 칩(17)의 동작을 제어하는 제어 신호를 위한 패드, 및 전원 패드가 배치된다.
본 예의 메모리 셀 어레이(3)는 2개이며, 반도체 칩(17)에, 상하로 배열하여 배치된다. 제1 메모리 셀 어레이(3-1)는, 제1 로우 디코더 열(5-1)과 제2 로우 디코더 열(5-2) 사이에 배치된다. 제2 메모리 셀 어레이(3-2)는, 제3 로우 디코더 열(5-3)과 제4 로우 디코더(5-4) 사이에 배치된다. 본 예에서, 제1 로우 디코더 열(5-1)은 칩(17)의 하변 BTMc를 따라 배치되고, 제3 로우 디코더 열(5-2)은 칩(17)의 상변 TOPc를 따라 배치된다.
제1 센스 앰프 열(7-1)은, 제1 메모리 셀 어레이(3-1)의 우변 RGTm1을 따라 배치되고, 제2 센스 앰프 열(7-2)은, 제2 메모리 셀 어레이(3-2)의 우변 RGTm2를 따라 배치된다. 주변 회로(1)는, 제1, 제2 센스 앰프 열(7-1, 7-2)과 패드 열(41) 사이에 배치된다.
상기 회로 레이아웃에서, 패드 열(41)은 칩(17)의 우변 RGTc에 마주 대한다. 마찬가지로, 제1 로우 디코더 열(5-1)은 칩(17)의 하변 BTMc에 마주 대하고, 제3 로우 디코더 열(5-3)은 칩(17)의 상변 TOPc에 마주 대한다. 제1 메모리 셀 어레이(3-1)의 좌변 LFTm1, 및 제2 메모리 셀 어레이(3-2)의 좌변 LFTm2는, 칩(17)의 좌변 LFTc에 마주 대한다.
제2 실시예에 따르면, 제1 로우 디코더 열(5-1), 및 제3 로우 디코더 열(5-3)의 배치 위치가, 각각 제2 로우 디코더 열(5-2), 및 제4 로우 디코더 열(5-4)의 배치 위치로부터 어긋나 있으며, 이 어긋남에 의해 생긴 스페이스(9)가 각각 반도체 칩(17)의 코너에 배치된다. 따라서, 제1 실시예와 마찬가지로, 반도체 칩(17)의 면적이 증가하는 사정을 완화시킬 수 있다.
(제3 실시예)
제3 실시예는, 로우 디코드 회로 RD를, 2블록분의 레이아웃 피치 2P로 배치하는 예이다.
도 9는, 본 발명의 제3 실시예에 따른 반도체 집적 회로 장치의 레이아웃 예를 도시하는 평면도이다.
도 9에 도시한 바와 같이 1블록에 대응한 로우 디코드 회로 RD가, 2블록분의 레이아웃 피치 2P로 레이아웃되는 것은 제1 실시예와 동일하지만, 연속해서 배치된 2개의 블록에 대응한 로우 디코드 회로 RD가, 메모리 셀 어레이(3)의 동일한 측에 배치되는 것이 상이하다. 즉, 블록 B0, B1에 대응한 로우 디코드 회로 RD0, RD1이 메모리 셀 어레이(3)의 상변 TOP를 따라 배치되고, 블록 B2, B3에 대응한 로우 디코드 회로 RD2, RD3이 메모리 셀 어레이(3)의 하변 BTM을 따라 배치된다.
제3 실시예에 따르면, 로우 디코더 열의 위치가 셀 어레이의 상하에서 1블록 길이만큼 어긋나, 스페이스(9)가 생긴다. 따라서, 제1, 제2 실시예와 마찬가지로, 반도체 칩(17)의 면적이 증가하는 사정을 완화시킬 수 있다.
이상, 본 발명을 복수의 실시예에 의해 설명했지만, 본 발명은 각 실시예에 한정되는 것은 아니고, 그 실시에 있어서 발명의 요지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다.
또한, 각 실시예는 단독으로 실시하는 것이 가능하지만, 적절히 조합하여 실시하는 것도 가능하다.
또한, 각 실시예는 여러 단계의 발명을 포함하고 있으며, 각 실시예에서 개시한 복수의 구성 요건의 적절한 조합에 의해, 여러 단계의 발명을 추출하는 것이 가능하다.
또한, 각 실시예는, 본 발명을 NAND형 불휘발성 반도체 메모리에 적용한 예에 기초하여 설명했지만, 본 발명은 NAND형 불휘발성 반도체 메모리에 한정되는 것은 아니고, NAND형 불휘발성 반도체 메모리를 내장한 반도체 집적 회로 장치, 예를 들면, 프로세서, 시스템 LSI 등도 또한, 본 발명의 범주이다. 또한，D형 불휘발성 반도체 메모리 이외의 반도체 메모리에도 적용할 수 있다.
본 발명은, 대용량의 불휘발성 반도체 메모리를 구비한 반도체 집적 회로 장치에 이용할 수 있다.

Claims (4)

  1. 반도체 칩과,
    상기 반도체 칩에 배치된 메모리 셀 어레이와,
    상기 반도체 칩에, 상기 메모리 셀 어레이의 양단을 따라 배치된 제1, 제2 디코더 열
    을 구비하고,
    상기 제1 디코더 열의 배치 위치는 상기 제2 디코더 열의 배치 위치로부터 어긋나 있고, 그 어긋남에 의해 생긴 스페이스가 상기 반도체 칩의 코너에 배치되는 반도체 집적 회로 장치.
  2. 반도체 칩과,
    상기 반도체 칩에 배치된 제1 메모리 셀 어레이와,
    상기 반도체 칩에, 상기 제1 메모리 셀 어레이의 양단을 따라 배치된 제1, 제2 디코더 열과,
    상기 반도체 칩에, 상기 제2 디코더 열을 따라 배치된 제2 메모리 셀 어레이와,
    상기 반도체 칩에, 상기 제2 메모리 셀 어레이의 양단을 따라 배치된 제3, 제4 디코더 열
    을 구비하고,
    상기 제1, 제3 디코더 열의 배치 위치는 상기 제2, 제4 디코더 열의 배치 위치로부터 어긋나 있으며, 그 어긋남에 의해 생긴 스페이스가 상기 반도체 칩의 코너에 배치되는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이는, 선택 게이트 선, 및 제어 게이트 선을 공유하는 복수의 블록을 포함하고,
    상기 제1, 제2 디코더 열은, 상기 복수의 블록 마다, 각각 설치된 디코드 회로를 포함하고,
    상기 디코드 회로의 레이아웃 피치는, 상기 블록의 레이아웃 피치의 2배인 반도체 집적 회로 장치.
  4. 제2항에 있어서,
    상기 제1, 제2 메모리 셀 어레이는, 선택 게이트 선, 및 제어 게이트 선을 공유하는 복수의 블록을 포함하고,
    상기 제1, 제2, 제3, 제4 디코더 열은, 상기 복수의 블록 마다, 각각 설치된 디코드 회로를 포함하고,
    상기 디코드 회로의 레이아웃 피치는, 상기 블록의 레이아웃 피치의 2배인 반도체 집적 회로 장치.
KR1020077004485A 2004-07-28 2005-07-27 반도체 집적 회로 장치 KR100825525B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020077004485A KR100825525B1 (ko) 2004-07-28 2005-07-27 반도체 집적 회로 장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00220662 2004-07-28
KR1020077004485A KR100825525B1 (ko) 2004-07-28 2005-07-27 반도체 집적 회로 장치

Publications (2)

Publication Number Publication Date
KR20070032082A KR20070032082A (ko) 2007-03-20
KR100825525B1 true KR100825525B1 (ko) 2008-04-25

Family

ID=41345938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077004485A KR100825525B1 (ko) 2004-07-28 2005-07-27 반도체 집적 회로 장치

Country Status (1)

Country Link
KR (1) KR100825525B1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022668A (ja) * 1988-06-16 1990-01-08 Mitsubishi Electric Corp 読出専用半導体記憶装置および半導体記憶装置
JPH03203085A (ja) * 1989-12-29 1991-09-04 Samsung Electron Co Ltd 半導体メモリアレイ
JPH03214669A (ja) * 1989-03-20 1991-09-19 Hitachi Ltd 半導体記憶装置
KR910020721A (ko) * 1990-05-18 1991-12-20 세끼모또 다다히로 반도체 메모리 소자
JPH06211262A (ja) * 1991-12-22 1994-08-02 Ostma Mas Bau Gmbh １つのまたは複数の立方体状荷物のための包装および包装の実施方法
KR19990036789A (ko) * 1997-10-31 1999-05-25 다니구찌 이찌로오, 기타오카 다카시 반도체 집적 회로 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022668A (ja) * 1988-06-16 1990-01-08 Mitsubishi Electric Corp 読出専用半導体記憶装置および半導体記憶装置
JPH03214669A (ja) * 1989-03-20 1991-09-19 Hitachi Ltd 半導体記憶装置
JPH03203085A (ja) * 1989-12-29 1991-09-04 Samsung Electron Co Ltd 半導体メモリアレイ
KR910020721A (ko) * 1990-05-18 1991-12-20 세끼모또 다다히로 반도체 메모리 소자
JPH06211262A (ja) * 1991-12-22 1994-08-02 Ostma Mas Bau Gmbh １つのまたは複数の立方体状荷物のための包装および包装の実施方法
KR19990036789A (ko) * 1997-10-31 1999-05-25 다니구찌 이찌로오, 기타오카 다카시 반도체 집적 회로 장치

Also Published As

Publication number Publication date
KR20070032082A (ko) 2007-03-20

Similar Documents

Publication Publication Date Title
US11929352B2 (en) Semiconductor memory device having transistors between bonding pads and word lines
US11889699B2 (en) Semiconductor memory device with a plurality of sense ampilifers overlapping a plurality of metal joints
US8139407B2 (en) Nonvolatile semiconductor memory device including NAND-type flash memory and the like
KR100945839B1 (ko) 비휘발성 반도체 메모리
US20140133244A1 (en) Twin MONOS Array for High Speed Application
US7919823B2 (en) EEPROM array with well contacts
US6822900B2 (en) Non-volatile semiconductor memory device
KR100636063B1 (ko) 반도체 기억 장치와 이를 이용한 전자 장치
JP4564476B2 (ja) 半導体装置
US7663247B2 (en) Semiconductor intergrated circuit device
KR102123736B1 (ko) 반도체 기억장치
US20100014350A1 (en) Nand flash memory
US20070206399A1 (en) Nonvolatile semiconductor memory device
US8036038B2 (en) Semiconductor memory device
KR100825525B1 (ko) 반도체 집적 회로 장치
JP2008004196A (ja) 半導体メモリ装置
US7382653B2 (en) Electrically rewritable non-volatile semiconductor memory device
JP2007242700A (ja) 半導体メモリ
US20090279357A1 (en) Nonvolatile semiconductor storage device and method of testing the same
US11783888B2 (en) Semiconductor memory device having memory chip bonded to a CMOS chip including a peripheral circuit
JP2023180086A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120418

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee