JP4564476B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関し、例えば、ＮＡＮＤ型フラッシュメモリの周辺回路に配置される高耐圧トランジスタ等に適用されるものである。

従来より、例えば、ＮＡＮＤ型フラッシュメモリのセンスアンプ（Sense Amplifier）とビット線との間には、高耐圧トランジスタが配置されている。この高耐圧トランジスタは、例えば、メモリセルのデータ消去動作時の際に、ビット線の電位が高電圧（例えば、２０Ｖ程度）である消去電圧Ｖeraに昇圧される際に、センスアンプとビット線とをカットオフ（Cut-off）するために用いられる。

しかし、従来の高耐圧トランジスタは、例えば、２本のビット線（例えば、奇数／偶数（Odd／Even）ビット線）がソースに共通接続された、２つの高耐圧トランジスタを一単位として構成されていた。そのため、高耐圧トランジスタの専有面積が増大し、微細化に不利であるという問題があった。

さらに、メモリセルの書き込み動作の際には、上記高耐圧トランジスタの２つのゲート電位を制御し、センスアンプへ奇数／偶数（Odd／Even）ビット線電位を転送する必要がある。しかし、上記高電圧を印加する必要があるため、ゲート絶縁破壊等の観点から、高耐圧系トランジスタの専有面積は、メモリセル等と比較して大きくする必要がある。ここで、メモリセルの微細化が進むと、束ねる必要があるビット線の本数も増大するため、メモリセルの専有面積に対する高耐圧トランジスタの専有面積が増大してしまい、半導体チップの縮小化の障害となる。このように、高耐圧トランジスタの専有面積の増大は、半導体装置全体の微細化に対して影響が大きい。

上記のように、従来の半導体装置は、微細化に対して不利であるという問題があった。

本願に関する文献公知発明としては、例えば、以下のような特許文献がある。
特開２００２−７６３５４号公報 明細書

この発明は、微細化に対して有利な半導体装置を提供する。

この発明の一態様によれば、それぞれの電流経路の一端が共通接続され、電流経路の他端が第１書き込み用配線に接続され第１方向に配置された第１ゲートを有する第１高耐圧トランジスタと、電流経路の他端が第２書き込み用配線に接続され、前記第１方向と交差する第２方向に配置された第２ゲートを有する第２高耐圧トランジスタと、電流経路の他端が第３書き込み用配線に接続され、前記第１方向に配置された第３ゲートを有する第３高耐圧トランジスタと、電流経路の他端が第４書き込み用配線に接続され、前記第２方向に配置された第４ゲートを有する第４高耐圧トランジスタとを備えた単位高耐圧トランジスタを具備し、前記単位高圧トランジスタが千鳥状に配置され、前記第１、第３ゲートは、前記第１方向に隣接する前記複数の単位高耐圧トランジスタに共通接続され、前記第２、第４ゲートは、前記第２方向に隣接する前記複数の単位高耐圧トランジスタに共通接続され、前記第１書き込み用配線のプリチャージ動作の際、前記第２、第４ゲートを前記第１方向に沿って挟むように設けられ、異なる単位高耐圧トランジスタにおける第１、第３高耐圧トランジスタの電流経路の第１、第３書き込み用配線にはそれぞれ同一の電位が印加され、前記第２、第４ゲートに０Ｖが印加される半導体装置を提供できる。

この発明によれば、微細化に対して有利な半導体装置が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態（アクティブ領域が十字形状の単位高耐圧トランジスタの一例）]
まず、図１乃至図４を用いてこの発明の第１の実施形態に係る半導体装置を説明する。図１は、この実施形態に係る半導体装置を示す回路図である。本例では、半導体装置の一例としてＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。

図示するように、ＮＡＮＤ型フラッシュメモリ１１は、メモリセルアレイ１２、制御回路１４、電圧発生回路１５、ロウデコーダ１６、カラムデコーダ１７、カットオフ回路１９、およびセンスアンプＳ／Ａを備えている。

電圧発生回路１５は、書込み電圧Ｖpgm、消去電圧Ｖera、読み出し電圧Ｖread等の所定の値の電圧を発生するように構成されている。

制御回路１４は、上記電圧発生回路１５を制御するように構成されている。

メモリセルアレイ１２は、複数のブロック（…, Block n-1, Block n, Block n+1,…）により構成されている。例えば、ブロックBlock nは、１つのメモリセルトランジスタＭＴに１ビットのデータを記録することが可能なＳＬＣ（Single Level Cell）領域として構成された２値ＮＡＮＤ型フラッシュメモリである。

ブロックBlock nは、例えば３２本のワード線ＷＬ０〜ＷＬ３１とｍ本のビット線ＢＬ１〜ＢＬ m（ｍ≧４ｋ：ｋは１以上の自然数）との交差位置にマトリクス状に配置された複数のメモリセルトランジスタＭＴを備えている。

メモリセルトランジスタＭＴのそれぞれは、半導体基板（例えば、シリコン基板）上に設けられたトンネル絶縁膜、トンネル絶縁膜上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御電極ＣＧを備えた積層構造である。ビット線ＢＬ方向に沿って隣接するメモリセルトランジスタＭＴは、電流経路であるソース／ドレインを共有し、それぞれの電流経路の一端および他端が直列に、本例では、３２個接続するように配置されている。

電流経路の一端および他端が直列に接続されたメモリセルトランジスタＭＴおよび選択トランジスタＳ１、Ｓ２は、ＮＡＮＤセル列２０を構成している。選択トランジスタＳＴ１、ＳＴ２により、このＮＡＮＤセル列２０を選択する。ＮＡＮＤセル列２０の電流経路の一端はカットオフ回路１９を介してセンスアンプＳ／Ａに接続され、電流経路の他端はソース線ＳＲＣに接続されている。

尚、メモリセルトランジスタＭＴの個数は、本例の３２個に限らず、例えば、８個、１６個等それ以上であっても良い。また、選択トランジスタＳＴ１、ＳＴ２は、ＮＡＮＤセル列２０を選択できる構成であれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていても良い。

各ワード線ＷＬ方向のメモリセルトランジスタＭＴの制御電極ＣＧは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続されている。選択トランジスタＳＴ１のゲートはセレクトゲートＳＧＤに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲートＳＧＳに共通接続されている。選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ m+1のいずれかに接続されている。選択トランジスタＳ２のソースは、ソース線ＳＲＣに接続されている。

また、破線内で示すように、ワード線ＷＬ方向に沿って、ワード線ＷＬ０〜ＷＬ３１ごとに１ページ（PAGE）が存在する。例えば、ワード線ＷＬ１には、ページPAGE１が存在する。１ページは、データ等を格納するデータ領域（例えば、512Byte程度）、および冗長領域（例えば、16Byte程度）を備えている。冗長領域には、ＥＣＣ（誤り訂正符合：Error Correcting Code）領域（例えば、3Byte程度）等が格納されている。

このページごとにデータを書き込み、読み出しを行うため、ページは書き込み、読み出し単位である。消去動作は、全ての制御電極ＣＧに消去電圧Ｖeraを印加して浮遊電極ＦＧ中の電子を放出することにより、ブロックBlock n単位で一括して行う。

例えば、他のブロックBlock n-1, Block n+1は、１つのメモリセルトランジスタＭＴに多ビットのデータを記録することが可能なＭＬＣ（Multi Level Cell）領域として構成された多値ＮＡＮＤ型フラッシュメモリである。その他の構成は、上記ブロックBlock nと同様である。このように、原則的には、全てのブロックBlockはＳＬＣ領域またはＭＬＣ領域のいずれか一方の領域となるように構成されるが、場合によっては、ＳＬＣ領域、ＭＬＣ領域が混在してもよい。

ロウデコーダ１６は、メモリコントローラ（図示せず）から指定されたアドレスに従い、ワード線ＷＬ０〜ＷＬ３１、選択セレクトゲート線ＳＧＤ、ＳＧＳを選択するように構成されている。ロウデコーダ１６は、転送ゲート線ＴＧにゲートが共通接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳ、転送トランジスタＴＲ０〜ＴＲ３１を備えている。転送トランジスタＴＲ０〜ＴＲ３１は、メモリセルトランジスタＭＴの制御電極ＣＧに、消去電圧Ｖera、書き込み電圧Ｖpgm等の所定の電圧を印加する。

センスアンプＳ／Ａは、ビット線ＢＬ１〜ＢＬmから読み出されたページごとのデータを増幅するように構成されている。例えば、センスアンプＳ／Ａは、入力がビット線ＢＬ０〜ＢＬmに接続され、出力が出力端子（Ｉ／Ｏ）に接続された複数のラッチ回路により構成されている。

カットオフ回路１９は、メモリセルアレイ１２とセンスアンプＳ／Ａの電流経路の間に配置され、複数の単位高耐圧トランジスタ２２−Ａ〜２２−Ｚを備えている。

例えば、単位高耐圧トランジスタ２２−Ａは、４つの高耐圧トランジスタＴｒ１〜Ｔｒ４を備えている。高耐圧トランジスタＴｒ１〜Ｔｒ４のソースＳは、センスアンプＳ／Ａの入力に共通接続されている。高耐圧トランジスタＴｒ１〜Ｔｒ４のドレインＤ１〜Ｄ４はビット線ＢＬ１〜ＢＬ４にそれぞれ接続され、ゲートＧ１〜Ｇ４はそれぞれ独立に制御される。その他の単位高耐圧トランジスタ２２−Ｂ〜２２−Ｚについても同様の構成である。

次に、カットオフ回路１９の平面レイアウトおよび断面構造について、図２乃至図４を用いてさらに詳しく説明する。

図２に示すように、複数の単位高耐圧トランジスタ２２−Ａ〜２２−Ｚのアクティブ領域ＡＡ（Active Area）の平面レイアウトのそれぞれは、ドレインＤ１、Ｄ３がビット線方向（第１方向）、ドレインＤ２、Ｄ４がワード線方向（第２方向）に沿った十字形状である。ここで、上記アクティブ領域ＡＡは、半導体基板２１中に埋め込まれた素子分離膜２６により電気的に分離され、ソースＳおよびドレインＤ１〜Ｄ４として働き基板２１中に設けられた不純物拡散層をいう。例えば、このアクティブ領域ＡＡは、ゲートＧ１〜Ｇ４をマスクとして、リン（Ｐ）またはヒ素（Ａｓ）等を基板２１中に注入することにより形成される。

複数の単位高耐圧トランジスタ２２−Ａ〜２２−Ｚのそれぞれは、ビット線４本分を一単位高耐圧トランジスタにまとめてソースを共通化している。例えば、単位高耐圧トランジスタ２２−Ａはビット線ＢＬ１〜ＢＬ４をまとめて備え、ソースＳを共通化している。複数の単位高耐圧トランジスタ２２−Ａ〜２２−Ｚは、それぞれをワード線ＷＬ方向（第２方向）に沿って１／２ピッチ程度ずらし、千鳥状に配置している。

さらに、高耐圧トランジスタのゲート電極は、それぞれビット線ＢＬ方向、ワード線ＷＬ方向の隣接する単位高耐圧トランジスタ中の高耐圧トランジスタのゲート電極と共通に配置されている。例えば、高耐圧トランジスタＴｒ１、Ｔｒ３のゲート電極Ｇ１、Ｇ３は、ビット線ＢＬ方向の隣接する単位高耐圧トランジスタ２２−Ｃ中の高耐圧トランジスタのゲート電極Ｇ１、Ｇ３と上層に設けられた配線層（図示せず）を介して共通に配置されている。例えば、高耐圧トランジスタＴｒ２、Ｔｒ４のゲート電極Ｇ２、Ｇ４は、ワード線ＷＬ方向の隣接する単位高耐圧トランジスタ２２−Ｄ中の高耐圧トランジスタのゲート電極と共通である。

図３に示すように、高耐圧トランジスタＴｒ１は、半導体基板（シリコン（Ｓｉ）基板）２１上に設けられたゲート絶縁膜２５、ゲート絶縁膜２５上に設けられビット線ＢＬ方向（第１方向）に設けられたゲート電極Ｇ１、ゲート電極Ｇ１を挟むように基板２１中に隔離してワード線ＷＬ方向（第２方向）に設けられたソースＳ、ドレインＤ１を備えている。ソースＳ上における層間絶縁膜２３中にソース線コンタクトＳＣが設けられ、ソースＳはこのソース線コンタクトＳＣを介してセンスアンプＳ／Ａに電気的に接続され、ドレインＤ１はドレインコンタクトＤＣ１を介してビット線ＢＬ１に電気的に接続されている。

高耐圧トランジスタＴｒ３は、半導体基板２１上に設けられたゲート絶縁膜２５、ゲート絶縁膜２５上に設けられビット線ＢＬ方向に設けられたゲート電極Ｇ３、ゲート電極Ｇ３を挟むように基板２１中に隔離してワード線ＷＬ方向に設けられたソースＳ、ドレインＤ３を備えている。ドレインＤ３はドレインコンタクトＤＣ３を介してビット線ＢＬ３に電気的に接続されている。

図４に示すように、高耐圧トランジスタＴｒ２は、半導体基板２１上に設けられたゲート絶縁膜２５、ゲート絶縁膜２５上に設けられワード線ＷＬ方向に設けられたゲート電極Ｇ２、ゲート電極Ｇ２を挟むように基板２１中に隔離してワード線ＷＬ方向に設けられたソースＳ、ドレインＤ２を備えている。ドレインＤ２はドレインコンタクトＤＣ２を介してビット線ＢＬ２に電気的に接続されている。

高耐圧トランジスタＴｒ４は、半導体基板２１上に設けられたゲート絶縁膜２５、ゲート絶縁膜２５上に設けられワード線ＷＬ方向に設けられたゲート電極Ｇ４、ゲート電極Ｇ４を挟むように基板２１中に隔離してワード線ＷＬ方向に設けられたソースＳ、ドレインＤ４を備えている。ドレインＤ４はドレインコンタクトＤＣ４を介してビット線ＢＬ４に電気的に接続されている。

＜バイアス関係＞
次に、本例に係る半導体装置の書き込み動作、消去動作、プリチャージ動作、および読み出し動作の際のカットオフ回路１９のバイアス関係について、図５乃至図７を用いて説明する。この説明においては、図５に則して説明する。

（書き込み（奇数）動作）
まず、奇数（Odd）書き込みの際のバイアス関係について説明する。この動作は、奇数ビット線ＢＬに接続されたメモリセルトランジスタＭＴ中の浮遊電極ＦＧに電子をＮＡＮＤセル列２０単位で注入することにより行う。

図５に示すように、まず奇数ビット線ＢＬ１、ＢＬ３、…、ＢＬm-1に０Ｖまたは電源電圧Ｖddを印加し、偶数ビット線ＢＬ２、ＢＬ４、…、ＢＬm-2、ＢＬ mに電源電圧Ｖddを印加する。

このように、奇数ビット線ＢＬに接続された奇数ドレインＤ１、Ｄ３に０ＶまたはＶddを印加し、偶数ビット線ＢＬに接続された偶数ドレインＤ２、Ｄ４に電源電圧Ｖddを印加する。

続いて、奇数ゲートＧ１、Ｇ３に０Ｖを印加し、偶数ゲートＧ２、Ｇ４に電源電圧Ｖddを印加する。

続いて、センスアンプＳ／Ａに接続されたソースＳに電源電圧Ｖddを印加する。

この際、隣接する単位高耐圧トランジスタ間に印加する電圧は、最大で０Ｖ−Ｖdd程度の電位差（例えば、３Ｖ程度）である。そのため、この０Ｖ−Ｖdd程度の電位差におけるパンチスルー耐圧を防止し得る程度のサイズまで、フィールド幅（素子分離膜２６幅）を狭めることが可能である。

（書き込み（偶数）動作）
偶数（Even）書き込み動作は、図５に示すように、奇数ゲートＧ１、Ｇ３および奇数ドレインＤ１、Ｄ３に印加する電圧と、偶数ゲートＧ２、Ｇ４および偶数ドレインＤ２、Ｄ４に印加する電圧とを、上記奇数（Odd）書き込み動作の際のバイアス関係とを置換したバイアス関係である。

（消去動作）
次に、消去動作の際のバイアス関係について説明する。この動作は、上記書き込み動作の際にメモリセルトランジスタＭＴ中の浮遊電極ＦＧに注入した電子をブロックBlock単位で一括して基板２１中に放出することにより行う。

まず、図５に示すように、全てのビット線ＢＬ１、…、ＢＬmに消去電圧Ｖera（例えば、２０Ｖ程度）を印加するため、ドレインＤ１〜Ｄ４にも消去電圧Ｖeraを印加する。

続いて、ゲートＧ１〜Ｇ４に電源電圧Ｖddを印加する。

続いて、センスアンプＳ／Ａに接続されたソースＳに電源電圧Ｖddを印加する。

このように、消去動作の際でも、偶数ゲートＧ２、Ｇ４をビット線方向に挟むように設けられた奇数ドレインＤ１、Ｄ３には、同一の消去電圧Ｖeraが印加され、拡散層電位差を生じない。そのため、１／２ピッチ程度ずれて隣接する単位高耐圧トランジスタ２２のドレインＤ１、Ｄ３間でのフィールド反転リーク電流を防止している。

（プリチャージ動作）
次に、プリチャージ動作の際のバイアス関係について説明する。このプリチャージ動作は、読み出し動作前に、読み出しビット線ＢＬを充電するための動作である。この説明では、ビット線ＢＬ１（単位高耐圧トランジスタ２２の各ドレインＤ１）をプリチャージする場合を一例に挙げる。

まず、図５および図６に示すように、選択ビット線ＢＬ１を電源電圧Ｖddに充電するため、接続されたドレインＤ１に電源電圧Ｖddを印加する。その他の非選択ビット線ＢＬ２〜ＢＬ４をカットオフするため、接続されたドレインＤ２〜Ｄ４に０Ｖを印加する。

続いて、選択ゲートＧ１に電源電圧Ｖddを印加し、非選択ゲートＧ２〜Ｇ４に０Ｖを印加する。

続いて、ソースＳ／Ａに接続されたソースＳに０Ｖまたは電源電圧Ｖddを印加し、各ドレインＤ１〜Ｄ４の電圧をビット線ＢＬ１〜ＢＬ mに転送し、選択ビット線ＢＬ１をプリチャージする。

このプリチャージ動作の際のバイアス関係は、図７で示すようになる。例えば、図７中の破線２９に示すように、単位高耐圧トランジスタ２２−Ｂ、２２−Ｄの各ドレインＤ１には電源電圧Ｖddを印加し、その素子間に設けられたゲート電極Ｇ２には０Ｖを印加している。そのため、各ドレインＤ１間の拡散層電位差を防止し、リーク電流が流れることはないため、フィールド反転リーク電流を防止している。

さらに、図７中の破線２７に示すように、単位高耐圧トランジスタ２２−Ｂ、２２−Ｃの各ドレインＤ３、およびその素子間に設けられたゲート電極Ｇ２には０Ｖを印加している。そのため、各ドレインＤ３間の拡散層電位差を防止し、リーク電流が流れることはないため、フィールド反転リーク電流を防止している。

尚、この際、選択ワード線および非選択ワード線には、いずれも読み出し電圧Ｖreadを印加してすべてのメモリセルトランジスタをオン状態にしておく。

（読み出し動作）
次に、読み出し動作の際のバイアス関係について説明する。この動作は、プリチャージしたビット線ＢＬに接続されたメモリセルトランジスタＭＴのデータをＮＡＮＤセル列２０単位でセンスアンプＳ／Ａと導通させ、増幅することにより行う。この説明では、ビット線ＢＬ１に接続されたデータを読み出す場合を一例に挙げる。

まず、上記プリチャージ動作に続き、選択ワード線に０Ｖを印加し、非選択ワード線に読み出し電圧Ｖreadを印加する。

続いて、選択ゲートＧ１に電源電圧Ｖddを印加して高耐圧トランジスタＴｒ１をオンさせ、センスアンプＳ／Ａと導通させる。一方、その他の非選択ゲートＧ２〜Ｇ４に０Ｖを印加して高耐圧トランジスタＴｒ２〜Ｔｒ４をオフさせる。

続いて、ソースＳ／Ａに接続されたソースＳに０Ｖまたは電源電圧Ｖddを印加し、ドレインＤ１の電圧をセンスアンプＳ／Ａに転送する。

そのため、センスアンプＳ／Ａに接続されたソースＳには、ビット線ＢＬ１からのデータ電圧である０Ｖまたは電源電圧Ｖddが印加され、ビット線ＢＬ１のデータを読み出す。

上記のように、この実施形態に係る半導体装置によれば、下記（１）乃至（３）の効果が得られる。

（１）微細化に対して有利である。

上記のように、複数の単位高耐圧トランジスタ２２−Ａ〜２２−Ｚのアクティブ領域ＡＡの平面レイアウトのそれぞれは、ドレインＤ１、Ｄ３がビット線方向（第１方向）、ドレインＤ２、Ｄ４がワード線方向（第２方向）に沿った十字形状である。そのため、単位高耐圧トランジスタ（例えば、２２−Ａ、２２−Ｄ）のそれぞれをワード線方向に沿って１／２ピッチ程度ずらし、ずらした間にビット線方向に１／２ピッチ程度ずらした高耐圧トランジスタ（例えば、２２−Ｂ）の一部を入れ込むことで千鳥状に配置し、最密充填構造を備えることができる。

また、高耐圧トランジスタの奇数ゲート電極Ｇ１、Ｇ３は、ビット線方向に隣接する単位高耐圧トランジスタ中の高耐圧トランジスタの奇数ゲート電極Ｇ１、Ｇ３共通に配置され、奇数ゲート電極Ｇ１、Ｇ３を共有することができる。さらに、高耐圧トランジスタの偶数ゲート電極Ｇ２、Ｇ４は、ワード線方向に隣接する単位高耐圧トランジスタ中の高耐圧トランジスタの偶数ゲート電極Ｇ２、Ｇ４共通に配置され、偶数ゲート電極Ｇ２、Ｇ４を共有することができる。

さらに、単位高耐圧トランジスタ２２−Ａ〜２２−Ｚのそれぞれは、ビット線ＢＬの４本分（例えば、ＢＬ１〜ＢＬ４）を一単位高耐圧トランジスタにまとめて備えている。そのため、例えば、ビット線２本分を束ねる場合等と比べて、束ねるビット線の本数を増大することができ、単位高耐圧トランジスタ２２の専有面積を低減できる。上記のように、本例では束ねるビット線ＢＬの本数は４の倍数（ＢＬ１〜ＢＬ４，…，）とすることができる。

以上のようなレイアウトを備えることにより、単位高耐圧トランジスタ２２の充填度を増大できるため、微細化に対して有利である。

（２）読み出し動作の際のパンチスルーリーク電流の発生を防止できる。

上記のように、奇数／偶数書き込み動作の際に、例えば、隣接する単位高耐圧トランジスタ２２−Ａと２２−ＢのドレインＤ３間に印加する電圧は、最大で０Ｖ−Ｖdd程度の電位差（例えば、３Ｖ程度）である。

そのため、例えば、２０Ｖ程度の高電圧である消去電圧Ｖera等に比べて、隣接する単位高耐圧トランジスタ間に印加する電圧を低減でき、パンチスルーリーク電流の発生を防止することができる。

さらに、この０Ｖ−Ｖdd程度の電位差におけるパンチスルーの発生を防止し得る程度のサイズまで、ビット線方向のフィールド幅（素子分離膜２６幅）を狭めることで、フィールド幅を縮小できるというメリットもある。

（３）プリチャージ動作の際の各ドレインＤ１間および各ドレインＤ３間の拡散層電位差を防止し、フィールド反転リーク電流を防止できる。

上記のように、プリチャージ動作の際のバイアス関係は、図７で示すようになる。例えば、図７中の破線２９に示すように、単位高耐圧トランジスタ２２−Ｂ、２２−Ｄの各ドレインＤ１には電源電圧Ｖddを印加し、その素子間に設けられたゲート電極Ｇ２には０Ｖを印加している。そのため、各ドレインＤ１間の拡散層電位差を防止し、リーク電流が流れることがないため、フィールド反転リーク電流を防止できる。

さらに、図７中の破線２７に示すように、単位高耐圧トランジスタ２２−Ｂ、２２−Ｃの各ドレインＤ３、およびその素子間に設けられたゲート電極Ｇ２には０Ｖを印加している。そのため、各ドレインＤ３間の拡散層電位差を防止し、リーク電流が流れることがないため、フィールド反転リークを防止できる。

［第２の実施形態（アクティブ領域ＡＡが網目状であって、カットオフゲートを更に備える高耐圧トランジスタの一例）］
次に、第２の実施形態に係る半導体装置について、図８を用いて説明する。この実施形態は、アクティブ領域ＡＡが網目状であって、カットオフゲート（Cut-off Gate）を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、本例に係る半導体装置は、以下の点で上記第１の実施形態と相違している。

まず、単位高耐圧トランジスタ２２−Ａ〜２２−Ｚのアクティブ領域ＡＡの平面レイアウトが、ビット線方向およびワード線方向にそれぞれ延設され隣接する単位高耐圧トランジスタで共有されるように設けられた網目形状である点で上記第１の実施形態と相違している。

さらに、ビット線方向およびワード線方向に隣接する単位高耐圧トランジスタ２２−Ａ〜２２−Ｚ間に設けられた、カットオフゲートＣＯＧ１、ＣＯＧ２をそれぞれ備えている点で上記第１の実施形態と相違している。

カットオフゲートＣＯＧ１のワード線方向のゲート幅は、ゲート電極Ｇ３のワード方向のゲート幅をＷとすれば、例えば、１／３Ｗ〜１／２Ｗ程度であり、ゲート幅を低減できる。カットオフゲートＣＯＧ２のビット線方向のゲート幅は、ゲート電極Ｇ２のビット方向のゲート幅をＷとすれば、例えば、１／３Ｗ〜１／２Ｗ程度であり、ゲート幅を低減できる。

＜バイアス関係＞
次に、本例に係る半導体装置の書き込み、消去、読み出し動作の際のカットオフ回路１９のバイアス関係について、図９、図１０を用いて説明する。この説明においては、図９に則して説明する。

図９に示すように、奇数／偶数書き込み動作、プリチャージ動作、および読み出し動作の際にはカットオフゲートＣＧＯ１、ＣＧＯ２に０Ｖに印加し、消去動作の際にはカットオフゲートＣＧＯ１、ＣＧＯ２に消去電圧Ｖeraまたはフローティング電圧ＦＬを印加する点を除き、上記第１の実施形態と同様である。

（消去動作）
次に、図１０を用いて、消去動作の際のバイアス関係について説明する。

まず、図１０に示すように、全てのビット線ＢＬ１、…、ＢＬmに消去電圧Ｖeraを印加し、ドレインＤ１〜Ｄ４に消去電圧Ｖeraを印加する。

続いて、ゲートＧ１〜Ｇ４に電源電圧Ｖddを印加する。

続いて、センスアンプＳ／Ａに接続されたソースＳに電源電圧Ｖddを印加する。

さらに、この際、カットオフゲートＣＧＯ１、ＣＧＯ２に消去電圧Ｖera（またはフローティング電圧ＦＬ）を印加して基板２１電圧を持ち上げる。

上記のように、この実施形態に係る半導体装置によれば、上記（１）乃至（３）と同様の効果が得られる。さらに、本例によれば、（４）に示す効果が得られる。

（４）絶縁破壊（Breakdown）を防止できる。

上記のように、本例に係る単位高耐圧トランジスタ２２−Ａ〜２２−Ｚは、ビット線方向およびワード線方向に隣接する単位高耐圧トランジスタ２２−Ａ〜２２−Ｚ間に設けられた、カットオフゲートＣＯＧ１、ＣＯＧ２を備えている。さらに、消去動作の際に、カットオフゲートＣＧＯ１、ＣＧＯ２に消去電圧Ｖera（またはフローティング電圧ＦＬ）を印加して基板２１電圧を持ち上げることができる。

そのため、ドレインＤ１〜Ｄ４に印加された高電圧の消去電圧Ｖeraにより基板２１の表面耐圧（Surface耐圧）を超えて素子分離構造が破壊される絶縁破壊（Breakdown）を防止することができる点で有利である。

尚、上記第１、第２の実施形態においては、ビット線ＢＬ方向、ワード線ＷＬ方向を一例として示したが、これらの方向は一例であり、必要に応じてその他の方向に配置することが可能である。

また、ドレインコンタクトＤＣ１〜ＤＣ４およびソース線コンタクトＳＣは、ビット線ＢＬ方向に一直線上に配置される場合を示した。しかし、ドレインコンタクトＤＣ１〜ＤＣ４およびソース線コンタクトＳＣの配置はこれに限らず、例えば、ビット線方向に沿って千鳥状に配置することも可能である。この配置の場合には、ドレインコンタクトＤＣ１〜ＤＣ４およびソース線コンタクトＳＣに電気的に接続された上層の配線層を容易に接続できる点で有効である。

以上、第１、第２の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体装置を示す回路図。 第１の実施形態に係るカットオフ回路のレイアウトを示す平面図。 図２中のＩＩＩ−ＩＩＩ´に沿った断面図。 図２中のＩＶ−ＩＶ´に沿った断面図。 第１の実施形態に係るカットオフ回路の動作電圧を示す図。 第１の実施形態に係るカットオフ回路の奇数ビット線書き込み動作の際を示す回路図。 第１の実施形態に係るカットオフ回路の奇数ビット線書き込みの際のレイアウトを示す平面図。 この発明の第２の実施形態に係るカットオフ回路を示す回路図。 第２の実施形態に係るカットオフ回路の動作電圧を示す図。 第２の実施形態に係るカットオフ回路の消去動作の際のレイアウトを示す平面図。

符号の説明

ＡＡ…アクティブ領域、２６…素子分離膜、２２−Ａ〜２２−Ｄ…単位高耐圧トランジスタ、Ｔｒ１〜Ｔｒ４…高耐圧トランジスタ、Ｄ１〜Ｄ４…ドレイン、Ｇ１〜Ｇ４…ゲート電極、Ｓ／Ａ…センスアンプ。

Claims (4)

1. それぞれの電流経路の一端が共通接続され、電流経路の他端が第１書き込み用配線に接続され第１方向に配置された第１ゲートを有する第１高耐圧トランジスタと、電流経路の他端が第２書き込み用配線に接続され、前記第１方向と交差する第２方向に配置された第２ゲートを有する第２高耐圧トランジスタと、電流経路の他端が第３書き込み用配線に接続され、前記第１方向に配置された第３ゲートを有する第３高耐圧トランジスタと、電流経路の他端が第４書き込み用配線に接続され、前記第２方向に配置された第４ゲートを有する第４高耐圧トランジスタとを備えた単位高耐圧トランジスタを具備し、
   前記単位高圧トランジスタが千鳥状に配置され、
   前記第１、第３ゲートは、前記第１方向に隣接する前記複数の単位高耐圧トランジスタに共通接続され、
   前記第２、第４ゲートは、前記第２方向に隣接する前記複数の単位高耐圧トランジスタに共通接続され、
   前記第１書き込み用配線のプリチャージ動作の際、前記第２、第４ゲートは前記第１方向に沿って挟むように設けられ、異なる単位高耐圧トランジスタにおける第１高耐圧トランジスタの電流経路の第１書き込み用配線に同一の電位が印加され、異なる単位高耐圧トランジスタにおける第３高耐圧トランジスタの電流経路の第３書き込み用配線に同一の電位が印加され、
   前記第２、第４ゲートに０Ｖが印加されること
   を特徴とする半導体装置。
2. 前記単位高耐圧トランジスタのアクティブ領域の平面レイアウトは、前記第１乃至第４高耐圧トランジスタの電流経路の他端が前記第１および第２方向に沿った十字形状であること
   を特徴とする請求項１に記載の半導体装置。
3. 前記単位高圧トランジスタ間は素子分離膜により分離され、
   前記第１高耐圧トランジスタの電流経路の他端が前記第２ゲートを挟んで向き合うように配置されること
   を特徴とする請求項１または２に記載の半導体装置。
4. それぞれの前記第１乃至第４書き込み用配線がビット線に接続され、
   前記第１乃至第４の高耐圧トランジスタの共通接続された部分がセンスアンプに接続されること
   を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。

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