JP2000228509A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 集積度を高めることのできる半導体集積回路
装置に関し、複数のトランジスタのいずれにも直接アク
セスすることができ、かつ集積度を高めることのできる
半導体装置を提供する。 【解決手段】 半導体基板の表面に２次元的に規則性を
有して配置された複数の活性領域をフィールド絶縁膜が
画定する各活性領域は１つのビットコンタクト領域と、
該ビットコンタクト領域から４方向に延びるサブ活性領
域を含む。全体として第１の方向に沿って延在する複数
の第１のワード線と、全体として第１の方向に交差する
第２の方向に沿って延在する複数の第２のワード線とを
作る。２つのサブ活性領域は該第１のワード線と交差
し、残りの２つのサブ活性領域は該第２のワード線と交
差する。全体として、第１および第２の方向に交差して
延在する複数のビット線を作る。各ビットコンタクト領
域は対応する１本のビット線に接続されている。第１の
ワード線、第２のワード線、ビット線は層間絶縁領域に
よって互いに絶縁される。
装置に関し、複数のトランジスタのいずれにも直接アク
セスすることができ、かつ集積度を高めることのできる
半導体装置を提供する。 【解決手段】 半導体基板の表面に２次元的に規則性を
有して配置された複数の活性領域をフィールド絶縁膜が
画定する各活性領域は１つのビットコンタクト領域と、
該ビットコンタクト領域から４方向に延びるサブ活性領
域を含む。全体として第１の方向に沿って延在する複数
の第１のワード線と、全体として第１の方向に交差する
第２の方向に沿って延在する複数の第２のワード線とを
作る。２つのサブ活性領域は該第１のワード線と交差
し、残りの２つのサブ活性領域は該第２のワード線と交
差する。全体として、第１および第２の方向に交差して
延在する複数のビット線を作る。各ビットコンタクト領
域は対応する１本のビット線に接続されている。第１の
ワード線、第２のワード線、ビット線は層間絶縁領域に
よって互いに絶縁される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に集積度を高めることのできる半導体集積回路装置に
関する。
特に集積度を高めることのできる半導体集積回路装置に
関する。
【０００２】
【従来の技術】以下、制限的な意味なく、主に不揮発性
メモリを例にとって説明する。
メモリを例にとって説明する。
【０００３】半導体集積回路装置において、集積度を上
げることは常に一つの目標である。これはＥＥＰＯＭ、
フラッシュＥＥＰＲＯＭ、マスクＲＯＭのような不揮発
性メモリにおいても同じである。
げることは常に一つの目標である。これはＥＥＰＯＭ、
フラッシュＥＥＰＲＯＭ、マスクＲＯＭのような不揮発
性メモリにおいても同じである。
【０００４】図６（Ｂ）にＮＡＮＤ型フラッシュＥＥＰ
ＲＡＭ、ＮＯＲ型フラッシュＥＥＰＲＯＭの回路構成を
等価回路図で示す。ＮＡＮＤ型回路においては、たとえ
ば左端の列に８ビット分の複数のメモリトランジスタＴ
１１、Ｔ２１，．．．．Ｔ８１が隣り合うトランジスタ
のソースとドレインを共通として直列に接続され、その
両端に選択トランジスタＳＡ１、ＳＢ１が接続されてい
る。
ＲＡＭ、ＮＯＲ型フラッシュＥＥＰＲＯＭの回路構成を
等価回路図で示す。ＮＡＮＤ型回路においては、たとえ
ば左端の列に８ビット分の複数のメモリトランジスタＴ
１１、Ｔ２１，．．．．Ｔ８１が隣り合うトランジスタ
のソースとドレインを共通として直列に接続され、その
両端に選択トランジスタＳＡ１、ＳＢ１が接続されてい
る。
【０００５】同様、右隣の列には、他の８ビット分のメ
モリトランジスタＴ１２，Ｔ２２，．．．Ｔ８２が直列
に接続され、その両端に選択トランジスタＳＡ２、ＳＢ
２が接続されている。ビット線ＢＬ１，ＢＬ２は一方の
選択トランジスタＳＡ１，ＳＡ２の外側に接続され、各
メモリトランジスタはビットコンタクトを持たない。
モリトランジスタＴ１２，Ｔ２２，．．．Ｔ８２が直列
に接続され、その両端に選択トランジスタＳＡ２、ＳＢ
２が接続されている。ビット線ＢＬ１，ＢＬ２は一方の
選択トランジスタＳＡ１，ＳＡ２の外側に接続され、各
メモリトランジスタはビットコンタクトを持たない。
【０００６】メモリトランジスタは、フローティングゲ
ートとコンタクトゲートとを含むスタック型ゲート電極
を有し、選択トランジスタは通常のシングルゲート電極
を有する。８本のワード線ＷＬ１，ＷＬ２，．．．ＷＬ
８がそれぞれ１行目から８行目のメモリトランジスタの
コントロールゲートに接続され、選択トランジスタのゲ
ートには選択ラインＳＧ１，ＳＧ２が接続されている。
ートとコンタクトゲートとを含むスタック型ゲート電極
を有し、選択トランジスタは通常のシングルゲート電極
を有する。８本のワード線ＷＬ１，ＷＬ２，．．．ＷＬ
８がそれぞれ１行目から８行目のメモリトランジスタの
コントロールゲートに接続され、選択トランジスタのゲ
ートには選択ラインＳＧ１，ＳＧ２が接続されている。
【０００７】各メモリトランジスタへの書き込み／消去
は、トンネリングによる電子の出し入れにより行う。読
み出し動作は、直列に接続された８個のメモリトランジ
スタを１単位として行う。このため、アクセス速度はＮ
ＯＲ型と比べ落ちるが、ビットコンタクトが少ないた
め、集積度は高くできる。
は、トンネリングによる電子の出し入れにより行う。読
み出し動作は、直列に接続された８個のメモリトランジ
スタを１単位として行う。このため、アクセス速度はＮ
ＯＲ型と比べ落ちるが、ビットコンタクトが少ないた
め、集積度は高くできる。
【０００８】図６（Ｂ）に示すＮＯＲ型ＥＥＰＲＯＭ
は、ＮＡＮＤ型と同様、複数のトランジスタＴ１１，Ｔ
２１，．．．．が直列に接続されるが、メモリトランジ
スタのドレインが１ビットごとにビット線ＢＬにコンタ
クトされており、ソースラインは共通に接続されてい
る。
は、ＮＡＮＤ型と同様、複数のトランジスタＴ１１，Ｔ
２１，．．．．が直列に接続されるが、メモリトランジ
スタのドレインが１ビットごとにビット線ＢＬにコンタ
クトされており、ソースラインは共通に接続されてい
る。
【０００９】書き込みは、ドレイン側に高電界をかけ、
電子のホットエレクトロン注入によりフローティングゲ
ートに電子を書き込んで行う。消去はトンネリングによ
ってソースラインへ電子を引き抜くことによって行う。
電子のホットエレクトロン注入によりフローティングゲ
ートに電子を書き込んで行う。消去はトンネリングによ
ってソースラインへ電子を引き抜くことによって行う。
【００１０】ＮＯＲ型ＥＥＰＲＯＭは、各ビットに直接
アクセスでき、アクセス時間が短い利点を有する。しか
し、２つのメモリトランジスタ当り１つのビットコンタ
クトを取る必要があるため、必要面積が大きくなり、集
積度の面ではＮＡＮＤ型に及ばない。同じセル容量の場
合、一般的にはＮＡＮＤ型よりもＮＯＲ型の面積は約２
０％大きくなると言われている。
アクセスでき、アクセス時間が短い利点を有する。しか
し、２つのメモリトランジスタ当り１つのビットコンタ
クトを取る必要があるため、必要面積が大きくなり、集
積度の面ではＮＡＮＤ型に及ばない。同じセル容量の場
合、一般的にはＮＡＮＤ型よりもＮＯＲ型の面積は約２
０％大きくなると言われている。
【００１１】メモリトランジスタのチャネル領域の閾値
を選択的に変更し、スタックゲート電極をシングルゲー
ト電極とすればマスクＲＯＭとなる。ＥＥＰＲＯＭ同様
ＮＡＮＤ型とＮＯＲ型が可能である。
を選択的に変更し、スタックゲート電極をシングルゲー
ト電極とすればマスクＲＯＭとなる。ＥＥＰＲＯＭ同様
ＮＡＮＤ型とＮＯＲ型が可能である。
【００１２】
【発明が解決しようとする課題】複数のトランジスタか
ら選択した１つのトランジスタに直接アクセス可能とす
る形式は、必要な基板面積が大きくなり、集積度を高く
しにくかった。
ら選択した１つのトランジスタに直接アクセス可能とす
る形式は、必要な基板面積が大きくなり、集積度を高く
しにくかった。
【００１３】本発明の目的は、複数のトランジスタのい
ずれにも直接アクセスすることができ、かつ集積度を高
めることのできる半導体装置を提供することである。
ずれにも直接アクセスすることができ、かつ集積度を高
めることのできる半導体装置を提供することである。
【００１４】本発明の他の目的は、新規な平面パターン
を有する半導体集積回路装置を提供することである。
を有する半導体集積回路装置を提供することである。
【００１５】
【課題を解決するための手段】本発明の一観点によれ
ば、第１導電型の表面領域を有する半導体基板と、前記
半導体基板の表面に２次元的に規則性を有して配置され
た複数の活性領域を画定するフィールド絶縁膜であっ
て、各活性領域は１つのビットコンタクト領域と、該ビ
ットコンタクト領域から４方向に延びるサブ活性領域を
含む、フィールド絶縁膜と、全体として前記半導体基板
上で第１の方向に沿って延在する複数の第１のワード線
と、全体として、前記半導体基板上で前記第１の方向に
交差する第２の方向に沿って延在する複数の第２のワー
ド線とであって、各活性領域において、２つのサブ活性
領域は該第１のワード線と交差し、残りの２つのサブ活
性領域は該第２のワード線と交差する、複数の第１およ
び第２のワード線と、全体として、前記半導体基板上で
前記第１および第２の方向に交差して延在する複数のビ
ット線であって、各ビットコンタクト領域は対応する１
本のビット線に接続されている、複数のビット線と、前
記第１のワード線、第２のワード線、ビット線を互いに
絶縁する層間絶縁領域とを有する半導体装置が提供され
る。
ば、第１導電型の表面領域を有する半導体基板と、前記
半導体基板の表面に２次元的に規則性を有して配置され
た複数の活性領域を画定するフィールド絶縁膜であっ
て、各活性領域は１つのビットコンタクト領域と、該ビ
ットコンタクト領域から４方向に延びるサブ活性領域を
含む、フィールド絶縁膜と、全体として前記半導体基板
上で第１の方向に沿って延在する複数の第１のワード線
と、全体として、前記半導体基板上で前記第１の方向に
交差する第２の方向に沿って延在する複数の第２のワー
ド線とであって、各活性領域において、２つのサブ活性
領域は該第１のワード線と交差し、残りの２つのサブ活
性領域は該第２のワード線と交差する、複数の第１およ
び第２のワード線と、全体として、前記半導体基板上で
前記第１および第２の方向に交差して延在する複数のビ
ット線であって、各ビットコンタクト領域は対応する１
本のビット線に接続されている、複数のビット線と、前
記第１のワード線、第２のワード線、ビット線を互いに
絶縁する層間絶縁領域とを有する半導体装置が提供され
る。
【００１６】活性領域が、一つのビットコンタクト領域
と、このビットコンタクト領域から４方向に延びるサブ
活性領域とを含むため、１つのビットコンタクト当り４
つのトランジスタを接続することができる。トランジス
タのゲート電極に接続されるワード線は、互いに交差す
る２つの方向に沿って延在するため、共通のビットコン
タクト領域に接続された４つのトランジスタをワード線
の選択によって別個に選択することができる。
と、このビットコンタクト領域から４方向に延びるサブ
活性領域とを含むため、１つのビットコンタクト当り４
つのトランジスタを接続することができる。トランジス
タのゲート電極に接続されるワード線は、互いに交差す
る２つの方向に沿って延在するため、共通のビットコン
タクト領域に接続された４つのトランジスタをワード線
の選択によって別個に選択することができる。
【００１７】各トランジスタ領域の他端は、半導体基板
内で共通に接続して共通ソース領域としてもよく、メモ
リキャパシタの蓄積電極に接続してもよく、別個に外部
配線にコンタクトしてもよい。
内で共通に接続して共通ソース領域としてもよく、メモ
リキャパシタの蓄積電極に接続してもよく、別個に外部
配線にコンタクトしてもよい。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。ＮＯＲ型フラッシュメモリを作成する
場合を例にとって説明する。
施例を説明する。ＮＯＲ型フラッシュメモリを作成する
場合を例にとって説明する。
【００１９】図１（ＡＡ）に示すように、半導体基板の
表面に周知の選択酸化技術（ＬＯＣＯＳ）を用い、フィ
ールド酸化膜２を例えば厚さ約４００ｎｍ熱酸化により
形成する。フィールド酸化膜２が形成されなかった領域
が活性領域となる。図示の状態においては、１つのドレ
イン領域Ｄから縦方向に２本および横方向に２本、計４
本のサブ活性領域ＳＡＲが延在し、各サブ活性領域ＳＡ
Ｒの他端は、２種類の斜め方向に延在する共通ソース領
域ＣＳによって接続されている。なお、本明細書におい
て、ドレイン領域はビット線を接続する領域、ソース領
域はゲート電極を介してドレイン領域と対向する領域の
意味で用いる。
表面に周知の選択酸化技術（ＬＯＣＯＳ）を用い、フィ
ールド酸化膜２を例えば厚さ約４００ｎｍ熱酸化により
形成する。フィールド酸化膜２が形成されなかった領域
が活性領域となる。図示の状態においては、１つのドレ
イン領域Ｄから縦方向に２本および横方向に２本、計４
本のサブ活性領域ＳＡＲが延在し、各サブ活性領域ＳＡ
Ｒの他端は、２種類の斜め方向に延在する共通ソース領
域ＣＳによって接続されている。なお、本明細書におい
て、ドレイン領域はビット線を接続する領域、ソース領
域はゲート電極を介してドレイン領域と対向する領域の
意味で用いる。
【００２０】フィールド酸化膜を形成した後、酸化マス
クとして用いた窒化膜、バッファ酸化膜は除去し、露出
した活性領域上に熱酸化によりトンネル酸化膜を例えば
厚さ約９．５ｎｍ成長する。
クとして用いた窒化膜、バッファ酸化膜は除去し、露出
した活性領域上に熱酸化によりトンネル酸化膜を例えば
厚さ約９．５ｎｍ成長する。
【００２１】図１（ＡＢ）は、図１（ＡＡ）の２点破線
に沿う断面を示す。ｐ型シリコン領域１の表面にフィー
ルド酸化膜２が形成され、フィールド酸化膜２が形成さ
れていない領域にはトンネル酸化膜３が形成されてい
る。ｐ型シリコン領域１は、半導体基板そのものでも、
半導体基板に形成したｐ型ウエルでもよい。なお、選択
酸化の代わりにトレンチ分離により素子分離領域を形成
してもよい。
に沿う断面を示す。ｐ型シリコン領域１の表面にフィー
ルド酸化膜２が形成され、フィールド酸化膜２が形成さ
れていない領域にはトンネル酸化膜３が形成されてい
る。ｐ型シリコン領域１は、半導体基板そのものでも、
半導体基板に形成したｐ型ウエルでもよい。なお、選択
酸化の代わりにトレンチ分離により素子分離領域を形成
してもよい。
【００２２】次に、基板表面上にフラッシュメモリのフ
ローティングゲートとなる多結晶シリコン層を、例えば
厚さ約１３０ｎｍ成長し、その上にレジストパターンを
形成してパターニングを行う。
ローティングゲートとなる多結晶シリコン層を、例えば
厚さ約１３０ｎｍ成長し、その上にレジストパターンを
形成してパターニングを行う。
【００２３】図１（ＢＡ）は、パターニングされたフロ
ーティングゲートの平面形状を示す。図１（ＢＢ）は、
図１（ＢＡ）の２点破線に沿う断面を示す。各ドレイン
領域Ｄ（ビットコンタクト領域ＢＣ）から四方に延びる
サブ活性領域ＳＡＲの途中に、サブ活性領域ＳＡＲを横
切るようにフローティングゲート４が形成されている。
フローティングゲート４に関してドレイン領域Ｄと逆側
の領域がソース領域Ｓとなる。ソース領域Ｓ相互間は共
通ソース領域ＣＳによって接続されている。
ーティングゲートの平面形状を示す。図１（ＢＢ）は、
図１（ＢＡ）の２点破線に沿う断面を示す。各ドレイン
領域Ｄ（ビットコンタクト領域ＢＣ）から四方に延びる
サブ活性領域ＳＡＲの途中に、サブ活性領域ＳＡＲを横
切るようにフローティングゲート４が形成されている。
フローティングゲート４に関してドレイン領域Ｄと逆側
の領域がソース領域Ｓとなる。ソース領域Ｓ相互間は共
通ソース領域ＣＳによって接続されている。
【００２４】図１（ＢＢ）に示すように、フローティン
グゲート４をパターニングした後、フローティングゲー
トをマスクとし、ｎ型不純物、例えばＡｓ+イオンを注
入し、各メモリセルを構成するトランジスタのソース／
ドレイン領域のｎ型領域５ａ，５ｂを形成する。ｎ型不
純物添加領域５ａがドレイン領域となり、ｎ型不純物添
加領域５ｂがソース領域Ｓとなる。
グゲート４をパターニングした後、フローティングゲー
トをマスクとし、ｎ型不純物、例えばＡｓ+イオンを注
入し、各メモリセルを構成するトランジスタのソース／
ドレイン領域のｎ型領域５ａ，５ｂを形成する。ｎ型不
純物添加領域５ａがドレイン領域となり、ｎ型不純物添
加領域５ｂがソース領域Ｓとなる。
【００２５】一対のフローティングゲート４の間にドレ
イン領域Ｄとなるｎ型領域５ａが形成され、フローティ
ングゲート４の逆側に１対のソース領域Ｓとなるｎ型領
域５ｂが形成されている。不純物を添加された共通ソー
ス領域ＣＳは、全トランジスタのソース領域Ｓを電気的
に共通に接続する。
イン領域Ｄとなるｎ型領域５ａが形成され、フローティ
ングゲート４の逆側に１対のソース領域Ｓとなるｎ型領
域５ｂが形成されている。不純物を添加された共通ソー
ス領域ＣＳは、全トランジスタのソース領域Ｓを電気的
に共通に接続する。
【００２６】なお、消去の際のソース耐圧を上げるため
には、ソース領域に低不純物濃度領域を形成することが
望ましい。ドレイン領域のみをレジストパターンで覆
い、ソース領域にのみ燐などの拡散係数の大きな不純物
を注入し、緩やかな不純物濃度勾配を形成してもよい。
には、ソース領域に低不純物濃度領域を形成することが
望ましい。ドレイン領域のみをレジストパターンで覆
い、ソース領域にのみ燐などの拡散係数の大きな不純物
を注入し、緩やかな不純物濃度勾配を形成してもよい。
【００２７】フローティングゲートを形成した後、フロ
ーティングゲートとコントロールゲートの間の絶縁膜と
なるＯＮＯ（oxide-nitride-oxide）膜をそれぞれ熱酸
化、ＣＶＤ、熱酸化により例えば厚さ６．５ｎｍ、１２
ｎｍ、４ｎｍ成長する。
ーティングゲートとコントロールゲートの間の絶縁膜と
なるＯＮＯ（oxide-nitride-oxide）膜をそれぞれ熱酸
化、ＣＶＤ、熱酸化により例えば厚さ６．５ｎｍ、１２
ｎｍ、４ｎｍ成長する。
【００２８】その後、互いに交差する２種類のワード線
（コントロールゲート）を作成する。交差する配線を作
成するには２層の配線層が必要である。一方のコントロ
ールゲート（ワードライン）となる多結晶シリコン膜を
基板表面に厚さ約４００ｎｍＣＶＤにより堆積し、レジ
ストパターンを用いてパターニングする。
（コントロールゲート）を作成する。交差する配線を作
成するには２層の配線層が必要である。一方のコントロ
ールゲート（ワードライン）となる多結晶シリコン膜を
基板表面に厚さ約４００ｎｍＣＶＤにより堆積し、レジ
ストパターンを用いてパターニングする。
【００２９】図１（ＣＡ）は、一方のワードライン７を
パターニングした状態を示す。横方向に並ぶ横向きコン
トロールゲート４Ｈの上にワードライン７が形成され、
スタック型ゲート構造が作成されている。なお、縦向き
コントロールゲート４Ｖは、その上にワードラインが形
成されていない状態である。図示された縦向きフローテ
ィングゲート４Ｖの表面は、ＯＮＯ膜がむき出しなって
いるか、コントロールゲートのパターニングの際のエッ
チングによって上側酸化膜がない状態になっている。
パターニングした状態を示す。横方向に並ぶ横向きコン
トロールゲート４Ｈの上にワードライン７が形成され、
スタック型ゲート構造が作成されている。なお、縦向き
コントロールゲート４Ｖは、その上にワードラインが形
成されていない状態である。図示された縦向きフローテ
ィングゲート４Ｖの表面は、ＯＮＯ膜がむき出しなって
いるか、コントロールゲートのパターニングの際のエッ
チングによって上側酸化膜がない状態になっている。
【００３０】図１（ＣＢ）は、図１（ＣＡ）の２点破線
に沿う断面を示す。フローティングゲート４の上に絶縁
膜（ＯＮＯ膜）６が形成され、その上にワードライン７
が形成されている。
に沿う断面を示す。フローティングゲート４の上に絶縁
膜（ＯＮＯ膜）６が形成され、その上にワードライン７
が形成されている。
【００３１】ワードライン７形成後、他方のワードライ
ンとの間の絶縁を行うため、ワードライン表面を熱酸化
する。例えば、多結晶シリコンのワードライン７の表面
を熱酸化し、厚さ約１８０ｎｍの酸化膜を形成する。ま
た、この熱酸化により、コントロールゲート４上のＯＮ
Ｏ膜の上側の酸化膜が消費または消滅していても、新た
に酸化膜が形成される。ＯＮＯ膜の酸化は、窒化膜の酸
化であり、膜厚は当初作成した上側酸化膜と同程度とな
る。
ンとの間の絶縁を行うため、ワードライン表面を熱酸化
する。例えば、多結晶シリコンのワードライン７の表面
を熱酸化し、厚さ約１８０ｎｍの酸化膜を形成する。ま
た、この熱酸化により、コントロールゲート４上のＯＮ
Ｏ膜の上側の酸化膜が消費または消滅していても、新た
に酸化膜が形成される。ＯＮＯ膜の酸化は、窒化膜の酸
化であり、膜厚は当初作成した上側酸化膜と同程度とな
る。
【００３２】その後、他方のワードラインとなる多結晶
シリコン膜を堆積し、レジストパターンを用いてパター
ニングする。
シリコン膜を堆積し、レジストパターンを用いてパター
ニングする。
【００３３】図２（ＤＡ）は、このようにして作成した
他方のワードライン９の形状を概略的に示す。横方向に
延在する一方のワードライン７と交差して、ＯＮＯ膜を
介して縦方向に延在する他方のワードライン９が形成さ
れている。
他方のワードライン９の形状を概略的に示す。横方向に
延在する一方のワードライン７と交差して、ＯＮＯ膜を
介して縦方向に延在する他方のワードライン９が形成さ
れている。
【００３４】図２（ＤＢ）は、図２（ＤＡ）の２点破線
に沿う断面を示す。図２（ＣＢ）の状態から、ワードラ
イン７上に酸化膜８が形成され、その上にワードライン
９が形成されている。なお、図２（ＤＢ）には、その後
作成する層間絶縁膜もあわせて示している。他方のワー
ドライン９を形成した後、例えばＣＶＤ酸化膜１０を厚
さ約１２０ｎｍ堆積し、その上にボロホスホシリケート
ガラス（ＢＰＳＧ）膜１１を厚さ約９００ｎｍ堆積す
る。その後、熱処理によりＢＰＳＧ膜１１をリフロー
し、エッチバックを約３００ｎｍ施し、表面を平坦化す
る。このようにして、層間絶縁膜１０，１１が形成され
る。層間絶縁膜形成後、各ドレイン領域に対応する領域
に、ドレイン領域に達するコンタクトホールＣＨを開口
する。図２（ＤＡ）にコンタクトホールＣＨの配置を示
す。
に沿う断面を示す。図２（ＣＢ）の状態から、ワードラ
イン７上に酸化膜８が形成され、その上にワードライン
９が形成されている。なお、図２（ＤＢ）には、その後
作成する層間絶縁膜もあわせて示している。他方のワー
ドライン９を形成した後、例えばＣＶＤ酸化膜１０を厚
さ約１２０ｎｍ堆積し、その上にボロホスホシリケート
ガラス（ＢＰＳＧ）膜１１を厚さ約９００ｎｍ堆積す
る。その後、熱処理によりＢＰＳＧ膜１１をリフロー
し、エッチバックを約３００ｎｍ施し、表面を平坦化す
る。このようにして、層間絶縁膜１０，１１が形成され
る。層間絶縁膜形成後、各ドレイン領域に対応する領域
に、ドレイン領域に達するコンタクトホールＣＨを開口
する。図２（ＤＡ）にコンタクトホールＣＨの配置を示
す。
【００３５】図２（ＥＢ）に示すように、コンタクトホ
ール内に接続用プラグを形成するため、接着用の導電性
ナイトライド層、例えばチタンナイトライド層１４を厚
さ約５０ｎｍ形成し、その上にタングステンなどの金属
層１５を例えば厚さ約８００ｎｍＣＶＤ等によって成長
し、エッチバックを行なって、コンタクトホールＣＨ内
を埋め込み、平坦表面上の導電膜を除去する。
ール内に接続用プラグを形成するため、接着用の導電性
ナイトライド層、例えばチタンナイトライド層１４を厚
さ約５０ｎｍ形成し、その上にタングステンなどの金属
層１５を例えば厚さ約８００ｎｍＣＶＤ等によって成長
し、エッチバックを行なって、コンタクトホールＣＨ内
を埋め込み、平坦表面上の導電膜を除去する。
【００３６】次に、例えばチタンナイトライド層１６を
厚さ約５０ｎｍバリア層として形成し、その上に主導電
層としてアルミ合金層１７を厚さ約６００ｎｍ堆積す
る。アルミ合金層１７上にレジストパターンを形成し、
その下のアルミ合金層１７、チタンナイトライド層１６
をエッチングし、第１ビット配線層をパターニングす
る。
厚さ約５０ｎｍバリア層として形成し、その上に主導電
層としてアルミ合金層１７を厚さ約６００ｎｍ堆積す
る。アルミ合金層１７上にレジストパターンを形成し、
その下のアルミ合金層１７、チタンナイトライド層１６
をエッチングし、第１ビット配線層をパターニングす
る。
【００３７】図２（ＥＡ）は、このようにして形成した
第１ビット配線層Ｗ１の形状の例を示す。第１ビット配
線層Ｗ１は、例えば図に示すように左下がりの斜め（４
５度）方向に延在するが、隣接するコンタクトホールＣ
Ｈを共通には接続せず、１つおきのコンタクトホールＣ
Ｈを接続する。これは、隣接するコンタクトホールＣＨ
を共通に接続すると、１つのワード線と１つのビット線
により２つのトランジスタが同時に選択されてしまうこ
とを避けるためである。
第１ビット配線層Ｗ１の形状の例を示す。第１ビット配
線層Ｗ１は、例えば図に示すように左下がりの斜め（４
５度）方向に延在するが、隣接するコンタクトホールＣ
Ｈを共通には接続せず、１つおきのコンタクトホールＣ
Ｈを接続する。これは、隣接するコンタクトホールＣＨ
を共通に接続すると、１つのワード線と１つのビット線
により２つのトランジスタが同時に選択されてしまうこ
とを避けるためである。
【００３８】図２（ＦＢ）に示すように、第１ビット配
線層を形成した基板表面上に、ＣＶＤ酸化膜２１を厚さ
約６００ｎｍ堆積し、その上にスピンオンガラス（ＳＯ
Ｇ）膜２２を厚さ約４００ｎｍ形成する。ＳＯＧ膜を厚
さ約２００ｎｍエッチバックし、表面を平坦化する。さ
らに、ＳＯＧ膜２２の表面上にＣＶＤ酸化膜２３を厚さ
約５００ｎｍ堆積する。このようにして層間絶縁膜が形
成される。層間絶縁膜形成後、第１ビット配線層Ｗ１に
接続されなかったコンタクトホールＣＨの上に、新たな
コンタクトホールを形成する。
線層を形成した基板表面上に、ＣＶＤ酸化膜２１を厚さ
約６００ｎｍ堆積し、その上にスピンオンガラス（ＳＯ
Ｇ）膜２２を厚さ約４００ｎｍ形成する。ＳＯＧ膜を厚
さ約２００ｎｍエッチバックし、表面を平坦化する。さ
らに、ＳＯＧ膜２２の表面上にＣＶＤ酸化膜２３を厚さ
約５００ｎｍ堆積する。このようにして層間絶縁膜が形
成される。層間絶縁膜形成後、第１ビット配線層Ｗ１に
接続されなかったコンタクトホールＣＨの上に、新たな
コンタクトホールを形成する。
【００３９】図２（ＦＡ）は、新たに形成されたコンタ
クトホールを実線で示す。コンタクトホール形成後、第
１ビット配線層形成時と同様に、接着用のナイトライド
層、例えばチタンナイトライド層２４を厚さ約５０ｎｍ
形成し、続いてタングステン等の金属層２５を厚さ約８
００ｎｍ形成し、エッチバックによりコンタクトホール
内に埋め込みプラグ２４，２５を形成する。
クトホールを実線で示す。コンタクトホール形成後、第
１ビット配線層形成時と同様に、接着用のナイトライド
層、例えばチタンナイトライド層２４を厚さ約５０ｎｍ
形成し、続いてタングステン等の金属層２５を厚さ約８
００ｎｍ形成し、エッチバックによりコンタクトホール
内に埋め込みプラグ２４，２５を形成する。
【００４０】ＣＶＤ酸化膜２３の表面上に、接続プラグ
を覆ってチタンナイトライド層２６を厚さ約５０ｎｍ形
成し、その上にアルミ合金層２７を厚さ約６００ｎｍ形
成する。アルミ合金層２７の上にレジストパターンを形
成し、第２のビットラインとなる第２ビット配線層Ｗ２
をパターニングする。
を覆ってチタンナイトライド層２６を厚さ約５０ｎｍ形
成し、その上にアルミ合金層２７を厚さ約６００ｎｍ形
成する。アルミ合金層２７の上にレジストパターンを形
成し、第２のビットラインとなる第２ビット配線層Ｗ２
をパターニングする。
【００４１】図２（ＦＡ）は、第２ビット配線層Ｗ２の
配置を示す。第２ビットラインは右下がりの斜め（４５
度）方向に延在する。この第２ビットラインも、延在方
向で１つおきのビットコンタクト領域を接続する。ただ
し、接続しないビットコンタクト領域は層間絶縁膜で覆
われているため、第２ビットラインは直線状に配置でき
る。
配置を示す。第２ビットラインは右下がりの斜め（４５
度）方向に延在する。この第２ビットラインも、延在方
向で１つおきのビットコンタクト領域を接続する。ただ
し、接続しないビットコンタクト領域は層間絶縁膜で覆
われているため、第２ビットラインは直線状に配置でき
る。
【００４２】その後、第２ビット配線層を覆って層間絶
縁膜を形成し、必要な配線をさらに形成した後、表面を
絶縁膜、保護膜で覆う。このような工程により、各ビッ
トに個別にアクセスすることができ、集積度の高いフラ
ッシュ型半導体メモリ装置が形成される。
縁膜を形成し、必要な配線をさらに形成した後、表面を
絶縁膜、保護膜で覆う。このような工程により、各ビッ
トに個別にアクセスすることができ、集積度の高いフラ
ッシュ型半導体メモリ装置が形成される。
【００４３】図３は、以上の実施例によって形成される
フラッシュ型半導体メモリ装置の等価回路を示す。
フラッシュ型半導体メモリ装置の等価回路を示す。
【００４４】図中ビットコンタクト領域ＢＣが千鳥格子
状に配置され、各ビットコンタクト領域ＢＣに、４つの
トランジスタが水平方向に２つ、垂直方向に２つ接続さ
れている。各トランジスタの他端も４つのトランジスタ
が共通に接続された形態となる。なお、図示しないが、
各トランジスタの他端は、共通にソースラインＳＬに接
続される。
状に配置され、各ビットコンタクト領域ＢＣに、４つの
トランジスタが水平方向に２つ、垂直方向に２つ接続さ
れている。各トランジスタの他端も４つのトランジスタ
が共通に接続された形態となる。なお、図示しないが、
各トランジスタの他端は、共通にソースラインＳＬに接
続される。
【００４５】第１行のトランジスタＴ１１、Ｔ１２、Ｔ
１３は、横方向に直列に接続されているが、第２行のト
ランジスタＴ２１，Ｔ２２，Ｔ２３は縦方向に配置さ
れ、共通のワードラインＷＬＨ１にそって駆動される。
第３行のトランジスタＴ３１，Ｔ３２，Ｔ３３は第１行
のトランジスタと同様の接続であり、第４列のトランジ
スタＴ４１，Ｔ４２，Ｔ４３は第２行のトランジスタと
同様の接続である。
１３は、横方向に直列に接続されているが、第２行のト
ランジスタＴ２１，Ｔ２２，Ｔ２３は縦方向に配置さ
れ、共通のワードラインＷＬＨ１にそって駆動される。
第３行のトランジスタＴ３１，Ｔ３２，Ｔ３３は第１行
のトランジスタと同様の接続であり、第４列のトランジ
スタＴ４１，Ｔ４２，Ｔ４３は第２行のトランジスタと
同様の接続である。
【００４６】垂直方向のワードラインＷＬＶ１，ＷＬＶ
２，ＷＬＶ３が奇数行のトランジスタの横向きコントロ
ールゲートを制御するワード線であり、水平方向のワー
ドラインＷＬＨ１，ＷＬＨ２，．．．が偶数行の垂直方
向に配置された縦向きコントロールゲートを制御するワ
ードラインとなる。第１群のビット線ＢＬＡ１，ＢＬＡ
２，．．．は、左下がりの方向に１つおきのビットコン
タクト領域を接続する。第２群のビット線ＢＬＢ１、Ｂ
ＬＢ２、ＢＬＢ３、．．．は、右下がりに１つおきのビ
ットコンタクト領域ＢＣを接続する。
２，ＷＬＶ３が奇数行のトランジスタの横向きコントロ
ールゲートを制御するワード線であり、水平方向のワー
ドラインＷＬＨ１，ＷＬＨ２，．．．が偶数行の垂直方
向に配置された縦向きコントロールゲートを制御するワ
ードラインとなる。第１群のビット線ＢＬＡ１，ＢＬＡ
２，．．．は、左下がりの方向に１つおきのビットコン
タクト領域を接続する。第２群のビット線ＢＬＢ１、Ｂ
ＬＢ２、ＢＬＢ３、．．．は、右下がりに１つおきのビ
ットコンタクト領域ＢＣを接続する。
【００４７】本実施例においては、各ビットコンタクト
領域ＢＣに４つのトランジスタを接続し、交差する２種
類のワード線によって一つのビットコンタクト領域ＢＣ
に接続された４つのトランジスタを個々にアクセスでき
る。また、ビット線も交差する２種類のビット線で構成
し、充分余裕のある配線ピッチを確保している。全体と
しての構成が高い対称性を有する。半導体集積回路装置
としての集積度は、フィールド絶縁膜で活性層をどの程
度小型に画定できるかのバルク工程によって律速される
であろう。
領域ＢＣに４つのトランジスタを接続し、交差する２種
類のワード線によって一つのビットコンタクト領域ＢＣ
に接続された４つのトランジスタを個々にアクセスでき
る。また、ビット線も交差する２種類のビット線で構成
し、充分余裕のある配線ピッチを確保している。全体と
しての構成が高い対称性を有する。半導体集積回路装置
としての集積度は、フィールド絶縁膜で活性層をどの程
度小型に画定できるかのバルク工程によって律速される
であろう。
【００４８】図４は、上述の実施例を従来技術と比較
し、半導体基板の占有面積を比較する。図４（Ａ）が上
述の実施例の場合を示し、図４（Ｂ）が従来技術による
ＮＯＲ型フラッシュメモリの構成を示す。各図におい
て、黒枠内が４ビット分の領域に相当する。
し、半導体基板の占有面積を比較する。図４（Ａ）が上
述の実施例の場合を示し、図４（Ｂ）が従来技術による
ＮＯＲ型フラッシュメモリの構成を示す。各図におい
て、黒枠内が４ビット分の領域に相当する。
【００４９】図４（Ａ），（Ｂ）を比較すると、従来の
ＮＯＲ型メモリ装置と比較し、約２５％面積を縮小する
ことが可能であることが判る。すなわち、通常のＮＯＲ
型回路はＮＡＮＤ型回路に比べ約２０％占有面積が広い
が、上述の実施例に従えば、通常のＮＡＮＤ型回路と比
べても占有面積が狭く、かつＮＯＲ型であるフラッシュ
ＥＥＰＲＯＭ回路を実現することが可能となる。
ＮＯＲ型メモリ装置と比較し、約２５％面積を縮小する
ことが可能であることが判る。すなわち、通常のＮＯＲ
型回路はＮＡＮＤ型回路に比べ約２０％占有面積が広い
が、上述の実施例に従えば、通常のＮＡＮＤ型回路と比
べても占有面積が狭く、かつＮＯＲ型であるフラッシュ
ＥＥＰＲＯＭ回路を実現することが可能となる。
【００５０】上述の実施例においては、まず縦方向、横
方向に並ぶフローティングゲートを作成した後、２種類
のワード線を別個の工程で作成した。この場合、フロー
ティングゲートの作成に続いて行うワードラインの位置
合わせが問題となる場合がある。不必要に余裕を持たせ
ると、ソース／ドレイン拡散層に不必要なオフセットが
入り,特性が変わることもあり得る。
方向に並ぶフローティングゲートを作成した後、２種類
のワード線を別個の工程で作成した。この場合、フロー
ティングゲートの作成に続いて行うワードラインの位置
合わせが問題となる場合がある。不必要に余裕を持たせ
ると、ソース／ドレイン拡散層に不必要なオフセットが
入り,特性が変わることもあり得る。
【００５１】次に、フローティングゲートとコントロー
ルゲートを同一のプロセスでパターニングする実施例を
説明する。
ルゲートを同一のプロセスでパターニングする実施例を
説明する。
【００５２】図１（ＡＡ），（ＡＢ）に示す工程によ
り、フィールド絶縁膜およびトンネル酸化膜を形成した
後、その表面上にフローティングゲートを作成するため
の多結晶シリコン層を形成する。この多結晶シリコン層
の表面上に、図５（Ａ）に示すようなレジストパターン
３８を作成する。このレジストパターン３８は、後に作
成する２種類のワードラインが交差する領域にのみ開口
３９を有する。このレジストパターンをマスクとし、下
の多結晶シリコン層をエッチングする。この状態で、開
口内の活性領域に例えばＡｓ+イオンを注入し、共通ソ
ース領域となる領域の一部に不純物拡散層を形成する。
これは、２種類のワードラインが交差する領域には、後
の工程においてイオン注入を行えなくなるためである。
り、フィールド絶縁膜およびトンネル酸化膜を形成した
後、その表面上にフローティングゲートを作成するため
の多結晶シリコン層を形成する。この多結晶シリコン層
の表面上に、図５（Ａ）に示すようなレジストパターン
３８を作成する。このレジストパターン３８は、後に作
成する２種類のワードラインが交差する領域にのみ開口
３９を有する。このレジストパターンをマスクとし、下
の多結晶シリコン層をエッチングする。この状態で、開
口内の活性領域に例えばＡｓ+イオンを注入し、共通ソ
ース領域となる領域の一部に不純物拡散層を形成する。
これは、２種類のワードラインが交差する領域には、後
の工程においてイオン注入を行えなくなるためである。
【００５３】その後レジストパターンを除去し、フロー
ティングゲートとなる多結晶シリコン層の上にＯＮＯ膜
を熱酸化、ＣＶＤ、熱酸化によりそれぞれ厚さ約６．５
ｎｍ、１２ｎｍ、４ｎｍ形成し、その上に第１種のワー
ドラインとなる第２の多結晶シリコン層またはシリサイ
ド層を厚さ約４００ｎｍ形成する。この第２の多結晶シ
リコン層の上にレジストパターンを形成し、図５（Ｂ）
に示すように、第１種のワードライン７および交差する
方向に部分的に延びるゲート電極スタック３４をパター
ニングする。
ティングゲートとなる多結晶シリコン層の上にＯＮＯ膜
を熱酸化、ＣＶＤ、熱酸化によりそれぞれ厚さ約６．５
ｎｍ、１２ｎｍ、４ｎｍ形成し、その上に第１種のワー
ドラインとなる第２の多結晶シリコン層またはシリサイ
ド層を厚さ約４００ｎｍ形成する。この第２の多結晶シ
リコン層の上にレジストパターンを形成し、図５（Ｂ）
に示すように、第１種のワードライン７および交差する
方向に部分的に延びるゲート電極スタック３４をパター
ニングする。
【００５４】図５（Ａ）に示す工程において、ワードラ
インの交差部分に開口を形成したため、横方向に延びる
ワード線７の下には、フローティングゲートが分断され
た形状で残る。このフローティングゲートと横方向に延
在するワードライン７は、同一のパターニングによって
形成されるため、活性領域の電流方向における位置精度
が高い。また、縦方向に延在し、２層の多結晶シリコン
層を含むゲート電極スタック３４も、一回のパターニン
グで形成されるため、電流方向の位置精度は高い。な
お、縦方向に延在するゲート電極スタック３４は、その
上に形成するワードラインとの位置合わせ余裕を考慮
し、必要以上に長めに形成してもよい。
インの交差部分に開口を形成したため、横方向に延びる
ワード線７の下には、フローティングゲートが分断され
た形状で残る。このフローティングゲートと横方向に延
在するワードライン７は、同一のパターニングによって
形成されるため、活性領域の電流方向における位置精度
が高い。また、縦方向に延在し、２層の多結晶シリコン
層を含むゲート電極スタック３４も、一回のパターニン
グで形成されるため、電流方向の位置精度は高い。な
お、縦方向に延在するゲート電極スタック３４は、その
上に形成するワードラインとの位置合わせ余裕を考慮
し、必要以上に長めに形成してもよい。
【００５５】図５（Ｂ）の段階で、ソース／ドレイン領
域形成用の不純物、例えばＡｓ+イオンをイオン注入す
る。この時、ワードライン７に覆われた共通ソース領域
にはイオン注入されないが、図５（Ａ）に示した段階に
おいて既に不純物を添加しているため、共通ソース領域
は相互に電気的に接続された状態となる。
域形成用の不純物、例えばＡｓ+イオンをイオン注入す
る。この時、ワードライン７に覆われた共通ソース領域
にはイオン注入されないが、図５（Ａ）に示した段階に
おいて既に不純物を添加しているため、共通ソース領域
は相互に電気的に接続された状態となる。
【００５６】その後、ワード線７、ゲート電極スタック
３４を覆って層間絶縁膜を形成する。例えば、ＣＶＤ酸
化膜を約１００ｎｍ、ＳＯＧ膜を約９００ｎｍ形成し、
エッチバックを行って表面を平坦化した後、縦方向のゲ
ート電極スタック３４を露出する開口を形成する。層間
絶縁膜上に第３の多結晶シリコン層またはシリサイド膜
を例えば厚さ約４００ｎｍ形成し、レジストパターンを
用いて、図２（ＤＡ）に示したような縦方向のワードラ
インをパターニングする。
３４を覆って層間絶縁膜を形成する。例えば、ＣＶＤ酸
化膜を約１００ｎｍ、ＳＯＧ膜を約９００ｎｍ形成し、
エッチバックを行って表面を平坦化した後、縦方向のゲ
ート電極スタック３４を露出する開口を形成する。層間
絶縁膜上に第３の多結晶シリコン層またはシリサイド膜
を例えば厚さ約４００ｎｍ形成し、レジストパターンを
用いて、図２（ＤＡ）に示したような縦方向のワードラ
インをパターニングする。
【００５７】その後、前述の実施例同様ＣＶＤ酸化膜を
約１００ｎｍ、ＢＰＳＧ膜を９００ｎｍ堆積し、アニー
ル熱処理によりＢＰＳＧ膜をリフローし、約３００ｎｍ
エッチバックを施して表面を平坦化する。続いて前述の
実施例同様、コンタクトホールを開口し、ビット配線を
形成する。
約１００ｎｍ、ＢＰＳＧ膜を９００ｎｍ堆積し、アニー
ル熱処理によりＢＰＳＧ膜をリフローし、約３００ｎｍ
エッチバックを施して表面を平坦化する。続いて前述の
実施例同様、コンタクトホールを開口し、ビット配線を
形成する。
【００５８】上述の実施例においては、フローティング
ゲートとコントロールゲートの積層ゲート電極を有する
フラッシュＥＥＰＲＯＭ装置を形成した。フローティン
グゲートの形成を省略し、選択されたゲート領域下のチ
ャネル領域に対応する開口部を有するレジストパターン
を用いてイオン注入を行い、閾値の異なる２種類のチャ
ネル領域を形成すればマスクＲＯＭ装置を形成すること
もできる。
ゲートとコントロールゲートの積層ゲート電極を有する
フラッシュＥＥＰＲＯＭ装置を形成した。フローティン
グゲートの形成を省略し、選択されたゲート領域下のチ
ャネル領域に対応する開口部を有するレジストパターン
を用いてイオン注入を行い、閾値の異なる２種類のチャ
ネル領域を形成すればマスクＲＯＭ装置を形成すること
もできる。
【００５９】例えば、図１（ＢＡ）に示すようなフロー
ティングゲート４の領域の内、１または０を記憶すべき
選択された領域部にのみ開口部を有するレジストパター
ンを形成し、イオン注入を行えば、各トランジスタにＯ
Ｎ／ＯＦＦの状態を書き込むことができる。選択的イオ
ン注入に代え、選択的エッチング等により閾値を制御し
てもよい。その後、前述の実施例同様ゲート電極を兼ね
るワード線を形成し、さらにビット線を形成すればよ
い。
ティングゲート４の領域の内、１または０を記憶すべき
選択された領域部にのみ開口部を有するレジストパター
ンを形成し、イオン注入を行えば、各トランジスタにＯ
Ｎ／ＯＦＦの状態を書き込むことができる。選択的イオ
ン注入に代え、選択的エッチング等により閾値を制御し
てもよい。その後、前述の実施例同様ゲート電極を兼ね
るワード線を形成し、さらにビット線を形成すればよ
い。
【００６０】上述の実施例においては、互いに交差する
２種類のビット線を形成した。ビット線を、単層の配線
層で形成することも可能である。単層の配線層でビット
線を形成すれば、製造工程が簡略化される。
２種類のビット線を形成した。ビット線を、単層の配線
層で形成することも可能である。単層の配線層でビット
線を形成すれば、製造工程が簡略化される。
【００６１】図７（Ａ），（Ｂ）は、単層でビット線を
形成する場合の概略平面図を示す。
形成する場合の概略平面図を示す。
【００６２】図７（Ａ）においては、全体として左下が
りに約４５度の角度で延在する配線によってビット線が
形成されている。第１種のビット線ＢＬＡ１、ＢＬＡ
２、．．．は、図示の状態において第１行のビットコン
タクト領域ＢＣ１１、ＢＣ１２、ＢＣ１３、第３行のビ
ットコンタクト領域ＢＣ３１、ＢＣ３２、ＢＣ３３等奇
数行のビットコンタクト領域に接続される。
りに約４５度の角度で延在する配線によってビット線が
形成されている。第１種のビット線ＢＬＡ１、ＢＬＡ
２、．．．は、図示の状態において第１行のビットコン
タクト領域ＢＣ１１、ＢＣ１２、ＢＣ１３、第３行のビ
ットコンタクト領域ＢＣ３１、ＢＣ３２、ＢＣ３３等奇
数行のビットコンタクト領域に接続される。
【００６３】第２種のビット線ＢＬＢ１，ＢＬＢ２，Ｂ
ＬＢ３，ＢＬＢ４は、図示の構成において第２行のビッ
トコンタクト領域ＢＣ２１，ＢＣ２２，ＢＣ２
３，．．．、第４行のビットコンタクト領域ＢＣ４１、
ＢＣ４２、ＢＣ４３等偶数行のビットコンタクト領域に
接続される。このように、最近接のビットコンタクト領
域を共通のビットラインに接続しない形式とすることに
より、各トランジスタを個別にアクセスすることができ
る。左下がりの配置に代えて右下がりの配置としてもよ
い。
ＬＢ３，ＢＬＢ４は、図示の構成において第２行のビッ
トコンタクト領域ＢＣ２１，ＢＣ２２，ＢＣ２
３，．．．、第４行のビットコンタクト領域ＢＣ４１、
ＢＣ４２、ＢＣ４３等偶数行のビットコンタクト領域に
接続される。このように、最近接のビットコンタクト領
域を共通のビットラインに接続しない形式とすることに
より、各トランジスタを個別にアクセスすることができ
る。左下がりの配置に代えて右下がりの配置としてもよ
い。
【００６４】図７（Ｂ）においては、１種類のビットラ
インＢＬ１，ＢＬ２，．．．により、全ビットラインが
構成されている。この場合、ビットラインＢＬを図中約
４５度の角度に配置すると、各トランジスタを個別にア
クセスすることができないため、ビットラインＢＬは縦
方向に１単位、横方向に３単位離れたビットコンタクト
領域を接続するように配置されている。
インＢＬ１，ＢＬ２，．．．により、全ビットラインが
構成されている。この場合、ビットラインＢＬを図中約
４５度の角度に配置すると、各トランジスタを個別にア
クセスすることができないため、ビットラインＢＬは縦
方向に１単位、横方向に３単位離れたビットコンタクト
領域を接続するように配置されている。
【００６５】なお、図中４５度の角度よりも水平に傾け
た配置を示したが、４５度よりも垂直方向に傾けた配置
とすることもできる。左下がりの代わりに右下がりの配
置としてもよい。この構成においては、各ビットライン
が各行から１つのビットコンタクト領域を選択し、接続
している。
た配置を示したが、４５度よりも垂直方向に傾けた配置
とすることもできる。左下がりの代わりに右下がりの配
置としてもよい。この構成においては、各ビットライン
が各行から１つのビットコンタクト領域を選択し、接続
している。
【００６６】上述の実施例においては、４つのトランジ
スタのドレイン領域が共通に接続され、４つのトランジ
スタのゲート電極が別々のワード線で駆動されるが、各
トランジスタのソース領域は共通領域によって接続され
ていた。各トランジスタのソース領域を共通に接続せ
ず、電気的に分離された構成とすることもできる。
スタのドレイン領域が共通に接続され、４つのトランジ
スタのゲート電極が別々のワード線で駆動されるが、各
トランジスタのソース領域は共通領域によって接続され
ていた。各トランジスタのソース領域を共通に接続せ
ず、電気的に分離された構成とすることもできる。
【００６７】図８（Ａ），（Ｂ）は、ＤＲＡＭ装置の構
成を示す概略平面図および概略断面図である。
成を示す概略平面図および概略断面図である。
【００６８】図８（Ａ）は、フィールド酸化膜ＦＯＸに
画定される活性領域ＡＲのパターンを概略的に示す。複
数の活性領域ＡＲが千鳥格子状に配置されている。各活
性領域ＡＲは、十字型の形状を有する。十字型の交差部
分が共通ドレイン領域となり、４つの端部がそれぞれ独
立のソース領域となる。このソース領域に、蓄積電極を
接続し、キャパシタ誘電体膜を介して共通電極を形成す
れば、各ソース領域にメモリキャパシタが接続されるこ
とになる。
画定される活性領域ＡＲのパターンを概略的に示す。複
数の活性領域ＡＲが千鳥格子状に配置されている。各活
性領域ＡＲは、十字型の形状を有する。十字型の交差部
分が共通ドレイン領域となり、４つの端部がそれぞれ独
立のソース領域となる。このソース領域に、蓄積電極を
接続し、キャパシタ誘電体膜を介して共通電極を形成す
れば、各ソース領域にメモリキャパシタが接続されるこ
とになる。
【００６９】図８（Ｂ）は、断面構成を概略的に示す。
半導体基板５１表面に形成されたフィールド酸化膜５２
により活性領域が画定される。中央のドレイン領域Ｄの
両側に２つのゲート電極Ｇが形成され、ゲート電極Ｇの
逆側に２つのソース領域Ｓが形成される。ドレイン領域
Ｄは、ビットラインＢＬ１に接続されている。ソース領
域Ｓは、メモリキャパシタの蓄積電極ＳＥに接続されて
いる。蓄積電極ＳＥは、キャパシタ誘電体膜ＤＥを介し
て共通電極ＣＥと対向し、メモリキャパシタを構成す
る。
半導体基板５１表面に形成されたフィールド酸化膜５２
により活性領域が画定される。中央のドレイン領域Ｄの
両側に２つのゲート電極Ｇが形成され、ゲート電極Ｇの
逆側に２つのソース領域Ｓが形成される。ドレイン領域
Ｄは、ビットラインＢＬ１に接続されている。ソース領
域Ｓは、メモリキャパシタの蓄積電極ＳＥに接続されて
いる。蓄積電極ＳＥは、キャパシタ誘電体膜ＤＥを介し
て共通電極ＣＥと対向し、メモリキャパシタを構成す
る。
【００７０】なお、半導体基板５１表面を覆う層間絶縁
膜ＩＮ中に第２ビットラインＢＬ２が形成される場合を
示したが、図２（ＦＡ）に示すようなビットラインを作
成する場合である。ビットラインの配置を図７に示すよ
うな形状とする場合には、第２ビットラインＢＬ２は省
略され、１層の配線層のみによってビットラインが形成
される。
膜ＩＮ中に第２ビットラインＢＬ２が形成される場合を
示したが、図２（ＦＡ）に示すようなビットラインを作
成する場合である。ビットラインの配置を図７に示すよ
うな形状とする場合には、第２ビットラインＢＬ２は省
略され、１層の配線層のみによってビットラインが形成
される。
【００７１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、図
８（Ｂ）の構成において、キャパシタの蓄積電極ＳＥを
配線層と置き換え、共通電極ＣＥを省略し、各トランジ
スタのドレイン領域およびソース領域が共に配線に接続
されるようにしてもよい。この場合、ゲート電極Ｇ下の
チャネル領域に予め選択的にイオン注入を行ってマスク
ＲＯＭを構成してもよい。また、ゲート電極Ｇをフロー
ティングゲートとコントロールゲートの積層ゲート電極
とすることもできる。
本発明はこれらに制限されるものではない。例えば、図
８（Ｂ）の構成において、キャパシタの蓄積電極ＳＥを
配線層と置き換え、共通電極ＣＥを省略し、各トランジ
スタのドレイン領域およびソース領域が共に配線に接続
されるようにしてもよい。この場合、ゲート電極Ｇ下の
チャネル領域に予め選択的にイオン注入を行ってマスク
ＲＯＭを構成してもよい。また、ゲート電極Ｇをフロー
ティングゲートとコントロールゲートの積層ゲート電極
とすることもできる。
【００７２】半導体基板としてウェル構造を有する基板
を用い、メモリと共に周辺回路を形成することもでき
る。また、ワード線は二方向に延伸する２種類の配線が
互いに交差するものとして説明したが、必ずしも直線状
でなくてもよい。交点において、あるいは配線の途中に
おいて屈曲していてもよい。これらの場合も、「全体と
して、ある方向に沿って延在する」の概念に含まれる。
ビット線についても同様である。その他、種々の変更、
改良、組み合わせが可能なことは当業者に自明であろ
う。
を用い、メモリと共に周辺回路を形成することもでき
る。また、ワード線は二方向に延伸する２種類の配線が
互いに交差するものとして説明したが、必ずしも直線状
でなくてもよい。交点において、あるいは配線の途中に
おいて屈曲していてもよい。これらの場合も、「全体と
して、ある方向に沿って延在する」の概念に含まれる。
ビット線についても同様である。その他、種々の変更、
改良、組み合わせが可能なことは当業者に自明であろ
う。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
共通のビットコンタクト領域に接続された４つのトラン
ジスタを、それぞれ別のワード線によりアクセスするこ
とができる。面積利用率の高い半導体装置を実現するこ
とができる。また、新規な構成の半導体装置が提供され
る。
共通のビットコンタクト領域に接続された４つのトラン
ジスタを、それぞれ別のワード線によりアクセスするこ
とができる。面積利用率の高い半導体装置を実現するこ
とができる。また、新規な構成の半導体装置が提供され
る。
【図１】本発明の実施例によるフラッシュＥＥＰＲＯＭ
の製造工程を説明する概略平面図および概略断面図であ
る。
の製造工程を説明する概略平面図および概略断面図であ
る。
【図２】本発明の実施例によるフラッシュＥＥＰＲＯＭ
の製造工程を説明する概略平面図および概略断面図であ
る。
の製造工程を説明する概略平面図および概略断面図であ
る。
【図３】図１、図２の工程により製造される半導体装置
の等価回路図である。
の等価回路図である。
【図４】図１、図２の工程により製造される半導体装置
の面積利用率を、従来技術の半導体装置と比較して示す
概略平面図である。
の面積利用率を、従来技術の半導体装置と比較して示す
概略平面図である。
【図５】本発明の他の実施例を説明するための概略平面
図である。
図である。
【図６】従来の技術によるＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭ装置およびＮＯＲ型フラッシュＥＥＰＲＯＭ装置
の等価回路図である。
ＲＯＭ装置およびＮＯＲ型フラッシュＥＥＰＲＯＭ装置
の等価回路図である。
【図７】本発明の他の実施例によるビット線の配置を示
す概略平面図である。
す概略平面図である。
【図８】本発明の他の実施例による半導体装置の構成を
概略的に示す平面図および断面図である。
概略的に示す平面図および断面図である。
１ 半導体基板 ２ フィールド酸化膜（フィールド絶縁膜） ３ トンネル酸化膜 ４ フローティングゲート電極 ５ａ ドレイン領域 ５ｂ ソース領域 ６ ＯＮＯ膜 ７ （一方の）ワード線（コントロールゲート） ９ （他方の）ワード線（コントロールゲート） １４，１５ プラグ Ｗ１（１６，１７） 第１ビット配線層 ２４，２５ プラグ Ｗ２（２６，２７） 第２ビット配線層 ＷＬ ワードライン ＢＬ ビットライン Ｄ ドレイン Ｓ ソース Ｇ ゲート ＳＥ 蓄積電極 ＣＥ 共通電極 ＤＥ キャパシタ誘電体膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA01 AA23 AA25 AA43 AA63 AB02 AB20 AD12 AD52 AD62 5F083 AD42 AD48 AD49 CR02 EP09 EP13 EP28 EP55 EP56 EP77 ER22 GA09 JA04 JA35 JA36 JA39 JA40 JA56 KA01 KA05 KA11 LA01 LA12 LA16 LA20 LA21 MA06 MA16 MA20
Claims (8)
- 【請求項１】 第１導電型の表面領域を有する半導体基
板と、 前記半導体基板の表面に２次元的に規則性を有して配置
された複数の活性領域を画定するフィールド絶縁膜であ
って、各活性領域は１つのビットコンタクト領域と、該
ビットコンタクト領域から４方向に延びるサブ活性領域
を含む、フィールド絶縁膜と、 全体として、前記半導体基板上で第１の方向に沿って延
在する複数の第１のワード線と、全体として、前記半導
体基板上で前記第１の方向に交差する第２の方向に沿っ
て延在する複数の第２のワード線とであって各活性領域
において、２つのサブ活性領域は該第１のワード線と交
差し、残りの２つのサブ活性領域は該第２のワード線と
交差する、複数の第１および第２のワード線と、 全体として、前記半導体基板上で前記第１および第２の
方向に交差して延在する複数のビット線であって、各ビ
ットコンタクト領域は対応する１本のビット線に接続さ
れている、複数のビット線と、 前記第１のワード線、第２のワード線、ビット線を互い
に絶縁する層間絶縁領域とを有する半導体装置。 - 【請求項２】 前記複数のビット線が互いに交差する第
３および第４の方向に沿って延在する請求項１記載の半
導体装置。 - 【請求項３】 前記複数のビット線が、全体として同一
方向に延在する請求項１または２記載の半導体装置。 - 【請求項４】 前記複数のビット線の各々が延在する方
向に沿って１つ置きのビットコンタクト領域に接続され
ている請求項２または３記載の半導体装置。 - 【請求項５】 １つのビットコンタクト領域とその最近
接ビットコンタクト領域とは各々異なるビット線に接続
されている請求項３記載の半導体装置。 - 【請求項６】 前記フィールド絶縁膜が、各サブ活性領
域のビットコンタクト領域と逆側の端部を共通に接続す
る共通活性領域も画定する請求項１〜５のいずれかに記
載の半導体装置。 - 【請求項７】 さらに、各サブ活性領域が対応するワー
ド線と交差する位置で、サブ活性領域とワード線との間
に配置された浮遊ゲート電極を有し、半導体装置が不揮
発性半導体メモリである請求項６記載の半導体装置。 - 【請求項８】 前記フィールド絶縁膜が、各サブ活性領
域のビットコンタクト領域と逆側の端部を取り囲み、さ
らに該端部上に接続された蓄積電極を有し、半導体装置
がＤＲＡＭである請求項１〜５のいずれかに記載の半導
体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028517A JP2000228509A (ja) | 1999-02-05 | 1999-02-05 | 半導体装置 |
| KR1019990034895A KR20000056970A (ko) | 1999-02-05 | 1999-08-23 | 반도체 장치 |
| TW088114411A TW451462B (en) | 1999-02-05 | 1999-08-23 | Semiconductor device with common bit contact area |
| US09/383,202 US6239500B1 (en) | 1999-02-05 | 1999-08-26 | Semiconductor device with common bit contact area |
| CN99120220A CN1262525A (zh) | 1999-02-05 | 1999-09-17 | 具有公共位接触区的半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028517A JP2000228509A (ja) | 1999-02-05 | 1999-02-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228509A true JP2000228509A (ja) | 2000-08-15 |
Family
ID=12250887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11028517A Pending JP2000228509A (ja) | 1999-02-05 | 1999-02-05 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6239500B1 (ja) |
| JP (1) | JP2000228509A (ja) |
| KR (1) | KR20000056970A (ja) |
| CN (1) | CN1262525A (ja) |
| TW (1) | TW451462B (ja) |
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| JPWO2006018862A1 (ja) * | 2004-08-16 | 2008-05-01 | 富士通株式会社 | 不揮発性半導体メモリ |
| JP2008300859A (ja) * | 2008-07-18 | 2008-12-11 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
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| CN1262525A (zh) | 2000-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030527 |