CN1262525A - 具有公共位接触区的半导体器件 - Google Patents

Abstract

场绝缘膜确定以二维规则安置在半导体衬底表面上的多个有源区。各有源区包括一个位接触区和沿四个方向从位接触区伸出的辅助有源区。分别制作多个彼此相交的作为一个整体在半导体衬底上沿第一方向和第二方向延伸的第一字线和第二字线。二个辅助有源区与第一字线相交,另二个与第二字线相交。制作了多个在半导体衬底上沿第一和第二方向延伸的位线。各位接触区连接到相应的位线。四个晶体管共用一个位接触,且具有不同的字线。

Description

具有公共位接触区的半导体器件

本申请基于1999年2月5日提出的日本专利申请HEI11-28517，此处将其整个内容列为参考。

本发明涉及到半导体器件，更确切地说是涉及到能够改善集成度的半导体集成电路。

下面作为例子来描述非易失存储器，这决不意味着对本发明的限制。

改善集成度即密度是半导体集成电路的一个不断追求的目标。此目标也适用于诸如EEPROM、闪速EEPROM和掩模ROM之类的非易失存储器。

图5A和5B是NAND型闪速EEPROM和NOR型闪速EEPROM的等效电路图。在图5A所示的NAND电路中，多个8位存储器的晶体管T11、T21、…、T81串联连接在左侧的列上，其相邻晶体管的源和漏共接。选择晶体管SA1和SB1被连接于此列的二端。

同样，在右侧的列上，8位存储器晶体管T12、T22、…、T82被串联连接，而选择晶体管SA2和SB2连接于此列的二端。位线BL1和BL2连接于选择晶体管SA1和SA2的外部区域，而各个存储器晶体管没有位接触。

存储器晶体管具有包括浮栅和控制栅的叠层栅电极，而选择晶体管具有普通的单一栅电极。8个字线WL1、WL2、…、WL8被连接于第一到第八行存储器晶体管的控制栅。选择线SG1和SG2被连接于选择晶体管的栅。

借助于电子通过隧穿漏出/注入，来实现各个存储器晶体管的写入/擦除。利用作为一个单位的串联连接的8个存储器晶体管，来执行读出操作。因此，比之NOR型，其存取速度较低。但由于位接触数目小，故能够提高集成度。

在图5B所示的NOR型EEPROM中，与NAND型相似，虽然多个晶体管T11、T21、…被串联连接，但存储器晶体管的漏被连接于各个第二位处的位线BL，而源线SL共接。

借助于将高电场施加于漏侧并通过热电子注入将电子写入到浮栅而实现数据写入。借助于通过隧穿将电子漏到源而实现数据擦除。

在NOR型EEPROM中，能够直接存取每一位，致使存取时间短。然而，由于每二个存储器晶体管必须构成一个位接触，故占据的面积变大，故集成度不如NAND型。假设同样的单元容量，则一般说来，NOR型的面积大于NAND型大约20％。

若存储器晶体管的沟道区的阈值被选择性地改变且将层叠栅改变成单一栅，则能够形成屏蔽ROM。与EEPROM相似，能够形成NAND型或NOR型掩模ROM。

对多个晶体管中的一个晶体管进行直接存取，需要一个大衬底面积，不容易获得高的集成度。

本发明的目的是提供一种能够直接存取多个晶体管中的任何一个且提高集成度的半导体器件。

本发明的另一个目的是提供一种具有新颖写入模式的半导体集成电路。

根据本发明的一种情况，提供了一种半导体器件，它包含：具有第一导电类型表面区的半导体衬底；用来确定以二维规则安置在半导体衬底表面上的多个有源区的场隔离膜，各个有源区包括一个位接触区和沿四个方向从位接触区延伸的辅助有源区；多个第一和第二字线，此多个第一字线作为一个整体沿第一方向在半导体衬底上延伸，多个第二字线作为一个整体沿第二方向在半导体衬底上延伸，第一方向与第二方向相交，并在各个有源区中，二个辅助有源区与第一字线相交，而其余的二个辅助有源区与第二字线相交；多个与第一方向和第二方向相交的半导体衬底上的位线，各个位接触区被连接于相应的一个位线；以及用来使第一字线、第二字线和位线彼此绝缘的层间绝缘区。

由于有源区包含一个位接触区和沿四个方向从位接触区伸出的辅助有源区，故四个晶体管能够被连接于一个位接触。由于连接于晶体管的栅电极的字线沿彼此相交的二个方向延伸，故借助于选定字线，连接于公共位接触区的四个晶体管能够被独立地存取。

各个晶体管的其它端可以被连接在半导体衬底中以形成公共源区，可以连接到存储电容器的存储电极，或连接到外部布线线条。

如上所述，能够用不同的字线对连接于公共位接触区的四个晶体管进行独立存取。能够实现具有高的面积利用因子的半导体器件。能够提供具有新颖结构的半导体器件。

图1AA-1FA和图1AB-1FB是示意平面图和剖面图，示出了根据本发明一个实施例的闪速EEPROM的制造工艺。

图2是用图1AA-1FB所示的工艺制造的半导体器件的等效电路图。

图3A和3B是示意平面图，比较了用图1AA-1FB所示的工艺制造的半导体器件与常规半导体器件的面积利用因子。

图4A和4B示意平面图示出了本发明的另一个实施例。

图5A和5B是常规NAND型闪速EEPROM和NOR型闪速EEPROM的等效电路图。

图6A和6B示意平面图示出了根据本发明另一个实施例的位线布局。

图7A和7B示意平面图和剖面图示出了根据本发明另一个实施例的半导体器件的结构。

参照附图来描述本发明的各个实施例。NOR型闪速存储器被用作下列描述中的例子。

如图1AA所示，用熟知的选择氧化技术(LOCOS)，通过热氧化，在半导体衬底的表面上制作厚度例如约为400nm的场氧化膜2。未制作氧化膜2的区域成为有源区。在图1AA所示的状态中，四个辅助有源区SAR从一个漏区D伸出，二个有源区SAR沿垂直方向，而另二个有源区SAR沿水平方向。各个辅助有源区SAR的其它端被连接到沿二个不同的方向倾斜延伸的公共源区CS。在本说明书中，漏区意味着位线被连接的区域，而源区意味着通过栅电极面对漏区的区域。

在制作场氧化膜之后，用氮化物膜作为氧化掩模，清除缓冲氧化膜。通过热氧化，在暴露的有源区上，生长厚度例如约为9.5nm的隧道氧化膜。

图1AB是沿图1AA中虚线的剖面图。场氧化膜2制作在p型硅区1的表面层中，而隧道氧化膜3制作在未制作场氧化膜2的区域中。P型硅区1可以是半导体衬底本身或制作在半导体衬底中的p型阱。可以用沟槽分离方法代替选择氧化来制作元件隔离区。

接着，在衬底表面上生长厚度例如约为130nm的多晶硅层，此多晶硅层被用来形成闪速存储器的浮栅。在多晶硅层上形成光刻胶图形，以便对多晶硅层进行图形化。

图1BA平面图示出了图形化了的浮栅。图1BB是沿图1BA中的虚线的剖面图。各个浮栅4在其中部横穿相应的一个辅助有源区SAR，区域SAR沿四个不同的方向从各个漏区D(位接触区BC)伸出。与浮栅4有关的漏区D的相反的区域是源区S。源区S被公共源区CS连接。

如图1BB所示，在浮栅被图形化之后，用浮栅作为掩模，将n型杂质例如As⁺离子注入到衬底中，以形成各个存储器单元晶体管的源/漏区的n型区5a和5b。n型杂质掺杂的区域5a是漏区，而n型杂质掺杂的区域5b是源区S。

在图1BB中，漏区D的n型区5a被制作在一对浮栅4之间，而一对源区S的n型区5b被制作在与浮栅4有关的漏区的相反的区域中。掺有杂质的公共源区CS将所有晶体管的源区S公共电连接。

为了提高数据擦除过程中的源击穿电压，最好在源区中制作一个低掺杂浓度区。作为变通，可以形成缓慢的杂质浓度梯度。为此，只用光刻胶图形覆盖漏区，且诸如磷之类的扩散系数大的杂质只被掺杂到源区。掺入的杂质广泛地扩散，从而形成缓慢的浓度梯度。

在制作浮栅之后，制作ONO(氧化物-氮化物-氧化物)膜，用作浮栅与控制栅之间的绝缘膜。例如，借助于通过热氧化生长厚度为6.5nm的氧化膜、通过CVD生长厚度为12nm的氮化物膜和通过热氧化生长厚度为4nm的氧化膜，来制作ONO膜。

之后，制作彼此相交的二种字线(控制栅)。为了形成相交的布线线条，要求二层布线层。用CVD方法，在衬底表面上淀积厚度约为400nm的多晶硅膜作为控制栅(字线)之一，并用光刻胶图形进行图形化。

图1CA示出了图形化了的字线7的状态。各个字线7被制作在沿水平方向安置的水平浮栅4H上，以形成层叠型栅结构。字线不制作在垂直浮栅4V上。用ONO膜或其上部氧化膜在控制栅图形化时被腐蚀的ONO膜覆盖垂直浮栅4V。

图1CB是沿图1CA中虚线的剖面图。绝缘膜(ONO膜)6制作在浮栅4上，而字线7制作在绝缘膜6上。

在制作字线7之后，为了隔离其他字线，对已经制作了字线的表面进行热氧化。例如，对多晶硅字线7的表面进行热氧化以形成厚度约为180nm的氧化膜。即使这一热氧化消耗或消除了浮栅4上的ONO膜的上部氧化膜，其上也会形成新的氧化膜。主要将ONO膜的氮化物膜氧化成厚度大约等于原先制作的上部氧化膜的厚度。

然后，淀积待要用作另一字线的多晶硅膜，并用光刻胶图形进行图形化。

图1DA示意图示出了用上述方法制作的另一字线9。另一字线9被制作成在氧化膜上与沿水平方向延伸的字线7相交，并沿垂直方向延伸，通过ONO膜覆盖垂直方向的浮栅。

图1DB是沿图1DA虚线的剖面图。与图1CB所示的状态不同，氧化膜8被制作在字线7上，而字线9制作在氧化膜8上。在图1DB中，还示出了稍后待要制作的层间绝缘膜。在制作其它字线9之后，例如淀积厚度约为120nm的CVD氧化膜10，并在CVD氧化膜10上淀积厚度约为900nm的硼磷硅酸盐玻璃(BPSG)膜11。之后，用热处理方法使BPSG膜11回流，并被回腐蚀大约300nm，以整平其表面。以上述方法制作层间绝缘膜10和11。在制作层间绝缘膜之后，通过层间绝缘膜，在对应于各个漏区的区域中制作接触孔CH，此接触孔达及漏区的表面。图1DA示出了接触孔CH的位置。

如图1EB所示，为了制作接触孔中的连接栓，首先制作用于粘合的厚度约为50nm的导电氮化物层，例如氮化钛层14，并用CVD之类的方法，在导电氮化物层14上生长例如厚度约为800nm的钨之类组成的金属层15。然后，执行回腐蚀工序，以便将导电膜(W层和TiN层)填充到接触孔CH中，并清除平坦表面上的导电膜。

接着，例如制作厚度约为50nm的氮化钛层16作为势垒层，并在氮化钛层16上淀积厚度约为600nm的铝合金层17作为主要导电层。在铝合金层17上制作光刻胶图形，以便腐蚀下方的铝合金层17和氮化钛层16，并使第一位布线线条图形化。

图1EA示出了以上述方法制作的第一位布线线条W1的图形的例子。如所示，第一位布线线条W1沿左下(向左下)方向(45度)倾斜延伸并连接到沿线条延伸方向安置的每个第二接触孔，而不是连接到所有的接触孔。使用这种布局是为了避免出现若沿线条延伸方向安置的所有接触孔被连接到第一布线线条，则一个位线和一个字线同时选择二个晶体管的情况。

如图1FB所示，在制作有第一位布线线条的衬底表面上，淀积厚度约为600nm的CVD氧化膜21，并在CVD氧化膜21上制作厚度约为400nm的旋涂玻璃(SOG)膜22。将SOG膜回腐蚀大约200nm以整平其表面。在SOG膜22的表面上，淀积厚度约为500nm的CVD氧化膜23。以这种方法来制作层间绝缘膜。然后，在对应于不连接于第一位布线线条W1的接触孔CH的区域中，形成了穿过层间绝缘膜的新的接触孔。

图1FA示出了用实线表示的新形成的接触孔。在制作接触孔之后，相似于制作第一位布线线条的情况，制作厚度约为50nm的用于粘合的导电氮化物层24，例如氮化钛层，并在导电氮化物层24上生长厚度例如约为800nm的由钨之类组成的金属层25。之后，执行回腐蚀工艺，以便在接触孔中形成埋置的栓24和25。

在CVD氧化膜23的表面上制作厚度约为50nm的氮化钛层26，此氮化钛层覆盖连接栓。在氮化钛层26上制作厚度约为600nm的铝合金层27。在铝合金层27上制作光刻胶图形，以便对作为第二位线的第二位布线线条W2进行图形化。

图1FA示出了第二位布线线条的布局。第二位布线线条沿右下(向右下方)方向(45度)倾斜延伸。此第二位线条也沿线条延伸方向被连接到每个第二位接触区。由于未被连接的位接触区被层间绝缘膜覆盖，故第二位线能够直线安置。

在制作覆盖第二位布线线条的层间绝缘膜和制作其它必需的布线线条之后，用绝缘膜和保护膜覆盖衬底表面。用上述的工艺，能够制造可独立存取各位并具有高的集成度的闪速型半导体存储器件。

图2是用上述实施例方法制造的闪速型半导体存储器件的等效电路图。

在图2中，位接触区BC被安置成交错网格状。四个晶体管被连接到每个位接触区BC，二个晶体管沿水平方向，而另二个晶体管沿垂直方向。各个晶体管的其它端具有四个晶体管连接到一起的结构。虽然未示出，但四个晶体管的其它端被共接到了源线SL。

第一行晶体管T11、T12和T13沿水平方向被串联连接。第二行晶体管T21、T22和T23被垂直安置，并由公共字线WLH1驱动。第三行晶体管T31、T32和T33的连接与第一行晶体管相似，而第四行晶体管T41、T42和T43的连接与第二行晶体管相似。垂直安置的晶体管，例如T21和T41被串联连接。

垂直的字线WLV1、WLV2和WLV3控制奇数行晶体管的水平安置的控制栅，而水平字线WLH1、WLH2、…控制偶数行晶体管的垂直安置的控制栅。第一组位线BLA1、BLA2、…连接每个沿左下方向安置的第二位接触区。第二组位线BLB1、BLB2、BLB3、…连接每个沿右下方向安置的第二位接触区BC。

在本实施例中，连接于一个位线接触区BC的四个晶体管中的每一个，能够用二种相交的字线独立地存取，位线也由二种相交的位线组成，以致能够获得足够的布线间距余量。整个布局是高度对称的。半导体集成电路器件的集成度可望由体工艺确定，此体工艺确定用场绝缘膜能够限定的各有源区的大小。

图3A和3B示意平面图比较了实施例半导体器件与常规半导体器件所占据的半导体衬底面积。图3A示出了实施例器件，而图3B示出了根据常规技术的NOR型闪速存储器。在图3A和3B中，被粗黑框包围的区域相当于被四位占据的区域。

从图3A与3B之间的比较可见，能够减少大约25％的常规NOR型存储器件所占据的面积。普通NOR型电路所占据的面积大于普通NAND型电路所占据的面积约20％。因此，实施例的NOR型闪速EEPROM电路所占据的面积甚至小于普通NAND电路所占据的面积。

在上述实施例中，在制作沿垂直和水平方向安置的浮栅之后，用不同的工艺制作二种字线。用这一方法，在某些情况下可能存在浮栅与字线之间的位置对准问题。若余量被设定成不必要地大，则可能在源/漏扩散区中引入可以改变电学特性的不必要的偏离。

接着描述用相同的工艺对浮栅和控制栅进行图形化的实施例。

在图1AA和1AB所示的工序中制作场绝缘膜和隧道氧化膜之后，在衬底表面上制作多晶硅层，此多晶硅层被用来在衬底表面上形成浮栅。在多晶硅层的表面上制作图4A所示的光刻胶图形38。此光刻胶图形38仅仅在稍后待要制作彼此相交的二种字线的区域内具有窗口39。用此光刻胶图形作为掩模，对多晶硅层进行腐蚀。借助于清除这些区域中的多晶硅层，浮栅在与控制栅一起图形化时，将被电学上分离。

在此状态下，As⁺离子被注入到暴露在窗口中的有源区中，从而在稍后待要制作的公共源区中局部形成杂质掺杂区。在二种字线彼此相交的区域中的这一离子注入，由于在稍后的工艺阶段无法执行而在现在加以执行。

在清除光刻胶图形之后，在多晶硅层上制作待要用作浮栅的ONO膜。例如借助于通过热氧化生长厚度为6.5nm的氧化膜、通过CVD生长厚度为12nm的氮化物膜、以及通过热氧化生长厚度为4nm的氧化膜，来制作ONO膜。在此ONO膜上，制作厚度约为400nm的待要用作一种字线的第二多晶硅层或硅化物层。如图4B所示，在第二多晶硅层上制作光刻胶图形，以便对第二和第一多晶硅层进行图形化，并制作字线7和部分沿与字线7相交的方向的层叠栅电极。

由于窗口在图4所示的工序中被制作在水平延伸的字线7下方的字线相交的区域中，故浮栅被独立地分割。由于浮栅与水平延伸的字线7用同一个图形化工序制作，故有源区沿电流流动方向的位置精度高。而且，由于包括二个多晶硅层的层叠电极34用同一个图形化工序制作，故其沿电流流动方向的位置精度也高。考虑到稍后待要制作在电极上的字线的位置对准裕度，垂直延伸的层叠栅电极34可以制作成比需要的长度更长。

在图4B所示的阶段，注入用来形成源/漏区的杂质，例如As⁺。此时，虽然离子未被注入到被字线7覆盖的公共源区中，但在图4A所示阶段已经掺入了杂质，致使公共源区作为一个整体被电连接。

之后，制作层间绝缘膜，将字线7和层叠栅电极34覆盖。例如，制作厚度约为100nm的CVD氧化膜和制作厚度约为900nm的SOG膜。在SOG膜被回腐蚀以整平其表面之后，制作穿过层间隔离膜的窗口，以便暴露垂直安置的层叠栅电极34。在层间绝缘膜上制作厚度例如约为400nm的第三多晶硅层或硅化物层。用光刻胶图形对第三多晶硅层进行图形化，以便形成图1DA所示的垂直字线。

然后，相似于前述的实施例，淀积厚度约为100nm的CVD氧化膜，并淀积厚度为900nm的BPSG膜。用热退火方法使BPSG膜回流，并腐蚀大约300nm以整平其表面。与前述实施例相似，制作接触孔并制作位布线线条。

在本实施例中，制作了具有带浮栅和控制栅的层叠电极的闪速EEPROM器件。若不制作浮栅，并用具有对应于选定沟道区的窗口的光刻胶图形将离子注入到选定栅区下方的沟道区中，则能够制作具有二个不同阈值电压的沟道区的掩模ROM器件。

例如，制作具有仅仅对应于从图1BA所示的浮栅4的区域选定的那些存储“1”或“0”的区域的窗口的光刻胶图形。用此光刻胶图形作为掩模，注入离子以便写入各个晶体管的开通/关断态。可以用选择性腐蚀等代替选择性离子注入来控制阈值电压。在阈值电压被控制之后，制作用作栅电极的字线，并用相似于上述各实施例的方法制作位线。

在上述各实施例中，制作了二种相交的位线。可以用单一布线层来制作位线。由单一布线层组成的位线简化了制造工艺。

图6A和6B是由单一布线层构成的位线的示意平面图。

在图6A所示的布局中，位线作为一个整体以大约45度角沿左下方向延伸。如图6A所示，第一种位线BLA1、BLA2、…被连接到诸如第一行位接触区BC11、BC12和BC13以及第三行位接触区BC31、BC32和BC33之类的奇数行位接触区。

如图6A所示，第二种位线BLB1、BLB2、BLB3和BLB4被连接到诸如第二行位接触区BC21、BC22和BC23以及第四行位接触区BC41、BC42和BC43之类的偶数行位接触区。沿左下方向安置的最近的位接触区未被连接到同一个位线，致使各个晶体管能够被独立地存取。沿左下方向的位线布局可以改变成沿右下方向。

在图6B所示的布局中，所有的位线BL1、BL2是同一种的。若位线BL被安置成大约45度角，则各个晶体管不能独立地存取。因此，位线BL被安置成使沿垂直方向被一个单位分隔而沿水平方向被三个单位分隔的位接触区能够被同一个位线连接。

虽然位线被安置成向水平方向倾斜45度以上角度，但也可以安置成向垂直方向倾斜45度以上角度。位线沿左下方向的布局可以改变为沿右下方向。在图6B所示的这一布局中，每个位线从每行选择一个位接触区并连接于其上。

在上述实施例中，四个晶体管的漏区被共接，且虽然四个晶体管的栅电极被不同的字线驱动，但公共源区被用于四个晶体管。各个晶体管的源区可以电学上分离而不用公共源区。

图7A和7B是示意平面图和剖面图，示出了DRAM器件的结构。

图7A示意地示出了由场氧化膜确定的有源区的图形。多个有源区AR被安置成交错网格结构。各个有源区AR具有十字形状。十字形状的相交区域被用作公共漏区，而四个端部是独立的源区。若存储电容器被连接于各个源区并通过电容器介电膜制作公共电极，则存储电容器能够被连接于各个源区。

图7B是DRAM器件的示意剖面图。有源区被制作在半导体衬底51表面上的场氧化膜52确定。二个栅电极G制作在中央漏区D的二侧，而二个源区S制作在与栅电极G有关的漏区D的相反的区域。漏区D被连接于位线BL1。源区S被连接于存储电容器的存储电极SE。存储电极SE通过电容器介电膜DE面对公共电极CE，以形成存储电容器。

在图7B所示的DRAM器件中，第二位线BL2制作在覆盖半导体衬底51表面的层间绝缘膜IN中，这些第一和第二位线BL1和BL2对应于图1FA所示的那些位线。若位线待要制作成具有图6A或6B所示的布局，则略去第二位线BL2，所有的位线都由单一布线层形成。

结合最佳实施例已经描述了本发明。但本发明不仅仅局限于上述各个实施例。例如，在图7B所示的结构中，电容器存储电极SE可以用其中略去公共电极CE，且各个晶体管的漏区和源区连接于其上的布线图形来代替。此时，可以借助于在栅电极G下方的沟道区中选择性地注入离子来制作掩模ROM。栅电极G可以是由浮栅和控制栅组成的层叠栅。

存储器电路和外围电路可以用具有阱结构的半导体衬底来制作。虽然二种沿不同方向延伸的字线彼此相交成直角，但字线也可以被安置成不成直角，并可以在交点处或中间部分弯曲。这种情况包括在“作为整体沿某个方向延伸的线条”的概念中。可以相似地制作位线。显然，对本技术领域熟练人员来说，能够作出各种各样的修正、改进和组合等。

Claims (8)

1.一种半导体器件，它包含：

具有第一导电类型表面区的半导体衬底；

用来确定以二维规则安置在半导体衬底表面上的多个有源区的场绝缘膜，各个有源区包括一个位接触区和沿四个方向从位接触区延伸的辅助有源区；

多个第一和第二字线，此多个第一字线作为一个整体沿第一方向在半导体衬底上延伸，而多个第二字线作为一个整体在半导体衬底上沿第二方向延伸，第一方向与第二方向相交，且在各个有源区中，二个辅助有源区与第一字线相交，而其余二个辅助有源区与第二字线相交；

在半导体衬底上与第一和第二方向相交的多个位线，各个位接触区被连接于相应的一个位线；以及

用来使第一字线、第二字线和位线彼此绝缘的层间绝缘区。

2.根据权利要求1的半导体器件，其中多个位线作为一个整体沿彼此相交的第三和第四方向延伸。

3.根据权利要求1的半导体器件，其中多个位线作为一个整体沿同一个方向延伸。

4.根据权利要求2的半导体器件，其中多个沿所述第三或第四方向延伸的位线中的每一个，被连接到沿所述第三或第四方向安置的每个第二位接触区。

5.根据权利要求3的半导体器件，其中一个位接触区和沿所述同一个方向安置的最近的位接触区，被连接到不同的位线。

6.根据权利要求1的半导体器件，其中场绝缘膜还确定与位接触区相对的各个辅助有源区的端点共用连接的公共有源区。

7.根据权利要求6的半导体器件，还包含安置在各个辅助有源区与相应字线之间辅助有源区与字线相交处的浮栅电极，其中的半导体器件是非易失半导体存储器。

8.根据权利要求1的半导体器件，其中的场绝缘膜围绕与位接触区相对的各个辅助有源区的端部，且半导体器件还包含连接于此端部的存储电极，并且该半导体器件是DRAM。

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