JP3852729B2 - 半導体記憶装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特にスタティックランダムアクセスメモリ（ＳＲＡＭ）等の半導体記憶装置に関する。
半導体記憶装置では、面積の大部分を占めるのがメモリセルであり、メモリセルが半導体記憶装置の大きさ、アクセス時間及び消費電力を決定する重要な要素である。
【０００２】
【従来の技術】
先ず、従来の１リードライト／１リード（１ＲＷ／１Ｒ）ＲＡＭのメモリセルについて説明する。図１は、従来の１ＲＷ／１ＲＲＡＭのメモリセルの回路図である。図２は、従来の１ＲＷ／１ＲＲＡＭのメモリセルのレイアウトを示す図であり、図３は、図２において用いられているゲートポリシリコン層、ゲートコンタクト層、ソース／ドレインコンタクト領域、ソース／ドレイン領域、ウェルコンタクト領域、セルフレーム、Ｐ型ウェル領域及びＮ型ウェル領域の各種記号を説明する図である。
【０００３】
図１において、Ｔｒｐ１，Ｔｒｐ２はＰチャネル型ＭＯＳトランジスタ、Ｔｒｎ１〜Ｔｒｎ８はＮチャネル型ＭＯＳトランジスタ、ＢＬＡ，ＢＬＢ，ＸＢＬＡ，ＸＢＬＢはビット線、ＷＬＡ，ＷＬＢはワード線、ＶＤＤ，ＶＳＳは電源電圧を示す。
図２において、トランジスタｔｒｎ３，ｔｒｎ４のゲートはゲートポリシリコン層６１で接続され、トランジスタｔｒｎ５，ｔｒｎ７のゲートはゲートポリシリコン層６２で接続される。これは、図１からもわかるように、トランジスタｔｒｎ３，ｔｒｎ４のゲートは夫々同じワード線ＷＬＡに接続され、トランジスタｔｒｎ５，ｔｒｎ７のゲートは夫々同じワード線ＷＬＢに接続されるからである。
【０００４】
図２の如きレイアウトを用いると、必然的にトランジスタを形成する部分、即ち、ソース／ドレイン領域が同じｎＭＯＳ同士であるにも拘わらず分離されてしまい、余分なスペースを必要としてしまう。つまり、図２において、セルフレームが、トランジスタｔｒｎ１，ｔｒｎ３、トランジスタｔｒｎ２，ｔｒｎ４、トランジスタｔｒｎ５，ｔｒｎ６、トランジスタｔｒｎ７，ｔｒｎ８の各領域に分断されてしまう。
【０００５】
他方、トランジスタｔｒｎ３，ｔｒｎ４のゲートポリシリコン層６１は、他のトランジスタのゲートポリシリコン層６３，６４と同じ向きには配置できないため、メモリセルの製造プロセスのばらつきによる影響を受け易い。即ち、異なる向きに延在するゲートポリシリコン層６１，６２と６３，６４とは、製造プロセスのばらつきから寸法精度が異なり、これにより設計上は同じ長さであっても、実際の抵抗値が異なってしまう。この結果、メモリセルのアクセス速度及び消費電力が異なる抵抗値の影響を受け、メモリセル全体としてのバランスが崩れてしまうため、安定した半導体記憶装置の動作を保証することは難しい。
【０００６】
【発明が解決しようとする課題】
上記の如く、従来の半導体記憶装置では、メモリセルが占有する面積を減少させることが難しく、又、製造プロセスのばらつきの影響で、安定した半導体記憶装置の動作を保証することが難しいという問題があった。
そこで、本発明は、メモリセルが占有する面積を減少し、且つ、製造プロセスのばらつきの影響を最小限に抑さえて安定した半導体記憶装置の動作を保証することが可能な半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の課題は、複数のトランジスタから構成されるメモリセルを備え、該メモリセルを構成する全てのトランジスタのゲート配線層は、夫々同一方向に延在するように配置されている半導体記憶装置により達成される。本発明によれば、メモリセルが占有する面積を減少させ、製造プロセスのばらつきの影響を受けにくく安定した半導体記憶装置の動作を保証することが可能となる。
【０００８】
前記メモリセルのうち、ワード線に接続される第１のトランジスタは、前記半導体記憶装置中、電源に接続される第２のトランジスタの外側に配置されている構成であっても良い。又、前記第２のトランジスタのうち、前記電源に接続される第２のトランジスタのソース／ドレインと、前記電源の基板コンタクトとは共通化されている構成であっても良い。更に、前記第２のトランジスタのうち、前記電源とは異なる電源に接続される第２のトランジスタのソース／ドレインと、前記異なる電源の基板コンタクトとは共通化されている構成であっても良い。本発明によれば、トランジスタの配置とコンタクトの共通化により、メモリセルが占有する面積を効果的に減少させることができる。
【０００９】
前記第１のトランジスタ及び前記電源に接続される第２のトランジスタはＮチャネル型ＭＯＳトランジスタからなり、前記異なる電源に接続される第２のトランジスタはＰチャネル型ＭＯＳトランジスタからなる構成であっても良い。
半導体記憶装置は、ワード線を含む信号配線と、電源配線とを更に備え、同一配線層において該信号配線間に電源配線を配置された構成であっても良い。本発明によれば、信号配線間で生じるカップリング容量を減少させて、ノイズの発生及びデータの反転を防止することができる。
【００１０】
前記メモリセルは複数、アレイ状に設けられており、或るメモリセルの隣接メモリセルは、前記或るメモリセルをｘ軸反転及びｙ軸反転されることで、前記トランジスタのソース／ドレイン及び基板コンタクトのバルク層が共通化されている構成であっても良い。又、半導体記憶装置は、電源配線及び信号配線を更に備え、前記メモリセルは複数、アレイ状に設けられており、或るメモリセルの隣接メモリセルは、前記或るメモリセルをｘ軸反転及びｙ軸反転されることで、該電源配線及び該信号配線が共通化されている構成であっても良い。本発明によれば、メモリセルアレイの占有面積を効果的に減少させることができる。
【００１１】
従って、本発明によれば、メモリセルが占有する面積を減少し、且つ、製造プロセスのばらつきの影響を最小限に抑さえて安定した半導体記憶装置の動作を保証することが可能な半導体記憶装置を実現できる。
【００１２】
【発明の実施の形態】
以下、図４以降と共に、本発明に実施例を説明する。
【００１３】
【実施例】
図４は、本発明になる半導体記憶装置の第１実施例におけるメモリセルのレイアウトを示す図であり、図５は、図４において用いられているゲートポリシリコン層、ゲートコンタクト層、ソース／ドレインコンタクト領域、ソース／ドレイン領域、ウェルコンタクト領域、セルフレーム、Ｐ型ウェル領域及びＮ型ウェル領域の各種記号を説明する図である。本実施例では、本発明が１ＲＷ／１ＲＲＡＭに適用されている。尚、１ＲＷ／１ＲＲＡＭのメモリセルの回路図は、図１に示す従来例の場合と同じであるため、その図示は省略する。図４中、図１と同一部分には同一符号を付し、その説明は省略する。
【００１４】
図４に示すように、本実施例では、ワード線ＷＬＡに接続されるトランジスタＴｒｎ３，Ｔｒｎ４及びワード線ＷＬＢに接続されるトランジスタＴｒｎ５，Ｔｒｎ７が、セルフレーム中、他のトランジスタの外側に配置されている。具体的には、トランジスタＴｒｎ４，Ｔｒｎ５が同図中上側に配置され、トランジスタＴｒｎ３，Ｔｒｎ７が図４中下側に配置されている。これにより、トランジスタＴｒｎ１，Ｔｒｎ２，Ｔｒｎ６，Ｔｒｎ８のソース／ドレイン１１，１２を共通化することができる。
【００１５】
つまり、トランジスタＴｒｎ１，Ｔｒｎ２，Ｔｒｎ６，Ｔｒｎ８の電源側（ソース１１）は共通化でき、更に基板コンタクト（Ｐ型ウェルのコンタクト領域）１３と共通にすることで、電源（ＶＳＳ）へのコンタクト１４を１個に減らすことができる。又、トランジスタＴｒｐ１，Ｔｒｐ２についても、ソース／ドレイン２１，２２を共通化することができ、同様にして、電源側（ＶＤＤ）のソース２１を共通化して、更に基板コンタクト（Ｎ型ウェルのコンタクト領域）２３と共通にすることで、電源（ＶＤＤ）へのコンタクト２４を１個に減らすことができる。
【００１６】
このように、図２に示す如きワード線に接続されるトランジスタのゲート同士をポリシリコン層で接続するという従来の概念を捨てて、トランジスタＴｒｐ１，Ｔｒｐ２，Ｔｒｎ１〜Ｔｒｎ８を図４に示すように配置することにより、全てのトランジスタのゲートポリシリコン層３１の延在方向を同一方向にすることが可能となり、メモリセルの製造プロセスのばらつきによる影響を受け難くすることができる。
【００１７】
本発明者らが図４に示す本実施例のレイアウトと図２に示す従来のレイアウトとを比較したところ、従来のメモリセルの１個当りの面積に対し、本実施例のメモリセルの１個当りの面積は約２０％程度の縮小が可能であることが確認された。
尚、セルフレーム上に存在するコンタクト領域は、メモリセルをｘ軸反転、ｙ軸反転で配置することで、後述する図６のように、上下左右のメモリセルのコンタクト領域１３，２３，４３と共有化することも可能である。
【００１８】
図６は、図４に示す如き１個のメモリセルに対してその周囲に８個のメモリセルを配置した場合のレイアウトを示す図である。図６中、図４及び図５と同一部分には同一部分には同一符号を付し、その説明は省略する。ただし、図６においては、限られたスペースに９個のメモリセルを示す関係上、Ｔｒｐ１，Ｔｒｐ２，Ｔｒｎ１〜Ｔｒｎ８等のトランジスタを示す符号が、上下に分割して示されている。
【００１９】
図６からもわかるように、メモリセルをアレイ状に配置する場合に、隣り合うメモリセルをｘ軸反転及びｙ軸反転することで、ソース／ドレイン及び基板コンタクトのバルク層の共通化が可能となる。ここで、バルク層とは、基板から後述する第１のメタル層の下の層までの積層構造を言う。又、このように隣り合うメモリセルをｘ軸反転及びｙ軸反転することで、電源ラインＶＤＤ，ＶＳＳ等電源配線及びワード線ＷＬＡ，ＷＬＢやビット線ＢＬＡ，ＢＬＢ，ＸＢＬＡ，ＸＢＬＢ等の信号配線の共通化も可能となる。
【００２０】
つまり、メモリセルを構成する全てのトランジスタのゲートポリシリコン層を同一方向に延在するように配置し、全てのビット線に接続されるトランジスタのソース／ドレインを平面図上で上下に位置する隣接メモリセルと共通化されるように配置すると共に、トランジスタの電源側のソース／ドレインと基板コンタクトとを共通化し、更に、この基板コンタクトが左右の隣接メモリセルと共通化されるように配置することができる。
【００２１】
図７は、図６に示すレイアウトを簡略化して示す図であり、図８は、図７において用いられているソース／ドレインコンタクト領域、ゲートコンタクト領域及びメモリセルの正位置の各種記号を説明する図である。図７からも明らかなように、メモリセルの占有面積の減少による効果は、アレイ状に配置されるメモリセルの数が増加する程顕著になることがわかる。
【００２２】
尚、図６では、各メモリセルの面積は、説明の便宜上、各セルフレーム内の面積としたが、各メモリセルが実際に占有する領域は、各セルフレームの多少外側まで延びている。従って、各メモリセルが実際に占有するセル領域を単位とすると、図６のようなメモリセルのレイアウトでは、各メモリセルが実際に占有するセル領域が互いに隣接するセル領域同士でオーバーラップするので、セル領域がオーバーラップする分だけ更にメモリセルの面積を減少させることができる。
【００２３】
図９は、本発明になる半導体記憶装置の第２実施例におけるメモリセルのレイアウトを示す図であり、図１０は、図９において用いられているゲートポリシリコン層、ゲートコンタクト層、ソース／ドレインコンタクト領域、ソース／ドレイン領域、ウェルコンタクト領域、セルフレーム、Ｐ型ウェル領域、Ｎ型ウェル領域及び第１のメタル層の各種記号を説明する図である。又、図１１は、本実施例における電源ラインのレイアウトを示す図であり、図１２は、図１１において用いられている第２のメタル層、第３のメタル層、第１のビアホール、第２のビアホール及びスタックビアホール領域の各種記号を説明する図である。本実施例でも、本発明が１ＲＷ／１ＲＲＡＭに適用されている。尚、１ＲＷ／１ＲＲＡＭのメモリセルの回路図は、図１に示す従来例の場合と同じであるため、その図示は省略する。図９中、図４と同一部分には同一符号を付し、その説明は省略する。
【００２４】
図９及び図１１からも明らかなように、本実施例では、同一配線層（第３のメタル層の配線レベル）においてビット線ＢＬＡとビット線ＢＬＢとの間に電源ラインＶＳＳが配置されているのと同様に、同一配線層（第２のメタル層の配線レベル）においてワード線ＷＬＡとワード線ＷＬＢとの間に電源ラインＶＤＤ，ＶＳＳが配置されている。つまり、同一配線層において信号配線と信号配線との間に挟むように電源配線を配置することで、信号配線間で生じるカップリング容量を減少させて、ノイズの発生やデータの反転（化け）を防止することができる。これにより、多ポートＲＡＭである１ＲＷ／１ＲＲＡＭのポート間のカップリング容量を減少させて、ポート間の干渉を防止することが可能となる。
【００２５】
尚、上記実施例では、本発明が１ＲＷ／１ＲＲＡＭに適用されているが、これに限定されるものではなく、本発明は他の様々な種類の半導体記憶装置にも同様に適用可能である。
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【００２６】
【発明の効果】
本発明によれば、メモリセルが占有する面積を減少し、且つ、製造プロセスのばらつきの影響を最小限に抑さえて安定した半導体記憶装置の動作を保証することが可能な半導体記憶装置を実現可能である。
【図面の簡単な説明】
【図１】従来の１ＲＷ／１ＲＲＡＭのメモリセルの回路図である。
【図２】従来の１ＲＷ／１ＲＲＡＭのメモリセルのレイアウトを示す図である。
【図３】図２において用いられている各種記号を説明する図である。
【図４】本発明になる半導体記憶装置の第１実施例におけるメモリセルのレイアウトを示す図である。
【図５】図４において用いられている各種記号を説明する図である。
【図６】図４に示す１個のメモリセルに対してその周囲に８個のメモリセルを配置した場合のレイアウトを示す図である。
【図７】図６に示すレイアウトを簡略化して示す図である。
【図８】図７において用いられている各種記号を説明する図である。
【図９】本発明になる半導体記憶装置の第２実施例におけるメモリセルのレイアウトを示す図である。
【図１０】図９において用いられている各種記号を説明する図である。
【図１１】第２実施例における電源ラインのレイアウトを示す図である。
【図１２】図１１において用いられている各種記号を説明する図である。
【符号の説明】
１１，２１ ソース
１２，２２ ドレイン
１３，１４，２３，２４，４３ コンタクト
３１ ゲートポリシリコン層
Ｔｒｐ１，Ｔｒｐ２ Ｐチャネル型ＭＯＳトランジスタ
Ｔｒｎ１〜Ｔｒｎ８ Ｎチャネル型ＭＯＳトランジスタ
ＢＬＡ，ＢＬＢ，ＸＢＬＡ，ＸＢＬＢ ビット線
ＷＬＡ，ＷＬＢ ワード線
ＶＤＤ，ＶＳＳ 電源電圧

Claims (4)

  1. リード／ライトを行える第１のポートとリードのみが行える第２のポートとを有する半導体記憶装置であって、
    複数のトランジスタから構成されるメモリセルが複数アレイ状に設けられたメモリセルアレイと、
    該メモリセルに沿って延在する第１の電源ラインと、
    該第１の電源ラインと異なる配線層において、平面図上該第１の電源ラインと交差するように該メモリセルに沿って延在する第２の電源ラインと、
    該第１の電源ラインと同一配線層において、該第１の電源ラインの両側に配置されたワード線と、
    該第２の電源ラインと同一配線層において、該第２の電源ラインの両側に配置された該第１のポート用及び該第２のポート用の２組のビット線対とを備え、
    各メモリセルを構成する全てのトランジスタのゲート配線層は、夫々同一方向に延在するように配置され、
    該トランジスタのうち、該ワード線に接続される第１のトランジスタは、該第１又は第２の電源ラインに接続される第２のトランジスタの平面図上外側に配置され、
    或るメモリセルの隣接メモリセルは、該或るメモリセルをｘ軸反転及びｙ軸反転されることで、該トランジスタのソース／ドレイン及び基板コンタクトのバルク層を共通化されていることを特徴とする、半導体記憶装置。
  2. 該第２のトランジスタは、互いのゲート配線層が接続されているトランジスタを含むことを特徴とする、請求項１記載の半導体記憶装置。
  3. 該第１の電源ラインに接続される第２のトランジスタはＮチャネル型ＭＯＳトランジスタからなり、該第２の電源ラインに接続される第２のトランジスタはＰチャネル型ＭＯＳトランジスタからなることを特徴とする、請求項１又は２記載の半導体記憶装置。
  4. 各ビット線対の両側に該第２の電源ラインが配置されていることを特徴とする、請求項１記載の半導体記憶装置。
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