JPH08181225A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08181225A JPH08181225A JP7266883A JP26688395A JPH08181225A JP H08181225 A JPH08181225 A JP H08181225A JP 7266883 A JP7266883 A JP 7266883A JP 26688395 A JP26688395 A JP 26688395A JP H08181225 A JPH08181225 A JP H08181225A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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Abstract
(57)【要約】
【課題】動作が不安定で消費電力が大きいとともに、セ
ル面積が大きい。 【解決手段】PMOSとNMOSを利用してSRAMセルが形成さ
れ、セル１個毎にＰウェルコンタクト(14)とＶccコンタ
クト(18)を持ち、これらコンタクトは２本のビットライ
ンと平行配置のプルダウンMOS TrとプルアップMOS Trの
ゲート(9,10)の間に配置され、Ｐウェルコンタクトは、
Ｐウェル領域内のプルダウンMOS Trのｎ+ 型のソース領
域に接触させて形成されたｐ+ 型拡散層で、かつこのｐ
+ 型拡散層を前記ソース領域よりもＰウェルとＮウェル
の境界側に近づけて配置した構成であことを特徴とする
ＳＲＡＭ。
ル面積が大きい。 【解決手段】PMOSとNMOSを利用してSRAMセルが形成さ
れ、セル１個毎にＰウェルコンタクト(14)とＶccコンタ
クト(18)を持ち、これらコンタクトは２本のビットライ
ンと平行配置のプルダウンMOS TrとプルアップMOS Trの
ゲート(9,10)の間に配置され、Ｐウェルコンタクトは、
Ｐウェル領域内のプルダウンMOS Trのｎ+ 型のソース領
域に接触させて形成されたｐ+ 型拡散層で、かつこのｐ
+ 型拡散層を前記ソース領域よりもＰウェルとＮウェル
の境界側に近づけて配置した構成であことを特徴とする
ＳＲＡＭ。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にＣＭＯＳインバータ回路をクロスカップさ
せ、その中間ノードに読出し用のＮＭＯＳゲートを接続
して構成された６Ｔｒ型完全スタテックメモリセルを有
した半導体記憶装置に関する。
関し、特にＣＭＯＳインバータ回路をクロスカップさ
せ、その中間ノードに読出し用のＮＭＯＳゲートを接続
して構成された６Ｔｒ型完全スタテックメモリセルを有
した半導体記憶装置に関する。
【０００２】
【従来の技術】周知の如く、スタテックＲＡＭ（ＳＲＡ
Ｍ）セルは、フリップフロップ回路を構成する、ＰＭＯ
Ｓ２コ，ＮＭＯＳ２コと、それらをビット線に接続する
パスゲートＮＭＯＳ２コの計６コのトランジスタで構成
された完全ＣＭＯＳ型と、上記のＰＭＯＳを高抵抗ポリ
シリで構成された高抵抗におきかえた４Ｔｒ２抵抗型
（Ｅ／Ｒ型）の２つがある。
Ｍ）セルは、フリップフロップ回路を構成する、ＰＭＯ
Ｓ２コ，ＮＭＯＳ２コと、それらをビット線に接続する
パスゲートＮＭＯＳ２コの計６コのトランジスタで構成
された完全ＣＭＯＳ型と、上記のＰＭＯＳを高抵抗ポリ
シリで構成された高抵抗におきかえた４Ｔｒ２抵抗型
（Ｅ／Ｒ型）の２つがある。
【０００３】前者は、動作が安定で消費電力が小さいと
いう長所をもつ反面、セル面積が大きくなるという短所
を有する。後者は、高抵抗ポリをＮＭＯＳの上に重ねて
配置できるためセル面積が実質４ケのＮＭＯＳ分の面積
でよいのでセル面積を小さくできるという長所を有する
が、ＰＭＯＳが抵抗体に変わることでインバータのゲイ
ンが減少し、安定性が悪くなり、かつＮＭＯＳをＯＮし
た時に高抵抗ポリを介してＶcc−ＧＮＤ間に電流が流れ
消費電力が大きくなる短所をもつ。
いう長所をもつ反面、セル面積が大きくなるという短所
を有する。後者は、高抵抗ポリをＮＭＯＳの上に重ねて
配置できるためセル面積が実質４ケのＮＭＯＳ分の面積
でよいのでセル面積を小さくできるという長所を有する
が、ＰＭＯＳが抵抗体に変わることでインバータのゲイ
ンが減少し、安定性が悪くなり、かつＮＭＯＳをＯＮし
た時に高抵抗ポリを介してＶcc−ＧＮＤ間に電流が流れ
消費電力が大きくなる短所をもつ。
【０００４】図９は完全ＣＭＯＳ型セルにおける読み出
し時の状態図を示し、図１０はＥ／Ｒ型セルにおける読
み出し時の状態図を示す。これらの図より、完全ＣＭＯ
Ｓ型セルがＥ／Ｒ型セルに比べて安定性に優れているこ
とが明らかである。また、図１１は、完全ＣＭＯＳ型セ
ルの静止時消費電流の温度依存性を示す図であり、この
図より完全ＣＭＯＳ型セルの低消費電力性が明らかであ
る。
し時の状態図を示し、図１０はＥ／Ｒ型セルにおける読
み出し時の状態図を示す。これらの図より、完全ＣＭＯ
Ｓ型セルがＥ／Ｒ型セルに比べて安定性に優れているこ
とが明らかである。また、図１１は、完全ＣＭＯＳ型セ
ルの静止時消費電流の温度依存性を示す図であり、この
図より完全ＣＭＯＳ型セルの低消費電力性が明らかであ
る。
【０００５】最近のトレンドとして半導体の低電圧動作
化（３．３Ｖ程度）、低消費電力化がクローズアップさ
れており、その場合４Ｔｒ２Ｒ型だと動作を安定させか
つ低消費電力化することが難しくなってきている。かと
いって、６Ｔｒ型で動作安定化と低消費電力化を図るこ
とはセル面積の増大をまねき、微細化のトレンドに反す
るものになる。
化（３．３Ｖ程度）、低消費電力化がクローズアップさ
れており、その場合４Ｔｒ２Ｒ型だと動作を安定させか
つ低消費電力化することが難しくなってきている。かと
いって、６Ｔｒ型で動作安定化と低消費電力化を図るこ
とはセル面積の増大をまねき、微細化のトレンドに反す
るものになる。
【０００６】図１３及び図１４は従来の６Ｔｒ型ＳＲＡ
Ｍを示し、図１３は平面図、図１４は図１３のＸIV−Ｘ
IVに沿う断面図である。また、図１５は前記ＳＲＡＭか
らなるセルをアレイ状に配置した模式図である。図中の
符番31は、Ｎ型のＳｉ基板である。この基板31の表面に
は、Ｐウェル32，Ｎウェル33，Ｐチャネルストップ層34
及びフィールド酸化膜35等が形成されている。前記Ｐウ
ェル32内の素子領域には、ｎ+ 型のソース領域36，ｎ+
型のドレイン領域37及びゲート電極38によりＮＭＯＳト
ランジスタ（Ｔｒ1 ）が形成されている。また、Ｐウェ
ル32内の素子領域には、ｎ+ 型のソース領域36，ｎ+ 型
のドレイン領域39及びゲート電極40によりＮＭＯＳトラ
ンジスタ（Ｔｒ2 ）が形成されている。同様に、図示し
ないソース領域，ドレイン領域37及びゲートとなるワー
ドライン41によりＮＭＯＳトランジスタ（Ｔｒ3 ）が構
成されている。また、図示しないソース領域，ドレイン
領域39及びゲートとなるワードライン41によりＮＭＯＳ
トランジスタ（Ｔｒ4 ）が構成されている。
Ｍを示し、図１３は平面図、図１４は図１３のＸIV−Ｘ
IVに沿う断面図である。また、図１５は前記ＳＲＡＭか
らなるセルをアレイ状に配置した模式図である。図中の
符番31は、Ｎ型のＳｉ基板である。この基板31の表面に
は、Ｐウェル32，Ｎウェル33，Ｐチャネルストップ層34
及びフィールド酸化膜35等が形成されている。前記Ｐウ
ェル32内の素子領域には、ｎ+ 型のソース領域36，ｎ+
型のドレイン領域37及びゲート電極38によりＮＭＯＳト
ランジスタ（Ｔｒ1 ）が形成されている。また、Ｐウェ
ル32内の素子領域には、ｎ+ 型のソース領域36，ｎ+ 型
のドレイン領域39及びゲート電極40によりＮＭＯＳトラ
ンジスタ（Ｔｒ2 ）が形成されている。同様に、図示し
ないソース領域，ドレイン領域37及びゲートとなるワー
ドライン41によりＮＭＯＳトランジスタ（Ｔｒ3 ）が構
成されている。また、図示しないソース領域，ドレイン
領域39及びゲートとなるワードライン41によりＮＭＯＳ
トランジスタ（Ｔｒ4 ）が構成されている。
【０００７】一方、前記Ｎウェル33内の素子領域には、
ｐ+ 型のソース領域42，ｐ+ 型のドレイン領域43及びゲ
ート電極38によりＰＭＯＳトランジスタ（Ｔｒ5 ）が形
成されている。また、Ｎウェル33内の素子領域には、ｐ
+ 型のソース領域42，ｐ+ 型のドレイン領域44及びゲー
ト電極40によりＰＭＯＳトランジスタ（Ｔｒ6 ）が形成
されている。前記Ｐウェル32，Ｎウェル33を含む基板31
上には、層間絶縁膜45が形成されている。前記Ｐウェル
32のｎ+ 型のソース領域36に対応する前記層間絶縁膜45
にはコンタクト46が開口され、このコンタクト46を介し
て前記ソース領域36がＧＮＤライン47に接続されてい
る。また、前記Ｎウェル33のｐ+ 型のソース領域42上の
前記層間絶縁膜45にはコンタクト48が形成され、このコ
ンタクト48を介して前記ソース領域42がＶccライン49に
接続されている。
ｐ+ 型のソース領域42，ｐ+ 型のドレイン領域43及びゲ
ート電極38によりＰＭＯＳトランジスタ（Ｔｒ5 ）が形
成されている。また、Ｎウェル33内の素子領域には、ｐ
+ 型のソース領域42，ｐ+ 型のドレイン領域44及びゲー
ト電極40によりＰＭＯＳトランジスタ（Ｔｒ6 ）が形成
されている。前記Ｐウェル32，Ｎウェル33を含む基板31
上には、層間絶縁膜45が形成されている。前記Ｐウェル
32のｎ+ 型のソース領域36に対応する前記層間絶縁膜45
にはコンタクト46が開口され、このコンタクト46を介し
て前記ソース領域36がＧＮＤライン47に接続されてい
る。また、前記Ｎウェル33のｐ+ 型のソース領域42上の
前記層間絶縁膜45にはコンタクト48が形成され、このコ
ンタクト48を介して前記ソース領域42がＶccライン49に
接続されている。
【０００８】上述した構成の６Ｔｒ型ＳＲＡＭでは、メ
モリクロスカップル配線部、Ｖccライン49及びＧＮＤラ
イン47が同一のメタル層で形成され、各メモリセル内で
ＧＮＤラインはコンタクト46を介してＰウェル32内のｎ
+ 型ソース領域36のみに接続され、ＰウェルとＧＮＤラ
インを接続するＰウェルコンタクト14´は図１５に示す
様にメモリセルトランジスタの存在する領域外に配置さ
れていた。図１５は、８個のメモリセルで形成され８ビ
ット単位の場合であるが、この８ビット単位の領域外に
８個のメモリセル52に共通のＧＮＤライン53を形成し、
且つＰウェル32内のｎ+ 型ソース領域36を、コンタクト
46を介して、各メモリセル毎に直接引き出したＧＮＤ引
き出し線54によりその共通のＧＮＤライン53に接続して
いた。共通のＧＮＤライン53と各セル52の引き出し線と
の接合部にはＰウェルコンタクト14´とＧＮＤコンタク
ト63´が隣接して形成されていた。共通のＧＮＤライ
ン、ＧＮＤ引き出しライン及び各メモリセルのローカル
インターコネクトは同一のメタル線で形成されている。
モリクロスカップル配線部、Ｖccライン49及びＧＮＤラ
イン47が同一のメタル層で形成され、各メモリセル内で
ＧＮＤラインはコンタクト46を介してＰウェル32内のｎ
+ 型ソース領域36のみに接続され、ＰウェルとＧＮＤラ
インを接続するＰウェルコンタクト14´は図１５に示す
様にメモリセルトランジスタの存在する領域外に配置さ
れていた。図１５は、８個のメモリセルで形成され８ビ
ット単位の場合であるが、この８ビット単位の領域外に
８個のメモリセル52に共通のＧＮＤライン53を形成し、
且つＰウェル32内のｎ+ 型ソース領域36を、コンタクト
46を介して、各メモリセル毎に直接引き出したＧＮＤ引
き出し線54によりその共通のＧＮＤライン53に接続して
いた。共通のＧＮＤライン53と各セル52の引き出し線と
の接合部にはＰウェルコンタクト14´とＧＮＤコンタク
ト63´が隣接して形成されていた。共通のＧＮＤライ
ン、ＧＮＤ引き出しライン及び各メモリセルのローカル
インターコネクトは同一のメタル線で形成されている。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
１poly配線型６Ｔｒ型ＳＲＡＭにおいては、ラッチアッ
プ耐性を強化すべく、各メモリセル毎にＰウェルコンタ
クトを設けようとすると、ＧＮＤラインとメモリクロス
カップル配線の交錯というレイアウト上の問題が生じて
しまう。このため、メモリトランジスタが占有する領域
以外にＰウェルコンタクトを形成する領域を設けねばな
らず、またラッチアップ耐性を維持するためにメモリセ
ル内のＰＭＯＳとＮＭＯＳを離して配置せねばならず、
相対的に大面積化を余儀無くされていた。
１poly配線型６Ｔｒ型ＳＲＡＭにおいては、ラッチアッ
プ耐性を強化すべく、各メモリセル毎にＰウェルコンタ
クトを設けようとすると、ＧＮＤラインとメモリクロス
カップル配線の交錯というレイアウト上の問題が生じて
しまう。このため、メモリトランジスタが占有する領域
以外にＰウェルコンタクトを形成する領域を設けねばな
らず、またラッチアップ耐性を維持するためにメモリセ
ル内のＰＭＯＳとＮＭＯＳを離して配置せねばならず、
相対的に大面積化を余儀無くされていた。
【００１０】この発明はこうした事情を考慮してなされ
たもので、動作が安定で消費電力が少ないという長所を
有するとともに、従来の６Ｔｒ型と比べセル面積を小さ
くできる半導体記憶装置を提供することを目的とする。
たもので、動作が安定で消費電力が少ないという長所を
有するとともに、従来の６Ｔｒ型と比べセル面積を小さ
くできる半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明は、ＣＭＯＳイ
ンバータ回路をクロスカップさせ、その中間ノードに読
みだし用のＮＭＯＳトランジスタのゲートを接続して構
成された６トランジスタ型完全ＣＭＯＳスタテックメモ
リセルを有した半導体記憶装置において、メモリセル１
個毎にＧＮＤコンタクトに隣接したＰウェルコンタクト
とＶccコンタクトを持ち、それらのコンタクトは１組の
プルダウンＮＭＯＳトランジスタとプルアップＰＭＯＳ
トランジスタに夫々共用され、ビットラインと平行に配
置された１対のゲートの間に配置され、前記Ｐウェルコ
ンタクトは、前記Ｐウェル領域内に形成したｐ+ 型拡散
層をプルダウンＭＯＳトランジスタのｎ+ 型のソース領
域に接触させたもので、かつｐ+ 型拡散層を前記ソース
領域よりもＰウェルとＮウェルの境界側に近づけて配置
した構成であることを特徴とする半導体記憶装置であ
る。
ンバータ回路をクロスカップさせ、その中間ノードに読
みだし用のＮＭＯＳトランジスタのゲートを接続して構
成された６トランジスタ型完全ＣＭＯＳスタテックメモ
リセルを有した半導体記憶装置において、メモリセル１
個毎にＧＮＤコンタクトに隣接したＰウェルコンタクト
とＶccコンタクトを持ち、それらのコンタクトは１組の
プルダウンＮＭＯＳトランジスタとプルアップＰＭＯＳ
トランジスタに夫々共用され、ビットラインと平行に配
置された１対のゲートの間に配置され、前記Ｐウェルコ
ンタクトは、前記Ｐウェル領域内に形成したｐ+ 型拡散
層をプルダウンＭＯＳトランジスタのｎ+ 型のソース領
域に接触させたもので、かつｐ+ 型拡散層を前記ソース
領域よりもＰウェルとＮウェルの境界側に近づけて配置
した構成であることを特徴とする半導体記憶装置であ
る。
【００１２】(1) この発明において、前記Ｐウェルコン
タクトは、配線用の２層目のｎ型ドープの多結晶シリコ
ン層を介してメタル１層で形成されたＧＮＤラインに接
続され、このＧＮＤラインは２本のビットラインの中間
にこれらのビットラインと平行に配線されている場合が
挙げられる。
タクトは、配線用の２層目のｎ型ドープの多結晶シリコ
ン層を介してメタル１層で形成されたＧＮＤラインに接
続され、このＧＮＤラインは２本のビットラインの中間
にこれらのビットラインと平行に配線されている場合が
挙げられる。
【００１３】(2) この発明において、前記Ｖccコンタク
トはＮウェル領域に形成されたＰＭＯＳトランジスタの
ソース領域に接触して配置されたｎ+ 拡散層であり、Ｖ
ccラインを形成するｎ型ドープの２層目の多結晶シリコ
ン層と埋込みコンタクトを介して直接接続され、前記Ｖ
ccラインは前記ビットラインと垂直な方向に配線されて
いる場合が挙げられる。
トはＮウェル領域に形成されたＰＭＯＳトランジスタの
ソース領域に接触して配置されたｎ+ 拡散層であり、Ｖ
ccラインを形成するｎ型ドープの２層目の多結晶シリコ
ン層と埋込みコンタクトを介して直接接続され、前記Ｖ
ccラインは前記ビットラインと垂直な方向に配線されて
いる場合が挙げられる。
【００１４】(3) また、この発明において、ＣＭＯＳイ
ンバータ回路のクロスカップルを構成するＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタのドレイン領域とそれ
とカップルする側の１層目の多結晶シリコンからなるゲ
ートとはｎ型ドープの２層目の多結晶シリコン層の内部
配線で接続され、それらの接続部分は自己整合的に形成
されている場合が挙げられる。
ンバータ回路のクロスカップルを構成するＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタのドレイン領域とそれ
とカップルする側の１層目の多結晶シリコンからなるゲ
ートとはｎ型ドープの２層目の多結晶シリコン層の内部
配線で接続され、それらの接続部分は自己整合的に形成
されている場合が挙げられる。
【００１５】(4) 更に、この発明において、Ｐウェルコ
ンタクトとＧＮＤコンタクト、Ｖccコンタクト及び埋込
みコンタクト部における配線用の２層目の多結晶シリコ
ン層と基板との接触面にチタンシリサイド層が形成され
ている場合が挙げられる。
ンタクトとＧＮＤコンタクト、Ｖccコンタクト及び埋込
みコンタクト部における配線用の２層目の多結晶シリコ
ン層と基板との接触面にチタンシリサイド層が形成され
ている場合が挙げられる。
【００１６】この発明においては、ＧＮＤコンタクトに
隣接したＰウェルコンタクトをＰＭＯＳソース領域とＮ
ＭＯＳソース領域の間に配置することにより、ラッチア
ップ耐性を上げることで相対的にＰＭＯＳとＮＭＯＳを
接近させて配置することが可能となり、セル面積全体を
従来と比べ小さくすることができる。
隣接したＰウェルコンタクトをＰＭＯＳソース領域とＮ
ＭＯＳソース領域の間に配置することにより、ラッチア
ップ耐性を上げることで相対的にＰＭＯＳとＮＭＯＳを
接近させて配置することが可能となり、セル面積全体を
従来と比べ小さくすることができる。
【００１７】また、上記「手段」の欄の(1) のような構
成にすることにより、セルの対称性が著しく向上する。
成にすることにより、セルの対称性が著しく向上する。
【００１８】また、上記「手段」の欄の(2) ，(3) のよ
うな構成にすることにより、埋込みコンタクトを自己整
合的なコンタクトを６トランジスタに適用して、セル面
積の縮小を図ることができる。
うな構成にすることにより、埋込みコンタクトを自己整
合的なコンタクトを６トランジスタに適用して、セル面
積の縮小を図ることができる。
【００１９】更に、上記「手段」の欄の(4) のような構
成にすることにより、２層目の多結晶シリコン層とウェ
ル表面の拡散層等との接続部分でＰＮ接合が生じるのを
防ぐことができる。
成にすることにより、２層目の多結晶シリコン層とウェ
ル表面の拡散層等との接続部分でＰＮ接合が生じるのを
防ぐことができる。
【００２０】
【発明の実施の形態】以下、この発明の一実施例に係る
半導体記憶装置（ＳＲＡＭ）を図１〜図８を参照して説
明する。
半導体記憶装置（ＳＲＡＭ）を図１〜図８を参照して説
明する。
【００２１】（１）まず、周知の技術により、Ｎ型のシ
リコン基板１上にＰウェル２，Ｎウェル３，Ｎチャネル
ストップ層４を夫々形成した後、窒化シリコン膜パター
ン（図示せず）を用いてフィールド酸化膜６を形成し
た。次いで、前記窒化シリコン膜パターンを除去した
後、ゲート酸化膜５を形成した（図１及び図２参照）。
但し、図２は図１のII−IIに沿う断面図である。なお、
図中の符号７は、フィールド酸化膜６により囲まれた素
子領域である。
リコン基板１上にＰウェル２，Ｎウェル３，Ｎチャネル
ストップ層４を夫々形成した後、窒化シリコン膜パター
ン（図示せず）を用いてフィールド酸化膜６を形成し
た。次いで、前記窒化シリコン膜パターンを除去した
後、ゲート酸化膜５を形成した（図１及び図２参照）。
但し、図２は図１のII−IIに沿う断面図である。なお、
図中の符号７は、フィールド酸化膜６により囲まれた素
子領域である。
【００２２】（２）次に、全面に第１の多結晶シリコン
層３００nmと窒化シリコン膜１８０nmを減圧ＣＶＤにて
形成した後、パターニングしてワードライン８を形成す
るとともに、このワードライン８と垂直方向にプルダウ
ンＮＭＯＳトランジスタ（Ｔｒ1 ）及びプルアップＰＭ
ＯＳトランジスタ（Ｔｒ5 ）用の第１の多結晶シリコン
からなるゲート９，プルダウンＮＭＯＳトランジスタ
（Ｔｒ2 ）及びプルアップＰＭＯＳトランジスタ（Ｔｒ
6 ）用の第１の多結晶シリコンからなるゲート10を形成
した。
層３００nmと窒化シリコン膜１８０nmを減圧ＣＶＤにて
形成した後、パターニングしてワードライン８を形成す
るとともに、このワードライン８と垂直方向にプルダウ
ンＮＭＯＳトランジスタ（Ｔｒ1 ）及びプルアップＰＭ
ＯＳトランジスタ（Ｔｒ5 ）用の第１の多結晶シリコン
からなるゲート９，プルダウンＮＭＯＳトランジスタ
（Ｔｒ2 ）及びプルアップＰＭＯＳトランジスタ（Ｔｒ
6 ）用の第１の多結晶シリコンからなるゲート10を形成
した。
【００２３】つづいて、Ｐウェル領域内の素子領域７
に、ｎ+ 型のソース領域（Ｓ）11，ｎ+ 型のドレイン領
域（Ｄ）12，13を形成するとともに、前記ソース領域11
に隣接するようにｐ+ 型のＰウェルコンタクト（拡散
層）14を形成した。この時同時に、Ｎウェル領域内の素
子領域７に、ｐ+ 型のソース領域15，ｐ+ 型のドレイン
領域16，17を形成するとともに、前記ソース領域15に隣
接するようにｎ+ 型のＶccコンタクト（拡散層）18を形
成した。
に、ｎ+ 型のソース領域（Ｓ）11，ｎ+ 型のドレイン領
域（Ｄ）12，13を形成するとともに、前記ソース領域11
に隣接するようにｐ+ 型のＰウェルコンタクト（拡散
層）14を形成した。この時同時に、Ｎウェル領域内の素
子領域７に、ｐ+ 型のソース領域15，ｐ+ 型のドレイン
領域16，17を形成するとともに、前記ソース領域15に隣
接するようにｎ+ 型のＶccコンタクト（拡散層）18を形
成した。
【００２４】ここで、前記ソース領域11，ドレイン領域
12及びゲート９により前記Ｔｒ1 が構成されている。前
記ソース領域11，ドレイン領域13及びゲート10により前
記Ｔｒ2 が構成されている。図示しないソース領域，ド
レイン領域12及びゲートとなるワードライン８によりパ
スゲートＮＭＯＳトランジスタ（Ｔｒ3 ）が構成されて
いる。図示しないソース領域，ドレイン領域13及びゲー
トとなるワードライン８によりパスゲートＮＭＯＳトラ
ンジスタ（Ｔｒ4 ）が構成されている。前記ソース領域
15，ドレイン領域16及びゲート９により前記Ｔｒ5 が構
成されている。前記ソース領域15，ドレイン領域17及び
ゲート10により前記Ｔｒ6 が構成されている（図３及び
図４参照）。但し、図４は図３のIV−IVに沿う断面図で
ある。なお、図３中の点線で示す領域は、ｐ+ 領域形成
用のマスクである。また、ｎ+ 領域形成用のマスクは、
前記ｐ+ 領域形成用のマスクの黒白を反転したマスクで
ある。
12及びゲート９により前記Ｔｒ1 が構成されている。前
記ソース領域11，ドレイン領域13及びゲート10により前
記Ｔｒ2 が構成されている。図示しないソース領域，ド
レイン領域12及びゲートとなるワードライン８によりパ
スゲートＮＭＯＳトランジスタ（Ｔｒ3 ）が構成されて
いる。図示しないソース領域，ドレイン領域13及びゲー
トとなるワードライン８によりパスゲートＮＭＯＳトラ
ンジスタ（Ｔｒ4 ）が構成されている。前記ソース領域
15，ドレイン領域16及びゲート９により前記Ｔｒ5 が構
成されている。前記ソース領域15，ドレイン領域17及び
ゲート10により前記Ｔｒ6 が構成されている（図３及び
図４参照）。但し、図４は図３のIV−IVに沿う断面図で
ある。なお、図３中の点線で示す領域は、ｐ+ 領域形成
用のマスクである。また、ｎ+ 領域形成用のマスクは、
前記ｐ+ 領域形成用のマスクの黒白を反転したマスクで
ある。
【００２５】（３）次に、全面に厚み約１５０nmの第１
の層間絶縁膜（Ｐ−ＣＶＤ膜）19を形成した。前記ゲー
ト９，10上に夫々位置する層間絶縁膜19と窒化シリコン
膜８ａを選択的にエッチング除去し、ポリアイソコンタ
クト20ａ，20ｂを自己整合的に形成した。つづいて、前
記素子領域７に対応する前記層間絶縁膜19を選択的にエ
ッチング除去し、埋込みコンタクト21ａ，21ｂ，21ｃ，
21ｄ，21ｅ，21ｆ，21ｇ，21ｈを形成した。次いで、Ｔ
ｉを全面にスパッタ等により形成した後、２段階による
ＲＴＰ（７００℃／９００℃）により前記ポリアイソコ
ンタクト20ａ，20ｂ及び埋込みコンタクト21ａ〜21ｈか
ら露出する基板表面にシリサイド層（ＴｉＳｉ層）22を
形成した。なお、前記埋込みコンタクト21ｄではＴｉＳ
ｉ層22が前記ｎ+ 型のソース領域11及びｐ+ 型のＰウェ
ルコンタクト14の両方にまたがって形成され、前記埋込
みコンタクト21ｇではＴｉＳｉ層22が前記ｐ+ 型のソー
ス領域15及びｐ+ 型のＶccコンタクト18の両方にまたが
って形成された。
の層間絶縁膜（Ｐ−ＣＶＤ膜）19を形成した。前記ゲー
ト９，10上に夫々位置する層間絶縁膜19と窒化シリコン
膜８ａを選択的にエッチング除去し、ポリアイソコンタ
クト20ａ，20ｂを自己整合的に形成した。つづいて、前
記素子領域７に対応する前記層間絶縁膜19を選択的にエ
ッチング除去し、埋込みコンタクト21ａ，21ｂ，21ｃ，
21ｄ，21ｅ，21ｆ，21ｇ，21ｈを形成した。次いで、Ｔ
ｉを全面にスパッタ等により形成した後、２段階による
ＲＴＰ（７００℃／９００℃）により前記ポリアイソコ
ンタクト20ａ，20ｂ及び埋込みコンタクト21ａ〜21ｈか
ら露出する基板表面にシリサイド層（ＴｉＳｉ層）22を
形成した。なお、前記埋込みコンタクト21ｄではＴｉＳ
ｉ層22が前記ｎ+ 型のソース領域11及びｐ+ 型のＰウェ
ルコンタクト14の両方にまたがって形成され、前記埋込
みコンタクト21ｇではＴｉＳｉ層22が前記ｐ+ 型のソー
ス領域15及びｐ+ 型のＶccコンタクト18の両方にまたが
って形成された。
【００２６】次に、未シリサイド化Ｔｉを除去した。つ
づいて、全面に第２の多結晶シリコン層を堆積し、これ
にヒ素をイオン注入した後、ＲＴＰ（８００℃）して活
性化した。ひきつづき、前記多結晶シリコン層を写真蝕
刻法等を用いてパターニングし、第２の多結晶シリコン
パターン23を形成した。更に、Ｔｉを全面にスパッタに
より堆積し、ＲＴＰ（６４０℃）して前記多結晶シリコ
ンパターン23の表面にＴｉＳｉ層24を形成し、しかる後
未シリサイド化Ｔｉを除去した（図５及び図６参照）。
但し、図６は図５のVI−VIに沿う断面図である。なお、
図中の符号23ａは２層目の多結晶シリコンからなるＶcc
ラインである。
づいて、全面に第２の多結晶シリコン層を堆積し、これ
にヒ素をイオン注入した後、ＲＴＰ（８００℃）して活
性化した。ひきつづき、前記多結晶シリコン層を写真蝕
刻法等を用いてパターニングし、第２の多結晶シリコン
パターン23を形成した。更に、Ｔｉを全面にスパッタに
より堆積し、ＲＴＰ（６４０℃）して前記多結晶シリコ
ンパターン23の表面にＴｉＳｉ層24を形成し、しかる後
未シリサイド化Ｔｉを除去した（図５及び図６参照）。
但し、図６は図５のVI−VIに沿う断面図である。なお、
図中の符号23ａは２層目の多結晶シリコンからなるＶcc
ラインである。
【００２７】（４）次に、全面に第２の層間絶縁膜25を
形成した。つづいて、前記埋込みコンタクト21ａ，21
ｂ，21ｄ上のポリ２上の層間絶縁膜25にコンタクトホー
ル29をパターニング後、ＡｌＳｉＣｕをスパッタにより
全面に堆積し、パターニングして埋込みコンタクト21
ａ，21ｂ，21ｄにおいて前記ＴｉＳｉ層24と夫々接続す
る第１ビットライン26，第２ビットライン27，及びＧＮ
Ｄライン28を形成した（図７及び図８参照）。但し、図
８は図７のVIII−VIIIに沿う断面図である。
形成した。つづいて、前記埋込みコンタクト21ａ，21
ｂ，21ｄ上のポリ２上の層間絶縁膜25にコンタクトホー
ル29をパターニング後、ＡｌＳｉＣｕをスパッタにより
全面に堆積し、パターニングして埋込みコンタクト21
ａ，21ｂ，21ｄにおいて前記ＴｉＳｉ層24と夫々接続す
る第１ビットライン26，第２ビットライン27，及びＧＮ
Ｄライン28を形成した（図７及び図８参照）。但し、図
８は図７のVIII−VIIIに沿う断面図である。
【００２８】図１２は図７及び図８の半導体記憶装置の
回路図であり、ＣＭＯＳインバータ回路をクロスカップ
させ、その中間ノードに読みだし用のＮＭＯＳトランジ
スタのゲートを接続して構成された６トランジスタ型完
全ＣＭＯＳスタテックメモリセルを有したＳＲＡＭとな
っている。
回路図であり、ＣＭＯＳインバータ回路をクロスカップ
させ、その中間ノードに読みだし用のＮＭＯＳトランジ
スタのゲートを接続して構成された６トランジスタ型完
全ＣＭＯＳスタテックメモリセルを有したＳＲＡＭとな
っている。
【００２９】図１２において、プルダウンＮＭＯＳトラ
ンジスタＴｒ1 は、ｎ+ 型のソース領域11とｎ+ 型のド
レイン領域12と１層目の多結晶シリコンからなるゲート
９とから構成されている。プルダウンＮＭＯＳトランジ
スタＴｒ2 は、ｎ+ 型のソース領域11とｎ+ 型のドレイ
ン領域13と１層目の多結晶シリコンからなるゲート10と
から構成されている。パスゲートＮＭＯＳトランジスタ
Ｔｒ3 は、ｎ+ 型のソース領域（図示せず）とｎ+ 型の
ドレイン領域12と１層目の多結晶シリコンからなるゲー
ト（ワードライン）８とから構成されている。パスゲー
トＮＭＯＳトランジスタＴｒ4 は、ｎ+ 型のソース領域
（図示せず）とｎ+ 型のドレイン領域13と１層目の多結
晶シリコンからなるゲート（ワードライン）８とから構
成されている。ＰＭＯＳトランジスタＴｒ5 は、ｐ+ 型
のソース領域15とｐ+ 型のドレイン領域16と１層目の多
結晶シリコンからなるゲート９とから構成されている。
ＰＭＯＳトランジスタＴｒ6 は、ｐ+ 型のソース領域15
とｐ+ 型のドレイン領域17と１層目の多結晶シリコンか
らなるゲート10とから構成されている。
ンジスタＴｒ1 は、ｎ+ 型のソース領域11とｎ+ 型のド
レイン領域12と１層目の多結晶シリコンからなるゲート
９とから構成されている。プルダウンＮＭＯＳトランジ
スタＴｒ2 は、ｎ+ 型のソース領域11とｎ+ 型のドレイ
ン領域13と１層目の多結晶シリコンからなるゲート10と
から構成されている。パスゲートＮＭＯＳトランジスタ
Ｔｒ3 は、ｎ+ 型のソース領域（図示せず）とｎ+ 型の
ドレイン領域12と１層目の多結晶シリコンからなるゲー
ト（ワードライン）８とから構成されている。パスゲー
トＮＭＯＳトランジスタＴｒ4 は、ｎ+ 型のソース領域
（図示せず）とｎ+ 型のドレイン領域13と１層目の多結
晶シリコンからなるゲート（ワードライン）８とから構
成されている。ＰＭＯＳトランジスタＴｒ5 は、ｐ+ 型
のソース領域15とｐ+ 型のドレイン領域16と１層目の多
結晶シリコンからなるゲート９とから構成されている。
ＰＭＯＳトランジスタＴｒ6 は、ｐ+ 型のソース領域15
とｐ+ 型のドレイン領域17と１層目の多結晶シリコンか
らなるゲート10とから構成されている。
【００３０】(1) 上記のようにして製造される半導体記
憶装置は、Ｎ型のＳｉ基板１の所定領域表面にフィール
ド酸化膜６が形成され、この素子分離領域６で囲まれた
素子領域７のＰＭＯＳ及びＮＭＯＳを利用してスタテッ
クメモリセルが形成され、前記メモリセル１個毎にＧＮ
Ｄコンタクトに隣接したＰウェルコンタクト14とＶccコ
ンタクト18を持ち、それらのコンタクト14，18は２本の
ビットライン26，27と平行に配置されたプルダウンＮＭ
ＯＳトランジスタＴｒ1 ，Ｔｒ2 とプルアップＰＭＯＳ
トランジスタＴｒ5 ，Ｔｒ6 のゲート９，10の間に配置
され、前記Ｐウェルコンタクト14は、前記Ｐウェル２領
域に形成したｐ+ 型拡散層をプルダウンＮＭＯＳトラン
ジスタＴｒ1 及びＴｒ2 共通のｎ+ 型のソース領域11に
接触させたもので、かつｐ+ 型拡散層を前記ソース領域
11よりも前記Ｐウェル２とＮウェル３の境界側に近づけ
て配置した構成であり、更にＰウェルコンタクト14は配
線用の２層目のｎ型ドープの多結晶シリコン層23を介し
てＧＮＤライン28に接続され、このＧＮＤライン28は２
本のビットライン26，27の中間をこれらのビットライン
26，27と平行に配線された構成になっている。
憶装置は、Ｎ型のＳｉ基板１の所定領域表面にフィール
ド酸化膜６が形成され、この素子分離領域６で囲まれた
素子領域７のＰＭＯＳ及びＮＭＯＳを利用してスタテッ
クメモリセルが形成され、前記メモリセル１個毎にＧＮ
Ｄコンタクトに隣接したＰウェルコンタクト14とＶccコ
ンタクト18を持ち、それらのコンタクト14，18は２本の
ビットライン26，27と平行に配置されたプルダウンＮＭ
ＯＳトランジスタＴｒ1 ，Ｔｒ2 とプルアップＰＭＯＳ
トランジスタＴｒ5 ，Ｔｒ6 のゲート９，10の間に配置
され、前記Ｐウェルコンタクト14は、前記Ｐウェル２領
域に形成したｐ+ 型拡散層をプルダウンＮＭＯＳトラン
ジスタＴｒ1 及びＴｒ2 共通のｎ+ 型のソース領域11に
接触させたもので、かつｐ+ 型拡散層を前記ソース領域
11よりも前記Ｐウェル２とＮウェル３の境界側に近づけ
て配置した構成であり、更にＰウェルコンタクト14は配
線用の２層目のｎ型ドープの多結晶シリコン層23を介し
てＧＮＤライン28に接続され、このＧＮＤライン28は２
本のビットライン26，27の中間をこれらのビットライン
26，27と平行に配線された構成になっている。
【００３１】(1) 上記実施例によれば、２層目の多結晶
シリコン（ポリ２）からローカルインターコネクタ及び
Ｖccライン23ａを形成したので、それらとメタル配線か
らなるＧＮＤライン28との電気的な交錯を回避でき、図
１６のようにメモリセル61毎にＧＮＤライン62を配設す
ることが可能になる。この時、Ｐウェルコンタクト14
を、Ｐウェル２内でプルダウンＮＭＯＳトランジスタ
（Ｔｒ1 ）のソース領域11の隣でかつＰウェル２とＮウ
ェル３の境界側に近づけて配置したので、耐ラッチアッ
プ特性を改善しつつ、ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとの距離を小さくできる。従って、セルを
小型化することができる。事実、従来（図１３）の場
合、０．５μｍデザインルールでＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとの距離（Ｌ）は５．４μｍで
あったが、本実施例によればＬ＝３．６μｍに縮小でき
た。
シリコン（ポリ２）からローカルインターコネクタ及び
Ｖccライン23ａを形成したので、それらとメタル配線か
らなるＧＮＤライン28との電気的な交錯を回避でき、図
１６のようにメモリセル61毎にＧＮＤライン62を配設す
ることが可能になる。この時、Ｐウェルコンタクト14
を、Ｐウェル２内でプルダウンＮＭＯＳトランジスタ
（Ｔｒ1 ）のソース領域11の隣でかつＰウェル２とＮウ
ェル３の境界側に近づけて配置したので、耐ラッチアッ
プ特性を改善しつつ、ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとの距離を小さくできる。従って、セルを
小型化することができる。事実、従来（図１３）の場
合、０．５μｍデザインルールでＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとの距離（Ｌ）は５．４μｍで
あったが、本実施例によればＬ＝３．６μｍに縮小でき
た。
【００３２】(2) 上記実施例では、前記ＧＮＤコンタク
トに隣接したＰウェルコンタクト14は、配線用の２層目
のｎ型ドープの多結晶シリコン層を介してメタル１層で
形成されたＧＮＤライン28に接続され、このＧＮＤライ
ン28は２本のビットライン26，27の中間にこれらのビッ
トラインと平行に配線されているため、セルの対称性が
著しく向上する。
トに隣接したＰウェルコンタクト14は、配線用の２層目
のｎ型ドープの多結晶シリコン層を介してメタル１層で
形成されたＧＮＤライン28に接続され、このＧＮＤライ
ン28は２本のビットライン26，27の中間にこれらのビッ
トラインと平行に配線されているため、セルの対称性が
著しく向上する。
【００３３】(3) また、Ｖccコンタクト18はＮウェル３
領域内に形成されたＰＭＯＳトランジスタのソース領域
15と接しかつ直接Ｖccライン23ａを形成するｎ型ドープ
の２層目の多結晶シリコン層と埋込みコンタクトで接続
されており、前記Ｖccライン23ａは前記ビットライン2
6，27と垂直な方向に配線されている。このように、埋
込みコンタクトを６トランジスタに適用してセル面積の
縮小を図ることができる。
領域内に形成されたＰＭＯＳトランジスタのソース領域
15と接しかつ直接Ｖccライン23ａを形成するｎ型ドープ
の２層目の多結晶シリコン層と埋込みコンタクトで接続
されており、前記Ｖccライン23ａは前記ビットライン2
6，27と垂直な方向に配線されている。このように、埋
込みコンタクトを６トランジスタに適用してセル面積の
縮小を図ることができる。
【００３４】(4) 更に、ＣＭＯＳインバータ回路のクロ
スカップルを構成するＰＭＯＳトランジスタＴｒ5 ，Ｔ
ｒ6 とＮＭＯＳトランジスタＴｒ1 ，Ｔｒ2 の夫々のド
レイン領域とそれとカップルする側の１層目の多結晶シ
リコンからなるゲート９，10とはｎ型ドープの２層目の
多結晶シリコン層の内部配線で接続されており、それら
の接続部分は自己整合的に形成されている。このよう
に、自己整合的なコンタクトを６ケのトランジスタに適
用してセル面積の縮小を図ることができる。
スカップルを構成するＰＭＯＳトランジスタＴｒ5 ，Ｔ
ｒ6 とＮＭＯＳトランジスタＴｒ1 ，Ｔｒ2 の夫々のド
レイン領域とそれとカップルする側の１層目の多結晶シ
リコンからなるゲート９，10とはｎ型ドープの２層目の
多結晶シリコン層の内部配線で接続されており、それら
の接続部分は自己整合的に形成されている。このよう
に、自己整合的なコンタクトを６ケのトランジスタに適
用してセル面積の縮小を図ることができる。
【００３５】(5) 更には、Ｐウェルコンタクト14におけ
る配線用の２層目の多結晶シリコンパターン23とＰウェ
ル２領域のｎ+ 型のソース領域11，ｐ+ 型拡散層14間、
及びＶccコンタクト18における配線用の２層目の多結晶
シリコンパターン23とＮウェル３領域のｐ+ 型のソース
領域11，ｎ+ 型拡散層18間の接触面にＴｉＳｉ層22が夫
々形成されている。従って、ｎ型多結晶シリコンパター
ン23と上記拡散層等との接続部分でＰＮ接合が生じるの
を防ぐことができる。
る配線用の２層目の多結晶シリコンパターン23とＰウェ
ル２領域のｎ+ 型のソース領域11，ｐ+ 型拡散層14間、
及びＶccコンタクト18における配線用の２層目の多結晶
シリコンパターン23とＮウェル３領域のｐ+ 型のソース
領域11，ｎ+ 型拡散層18間の接触面にＴｉＳｉ層22が夫
々形成されている。従って、ｎ型多結晶シリコンパター
ン23と上記拡散層等との接続部分でＰＮ接合が生じるの
を防ぐことができる。
【００３６】事実、本発明技術を０．５μｍデザインル
ールで適用した場合、通常の６トランジスタセルが８７
μｍ2 であるのに対し、約５８μｍ2 まで縮小できた。
これにより、本発明が従来技術に比べセル面積の縮小の
点で優れていることが確認できた。また、Ｐウェルコン
タクト14を図７，図８のようにＰウェル２とＮウェル３
の境界側に配置することにより、耐ラッチアップ性が向
上し、ｐ+ ／ｎ+ 間隔を０．５μｍデザインルールで
５．４μｍから３．６μｍに縮小できた。
ールで適用した場合、通常の６トランジスタセルが８７
μｍ2 であるのに対し、約５８μｍ2 まで縮小できた。
これにより、本発明が従来技術に比べセル面積の縮小の
点で優れていることが確認できた。また、Ｐウェルコン
タクト14を図７，図８のようにＰウェル２とＮウェル３
の境界側に配置することにより、耐ラッチアップ性が向
上し、ｐ+ ／ｎ+ 間隔を０．５μｍデザインルールで
５．４μｍから３．６μｍに縮小できた。
【００３７】なお、上記実施例では、ＳＲＡＭに適用し
た場合について述べたが、これに限らず、ＭＰＵ内臓キ
ャッシュメモリとしても適用できる。
た場合について述べたが、これに限らず、ＭＰＵ内臓キ
ャッシュメモリとしても適用できる。
【００３８】また、上記実施例では、２層目の多結晶シ
リコンパターンと拡散層等との接触面にＴｉＳｉ層を形
成した場合について述べたが、これに限らず、他の高融
点金属とのシリサイド層を形成してもよい。
リコンパターンと拡散層等との接触面にＴｉＳｉ層を形
成した場合について述べたが、これに限らず、他の高融
点金属とのシリサイド層を形成してもよい。
【００３９】
【発明の効果】以上詳述した如くこの発明によれば、動
作が安定で消費電力が少ないという長所を有するととも
に、従来の６Ｔｒ型と比べセル面積を小さくできるＳＲ
ＡＭ等の半導体記憶装置を提供できる。
作が安定で消費電力が少ないという長所を有するととも
に、従来の６Ｔｒ型と比べセル面積を小さくできるＳＲ
ＡＭ等の半導体記憶装置を提供できる。
【図１】この発明の一実施例に係る半導体記憶装置の製
造方法の一工程を示し、Ｓｉ基板に素子領域を形成する
までの状態を示す説明図。
造方法の一工程を示し、Ｓｉ基板に素子領域を形成する
までの状態を示す説明図。
【図２】図１のII−II線に沿う断面図。
【図３】この発明の一実施例に係る半導体記憶装置の製
造方法の一工程を示し、ウェル形成からソース，ドレイ
ン領域及びＰウェルコンタクト，Ｖccコンタクトを形成
するまでの状態を示す説明図。
造方法の一工程を示し、ウェル形成からソース，ドレイ
ン領域及びＰウェルコンタクト，Ｖccコンタクトを形成
するまでの状態を示す説明図。
【図４】図３のIV−IV線に沿う断面図。
【図５】この発明の一実施例に係る半導体記憶装置の製
造方法の一工程を示し、ウェル形成から第２層目の多結
晶シリコンパターン上にＴｉＳｉ層を形成するまでの状
態を示す説明図。
造方法の一工程を示し、ウェル形成から第２層目の多結
晶シリコンパターン上にＴｉＳｉ層を形成するまでの状
態を示す説明図。
【図６】図５のVI−VI線に沿う断面図。
【図７】この発明の一実施例に係る半導体記憶装置の製
造方法の最終工程を示し、第２の層間絶縁膜上にメタル
１層によるビットライン及びＧＮＤラインを形成するま
での状態を示す説明図。
造方法の最終工程を示し、第２の層間絶縁膜上にメタル
１層によるビットライン及びＧＮＤラインを形成するま
での状態を示す説明図。
【図８】図７のVIII−VIII線に沿う断面図。
【図９】完全ＣＭＯＳ型セルにおける読み出し時の状態
図。
図。
【図１０】Ｅ／Ｒ型セルにおける読み出し時の状態図。
【図１１】完全ＣＭＯＳ型セルの静止時消費電流の温度
依存性を示す図。
依存性を示す図。
【図１２】この発明の一実施例に係る半導体記憶装置の
回路図。
回路図。
【図１３】従来の６Ｔｒ型ＳＲＡＭの平面図。
【図１４】図１３のXIV −XIV 線に沿う断面図。
【図１５】図１３のＳＲＡＭからなるセルをアレイ状に
配置した模式図。
配置した模式図。
【図１６】図７のＳＲＡＭからなるセルをアレイ状に配
置した模式図。
置した模式図。
１…Ｓｉ基板、 ２…Ｐウェル、３
…Ｎウェル、 ４…Ｎチャネルストップ層、５…
ゲート酸化膜、 ６…フィールド酸化膜、７…素
子領域、 ８…ワードライン、８ａ…窒
化シリコン膜、 ９，10…ゲート、11…ＮＭＯ
Ｓソース領域、12，13…ＮＭＯＳドレイン領域、14…Ｐ
ウェルコンタクト、16，17…ＰＭＯＳドレイン領域、18
…Ｖccコンタクト、 19，25…層間絶縁膜、20
ａ，20ｂ…ポリアイソコンタクト、21ａ〜21ｈ…埋込み
コンタクト、22，24…ＴｉＳｉ層、23…多結晶シリコン
パターン、23ａ…Ｖccライン、 26，27…ビット
ライン、28，62…ＧＮＤライン、 29…コンタクトホ
ール、61…メモリセル、 63…ＧＮＤコンタク
ト。
…Ｎウェル、 ４…Ｎチャネルストップ層、５…
ゲート酸化膜、 ６…フィールド酸化膜、７…素
子領域、 ８…ワードライン、８ａ…窒
化シリコン膜、 ９，10…ゲート、11…ＮＭＯ
Ｓソース領域、12，13…ＮＭＯＳドレイン領域、14…Ｐ
ウェルコンタクト、16，17…ＰＭＯＳドレイン領域、18
…Ｖccコンタクト、 19，25…層間絶縁膜、20
ａ，20ｂ…ポリアイソコンタクト、21ａ〜21ｈ…埋込み
コンタクト、22，24…ＴｉＳｉ層、23…多結晶シリコン
パターン、23ａ…Ｖccライン、 26，27…ビット
ライン、28，62…ＧＮＤライン、 29…コンタクトホ
ール、61…メモリセル、 63…ＧＮＤコンタク
ト。
Claims (5)
- 【請求項１】 ＣＭＯＳインバータ回路をクロスカップ
させ、その中間ノードに読みだし用のＮＭＯＳトランジ
スタのゲートを接続して構成された６トランジスタ型完
全ＣＭＯＳスタテックメモリセルを有した半導体記憶装
置において、 メモリセル１個毎にＧＮＤコンタクトに隣接したＰウェ
ルコンタクトとＶccコンタクトを持ち、それらのコンタ
クトは１組のプルダウンＮＭＯＳトランジスタとプルア
ップＰＭＯＳトランジスタに夫々共用され、ビットライ
ンと平行に配置された１対のゲートの間に配置され、 前記Ｐウェルコンタクトは、前記Ｐウェル領域内に形成
したｐ+ 型拡散層をプルダウンＭＯＳトランジスタのｎ
+ 型のソース領域に接触させたもので、かつｐ+ 型拡散
層を前記ソース領域よりもＰウェルとＮウェルの境界側
に近づけて配置した構成であることを特徴とする半導体
記憶装置。 - 【請求項２】 前記Ｐウェルコンタクトは、配線用の２
層目のｎ型ドープの多結晶シリコン層を介してメタル１
層で形成されたＧＮＤラインに接続され、このＧＮＤラ
インは２本のビットラインの中間にこれらのビットライ
ンと平行に配線されていることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 前記ＶccコンタクトはＮウェル領域に形
成されたＰＭＯＳトランジスタのソース領域に接触して
配置されたｎ+ 型拡散層であり、これらはＶccラインを
形成するｎ型ドープの２層目の多結晶シリコン層と埋込
みコンタクトを介して直接接続されており、前記Ｖccラ
インは前記ビットラインと垂直な方向に配線されている
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 ＣＭＯＳインバータ回路を構成するＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタのドレイン領
域とそれとカップルする側の１層目の多結晶シリコンか
らなるゲートとはｎ型ドープの２層目の多結晶シリコン
層の内部配線で接続されており、それらの接続部分は自
己整合的に形成されていることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項５】 Ｐウェルコンタクト、Ｖccコンタクト及
び埋込みコンタクト部における配線用の２層目の多結晶
シリコン層と基板との接触面にチタンシリサイド層が形
成されていることを特徴とする請求項１記載の半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266883A JPH08181225A (ja) | 1994-10-28 | 1995-10-16 | 半導体記憶装置 |
| US08/551,915 US5654572A (en) | 1994-10-28 | 1995-10-23 | Static random access memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-265795 | 1994-10-28 | ||
| JP26579594 | 1994-10-28 | ||
| JP7266883A JPH08181225A (ja) | 1994-10-28 | 1995-10-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181225A true JPH08181225A (ja) | 1996-07-12 |
Family
ID=26547142
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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-
1995
- 1995-10-16 JP JP7266883A patent/JPH08181225A/ja active Pending
- 1995-10-23 US US08/551,915 patent/US5654572A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5654572A (en) | 1997-08-05 |
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