JPH10284618A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10284618A JPH10284618A JP9103982A JP10398297A JPH10284618A JP H10284618 A JPH10284618 A JP H10284618A JP 9103982 A JP9103982 A JP 9103982A JP 10398297 A JP10398297 A JP 10398297A JP H10284618 A JPH10284618 A JP H10284618A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Abstract
(57)【要約】
【課題】 微細化されたＳＲＡＭなどの半導体記憶装置
におけるメモリセルドライバトランジスタのキャパシタ
容量を十分確保することができる構造とその製造方法を
提供する。 【解決手段】 この半導体装置は、ＳＲＡＭなどの半導
体記憶装置のメモリセルドライバトランジスタのゲート
を２層構造としている。第１のゲート層６の上に第２の
ゲート層７及び第２のゲート層側面を被覆する側壁絶縁
膜１３とを載置する。このような構造により第１のゲー
ト層の下にもソース／ドレイン領域１６が形成されるよ
うに不純物が導入されるので、トランジスタの電流駆動
力を低下させること無く第１のゲート層とゲート酸化膜
と半導体基板１とで構成されるキャパシタの容量を確保
することができる。
におけるメモリセルドライバトランジスタのキャパシタ
容量を十分確保することができる構造とその製造方法を
提供する。 【解決手段】 この半導体装置は、ＳＲＡＭなどの半導
体記憶装置のメモリセルドライバトランジスタのゲート
を２層構造としている。第１のゲート層６の上に第２の
ゲート層７及び第２のゲート層側面を被覆する側壁絶縁
膜１３とを載置する。このような構造により第１のゲー
ト層の下にもソース／ドレイン領域１６が形成されるよ
うに不純物が導入されるので、トランジスタの電流駆動
力を低下させること無く第１のゲート層とゲート酸化膜
と半導体基板１とで構成されるキャパシタの容量を確保
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、高集積化が可能な
ＬＤＤ構造の半導体装置に係り、とくにソフトエラーの
少ないＳＲＡＭなどの半導体記憶装置のゲート構造に関
する。
ＬＤＤ構造の半導体装置に係り、とくにソフトエラーの
少ないＳＲＡＭなどの半導体記憶装置のゲート構造に関
する。
【０００２】
【従来の技術】半導体記憶装置は、メモリセルが行列状
に配列されたメモリセルアレイとこのメモリセルにデー
タを記録し読み出す動作を制御する周辺回路から構成さ
れている。通常半導体記憶装置に形成されるトランジス
タは、特殊な用途に用いられるもの以外は、製造工程を
簡略にするなどの目的をもって、メモリセルを構成する
ものであっても周辺回路に形成されるものであっても同
じサイズ及び同じ構造を有するように構成されている。
図８及び図９を参照して従来の技術を説明する。図８
は、従来の半導体記憶装置の一部であり、ＳＲＡＭ(Sta
tic Random Access Memory) のメモリセル部Ａのメモリ
セルドライバのＭＯＳ領域とその周辺回路部ＢのＮＭＯ
Ｓ及びＰＭＯＳ領域の断面図である。図９は、高抵抗負
荷型ＳＲＡＭセルの回路図である。図８に示すように、
例えば、シリコンからなる半導体基板１の表面領域に
は、Ｐウエル２とＮウエル３が形成されている。半導体
基板１の表面には、素子分離領域のフィールド酸化膜
（ＳｉＯ2 ）４が形成されている。半導体基板１には、
メモリセル部Ａと周辺回路部Ｂが形成されており、メモ
リセル部ＡにはドライバトランジスタＱ１、Ｑ２が形成
されている。周辺回路部Ｂには、Ｎチャネルトランジス
タＮＭＯＳ及びＰチャネルトランジスタＰＭＯＳが形成
されている。
に配列されたメモリセルアレイとこのメモリセルにデー
タを記録し読み出す動作を制御する周辺回路から構成さ
れている。通常半導体記憶装置に形成されるトランジス
タは、特殊な用途に用いられるもの以外は、製造工程を
簡略にするなどの目的をもって、メモリセルを構成する
ものであっても周辺回路に形成されるものであっても同
じサイズ及び同じ構造を有するように構成されている。
図８及び図９を参照して従来の技術を説明する。図８
は、従来の半導体記憶装置の一部であり、ＳＲＡＭ(Sta
tic Random Access Memory) のメモリセル部Ａのメモリ
セルドライバのＭＯＳ領域とその周辺回路部ＢのＮＭＯ
Ｓ及びＰＭＯＳ領域の断面図である。図９は、高抵抗負
荷型ＳＲＡＭセルの回路図である。図８に示すように、
例えば、シリコンからなる半導体基板１の表面領域に
は、Ｐウエル２とＮウエル３が形成されている。半導体
基板１の表面には、素子分離領域のフィールド酸化膜
（ＳｉＯ2 ）４が形成されている。半導体基板１には、
メモリセル部Ａと周辺回路部Ｂが形成されており、メモ
リセル部ＡにはドライバトランジスタＱ１、Ｑ２が形成
されている。周辺回路部Ｂには、Ｎチャネルトランジス
タＮＭＯＳ及びＰチャネルトランジスタＰＭＯＳが形成
されている。
【０００３】メモリセル部ＡのＰウエル２には、ソース
／ドレイン領域に用いられるＮ＋拡散領域１６及びこの
Ｎ＋拡散領域１６に重なり、先端部分が突出するＬＤＤ
領域のＮ−拡散領域１１が形成されている。周辺回路部
ＢにはＰウエル２に、ソース／ドレイン領域に用いられ
るＮ＋拡散領域１６及びこのＰ＋拡散領域１６に重な
り、先端部分が突出するＬＤＤ領域のＮ−拡散領域１１
が形成され、Ｎウエル３に、ソース／ドレイン領域に用
いられるＮ＋拡散領域１９が形成されている。半導体基
板１表面には、ゲート酸化膜５が形成されている。そし
て、メモリセル部Ａのゲート酸化膜５の上に、向い合う
Ｎ型ソース／ドレイン領域１６の間の上に、例えば、ポ
リシリコンなどのゲート７１が形成されており、このゲ
ートとソース／ドレイン領域とで上記ドライバトランジ
スタＱ１、Ｑ２を形成する。ゲート７１の側面には、シ
リコン酸化膜の側壁絶縁膜１３が形成されている。周辺
回路部ＢのＰウエル２内のゲート酸化膜５の上に、向い
合うＮ型ソース／ドレイン領域１６間の上にポリシリコ
ンなどのゲート７２が形成されており、このゲートとソ
ース／ドレイン領域とで上記ＮチャネルトランジスタＮ
ＭＯＳを形成する。ゲート７２の側面には、シリコン酸
化膜の側壁絶縁膜１３が形成されている。
／ドレイン領域に用いられるＮ＋拡散領域１６及びこの
Ｎ＋拡散領域１６に重なり、先端部分が突出するＬＤＤ
領域のＮ−拡散領域１１が形成されている。周辺回路部
ＢにはＰウエル２に、ソース／ドレイン領域に用いられ
るＮ＋拡散領域１６及びこのＰ＋拡散領域１６に重な
り、先端部分が突出するＬＤＤ領域のＮ−拡散領域１１
が形成され、Ｎウエル３に、ソース／ドレイン領域に用
いられるＮ＋拡散領域１９が形成されている。半導体基
板１表面には、ゲート酸化膜５が形成されている。そし
て、メモリセル部Ａのゲート酸化膜５の上に、向い合う
Ｎ型ソース／ドレイン領域１６の間の上に、例えば、ポ
リシリコンなどのゲート７１が形成されており、このゲ
ートとソース／ドレイン領域とで上記ドライバトランジ
スタＱ１、Ｑ２を形成する。ゲート７１の側面には、シ
リコン酸化膜の側壁絶縁膜１３が形成されている。周辺
回路部ＢのＰウエル２内のゲート酸化膜５の上に、向い
合うＮ型ソース／ドレイン領域１６間の上にポリシリコ
ンなどのゲート７２が形成されており、このゲートとソ
ース／ドレイン領域とで上記ＮチャネルトランジスタＮ
ＭＯＳを形成する。ゲート７２の側面には、シリコン酸
化膜の側壁絶縁膜１３が形成されている。
【０００４】周辺回路ＢのＮウエル３内のゲート酸化膜
５の上に、向い合うＰ型ソース／ドレイン領域１９の間
の上に、例えば、ポリシリコンなどのゲート７３が形成
されており、このゲートとソース／ドレイン領域とで上
記ＰチャネルトランジスタＰＭＯＳを形成する。ゲート
７３の側面には、シリコン酸化膜の側壁絶縁膜１３が形
成されている。半導体基板１上のトランジスタは、ＣＶ
ＤＳｉＯ2 などからなる第１の層間絶縁膜２０で被覆さ
れている。この層間絶縁膜２０は、ＣＭＰ(Cemical Mec
hanical Polishing)などにより平坦化され、この平坦化
面には、ポリシリコン配線２１が形成されている。この
ポリシリコン配線２１は、図９に示すＳＲＡＭの抵抗Ｒ
１、Ｒ２を構成している。ポリシリコン配線２１を被覆
するように、第１の層間絶縁膜２０の上にＣＶＤＳｉＯ
2 などからなる第２の層間絶縁膜２２が形成されてい
る。この層間絶縁膜２２は、ＣＭＰなどにより平坦化さ
れ、この平坦化面には、アルミニウムなどの金属配線２
３が形成されている。半導体基板１の上には、金属配線
２３を被覆するようにＢＰＳＧ(Boron-doped Phospho-S
ilicate Glass)などの保護絶縁膜２４が形成されてい
る。
５の上に、向い合うＰ型ソース／ドレイン領域１９の間
の上に、例えば、ポリシリコンなどのゲート７３が形成
されており、このゲートとソース／ドレイン領域とで上
記ＰチャネルトランジスタＰＭＯＳを形成する。ゲート
７３の側面には、シリコン酸化膜の側壁絶縁膜１３が形
成されている。半導体基板１上のトランジスタは、ＣＶ
ＤＳｉＯ2 などからなる第１の層間絶縁膜２０で被覆さ
れている。この層間絶縁膜２０は、ＣＭＰ(Cemical Mec
hanical Polishing)などにより平坦化され、この平坦化
面には、ポリシリコン配線２１が形成されている。この
ポリシリコン配線２１は、図９に示すＳＲＡＭの抵抗Ｒ
１、Ｒ２を構成している。ポリシリコン配線２１を被覆
するように、第１の層間絶縁膜２０の上にＣＶＤＳｉＯ
2 などからなる第２の層間絶縁膜２２が形成されてい
る。この層間絶縁膜２２は、ＣＭＰなどにより平坦化さ
れ、この平坦化面には、アルミニウムなどの金属配線２
３が形成されている。半導体基板１の上には、金属配線
２３を被覆するようにＢＰＳＧ(Boron-doped Phospho-S
ilicate Glass)などの保護絶縁膜２４が形成されてい
る。
【０００５】図９は、高抵抗負荷型ＳＲＡＭセルの回路
図である。ＳＲＡＭのメモリセルは、メモリセルドライ
バトランジスタＱ１、Ｑ２のゲート７１、７１が接続さ
れる２つのノード（ノード１及びノード２）の電荷の保
持状態でデータを記憶する。例えば、ノード１の電位が
Ｈｉｇｈ、ノード２の電位がＬｏｗのときは、“０”デ
ータ状態を表わし、ノード１の電位がＬｏｗ、ノード２
の電位がＨｉｇｈのときは、“１”データ状態を表わす
（図９参照）。電位がＨｉｇｈのノードの電荷は、主と
してこのノードに接続されたドライバトランジスタＱ
１、Ｑ２のゲート７１と、ゲート酸化膜５と、シリコン
半導体基板１とで構成されるＭＯＳ構造のキャパシタに
蓄えられる。すなわち、このキャパシタは、ゲート酸化
膜を誘電体とし、ゲートと半導体基板とを電極とする構
造になっている。このキャパシタは、容量が大きいほど
安定する。
図である。ＳＲＡＭのメモリセルは、メモリセルドライ
バトランジスタＱ１、Ｑ２のゲート７１、７１が接続さ
れる２つのノード（ノード１及びノード２）の電荷の保
持状態でデータを記憶する。例えば、ノード１の電位が
Ｈｉｇｈ、ノード２の電位がＬｏｗのときは、“０”デ
ータ状態を表わし、ノード１の電位がＬｏｗ、ノード２
の電位がＨｉｇｈのときは、“１”データ状態を表わす
（図９参照）。電位がＨｉｇｈのノードの電荷は、主と
してこのノードに接続されたドライバトランジスタＱ
１、Ｑ２のゲート７１と、ゲート酸化膜５と、シリコン
半導体基板１とで構成されるＭＯＳ構造のキャパシタに
蓄えられる。すなわち、このキャパシタは、ゲート酸化
膜を誘電体とし、ゲートと半導体基板とを電極とする構
造になっている。このキャパシタは、容量が大きいほど
安定する。
【０００６】
【発明が解決しようとする課題】しかし、近年の半導体
装置の微細化に伴いドライバトランジスタのゲート面積
も縮小しており、これにともなって上記キャパシタの容
量は、低下する一方であるのが現状である。このキャパ
シタ容量の低下は、アルファ線などによって引き起こさ
れるソフトエラー率の増加を招き、ＳＲＡＭなどの半導
体装置を搭載するシステムの信頼性を低下させる大きな
問題となる。したがってこのキャパシタ容量の確保をす
ることがＳＲＡＭなどの微細化のキーポイントになって
いる。本発明は、このような事情により成されたもので
あり、微細化されたＳＲＡＭなどの半導体記憶装置にお
けるメモリセルドライバトランジスタのキャパシタ容量
を十分確保することができる構造とその製造方法を提供
する。
装置の微細化に伴いドライバトランジスタのゲート面積
も縮小しており、これにともなって上記キャパシタの容
量は、低下する一方であるのが現状である。このキャパ
シタ容量の低下は、アルファ線などによって引き起こさ
れるソフトエラー率の増加を招き、ＳＲＡＭなどの半導
体装置を搭載するシステムの信頼性を低下させる大きな
問題となる。したがってこのキャパシタ容量の確保をす
ることがＳＲＡＭなどの微細化のキーポイントになって
いる。本発明は、このような事情により成されたもので
あり、微細化されたＳＲＡＭなどの半導体記憶装置にお
けるメモリセルドライバトランジスタのキャパシタ容量
を十分確保することができる構造とその製造方法を提供
する。
【０００７】
【発明が解決しようとする手段】本発明は、ＳＲＡＭな
どの半導体記憶装置のメモリセルドライバトランジスタ
のゲートを２層構造とし、第１のゲート層の上に第２の
ゲート層及び第２のゲート層側面を被覆する側壁絶縁膜
とを載置することを特徴とする。第１のゲート層の下に
もソース／ドレイン領域が形成されるように不純物を導
入するので、トランジスタの電流駆動力を低下させるこ
と無く第１のゲート層とゲート酸化膜と半導体基板とで
構成されるキャパシタの容量を確保することができる。
本発明の半導体装置は、半導体基板と、前記半導体基板
の表面領域に形成され、かつＬＤＤ構造を備えたソース
／ドレイン領域と、前記半導体基板上に形成されたゲー
ト絶縁膜と、前記ソース／ドレイン領域間の上に前記ゲ
ート絶縁膜を介して形成されたゲートとを備え、前記ゲ
ートは、前記ゲート絶縁膜に接し、その下に前記ソース
／ドレイン領域が部分的に延在する第１のゲート層と、
この第１のゲート層の上に形成された第２のゲート層と
からなり、前記第１のゲート層の上に前記第２のゲート
層の両側面を覆う側壁絶縁膜が形成されていることを特
徴とする。前記ゲート絶縁膜を誘電体とし、前記第１の
ゲート層及び前記半導体基板を１対の電極とするキャパ
シタの容量は、前記第２のゲート層及び前記半導体基板
を１対の電極とするキャパシタの容量より大きくしても
良い。
どの半導体記憶装置のメモリセルドライバトランジスタ
のゲートを２層構造とし、第１のゲート層の上に第２の
ゲート層及び第２のゲート層側面を被覆する側壁絶縁膜
とを載置することを特徴とする。第１のゲート層の下に
もソース／ドレイン領域が形成されるように不純物を導
入するので、トランジスタの電流駆動力を低下させるこ
と無く第１のゲート層とゲート酸化膜と半導体基板とで
構成されるキャパシタの容量を確保することができる。
本発明の半導体装置は、半導体基板と、前記半導体基板
の表面領域に形成され、かつＬＤＤ構造を備えたソース
／ドレイン領域と、前記半導体基板上に形成されたゲー
ト絶縁膜と、前記ソース／ドレイン領域間の上に前記ゲ
ート絶縁膜を介して形成されたゲートとを備え、前記ゲ
ートは、前記ゲート絶縁膜に接し、その下に前記ソース
／ドレイン領域が部分的に延在する第１のゲート層と、
この第１のゲート層の上に形成された第２のゲート層と
からなり、前記第１のゲート層の上に前記第２のゲート
層の両側面を覆う側壁絶縁膜が形成されていることを特
徴とする。前記ゲート絶縁膜を誘電体とし、前記第１の
ゲート層及び前記半導体基板を１対の電極とするキャパ
シタの容量は、前記第２のゲート層及び前記半導体基板
を１対の電極とするキャパシタの容量より大きくしても
良い。
【０００８】前記第１のゲート層は、ポリシリコンから
なり、前記第２のゲート層は、金属シリサイドを用いて
も良い。前記半導体基板は、メモリセルが行列状に配置
されたメモリセルアレイを備えたメモリセル部とメモリ
セルを制御するトランジスタが形成された周辺回路部と
を有し、前記ゲート絶縁膜に接しその下に前記ソース／
ドレイン領域が部分的に延在する第１のゲート層とこの
第１のゲート層の上に形成された第２のゲート層とから
なり前記第１のゲート層の上に前記第２のゲート層の両
側面を覆う側壁絶縁膜が形成されている前記ゲートは、
前記メモリセルを構成するトランジスタに用いても良
い。前記メモリセルは、ドライバ用トランジスタとデー
タ転送用トランジスタとを備え、前記ゲートは、このド
ライバ用トランジスタもしくは前記ドライバ用トランジ
スタとデータ転送用トランジスタとに用いても良い。前
記メモリセルアレイは、ＬＤＤ構造を有するメモリセル
ドライブ用トランジスタが用いられた２個のインバータ
を交差接続してなるフリップフロップ回路及びフリップ
フロップ回路の相補的な１対のデータ記憶ノードに対応
して各一端側が接続された１対のデータ転送用トランジ
スタから構成されたスタティック型メモリセルが行列状
に配置され、同一行のメモリセルのデータ転送用トラン
ジスタの各ゲートにワード線が共通に接続され、同一列
のメモリセルの１対のデータ転送用トランジスタの各他
端側に対応してビット線対が共通に接続されてなり、前
記ゲートは、前記ドライバ用トランジスタもしくは前記
ドライバ用トランジスタとデータ転送用トランジスタと
に用いても良い。
なり、前記第２のゲート層は、金属シリサイドを用いて
も良い。前記半導体基板は、メモリセルが行列状に配置
されたメモリセルアレイを備えたメモリセル部とメモリ
セルを制御するトランジスタが形成された周辺回路部と
を有し、前記ゲート絶縁膜に接しその下に前記ソース／
ドレイン領域が部分的に延在する第１のゲート層とこの
第１のゲート層の上に形成された第２のゲート層とから
なり前記第１のゲート層の上に前記第２のゲート層の両
側面を覆う側壁絶縁膜が形成されている前記ゲートは、
前記メモリセルを構成するトランジスタに用いても良
い。前記メモリセルは、ドライバ用トランジスタとデー
タ転送用トランジスタとを備え、前記ゲートは、このド
ライバ用トランジスタもしくは前記ドライバ用トランジ
スタとデータ転送用トランジスタとに用いても良い。前
記メモリセルアレイは、ＬＤＤ構造を有するメモリセル
ドライブ用トランジスタが用いられた２個のインバータ
を交差接続してなるフリップフロップ回路及びフリップ
フロップ回路の相補的な１対のデータ記憶ノードに対応
して各一端側が接続された１対のデータ転送用トランジ
スタから構成されたスタティック型メモリセルが行列状
に配置され、同一行のメモリセルのデータ転送用トラン
ジスタの各ゲートにワード線が共通に接続され、同一列
のメモリセルの１対のデータ転送用トランジスタの各他
端側に対応してビット線対が共通に接続されてなり、前
記ゲートは、前記ドライバ用トランジスタもしくは前記
ドライバ用トランジスタとデータ転送用トランジスタと
に用いても良い。
【０００９】本発明の半導体装置の製造方法は、半導体
基板にゲート絶縁膜を介して第１の導電膜と第２の導電
膜とを形成する工程と、前記第２の導電膜をパターニン
グして第２のゲート層を形成する工程と、前記第２のゲ
ート層をマスクにして不純物をイオン注入し不純物濃度
の低い不純物領域を形成する工程と、前記第２のゲート
層を被覆するように前記半導体基板上に絶縁膜を形成す
る工程と、前記絶縁膜を異方性エッチングによりパター
ニングして前記第２のゲート層の側面に側壁絶縁膜を形
成する工程と、前記第２のゲート層と前記側壁絶縁膜と
をマスクにして不純物をイオン注入して不純物濃度の高
い不純物領域を形成する工程と、前記半導体基板を熱処
理し、これら不純物領域の不純物を拡散して低不純物濃
度のＬＤＤ領域及びＬＤＤ領域より不純物濃度の高いソ
ース／ドレイン領域とを形成する工程とを備えているこ
とを特徴とする。
基板にゲート絶縁膜を介して第１の導電膜と第２の導電
膜とを形成する工程と、前記第２の導電膜をパターニン
グして第２のゲート層を形成する工程と、前記第２のゲ
ート層をマスクにして不純物をイオン注入し不純物濃度
の低い不純物領域を形成する工程と、前記第２のゲート
層を被覆するように前記半導体基板上に絶縁膜を形成す
る工程と、前記絶縁膜を異方性エッチングによりパター
ニングして前記第２のゲート層の側面に側壁絶縁膜を形
成する工程と、前記第２のゲート層と前記側壁絶縁膜と
をマスクにして不純物をイオン注入して不純物濃度の高
い不純物領域を形成する工程と、前記半導体基板を熱処
理し、これら不純物領域の不純物を拡散して低不純物濃
度のＬＤＤ領域及びＬＤＤ領域より不純物濃度の高いソ
ース／ドレイン領域とを形成する工程とを備えているこ
とを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１及び図２を参照して半導
体基板に形成された半導体記憶装置を説明する。図１
は、本発明の半導体記憶装置の一部であり、ＳＲＡＭの
メモリセル部Ａのメモリセルドライバが形成されたＭＯ
Ｓ領域とその周辺回路部ＢのＮＭＯＳ及びＰＭＯＳ領域
の断面図である。図２は、高抵抗負荷型ＳＲＡＭセルの
回路図である。図１に示すように、シリコンなどからな
る半導体基板１の表面領域には、Ｐウエル２とＮウエル
３が形成されている。また、半導体基板１の表面には、
素子分離領域としてのフィールド酸化膜（ＳｉＯ2 ）４
が形成されている。この半導体基板１には、メモリセル
部Ａと周辺回路部Ｂが形成されており、メモリセル部Ａ
にはドライバトランジスタＱ１、Ｑ２が形成されてい
る。周辺回路部Ｂには、ＮチャネルトランジスタＮＭＯ
Ｓ及びＰチャネルトランジスタＰＭＯＳが形成されてい
る。メモリセル部ＡのＰウエル２には、ソース／ドレイ
ン領域に用いられるＮ＋拡散領域１６及びこのＮ＋拡散
領域１６に重なり、先端部分がこの領域から突出するＬ
ＤＤ領域を構成するＮ−拡散領域１１が形成されてい
る。
の形態を説明する。まず、図１及び図２を参照して半導
体基板に形成された半導体記憶装置を説明する。図１
は、本発明の半導体記憶装置の一部であり、ＳＲＡＭの
メモリセル部Ａのメモリセルドライバが形成されたＭＯ
Ｓ領域とその周辺回路部ＢのＮＭＯＳ及びＰＭＯＳ領域
の断面図である。図２は、高抵抗負荷型ＳＲＡＭセルの
回路図である。図１に示すように、シリコンなどからな
る半導体基板１の表面領域には、Ｐウエル２とＮウエル
３が形成されている。また、半導体基板１の表面には、
素子分離領域としてのフィールド酸化膜（ＳｉＯ2 ）４
が形成されている。この半導体基板１には、メモリセル
部Ａと周辺回路部Ｂが形成されており、メモリセル部Ａ
にはドライバトランジスタＱ１、Ｑ２が形成されてい
る。周辺回路部Ｂには、ＮチャネルトランジスタＮＭＯ
Ｓ及びＰチャネルトランジスタＰＭＯＳが形成されてい
る。メモリセル部ＡのＰウエル２には、ソース／ドレイ
ン領域に用いられるＮ＋拡散領域１６及びこのＮ＋拡散
領域１６に重なり、先端部分がこの領域から突出するＬ
ＤＤ領域を構成するＮ−拡散領域１１が形成されてい
る。
【００１１】周辺回路部Ｂには、Ｐウエル２にソース／
ドレイン領域を構成するＮ＋拡散領域１６及びこのＮ＋
拡散領域１６に重なり先端部分がこの領域から突出する
ＬＤＤ領域を構成するＮ−拡散領域１１が形成され、Ｎ
ウエル３にソース／ドレイン領域を構成するＰ＋拡散領
域１９が形成されている。半導体基板１表面には、ゲー
ト酸化膜５が形成されている。そして、メモリセル部Ａ
のゲート酸化膜５の上に、向い合うＮ型ソース／ドレイ
ン領域１６の間の上にゲートが形成されており、このゲ
ートとソース／ドレイン領域とで上記ドライバトランジ
スタＱ１、Ｑ２を形成する。周辺回路部ＢのＰウエル２
内のゲート酸化膜５の上に、向い合うＮ型ソース／ドレ
イン領域１６の間の上にゲートが形成されており、この
ゲートとソース／ドレイン領域とで上記Ｎチャネルトラ
ンジスタＮＭＯＳを形成する。周辺回路ＢのＮウエル３
内のゲート酸化膜５の上に、向い合うＰ型ソース／ドレ
イン領域１９の間の上にゲートが形成されており、この
ゲートとソース／ドレイン領域とで上記Ｐチャネルトラ
ンジスタＰＭＯＳを形成する。
ドレイン領域を構成するＮ＋拡散領域１６及びこのＮ＋
拡散領域１６に重なり先端部分がこの領域から突出する
ＬＤＤ領域を構成するＮ−拡散領域１１が形成され、Ｎ
ウエル３にソース／ドレイン領域を構成するＰ＋拡散領
域１９が形成されている。半導体基板１表面には、ゲー
ト酸化膜５が形成されている。そして、メモリセル部Ａ
のゲート酸化膜５の上に、向い合うＮ型ソース／ドレイ
ン領域１６の間の上にゲートが形成されており、このゲ
ートとソース／ドレイン領域とで上記ドライバトランジ
スタＱ１、Ｑ２を形成する。周辺回路部ＢのＰウエル２
内のゲート酸化膜５の上に、向い合うＮ型ソース／ドレ
イン領域１６の間の上にゲートが形成されており、この
ゲートとソース／ドレイン領域とで上記Ｎチャネルトラ
ンジスタＮＭＯＳを形成する。周辺回路ＢのＮウエル３
内のゲート酸化膜５の上に、向い合うＰ型ソース／ドレ
イン領域１９の間の上にゲートが形成されており、この
ゲートとソース／ドレイン領域とで上記Ｐチャネルトラ
ンジスタＰＭＯＳを形成する。
【００１２】ここで、ゲート構造について説明する。メ
モリセル部ＡのメモリセルドライバトランジスタＱ１、
Ｑ２は、ゲート酸化膜５の上に直接載置形成された第１
のゲート層６と、第１のゲート層の上に形成された第２
のゲート層７から構成されている。第１のゲート層６に
は側壁絶縁膜は形成されておらず、第２のゲート層７に
は側壁絶縁膜１３が形成されている。すなわち、第１の
ゲート層６上には第２のゲート層７とその側壁絶縁膜１
３とがその全表面をしめるように載置されている。半導
体基板１の表面領域に形成されたソース／ドレイン領域
１６は、第１のゲート層６の下まで延在している。キャ
パシタ容量は、第１のゲート層６の面積によって決まる
のでこの面積で容量が確保されれば実際のチャネル長Ｌ
D もしくはゲート長（実質的に第２のゲート層）は、こ
れより短くて良い。ソフトエラーの起きることが少ない
限界が０．４μｍ以上とすると、従来は、ゲート長が少
なくとも０．４μｍなければならなかったのに、本発明
は、側壁絶縁膜１３の下にまで伸びる第１のゲート層６
を形成したので、ゲート長（第２のゲート層７の長さ）
は、側壁絶縁膜厚の２倍は従来より短くできる。したが
って、本発明は、従来よりゲート側壁絶縁膜の２倍は微
細化が進む。
モリセル部ＡのメモリセルドライバトランジスタＱ１、
Ｑ２は、ゲート酸化膜５の上に直接載置形成された第１
のゲート層６と、第１のゲート層の上に形成された第２
のゲート層７から構成されている。第１のゲート層６に
は側壁絶縁膜は形成されておらず、第２のゲート層７に
は側壁絶縁膜１３が形成されている。すなわち、第１の
ゲート層６上には第２のゲート層７とその側壁絶縁膜１
３とがその全表面をしめるように載置されている。半導
体基板１の表面領域に形成されたソース／ドレイン領域
１６は、第１のゲート層６の下まで延在している。キャ
パシタ容量は、第１のゲート層６の面積によって決まる
のでこの面積で容量が確保されれば実際のチャネル長Ｌ
D もしくはゲート長（実質的に第２のゲート層）は、こ
れより短くて良い。ソフトエラーの起きることが少ない
限界が０．４μｍ以上とすると、従来は、ゲート長が少
なくとも０．４μｍなければならなかったのに、本発明
は、側壁絶縁膜１３の下にまで伸びる第１のゲート層６
を形成したので、ゲート長（第２のゲート層７の長さ）
は、側壁絶縁膜厚の２倍は従来より短くできる。したが
って、本発明は、従来よりゲート側壁絶縁膜の２倍は微
細化が進む。
【００１３】周辺回路部ＢのＮチャネルトランジスタ及
びＰチャネルトランジスタのゲートは、ゲート酸化膜５
の上に直接形成された第１のゲート層６′とこの第１の
ゲート層６′の上に形成された第２のゲート層７′から
なり、第１及び第２のゲート層は同じ形状・面積を有し
ている構造になっている。そして、側壁絶縁膜１３は、
第１及び第２のゲート層６′、７′の２層に渡って形成
されている。すなわち、周辺回路部Ｂのトランジスタ
は、従来構造のゲートを用いている。もちろん本発明で
は周辺回路部Ｂのトランジスタが、メモリセル部のトラ
ンジスタと同じ第２のゲート層の面積が第１のゲート層
の面積より小さい本発明の特徴を備えたゲートを用いて
も良いし、従来構造でしかも１層構造のゲートであって
も良い。つまり、周辺回路部Ｂではソフトエラーを考慮
する必要がない。半導体基板１上のトランジスタ群は、
ＣＶＤＳｉＯ2 などからなる第１の層間絶縁膜２０で被
覆されている。この層間絶縁膜２０は、ＣＭＰなどによ
り平坦化されており、この平坦化された基板表面には、
ポリシリコン配線２１が形成されている。このポリシリ
コン配線２１は、図２に示すＳＲＡＭの抵抗Ｒ１、Ｒ２
を構成している。ポリシリコン配線２１を被覆するよう
に、第１の層間絶縁膜２０の上にＣＶＤＳｉＯ2 などか
らなる第２の層間絶縁膜２２が形成されている。この層
間絶縁膜２２は、ＣＭＰなどにより平坦化されている。
この平坦化された基板表面には、アルミニウムなどの金
属配線２３が形成されている。半導体基板１の上には、
金属配線２３を被覆するようにＢＰＳＧなどの保護絶縁
膜２４が形成されている。
びＰチャネルトランジスタのゲートは、ゲート酸化膜５
の上に直接形成された第１のゲート層６′とこの第１の
ゲート層６′の上に形成された第２のゲート層７′から
なり、第１及び第２のゲート層は同じ形状・面積を有し
ている構造になっている。そして、側壁絶縁膜１３は、
第１及び第２のゲート層６′、７′の２層に渡って形成
されている。すなわち、周辺回路部Ｂのトランジスタ
は、従来構造のゲートを用いている。もちろん本発明で
は周辺回路部Ｂのトランジスタが、メモリセル部のトラ
ンジスタと同じ第２のゲート層の面積が第１のゲート層
の面積より小さい本発明の特徴を備えたゲートを用いて
も良いし、従来構造でしかも１層構造のゲートであって
も良い。つまり、周辺回路部Ｂではソフトエラーを考慮
する必要がない。半導体基板１上のトランジスタ群は、
ＣＶＤＳｉＯ2 などからなる第１の層間絶縁膜２０で被
覆されている。この層間絶縁膜２０は、ＣＭＰなどによ
り平坦化されており、この平坦化された基板表面には、
ポリシリコン配線２１が形成されている。このポリシリ
コン配線２１は、図２に示すＳＲＡＭの抵抗Ｒ１、Ｒ２
を構成している。ポリシリコン配線２１を被覆するよう
に、第１の層間絶縁膜２０の上にＣＶＤＳｉＯ2 などか
らなる第２の層間絶縁膜２２が形成されている。この層
間絶縁膜２２は、ＣＭＰなどにより平坦化されている。
この平坦化された基板表面には、アルミニウムなどの金
属配線２３が形成されている。半導体基板１の上には、
金属配線２３を被覆するようにＢＰＳＧなどの保護絶縁
膜２４が形成されている。
【００１４】図３は、図１の半導体基板に形成されたメ
モリセル部のメモリセルドライバトランジスタＱ１の斜
視図である。図２は、図１の半導体記憶装置のＳＲＡＭ
の回路図である。この図では半導体基板１に形成された
ＳＲＡＭのトランジスタＱ１、Ｑ２の回路構成を説明す
る。メモリセル部に形成されたメモリセルドライバトラ
ンジスタＱ１、Ｑ２は、ＳＲＡＭセルを構成している。
このメモリセルは、４つのＮチャネルＭＯＳトランジス
タ及び２つの高抵抗を備えている。即ち、メモリセル
は、第１のＭＯＳトランジスタＱ１と、第２のＭＯＳト
ランジスタＱ２と、一方が高電位側電源電圧に接続さ
れ、他方が第１のＭＯＳトランジスタＱ１のソース／ド
レイン領域の一方に接続された第１の抵抗Ｒ１と、一方
が高電位側電源電圧に接続され他方が第２のＭＯＳトラ
ンジスタＱ２のソース／ドレイン領域の一方に接続され
た第２の抵抗Ｒ２と、ソース／ドレイン領域の一方が第
１のビット線ＢＬに接続され、ソース／ドレイン領域の
他方が第１の抵抗Ｒ１と第１のＭＯＳトランジスタＱ１
との接続点（ノード１）に接続され、ゲートがワード線
ＷＬに接続された第３のＭＯＳトランジスタＱ３と、ソ
ース／ドレイン領域の一方が第２のビット線 /ＢＬ
（「/」は反転信号を現す）に接続され、ソース／ドレ
イン領域の他方が前記第２の抵抗Ｒ２と第２のＭＯＳト
ランジスタＱ２との接続点（ノード２）に接続され、ゲ
ートがワード線ＷＬに接続された第４のＭＯＳトランジ
スタＱ４とを備え、第１のＭＯＳトランジスタＱ１のゲ
ートは、第２の抵抗Ｒ２と第２のＭＯＳトランジスタＱ
２との接続点（ノード２）に接続され、ソース／ドレイ
ン領域の他方がＧＮＤ（基板電位）に接続されており、
第２のＭＯＳトランジスタＱ２のゲートは、第１の抵抗
Ｒ１と第１のＭＯＳトランジスタＱ１との接続点（ノー
ド１）に接続され、ソース／ドレイン領域の他方（例え
ば、ソース）がＧＮＤ（基板電位）に接続されている。
トランジスタＱ１、Ｑ２は、メモリセルドライブ用であ
り、トランジスタＱ３、Ｑ４は、転送ゲートとして用い
られる。そして、ノード１及びノード２は、データの記
憶に用いられる。
モリセル部のメモリセルドライバトランジスタＱ１の斜
視図である。図２は、図１の半導体記憶装置のＳＲＡＭ
の回路図である。この図では半導体基板１に形成された
ＳＲＡＭのトランジスタＱ１、Ｑ２の回路構成を説明す
る。メモリセル部に形成されたメモリセルドライバトラ
ンジスタＱ１、Ｑ２は、ＳＲＡＭセルを構成している。
このメモリセルは、４つのＮチャネルＭＯＳトランジス
タ及び２つの高抵抗を備えている。即ち、メモリセル
は、第１のＭＯＳトランジスタＱ１と、第２のＭＯＳト
ランジスタＱ２と、一方が高電位側電源電圧に接続さ
れ、他方が第１のＭＯＳトランジスタＱ１のソース／ド
レイン領域の一方に接続された第１の抵抗Ｒ１と、一方
が高電位側電源電圧に接続され他方が第２のＭＯＳトラ
ンジスタＱ２のソース／ドレイン領域の一方に接続され
た第２の抵抗Ｒ２と、ソース／ドレイン領域の一方が第
１のビット線ＢＬに接続され、ソース／ドレイン領域の
他方が第１の抵抗Ｒ１と第１のＭＯＳトランジスタＱ１
との接続点（ノード１）に接続され、ゲートがワード線
ＷＬに接続された第３のＭＯＳトランジスタＱ３と、ソ
ース／ドレイン領域の一方が第２のビット線 /ＢＬ
（「/」は反転信号を現す）に接続され、ソース／ドレ
イン領域の他方が前記第２の抵抗Ｒ２と第２のＭＯＳト
ランジスタＱ２との接続点（ノード２）に接続され、ゲ
ートがワード線ＷＬに接続された第４のＭＯＳトランジ
スタＱ４とを備え、第１のＭＯＳトランジスタＱ１のゲ
ートは、第２の抵抗Ｒ２と第２のＭＯＳトランジスタＱ
２との接続点（ノード２）に接続され、ソース／ドレイ
ン領域の他方がＧＮＤ（基板電位）に接続されており、
第２のＭＯＳトランジスタＱ２のゲートは、第１の抵抗
Ｒ１と第１のＭＯＳトランジスタＱ１との接続点（ノー
ド１）に接続され、ソース／ドレイン領域の他方（例え
ば、ソース）がＧＮＤ（基板電位）に接続されている。
トランジスタＱ１、Ｑ２は、メモリセルドライブ用であ
り、トランジスタＱ３、Ｑ４は、転送ゲートとして用い
られる。そして、ノード１及びノード２は、データの記
憶に用いられる。
【００１５】この実施例では、第１のゲート層の材料に
ポリシリコンを用い、第２のゲート層にはＭｏＳｉ、Ｗ
Ｓｉなどのシリサイドを用いる。勿論本発明において
は、ゲート材料はこれらの材料に限定されない。本発明
ではゲートの側壁絶縁膜材料にＳｉＯ2 、Ｓｉ3 Ｎ4 な
どの絶縁物を用いる。ＳＲＡＭメモリセルの作用は、図
９について述べた通りであり、また、ゲート酸化膜を誘
電体とし、ゲートと半導体基板とを電極とするキャパシ
タ構造は容量が大きいほど安定するので、本発明のよう
に第１のゲート層の面積を大きくする構造のゲートは、
メモリセルの動作を安定化させる。次に、図４乃至図７
を参照して本発明の半導体装置の製造方法を説明する。
まず、シリコン半導体基板１の表面領域に不純物を拡散
して基板表面からの深さが４μｍのＰウエル２及びＮウ
エル３を形成する。そして基板表面にＬＯＣＯＳなどの
周知の技術によりフィールド酸化膜４を選択的に形成し
て素子分離を行う。次に、基板表面に熱酸化法によりゲ
ート酸化膜５を形成する。次に、半導体基板１の全面に
膜厚１００ｎｍ程度のポリシリコン膜６０を形成する。
次に、ポリシリコン膜６０の上に膜厚１５０〜２００ｎ
ｍ程度のタングステンシリサイド（ＷＳｉ）膜７０を形
成する。
ポリシリコンを用い、第２のゲート層にはＭｏＳｉ、Ｗ
Ｓｉなどのシリサイドを用いる。勿論本発明において
は、ゲート材料はこれらの材料に限定されない。本発明
ではゲートの側壁絶縁膜材料にＳｉＯ2 、Ｓｉ3 Ｎ4 な
どの絶縁物を用いる。ＳＲＡＭメモリセルの作用は、図
９について述べた通りであり、また、ゲート酸化膜を誘
電体とし、ゲートと半導体基板とを電極とするキャパシ
タ構造は容量が大きいほど安定するので、本発明のよう
に第１のゲート層の面積を大きくする構造のゲートは、
メモリセルの動作を安定化させる。次に、図４乃至図７
を参照して本発明の半導体装置の製造方法を説明する。
まず、シリコン半導体基板１の表面領域に不純物を拡散
して基板表面からの深さが４μｍのＰウエル２及びＮウ
エル３を形成する。そして基板表面にＬＯＣＯＳなどの
周知の技術によりフィールド酸化膜４を選択的に形成し
て素子分離を行う。次に、基板表面に熱酸化法によりゲ
ート酸化膜５を形成する。次に、半導体基板１の全面に
膜厚１００ｎｍ程度のポリシリコン膜６０を形成する。
次に、ポリシリコン膜６０の上に膜厚１５０〜２００ｎ
ｍ程度のタングステンシリサイド（ＷＳｉ）膜７０を形
成する。
【００１６】次に、ゲート形状にパターニングされたフ
ォトレジスト８をタングステンシリサイド膜７０の上に
形成する（図４（ａ））。次に、フォトレジスト８をマ
スクにしてタングステンシリサイド膜７０をパターニン
グして第２のゲート層７、７′を形成する。すなわち、
メモリセル部Ａには第２のゲート層７が形成され、周辺
回路部ＡのＰウエル２及びＮウエル３には第２のゲート
層７′が形成される。次に、フォトレジスト８を除去し
てから周辺回路部ＢのＮウエル３を被覆するパターンを
有するフォトレジスト９を半導体基板１の上に形成し、
つづいて基板表面にリンイオンを注入し、低濃度リンイ
オン注入層１１０をメモリセル部Ａと周辺回路部ＢのＰ
ウエル２内の第１のゲート層７、７′の両側の基板領域
に形成する（図４（ｂ））。次に、フォトレジスト９を
除去してからメモリセル部Ｂを被覆するパターンのフォ
トレジスト１２を半導体基板１の上に形成し、第２のゲ
ート層７′をマスクにしてポリシリコン膜６０をエッチ
ングする。そして第２のゲート層７′の下に、第２のゲ
ート層７′と同じ面積・形状の第１のゲート層６′を形
成する。各トランジスタのゲートは、第１のゲート層
６′と第２のゲート層７′とから構成される（図５
（ａ））。
ォトレジスト８をタングステンシリサイド膜７０の上に
形成する（図４（ａ））。次に、フォトレジスト８をマ
スクにしてタングステンシリサイド膜７０をパターニン
グして第２のゲート層７、７′を形成する。すなわち、
メモリセル部Ａには第２のゲート層７が形成され、周辺
回路部ＡのＰウエル２及びＮウエル３には第２のゲート
層７′が形成される。次に、フォトレジスト８を除去し
てから周辺回路部ＢのＮウエル３を被覆するパターンを
有するフォトレジスト９を半導体基板１の上に形成し、
つづいて基板表面にリンイオンを注入し、低濃度リンイ
オン注入層１１０をメモリセル部Ａと周辺回路部ＢのＰ
ウエル２内の第１のゲート層７、７′の両側の基板領域
に形成する（図４（ｂ））。次に、フォトレジスト９を
除去してからメモリセル部Ｂを被覆するパターンのフォ
トレジスト１２を半導体基板１の上に形成し、第２のゲ
ート層７′をマスクにしてポリシリコン膜６０をエッチ
ングする。そして第２のゲート層７′の下に、第２のゲ
ート層７′と同じ面積・形状の第１のゲート層６′を形
成する。各トランジスタのゲートは、第１のゲート層
６′と第２のゲート層７′とから構成される（図５
（ａ））。
【００１７】次に、フォトレジスト１２を除去してから
半導体基板１の全面にシリコン酸化膜１３０を被覆する
（図５（ｂ））。次に、このシリコン酸化膜１３０を、
例えば、ＲＩＥ(Reactive Ion Etching)などの異方性エ
ッチングによりゲートに側壁絶縁膜１３を形成する。こ
の側壁絶縁膜１３は、メモリセル部Ａのトランジスタの
ゲートでは第２のゲート層７のみに形成され、周辺回路
部Ｂのトランジスタのゲートでは、積層された第１のゲ
ート層６′及び第２のゲート層７′の側面を被覆する
（図６（ａ））。次に、メモリセル部Ａにおいて、側壁
絶縁膜１３を備えた第２のゲート層７をマスクにして、
残されているポリシリコン膜６０をエッチングする。そ
して第２のゲート層７と側壁絶縁膜１３の下にこれらを
合わせた面積と、形状が同じ第１のゲート層６を形成す
る（図６（ｂ））。次に、周辺回路部ＢのＮウエル３を
マスクするフォトレジスト１４を半導体基板１上に被覆
形成する。つづいて、基板表面に砒素イオン１５を注入
し、高濃度砒素イオン注入層１６０をメモリセル部Ａと
周辺回路部ＢのＰウエル２内の第１のゲート層６、６′
の両側の基板領域に形成する（図７（ａ））。次に、フ
ォトレジスト１４を除去してから、メモリセル部Ａ及び
周辺回路部ＢのＰウエル２をマスクするフォトレジスト
１７を半導体基板１上に被覆形成する。
半導体基板１の全面にシリコン酸化膜１３０を被覆する
（図５（ｂ））。次に、このシリコン酸化膜１３０を、
例えば、ＲＩＥ(Reactive Ion Etching)などの異方性エ
ッチングによりゲートに側壁絶縁膜１３を形成する。こ
の側壁絶縁膜１３は、メモリセル部Ａのトランジスタの
ゲートでは第２のゲート層７のみに形成され、周辺回路
部Ｂのトランジスタのゲートでは、積層された第１のゲ
ート層６′及び第２のゲート層７′の側面を被覆する
（図６（ａ））。次に、メモリセル部Ａにおいて、側壁
絶縁膜１３を備えた第２のゲート層７をマスクにして、
残されているポリシリコン膜６０をエッチングする。そ
して第２のゲート層７と側壁絶縁膜１３の下にこれらを
合わせた面積と、形状が同じ第１のゲート層６を形成す
る（図６（ｂ））。次に、周辺回路部ＢのＮウエル３を
マスクするフォトレジスト１４を半導体基板１上に被覆
形成する。つづいて、基板表面に砒素イオン１５を注入
し、高濃度砒素イオン注入層１６０をメモリセル部Ａと
周辺回路部ＢのＰウエル２内の第１のゲート層６、６′
の両側の基板領域に形成する（図７（ａ））。次に、フ
ォトレジスト１４を除去してから、メモリセル部Ａ及び
周辺回路部ＢのＰウエル２をマスクするフォトレジスト
１７を半導体基板１上に被覆形成する。
【００１８】次に、基板表面に弗化ボロンイオン１８を
注入し、高濃度弗化ボロンイオン注入層１９０を周辺回
路部ＢのＮウエル３内の第１のゲート層６′の両側の基
板領域に形成する（図７（ｂ））。次に、フォトレジス
ト１７を除去してから、半導体基板１をアニール処理
し、低濃度リンイオン注入層１１０は、ＬＤＤ構造のＮ
−不純物拡散領域１１に、高濃度砒素イオン注入層１６
０は、ソース／ドレイン領域のＮ＋不純物拡散領域１６
に、高濃度弗素化ボロンイオン注入層１９０は、Ｐ＋不
純物拡散領域１９にそれぞれ変化する。この後は、通常
のＭＯＳ集積回路の製造プロセスにしたがって所望のＳ
ＲＡＭ集積回路が半導体基板に実現する（図１参照）。
以上の方法によれば、周辺回路部Ｂのトランジスタのゲ
ートのキャパシタ容量は大きくしないで、メモリセルド
ライブトランジスタのゲートのキャパシタ容量を容易に
増大させることができる。したがって、アクセスタイム
を低下させること無くＳＲＡＭメモリセルのソフトエラ
ーの耐性を向上させることができる。
注入し、高濃度弗化ボロンイオン注入層１９０を周辺回
路部ＢのＮウエル３内の第１のゲート層６′の両側の基
板領域に形成する（図７（ｂ））。次に、フォトレジス
ト１７を除去してから、半導体基板１をアニール処理
し、低濃度リンイオン注入層１１０は、ＬＤＤ構造のＮ
−不純物拡散領域１１に、高濃度砒素イオン注入層１６
０は、ソース／ドレイン領域のＮ＋不純物拡散領域１６
に、高濃度弗素化ボロンイオン注入層１９０は、Ｐ＋不
純物拡散領域１９にそれぞれ変化する。この後は、通常
のＭＯＳ集積回路の製造プロセスにしたがって所望のＳ
ＲＡＭ集積回路が半導体基板に実現する（図１参照）。
以上の方法によれば、周辺回路部Ｂのトランジスタのゲ
ートのキャパシタ容量は大きくしないで、メモリセルド
ライブトランジスタのゲートのキャパシタ容量を容易に
増大させることができる。したがって、アクセスタイム
を低下させること無くＳＲＡＭメモリセルのソフトエラ
ーの耐性を向上させることができる。
【００１９】
【発明の効果】以上説明したように、メモリセルトラン
ジスタの特性悪化もなくメモリセルサイズを縮小でき、
チップサイズの縮小及びコスト低下も可能になる。
ジスタの特性悪化もなくメモリセルサイズを縮小でき、
チップサイズの縮小及びコスト低下も可能になる。
【図１】本発明の半導体装置の断面図。
【図２】本発明の半導体装置のメモリセル部分の回路
図。
図。
【図３】本発明の半導体装置のメモリセルのトランジス
タの斜視図。
タの斜視図。
【図４】本発明の半導体装置の製造工程断面図。
【図５】本発明の半導体装置の製造工程断面図。
【図６】本発明の半導体装置の製造工程断面図。
【図７】本発明の半導体装置の製造工程断面図。
【図８】従来の半導体装置の断面図。
【図９】従来の半導体装置のメモリセルの回路図。
１・・・半導体基板、 ２・・・Ｐウエル、 ３・
・・Ｎウエル、４・・・フィールド酸化膜、 ５・・
・ゲート酸化膜、６、６′・・・第１のゲート層、
７、７′・・・第２のゲート層、８、９、１２、１４、
１７・・・フォトレジスト、１１・・・Ｎ−拡散領域
（ＬＤＤ領域）、１３・・・側壁絶縁膜、 １５・・
・砒素イオン、１６・・・Ｎ＋拡散領域（ソース／ドレ
イン領域）、１８・・・弗化ボロンイオン、１９・・・
Ｎ＋拡散領域（ソース／ドレイン領域）、２０、２２・
・・層間絶縁膜、 ２１・・・ポリシリコン配線、２
３・・・金属配線、 ２４・・・保護絶縁膜、１１０
・・・リンイオン注入層、１３０・・・シリコン酸化
膜、１６０・・・砒素イオン注入層、 １９０・・・弗
化ボロンイオン注入層。
・・Ｎウエル、４・・・フィールド酸化膜、 ５・・
・ゲート酸化膜、６、６′・・・第１のゲート層、
７、７′・・・第２のゲート層、８、９、１２、１４、
１７・・・フォトレジスト、１１・・・Ｎ−拡散領域
（ＬＤＤ領域）、１３・・・側壁絶縁膜、 １５・・
・砒素イオン、１６・・・Ｎ＋拡散領域（ソース／ドレ
イン領域）、１８・・・弗化ボロンイオン、１９・・・
Ｎ＋拡散領域（ソース／ドレイン領域）、２０、２２・
・・層間絶縁膜、 ２１・・・ポリシリコン配線、２
３・・・金属配線、 ２４・・・保護絶縁膜、１１０
・・・リンイオン注入層、１３０・・・シリコン酸化
膜、１６０・・・砒素イオン注入層、 １９０・・・弗
化ボロンイオン注入層。
Claims (7)
- 【請求項１】 半導体基板と、前記半導体基板の表面領
域に形成され、かつＬＤＤ構造を備えたソース／ドレイ
ン領域と、 前記半導体基板上に形成されたゲート絶縁膜と、 前記ソース／ドレイン領域間の上に前記ゲート絶縁膜を
介して形成されたゲートとを備え、 前記ゲートは、前記ゲート絶縁膜に接し、その下に前記
ソース／ドレイン領域が部分的に延在する第１のゲート
層と、この第１のゲート層の上に形成された第２のゲー
ト層とからなり、前記第１のゲート層の上に前記第２の
ゲート層の両側面を覆う側壁絶縁膜が形成されているこ
とを特徴とする半導体装置。 - 【請求項２】 前記ゲート絶縁膜を誘電体とし、前記第
１のゲート層及び前記半導体基板を１対の電極とするキ
ャパシタの容量は、前記第２のゲート層及び前記半導体
基板を１対の電極とするキャパシタの容量より大きいこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１のゲート層は、ポリシリコンか
らなり、前記第２のゲート層は、金属シリサイドからな
ることを特徴とする請求項１又は請求項２に記載の半導
体装置。 - 【請求項４】 前記半導体基板は、メモリセルが行列状
に配置されたメモリセルアレイを備えたメモリセル部と
メモリセルを制御するトランジスタが形成された周辺回
路部とを有し、前記ゲート絶縁膜に接しその下に前記ソ
ース／ドレイン領域が部分的に延在する第１のゲート層
とこの第１のゲート層の上に形成された第２のゲート層
とからなり前記第１のゲート層の上に前記第２のゲート
層の両側面を覆う側壁絶縁膜が形成されている前記ゲー
トは、前記メモリセルを構成するトランジスタに用いら
れていることを特徴とする請求項１乃至請求項３のいず
れかに記載の半導体装置。 - 【請求項５】 前記メモリセルは、ドライバ用トランジ
スタとデータ転送用トランジスタとを備え、前記ゲート
は、このドライバ用トランジスタもしくは前記ドライバ
用トランジスタとデータ転送用トランジスタとに用いら
れていることを特徴とする請求項４に記載の半導体装
置。 - 【請求項６】 前記メモリセルアレイは、ＬＤＤ構造を
有するメモリセルドライブ用トランジスタが用いられた
２個のインバータを交差接続してなるフリップフロップ
回路及びフリップフロップ回路の相補的な１対のデータ
記憶ノードに対応して各一端側が接続された１対のデー
タ転送用トランジスタから構成されたスタティック型メ
モリセルが行列状に配置され、同一行のメモリセルのデ
ータ転送用トランジスタの各ゲートにワード線が共通に
接続され、同一列のメモリセルの１対のデータ転送用ト
ランジスタの各他端側に対応してビット線対が共通に接
続されてなり、前記ゲートは、前記ドライバ用トランジ
スタもしくは前記ドライバ用トランジスタとデータ転送
用トランジスタとに用いられていることを特徴とする請
求項４に記載の半導体装置。 - 【請求項７】 半導体基板にゲート絶縁膜を介して第１
の導電膜と第２の導電膜とを形成する工程と、 前記第２の導電膜をパターニングして第２のゲート層を
形成する工程と、 前記第２のゲート層をマスクにして不純物をイオン注入
し不純物濃度の低い不純物領域を形成する工程と、 前記第２のゲート層を被覆するように前記半導体基板上
に絶縁膜を形成する工程と、 前記絶縁膜を異方性エッチングによりパターニングして
前記第２のゲート層の側面に側壁絶縁膜を形成する工程
と、 前記第２のゲート層と前記側壁絶縁膜とをマスクにして
不純物をイオン注入して不純物濃度の高い不純物領域を
形成する工程と、 前記半導体基板を熱処理し、これら不純物領域の不純物
を拡散して低不純物濃度のＬＤＤ領域及びＬＤＤ領域よ
り不純物濃度の高いソース／ドレイン領域とを形成する
工程とを備えていることを特徴とする半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103982A JPH10284618A (ja) | 1997-04-08 | 1997-04-08 | 半導体装置及びその製造方法 |
| US09/055,946 US6046484A (en) | 1997-04-08 | 1998-04-07 | Gate structure of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103982A JPH10284618A (ja) | 1997-04-08 | 1997-04-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284618A true JPH10284618A (ja) | 1998-10-23 |
Family
ID=14368529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9103982A Pending JPH10284618A (ja) | 1997-04-08 | 1997-04-08 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6046484A (ja) |
| JP (1) | JPH10284618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043971A (ja) * | 2007-08-09 | 2009-02-26 | Toshiba Corp | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4030885B2 (ja) * | 2003-01-27 | 2008-01-09 | シャープ株式会社 | 薄膜トランジスタ基板の製造方法 |
| US8253200B2 (en) | 2008-11-19 | 2012-08-28 | Omnivision Technologies, Inc. | Lightly-doped drains (LDD) of image sensor transistors using selective epitaxy |
| US9076670B2 (en) * | 2013-07-16 | 2015-07-07 | Texas Instruments Incorporated | Integrated circuit and method of forming the integrated circuit with improved logic transistor performance and SRAM transistor yield |
| US10411085B2 (en) | 2016-12-29 | 2019-09-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and a method for fabricating the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907048A (en) * | 1987-11-23 | 1990-03-06 | Xerox Corporation | Double implanted LDD transistor self-aligned with gate |
| US5158903A (en) * | 1989-11-01 | 1992-10-27 | Matsushita Electric Industrial Co., Ltd. | Method for producing a field-effect type semiconductor device |
| US5097301A (en) * | 1990-12-19 | 1992-03-17 | Intel Corporation | Composite inverse T-gate metal oxide semiconductor device and method of fabrication |
-
1997
- 1997-04-08 JP JP9103982A patent/JPH10284618A/ja active Pending
-
1998
- 1998-04-07 US US09/055,946 patent/US6046484A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043971A (ja) * | 2007-08-09 | 2009-02-26 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6046484A (en) | 2000-04-04 |
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