JPH06151773A - スタティック型半導体記憶装置およびその製造方法 - Google Patents
スタティック型半導体記憶装置およびその製造方法Info
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- JPH06151773A JPH06151773A JP4300699A JP30069992A JPH06151773A JP H06151773 A JPH06151773 A JP H06151773A JP 4300699 A JP4300699 A JP 4300699A JP 30069992 A JP30069992 A JP 30069992A JP H06151773 A JPH06151773 A JP H06151773A
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ＳＲＡＭセルのソフトエラー耐性の向上とセル
周辺回路の動作の高速性を達成する。 【構成】ＬＤＤ構造を有する駆動用ＭＯＳトランジスタ
Ｎ１、Ｎ２が用いられたＳＲＡＭセルのアレイと、ＬＤ
Ｄ構造を有するＭＯＳトランジスタが用いられてなるセ
ル周辺回路とを具備するＤＲＡＭにおいて、セル駆動用
トランジスタのゲート電極側面とドレイン領域との間の
カップリング容量が、セル周辺回路トランジスタのゲー
ト電極側面とドレイン領域との間のカップリング容量よ
りも大きくなるように形成されていることを特徴とす
る。
周辺回路の動作の高速性を達成する。 【構成】ＬＤＤ構造を有する駆動用ＭＯＳトランジスタ
Ｎ１、Ｎ２が用いられたＳＲＡＭセルのアレイと、ＬＤ
Ｄ構造を有するＭＯＳトランジスタが用いられてなるセ
ル周辺回路とを具備するＤＲＡＭにおいて、セル駆動用
トランジスタのゲート電極側面とドレイン領域との間の
カップリング容量が、セル周辺回路トランジスタのゲー
ト電極側面とドレイン領域との間のカップリング容量よ
りも大きくなるように形成されていることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に係り、特にライトリー・ドープト・ドレ
イン（ＬＤＤ）構造のメモリセルを使用するスタティッ
ク型ランダムアクセスメモリ（以下、ＳＲＡＭと記す）
のトランジスタの構造およびその形成方法に関する。
その製造方法に係り、特にライトリー・ドープト・ドレ
イン（ＬＤＤ）構造のメモリセルを使用するスタティッ
ク型ランダムアクセスメモリ（以下、ＳＲＡＭと記す）
のトランジスタの構造およびその形成方法に関する。
【０００２】
【従来の技術】図１は、ＳＲＡＭのメモリセル（ＳＲＡ
Ｍセル）の回路構成の一例を示す。第１のインバータＩ
Ｖ１および第２のＩＶ２が交差接続されてフリップフロ
ップ回路ＦＦが形成されている。
Ｍセル）の回路構成の一例を示す。第１のインバータＩ
Ｖ１および第２のＩＶ２が交差接続されてフリップフロ
ップ回路ＦＦが形成されている。
【０００３】上記第１のインバータＩＶ１は、ＶCC電源
と接地電位ＶSSとの間に直列に接続された高抵抗負荷Ｒ
１および駆動用のＮＭＯＳ（Ｎチャネル絶縁ゲート型）
トランジスタＮ１とからなる。同様に、上記第２のイン
バータＩＶ２は、高抵抗負荷Ｒ２および駆動用のＮＭＯ
ＳトランジスタＮ２とからなる。
と接地電位ＶSSとの間に直列に接続された高抵抗負荷Ｒ
１および駆動用のＮＭＯＳ（Ｎチャネル絶縁ゲート型）
トランジスタＮ１とからなる。同様に、上記第２のイン
バータＩＶ２は、高抵抗負荷Ｒ２および駆動用のＮＭＯ
ＳトランジスタＮ２とからなる。
【０００４】上記フリップフロップＦＦの相補的な２つ
のデータ記憶ノード（前記ＭＯＳトランジスタＮ１、Ｎ
２の各ドレイン）Ｄ１、Ｄ２とメモリセルアレイの相補
的な一対のビット線（ＢＬ、／ＢＬ）との間にそれぞれ
対応して転送ゲート用のＮＭＯＳトランジスタＴ１およ
びＴ２が接続され、この転送ゲート用トランジスタＴ１
およびＴ２の各ゲートがメモリセルアレイのワード線Ｗ
Ｌに接続されている。なお、前記ポリシリコン抵抗Ｒ１
およびＲ２に代えて、高抵抗負荷用の例えば薄膜トラン
ジスタ（Thin Film Transistor；ＴＦＴ）からなるＰＭ
ＯＳトランジスタがそれぞれ用いられることもある。図
５は、従来のＳＲＡＭにおけるＳＲＡＭセルの１個分お
よびセル周辺回路用のＭＯＳトランジスタの１個分の断
面構造を示している。
のデータ記憶ノード（前記ＭＯＳトランジスタＮ１、Ｎ
２の各ドレイン）Ｄ１、Ｄ２とメモリセルアレイの相補
的な一対のビット線（ＢＬ、／ＢＬ）との間にそれぞれ
対応して転送ゲート用のＮＭＯＳトランジスタＴ１およ
びＴ２が接続され、この転送ゲート用トランジスタＴ１
およびＴ２の各ゲートがメモリセルアレイのワード線Ｗ
Ｌに接続されている。なお、前記ポリシリコン抵抗Ｒ１
およびＲ２に代えて、高抵抗負荷用の例えば薄膜トラン
ジスタ（Thin Film Transistor；ＴＦＴ）からなるＰＭ
ＯＳトランジスタがそれぞれ用いられることもある。図
５は、従来のＳＲＡＭにおけるＳＲＡＭセルの１個分お
よびセル周辺回路用のＭＯＳトランジスタの１個分の断
面構造を示している。
【０００５】ここで、５１は半導体基板（例えばＰウェ
ル）、５２は素子分離領域、５３はゲート酸化膜、５４
はＬＤＤ構造を有するセル駆動用トランジスタのＮ+ 型
のドレイン・ソース領域、５５はセル駆動用トランジス
タのゲート電極、５６はＬＤＤ構造を有するセル周辺回
路のトランジスタのＮ+ 型のドレイン・ソース領域、５
７はセル周辺回路のトランジスタのゲート電極、５８は
後酸化膜である。次に、図１のＳＲＡＭセルの動作を簡
単に説明する。データ保持状態においては、ワード線Ｗ
Ｌは非選択であり、転送ゲート用トランジスタＴ１およ
びＴ２がオフになっている。
ル）、５２は素子分離領域、５３はゲート酸化膜、５４
はＬＤＤ構造を有するセル駆動用トランジスタのＮ+ 型
のドレイン・ソース領域、５５はセル駆動用トランジス
タのゲート電極、５６はＬＤＤ構造を有するセル周辺回
路のトランジスタのＮ+ 型のドレイン・ソース領域、５
７はセル周辺回路のトランジスタのゲート電極、５８は
後酸化膜である。次に、図１のＳＲＡＭセルの動作を簡
単に説明する。データ保持状態においては、ワード線Ｗ
Ｌは非選択であり、転送ゲート用トランジスタＴ１およ
びＴ２がオフになっている。
【０００６】読み出し時に、ワード線ＷＬが選択されて
一定時間活性化され、メモリセルが選択されると、転送
ゲート用トランジスタＴ１およびＴ２がオンになり、デ
ータ記憶ノードＤ１、Ｄ２の保持データはビット線対Ｂ
Ｌ、／ＢＬに伝達される。
一定時間活性化され、メモリセルが選択されると、転送
ゲート用トランジスタＴ１およびＴ２がオンになり、デ
ータ記憶ノードＤ１、Ｄ２の保持データはビット線対Ｂ
Ｌ、／ＢＬに伝達される。
【０００７】この場合、ビット線対ＢＬ、／ＢＬのうち
の一方がプルダウンされてビット線対ＢＬ、／ＢＬ間に
電位差が生じる。そして、このビット線対ＢＬ、／ＢＬ
が選択され、その電位差がセンスアンプ回路（図示せ
ず）で検知・増幅されて読み出しデータ出力となる。書
き込み時にメモリセルが選択されると、書き込みデータ
入力により定まるビット線対ＢＬ、／ＢＬから相補的な
データが書き込まれる。ところで、ＳＲＡＭセルのパタ
ーン面積が大きい場合には、データ記憶ノードＤ１、Ｄ
２の容量が十分に大きく、データ反転が生じ難い。しか
し、ＳＲＡＭの高集積化に伴い、セル面積が縮小され、
データ記憶ノードＤ１、Ｄ２の容量が小さくなると、ソ
フトエラーに対して弱くなる。
の一方がプルダウンされてビット線対ＢＬ、／ＢＬ間に
電位差が生じる。そして、このビット線対ＢＬ、／ＢＬ
が選択され、その電位差がセンスアンプ回路（図示せ
ず）で検知・増幅されて読み出しデータ出力となる。書
き込み時にメモリセルが選択されると、書き込みデータ
入力により定まるビット線対ＢＬ、／ＢＬから相補的な
データが書き込まれる。ところで、ＳＲＡＭセルのパタ
ーン面積が大きい場合には、データ記憶ノードＤ１、Ｄ
２の容量が十分に大きく、データ反転が生じ難い。しか
し、ＳＲＡＭの高集積化に伴い、セル面積が縮小され、
データ記憶ノードＤ１、Ｄ２の容量が小さくなると、ソ
フトエラーに対して弱くなる。
【０００８】そこで、ＳＲＡＭセルのソフトエラー耐性
を向上させるための対策の一例として、２個のインバー
タＩＶ１、ＩＶ２の交差接続部（帰還接続部）にそれぞ
れ抵抗素子を挿入することが知られている。また、ＳＲ
ＡＭセルのソフトエラー対策の他の例として、２個の駆
動用トランジスタＮ１およびＮ２としてＬＤＤ構造を持
たせている。このＬＤＤ構造を有するＳＲＡＭセルにお
いては、データ記憶ノードＤ１、Ｄ２の容量は３つの容
量成分に分けられる。
を向上させるための対策の一例として、２個のインバー
タＩＶ１、ＩＶ２の交差接続部（帰還接続部）にそれぞ
れ抵抗素子を挿入することが知られている。また、ＳＲ
ＡＭセルのソフトエラー対策の他の例として、２個の駆
動用トランジスタＮ１およびＮ２としてＬＤＤ構造を持
たせている。このＬＤＤ構造を有するＳＲＡＭセルにお
いては、データ記憶ノードＤ１、Ｄ２の容量は３つの容
量成分に分けられる。
【０００９】その第１の容量成分は、駆動用トランジス
タＮ１、Ｎ２のドレイン容量（Ｎ+ 領域５４とＰウェル
５１との接合容量）であり、第２の容量成分は、駆動用
トランジスタＮ１、Ｎ２のゲート容量（ゲート電極５５
とＰウェル５１との間の容量）であり、第３の容量成分
は、駆動用トランジスタＮ１、Ｎ２のゲート電極側面・
Ｎ+ 領域のオーバラップ容量である。
タＮ１、Ｎ２のドレイン容量（Ｎ+ 領域５４とＰウェル
５１との接合容量）であり、第２の容量成分は、駆動用
トランジスタＮ１、Ｎ２のゲート容量（ゲート電極５５
とＰウェル５１との間の容量）であり、第３の容量成分
は、駆動用トランジスタＮ１、Ｎ２のゲート電極側面・
Ｎ+ 領域のオーバラップ容量である。
【００１０】ＳＲＡＭの高集積化に伴うセル面積の縮小
により、上記ドレイン容量、ゲート容量はそれなりに小
さくなるが、オーバラップ容量はそれほど変化しない。
この場合、データ記憶ノードＤ１、Ｄ２の全容量に対す
る駆動用トランジスタＮ１、Ｎ２のオーバラップ容量の
割合は大きくなり、この傾向は今後さらに進むので、駆
動用トランジスタＮ１、Ｎ２のオーバラップ容量を大き
くすることがソフトエラー防止に有効である。
により、上記ドレイン容量、ゲート容量はそれなりに小
さくなるが、オーバラップ容量はそれほど変化しない。
この場合、データ記憶ノードＤ１、Ｄ２の全容量に対す
る駆動用トランジスタＮ１、Ｎ２のオーバラップ容量の
割合は大きくなり、この傾向は今後さらに進むので、駆
動用トランジスタＮ１、Ｎ２のオーバラップ容量を大き
くすることがソフトエラー防止に有効である。
【００１１】ところで、従来のＳＲＡＭにおいては、セ
ル周辺回路（センスアンプ、アドレスデコーダなど）の
ＭＯＳトランジスタも、セル駆動用トランジスタＮ１、
Ｎ２と同じ構造を有するように形成されている。
ル周辺回路（センスアンプ、アドレスデコーダなど）の
ＭＯＳトランジスタも、セル駆動用トランジスタＮ１、
Ｎ２と同じ構造を有するように形成されている。
【００１２】しかし、上記したようなセル周辺回路のＬ
ＤＤ構造を有するＭＯＳトランジスタは、そのゲート容
量が前段の回路の負荷になり、前段の回路の動作速度に
大きく影響するので、駆動用トランジスタＮ１、Ｎ２と
同様にオーバラップ容量が大きくなると、セル周辺回路
において高速を要求される回路（例えばインバータ回
路）の動作動作が遅くなってしまう。
ＤＤ構造を有するＭＯＳトランジスタは、そのゲート容
量が前段の回路の負荷になり、前段の回路の動作速度に
大きく影響するので、駆動用トランジスタＮ１、Ｎ２と
同様にオーバラップ容量が大きくなると、セル周辺回路
において高速を要求される回路（例えばインバータ回
路）の動作動作が遅くなってしまう。
【００１３】
【発明が解決しようとする課題】上記したようにＬＤＤ
構造を有するＳＲＡＭセルを使用した従来のＳＲＡＭ
は、ＳＲＡＭセルのソフトエラー耐性の向上とセル周辺
回路の動作の高速性を両立させることが困難であるとい
う問題があった。
構造を有するＳＲＡＭセルを使用した従来のＳＲＡＭ
は、ＳＲＡＭセルのソフトエラー耐性の向上とセル周辺
回路の動作の高速性を両立させることが困難であるとい
う問題があった。
【００１４】本発明は、上記問題点を解決すべくなされ
たもので、ＳＲＡＭセルのソフトエラー耐性の向上とセ
ル周辺回路の動作の高速性を達成し得るスタティック型
半導体記憶装置およびその製造方法を提供することを目
的とする。
たもので、ＳＲＡＭセルのソフトエラー耐性の向上とセ
ル周辺回路の動作の高速性を達成し得るスタティック型
半導体記憶装置およびその製造方法を提供することを目
的とする。
【００１５】
【課題を解決するための手段】本発明のスタティック型
半導体記憶装置は、ＬＤＤ構造を有する駆動用ＭＯＳト
ランジスタが用いられた２個のＭＯＳインバータを交差
接続してなるフリップフロップ回路およびこのフリップ
フロップ回路の相補的な一対のデータ記憶ノードに対応
して各一端側が接続された一対の転送ゲート用ＭＯＳト
ランジスタからなるスタティック型メモリセルが行列状
に配置され、同一行のメモリセルの転送ゲート用トラン
ジスタの各ゲートにワード線が共通に接続され、同一列
のメモリセルの一対の転送ゲート用トランジスタの各他
端側に対応してビット線対が共通に接続されてなるメモ
リセルアレイと、ＬＤＤ構造を有するＭＯＳトランジス
タが用いられてなるセル周辺回路とを具備するスタティ
ック型半導体記憶装置において、前記メモリセルの駆動
用ＭＯＳトランジスタのゲート電極側面とドレイン領域
との間のカップリング容量が、前記セル周辺回路のＭＯ
Ｓトランジスタのゲート電極側面とドレイン領域との間
のカップリング容量よりも大きくなるように形成されて
いることを特徴とする。
半導体記憶装置は、ＬＤＤ構造を有する駆動用ＭＯＳト
ランジスタが用いられた２個のＭＯＳインバータを交差
接続してなるフリップフロップ回路およびこのフリップ
フロップ回路の相補的な一対のデータ記憶ノードに対応
して各一端側が接続された一対の転送ゲート用ＭＯＳト
ランジスタからなるスタティック型メモリセルが行列状
に配置され、同一行のメモリセルの転送ゲート用トラン
ジスタの各ゲートにワード線が共通に接続され、同一列
のメモリセルの一対の転送ゲート用トランジスタの各他
端側に対応してビット線対が共通に接続されてなるメモ
リセルアレイと、ＬＤＤ構造を有するＭＯＳトランジス
タが用いられてなるセル周辺回路とを具備するスタティ
ック型半導体記憶装置において、前記メモリセルの駆動
用ＭＯＳトランジスタのゲート電極側面とドレイン領域
との間のカップリング容量が、前記セル周辺回路のＭＯ
Ｓトランジスタのゲート電極側面とドレイン領域との間
のカップリング容量よりも大きくなるように形成されて
いることを特徴とする。
【００１６】また、本発明のスタティック型半導体記憶
装置の製造方法は、半導体基板の表面にゲート絶縁膜を
形成し、素子形成領域のゲート絶縁膜上にＭＯＳトラン
ジスタ用のゲート電極を形成する工程と、上記基板上の
全面に後酸化膜を形成する工程と、低濃度拡散領域を形
成するためにイオンを基板に注入する工程と、上記基板
上の全面に多結晶シリコン膜を堆積すると共に導体化す
る工程と、上記多結晶シリコン膜に対して異方性エッチ
ングを施し、前記ゲート電極に側壁部を形成する工程
と、高濃度拡散領域を形成するためにイオンを基板に注
入する工程と、メモリセルの駆動用トランジスタの領域
上にエッチングマスクを形成し、露出している他のＭＯ
Ｓトランジスタのゲート電極側壁部に対して等方性エッ
チングを施して除去する工程と、アニール処理により注
入イオンを活性化し、ＭＯＳトランジスタのドレイン・
ソース領域を形成する工程と、ＭＯＳ集積回路の製造プ
ロセスにしたがってＳＲＡＭ集積回路を実現する工程と
を具備することを特徴とする。
装置の製造方法は、半導体基板の表面にゲート絶縁膜を
形成し、素子形成領域のゲート絶縁膜上にＭＯＳトラン
ジスタ用のゲート電極を形成する工程と、上記基板上の
全面に後酸化膜を形成する工程と、低濃度拡散領域を形
成するためにイオンを基板に注入する工程と、上記基板
上の全面に多結晶シリコン膜を堆積すると共に導体化す
る工程と、上記多結晶シリコン膜に対して異方性エッチ
ングを施し、前記ゲート電極に側壁部を形成する工程
と、高濃度拡散領域を形成するためにイオンを基板に注
入する工程と、メモリセルの駆動用トランジスタの領域
上にエッチングマスクを形成し、露出している他のＭＯ
Ｓトランジスタのゲート電極側壁部に対して等方性エッ
チングを施して除去する工程と、アニール処理により注
入イオンを活性化し、ＭＯＳトランジスタのドレイン・
ソース領域を形成する工程と、ＭＯＳ集積回路の製造プ
ロセスにしたがってＳＲＡＭ集積回路を実現する工程と
を具備することを特徴とする。
【００１７】
【作用】本発明のＳＲＡＭは、ＬＤＤ構造を有するメモ
リセル駆動用トランジスタのゲート電極側面とドレイン
領域との間のカップリング容量が、ＬＤＤ構造を有する
セル周辺回路Ｓトランジスタのゲート電極側面とドレイ
ン領域との間のカップリング容量よりも大きくなるよう
に形成されているので、アクセスタイムを低下させるこ
となく、ＳＲＡＭセルのソフトエラー耐性を向上させる
ことができる。
リセル駆動用トランジスタのゲート電極側面とドレイン
領域との間のカップリング容量が、ＬＤＤ構造を有する
セル周辺回路Ｓトランジスタのゲート電極側面とドレイ
ン領域との間のカップリング容量よりも大きくなるよう
に形成されているので、アクセスタイムを低下させるこ
となく、ＳＲＡＭセルのソフトエラー耐性を向上させる
ことができる。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＳＲＡ
Ｍにおけるメモリセルアレイの１個分のＳＲＡＭセルの
回路構成を示している。
に説明する。図１は、本発明の第１実施例に係るＳＲＡ
Ｍにおけるメモリセルアレイの１個分のＳＲＡＭセルの
回路構成を示している。
【００１９】このメモリセルアレイは、ＬＤＤ構造を有
する駆動用ＭＯＳトランジスタＮ１、Ｎ２が用いられた
２個のＭＯＳインバータＩＶ１、ＩＶ２を交差接続して
なるフリップフロップ回路ＦＦおよびこのフリップフロ
ップ回路ＦＦの相補的な一対のデータ記憶ノードＤ１、
Ｄ２に対応して各一端側が接続された一対の転送ゲート
用ＭＯＳトランジスタＴ１、Ｔ２からなるスタティック
型メモリセルが行列状に配置されている。そして、同一
行のメモリセルの転送ゲート用トランジスタＴ１、Ｔ２
の各ゲートにワード線ＷＬが共通に接続され、同一列の
メモリセルの一対の転送ゲート用トランジスタＴ１、Ｔ
２の各他端側に対応してビット線対（ＢＬ、／ＢＬ）が
共通に接続されている。図２（ａ）乃至（ｅ）は、図１
のＳＲＡＭの製造方法の一実施例における主要な工程で
の半導体基板の断面構造を示している。以下、図２
（ａ）乃至（ｅ）を参照して主要な工程を説明する。
する駆動用ＭＯＳトランジスタＮ１、Ｎ２が用いられた
２個のＭＯＳインバータＩＶ１、ＩＶ２を交差接続して
なるフリップフロップ回路ＦＦおよびこのフリップフロ
ップ回路ＦＦの相補的な一対のデータ記憶ノードＤ１、
Ｄ２に対応して各一端側が接続された一対の転送ゲート
用ＭＯＳトランジスタＴ１、Ｔ２からなるスタティック
型メモリセルが行列状に配置されている。そして、同一
行のメモリセルの転送ゲート用トランジスタＴ１、Ｔ２
の各ゲートにワード線ＷＬが共通に接続され、同一列の
メモリセルの一対の転送ゲート用トランジスタＴ１、Ｔ
２の各他端側に対応してビット線対（ＢＬ、／ＢＬ）が
共通に接続されている。図２（ａ）乃至（ｅ）は、図１
のＳＲＡＭの製造方法の一実施例における主要な工程で
の半導体基板の断面構造を示している。以下、図２
（ａ）乃至（ｅ）を参照して主要な工程を説明する。
【００２０】先ず、図２（ａ）に示すように、半導体基
板（例えばＰ型シリコン基板）１の表層部に、周知の技
術により選択的にフィールド酸化膜２を形成して素子分
離を行う。
板（例えばＰ型シリコン基板）１の表層部に、周知の技
術により選択的にフィールド酸化膜２を形成して素子分
離を行う。
【００２１】次に、基板表面にゲート酸化膜３を熱酸化
法により形成し、このゲート酸化膜３上にＭＯＳトラン
ジスタ用のゲート電極（あるいは配線）４ａ、４ｂ…を
形成する。
法により形成し、このゲート酸化膜３上にＭＯＳトラン
ジスタ用のゲート電極（あるいは配線）４ａ、４ｂ…を
形成する。
【００２２】即ち、基板上の全面に例えば気相成長法に
より多結晶シリコン膜を形成した後、この多結晶シリコ
ン膜にリン等の不純物をイオン注入（あるいは、ＰＯＣ
ｌ 3を拡散源とした熱拡散法等によりドープ）し、熱拡
散により活性化させることにより多結晶シリコン膜を導
電体化する。次いで、上記多結晶シリコン膜上にレジス
トパターンを形成し、これをマスクとして多結晶シリコ
ン膜を異方性エッチングにより選択的にエッチングし、
ゲート電極を形成する。ここでは、代表的に、前記駆動
用トランジスタＮ１のゲート電極のゲート電極４ａおよ
びセル周辺回路用トランジスタのゲート電極４ｂを示し
ている。
より多結晶シリコン膜を形成した後、この多結晶シリコ
ン膜にリン等の不純物をイオン注入（あるいは、ＰＯＣ
ｌ 3を拡散源とした熱拡散法等によりドープ）し、熱拡
散により活性化させることにより多結晶シリコン膜を導
電体化する。次いで、上記多結晶シリコン膜上にレジス
トパターンを形成し、これをマスクとして多結晶シリコ
ン膜を異方性エッチングにより選択的にエッチングし、
ゲート電極を形成する。ここでは、代表的に、前記駆動
用トランジスタＮ１のゲート電極のゲート電極４ａおよ
びセル周辺回路用トランジスタのゲート電極４ｂを示し
ている。
【００２３】次に、上記レジストパターンを除去し、後
酸化処理を行って基板上の全面に後酸化膜（ＣＶＤ酸化
膜）５を形成する。次に、ドレイン領域に低濃度のＮ-
拡散領域を形成するために、例えば砒素イオン（Ａ
ｓ+ ）を基板１に注入する。
酸化処理を行って基板上の全面に後酸化膜（ＣＶＤ酸化
膜）５を形成する。次に、ドレイン領域に低濃度のＮ-
拡散領域を形成するために、例えば砒素イオン（Ａ
ｓ+ ）を基板１に注入する。
【００２４】次に、図２（ｂ）に示すように、基板上の
全面に多結晶シリコン膜６を堆積し、この多結晶シリコ
ン膜６に例えばリンイオン（Ｐ+ ）を注入し、熱拡散に
より活性化させることにより多結晶シリコン膜６を導電
体にする。
全面に多結晶シリコン膜６を堆積し、この多結晶シリコ
ン膜６に例えばリンイオン（Ｐ+ ）を注入し、熱拡散に
より活性化させることにより多結晶シリコン膜６を導電
体にする。
【００２５】次に、図２（ｃ）に示すように、前記多結
晶シリコン膜６に対して例えば反応性イオンエッチング
（ＲＩＥ）による異方性エッチングを施し、ゲート電極
４ａ、４ｂ…に側壁部（サイドウォール）６ａ、６ｂ…
を残す。次いで、ドレイン領域に高濃度のＮ+ 拡散領域
を形成するために、基板１に例えばＡｓ+ のイオン注入
を行う。
晶シリコン膜６に対して例えば反応性イオンエッチング
（ＲＩＥ）による異方性エッチングを施し、ゲート電極
４ａ、４ｂ…に側壁部（サイドウォール）６ａ、６ｂ…
を残す。次いで、ドレイン領域に高濃度のＮ+ 拡散領域
を形成するために、基板１に例えばＡｓ+ のイオン注入
を行う。
【００２６】次に、図２（ｄ）に示すように、基板上の
全面にフォトレジストを塗布し、ＳＲＡＭセルの駆動用
トランジスタの領域上にのみフォトレジストパターン７
を残す。
全面にフォトレジストを塗布し、ＳＲＡＭセルの駆動用
トランジスタの領域上にのみフォトレジストパターン７
を残す。
【００２７】次に、図２（ｅ）に示すように、上記フォ
トレジストパターン７をマスクとし、露出しているゲー
ト電極側壁部６ｂ…に対して例えばケミカルドライエッ
チング（ＣＤＥ）による等方性エッチングを施し、セル
周辺回路のＭＯＳトランジスタのゲート電極側壁部６ｂ
…を除去する。
トレジストパターン７をマスクとし、露出しているゲー
ト電極側壁部６ｂ…に対して例えばケミカルドライエッ
チング（ＣＤＥ）による等方性エッチングを施し、セル
周辺回路のＭＯＳトランジスタのゲート電極側壁部６ｂ
…を除去する。
【００２８】次いで、前記フォトレジストパターン７を
除去した後、アニール処理により注入イオンを活性化
し、ＭＯＳトランジスタのドレイン・ソース領域（Ｎ+
型不純物領域）を形成する。ここでは、代表的に、駆動
用トランジスタＮ１のドレイン・ソース領域８ａ、セル
周辺回路用トランジスタのドレイン領域・ソース領域８
ｂを示している。この後は、図示しないが、通常のＭＯ
Ｓ集積回路の製造プロセスにしたがって、所望のＳＲＡ
Ｍ集積回路を実現する。
除去した後、アニール処理により注入イオンを活性化
し、ＭＯＳトランジスタのドレイン・ソース領域（Ｎ+
型不純物領域）を形成する。ここでは、代表的に、駆動
用トランジスタＮ１のドレイン・ソース領域８ａ、セル
周辺回路用トランジスタのドレイン領域・ソース領域８
ｂを示している。この後は、図示しないが、通常のＭＯ
Ｓ集積回路の製造プロセスにしたがって、所望のＳＲＡ
Ｍ集積回路を実現する。
【００２９】上記したように形成されたＳＲＡＭによれ
ば、ＬＤＤ構造を有するＭＯＳトランジスタとして、ゲ
ート電極側壁部を持つセル駆動用トランジスタとゲート
電極側壁部を持たないセル周辺回路用トランジスタとの
２種類が形成されている。
ば、ＬＤＤ構造を有するＭＯＳトランジスタとして、ゲ
ート電極側壁部を持つセル駆動用トランジスタとゲート
電極側壁部を持たないセル周辺回路用トランジスタとの
２種類が形成されている。
【００３０】従って、セル周辺回路用トランジスタのゲ
ート容量を大きくすることなく、セル駆動用トランジス
タのみゲート電極４ａの側面とドレイン・ソース領域８
ａとのオーバラップ容量を大きく設定することができ
る。つまり、アクセスタイムを低下させることなく、Ｓ
ＲＡＭセルのソフトエラー耐性を向上させることができ
る。
ート容量を大きくすることなく、セル駆動用トランジス
タのみゲート電極４ａの側面とドレイン・ソース領域８
ａとのオーバラップ容量を大きく設定することができ
る。つまり、アクセスタイムを低下させることなく、Ｓ
ＲＡＭセルのソフトエラー耐性を向上させることができ
る。
【００３１】しかも、セル駆動用トランジスタのゲート
電極側面に絶縁膜５を介して形成されるゲート電極側壁
部６ａを導体化することにより、ゲート電極側面・ドレ
イン領域のオーバラップ容量を一層大きくすることが可
能になる。
電極側面に絶縁膜５を介して形成されるゲート電極側壁
部６ａを導体化することにより、ゲート電極側面・ドレ
イン領域のオーバラップ容量を一層大きくすることが可
能になる。
【００３２】なお、図２（ａ）に示した工程で、後酸化
膜５をＳｉ 3Ｎ 4（比誘電率εｒ＝７．５）やＴａ 2Ｏ
5（εｒ＝３０）などの高誘電体絶縁膜で形成すると、
ゲート電極側面・ドレイン領域のオーバラップ容量を大
きくすることができ、ソフトエラー耐性を一層向上させ
ることができる。
膜５をＳｉ 3Ｎ 4（比誘電率εｒ＝７．５）やＴａ 2Ｏ
5（εｒ＝３０）などの高誘電体絶縁膜で形成すると、
ゲート電極側面・ドレイン領域のオーバラップ容量を大
きくすることができ、ソフトエラー耐性を一層向上させ
ることができる。
【００３３】この場合、後酸化膜５をＳｉ 3Ｎ 4膜で形
成すると、このＳｉ 3Ｎ 4のεｒ＝７．５と後酸化膜
（ＣＶＤ酸化膜）５のεｒ＝３．９との比（７．５／
３．９）に応じて、オーバラップ容量が１．９倍にな
る。また、セル駆動用トランジスタのゲート電極側壁部
６ａを、Ｓｉ 3Ｎ 4やＴａ2Ｏ 5などの高誘電体絶縁膜
で形成するようにしてもよい。
成すると、このＳｉ 3Ｎ 4のεｒ＝７．５と後酸化膜
（ＣＶＤ酸化膜）５のεｒ＝３．９との比（７．５／
３．９）に応じて、オーバラップ容量が１．９倍にな
る。また、セル駆動用トランジスタのゲート電極側壁部
６ａを、Ｓｉ 3Ｎ 4やＴａ2Ｏ 5などの高誘電体絶縁膜
で形成するようにしてもよい。
【００３４】また、図３に示すように、セル駆動用トラ
ンジスタのゲート電極側壁部６ａは前記実施例のように
導電体で形成し、ＬＤＤ構造を有するセル周辺回路用ト
ランジスタにおいてもＣＶＤ酸化膜（εｒ＝３．９）な
どの絶縁体でゲート電極側壁部６ｃを形成するようにし
てもよい。
ンジスタのゲート電極側壁部６ａは前記実施例のように
導電体で形成し、ＬＤＤ構造を有するセル周辺回路用ト
ランジスタにおいてもＣＶＤ酸化膜（εｒ＝３．９）な
どの絶縁体でゲート電極側壁部６ｃを形成するようにし
てもよい。
【００３５】また、セル駆動用トランジスタのゲート電
極側壁部６ａを前記実施例のように導電体で形成した場
合、この導電体が電気的に浮遊状態（フローティング状
態）になることを防止するために、この導電体を接地電
位ノードに接続することが望ましい。
極側壁部６ａを前記実施例のように導電体で形成した場
合、この導電体が電気的に浮遊状態（フローティング状
態）になることを防止するために、この導電体を接地電
位ノードに接続することが望ましい。
【００３６】図４は、セル駆動用トランジスタの導電体
からなるゲート電極側壁部６ａを接地電位線に接続した
場合のＳＲＡＭセルの１個分の平面パターンの要部を示
している。
からなるゲート電極側壁部６ａを接地電位線に接続した
場合のＳＲＡＭセルの１個分の平面パターンの要部を示
している。
【００３７】ここで、１２は基板表層部に選択的に形成
された素子分離領域である。ＤＮ１およびＳＮ１は素子
領域に形成された駆動用トランジスタＮ１のドレイン領
域およびソース領域である。ＤＮ２およびＳＮ２は素子
領域に形成された駆動用トランジスタＮ２のドレイン領
域およびソース領域である。
された素子分離領域である。ＤＮ１およびＳＮ１は素子
領域に形成された駆動用トランジスタＮ１のドレイン領
域およびソース領域である。ＤＮ２およびＳＮ２は素子
領域に形成された駆動用トランジスタＮ２のドレイン領
域およびソース領域である。
【００３８】ＤＴ１およびＳＴ１は素子領域に形成され
た転送ゲート用トランジスタＴ１のドレイン領域および
ソース領域である。ＤＴ２およびＳＴ２は素子領域に形
成された転送ゲート用トランジスタＴ２のドレイン領域
およびソース領域である。前記転送ゲート用トランジス
タＴ１のドレイン領域ＤＴ１と駆動用トランジスタＮ１
のドレイン領域ＤＮ１とは拡散層により連なっている。
た転送ゲート用トランジスタＴ１のドレイン領域および
ソース領域である。ＤＴ２およびＳＴ２は素子領域に形
成された転送ゲート用トランジスタＴ２のドレイン領域
およびソース領域である。前記転送ゲート用トランジス
タＴ１のドレイン領域ＤＴ１と駆動用トランジスタＮ１
のドレイン領域ＤＮ１とは拡散層により連なっている。
【００３９】第１層目のポリシリコンにより形成された
ゲート配線１３１は、転送ゲート用トランジスタＴ２の
ドレイン領域ＤＴ２と駆動用トランジスタＮ２のドレイ
ン領域ＤＮ２とにそれぞれコンタクトして両者を接続し
ており、その一部は第１の駆動用トランジスタＮ１のゲ
ート電極ＧＮ１となっている。
ゲート配線１３１は、転送ゲート用トランジスタＴ２の
ドレイン領域ＤＴ２と駆動用トランジスタＮ２のドレイ
ン領域ＤＮ２とにそれぞれコンタクトして両者を接続し
ており、その一部は第１の駆動用トランジスタＮ１のゲ
ート電極ＧＮ１となっている。
【００４０】第１層目のポリシリコンにより形成された
ゲート配線１３２は、転送ゲート用トランジスタＴ１の
ドレイン領域ＤＴ１にコンタクトしており、その一部は
第２の駆動用トランジスタＮ２のゲート電極ＧＮ２とな
っている。
ゲート配線１３２は、転送ゲート用トランジスタＴ１の
ドレイン領域ＤＴ１にコンタクトしており、その一部は
第２の駆動用トランジスタＮ２のゲート電極ＧＮ２とな
っている。
【００４１】第１層目のポリシリコンにより形成された
ワード線ＷＬの一部は、転送ゲート用トランジスタＴ１
のゲート電極ＧＴ１および転送ゲート用トランジスタＴ
２のゲート電極ＧＴ２となっている。第１層目のポリシ
リコンにより形成されたＶSS配線１４は、ＶSS配線用の
拡散層上に形成されている。
ワード線ＷＬの一部は、転送ゲート用トランジスタＴ１
のゲート電極ＧＴ１および転送ゲート用トランジスタＴ
２のゲート電極ＧＴ２となっている。第１層目のポリシ
リコンにより形成されたＶSS配線１４は、ＶSS配線用の
拡散層上に形成されている。
【００４２】第２層目のポリシリコンにより形成された
配線部１５１は、上記ＶSS配線１４の側壁部１４ａと駆
動用トランジスタＮ１、Ｎ２のゲート電極側壁部６ａと
を一体的に連ねるように形成されている。
配線部１５１は、上記ＶSS配線１４の側壁部１４ａと駆
動用トランジスタＮ１、Ｎ２のゲート電極側壁部６ａと
を一体的に連ねるように形成されている。
【００４３】第２層目のポリシリコンにより形成された
配線部１５２は、前記ＶSS配線１４の側壁部１４ａを上
層のアルミニウム配線（図示せず）に接続するために形
成されている。コンタクト部１６は、上記ＶSS配線１４
および配線部１５２と上層のアルミニウム配線（図示せ
ず）とがコンタクトする領域である。なお、駆動用トラ
ンジスタのドレイン側に接続される負荷抵抗（図示せ
ず）は、第３層目のポリシリコンにより形成される。
配線部１５２は、前記ＶSS配線１４の側壁部１４ａを上
層のアルミニウム配線（図示せず）に接続するために形
成されている。コンタクト部１６は、上記ＶSS配線１４
および配線部１５２と上層のアルミニウム配線（図示せ
ず）とがコンタクトする領域である。なお、駆動用トラ
ンジスタのドレイン側に接続される負荷抵抗（図示せ
ず）は、第３層目のポリシリコンにより形成される。
【００４４】図４に示すパターン構成において、トラン
ジスタのゲート長が０．７μｍ、ゲート厚が０．３５μ
ｍ、ゲート酸化膜厚（図示せず）および後酸化膜厚（図
示せず）がそれぞれ０．０２μｍの場合、ゲート電極側
壁部を持たない通常のＭＯＳトランジスタ（図示せず）
では、ゲート容量が１．２ｆＦ／μｍ、ゲート電極側面
とドレイン領域とのオーバーラップ容量は約０．２ｆＦ
／μｍとなり、全ゲート容量は１．４ｆＦ／μｍにな
る。
ジスタのゲート長が０．７μｍ、ゲート厚が０．３５μ
ｍ、ゲート酸化膜厚（図示せず）および後酸化膜厚（図
示せず）がそれぞれ０．０２μｍの場合、ゲート電極側
壁部を持たない通常のＭＯＳトランジスタ（図示せず）
では、ゲート容量が１．２ｆＦ／μｍ、ゲート電極側面
とドレイン領域とのオーバーラップ容量は約０．２ｆＦ
／μｍとなり、全ゲート容量は１．４ｆＦ／μｍにな
る。
【００４５】これに対して、ゲート電極側壁部６ａを有
する駆動用トランジスタでは、トランジスタ領域のゲー
ト容量１．２ｆＦ／μｍのほか、ゲート配線１３１、１
３２の素子分離領域１２上部分の容量も寄与し、ゲート
配線側面の全容量を有効に利用できるようになる。この
場合、ゲート電極側面とゲート電極側壁部間の容量が約
２．４ｆＦ／μｍ（通常のＭＯＳトランジスタのゲート
容量の約２倍）である。また、ゲート電極側壁部６ａの
膜厚を０．２μｍとすると、ゲート電極側壁部とドレイ
ン領域とのオーバーラップ容量は約０．３ｆＦ／μｍと
なる。これにより、全ゲート容量は３．９ｆＦ／μｍ
（＝１．２ｆＦ／μｍ＋２．４ｆＦ／μｍ＋０．３、ｆ
Ｆ／μｍ）、つまり、通常のＭＯＳトランジスタの全ゲ
ート容量の約２．８倍になる。
する駆動用トランジスタでは、トランジスタ領域のゲー
ト容量１．２ｆＦ／μｍのほか、ゲート配線１３１、１
３２の素子分離領域１２上部分の容量も寄与し、ゲート
配線側面の全容量を有効に利用できるようになる。この
場合、ゲート電極側面とゲート電極側壁部間の容量が約
２．４ｆＦ／μｍ（通常のＭＯＳトランジスタのゲート
容量の約２倍）である。また、ゲート電極側壁部６ａの
膜厚を０．２μｍとすると、ゲート電極側壁部とドレイ
ン領域とのオーバーラップ容量は約０．３ｆＦ／μｍと
なる。これにより、全ゲート容量は３．９ｆＦ／μｍ
（＝１．２ｆＦ／μｍ＋２．４ｆＦ／μｍ＋０．３、ｆ
Ｆ／μｍ）、つまり、通常のＭＯＳトランジスタの全ゲ
ート容量の約２．８倍になる。
【００４６】上記駆動用トランジスタの全ゲート容量が
ＳＲＡＭセルのデータ記憶ノードの容量に占める割合
は、通常約５０％であり、上記構造の駆動用トランジス
タを用いたＳＲＡＭセルのデータ記憶ノードの容量は、
従来の構造の駆動用トランジスタを用いたＳＲＡＭセル
のデータ記憶ノードの容量の約１．９倍になり、ソフト
エラー耐性が向上することが分かる。
ＳＲＡＭセルのデータ記憶ノードの容量に占める割合
は、通常約５０％であり、上記構造の駆動用トランジス
タを用いたＳＲＡＭセルのデータ記憶ノードの容量は、
従来の構造の駆動用トランジスタを用いたＳＲＡＭセル
のデータ記憶ノードの容量の約１．９倍になり、ソフト
エラー耐性が向上することが分かる。
【００４７】なお、ＳＲＡＭセルの転送ゲート用トラン
ジスタも、セル周辺回路のトランジスタと同様に、ゲー
ト電極側壁部を形成することなく、そのゲート容量を抑
制することが望ましい。
ジスタも、セル周辺回路のトランジスタと同様に、ゲー
ト電極側壁部を形成することなく、そのゲート容量を抑
制することが望ましい。
【００４８】
【発明の効果】上述したように本発明によれば、セル周
辺回路のＭＯＳトランジスタのゲート容量を大きくする
ことなく、ＳＲＡＭセルの駆動用トランジスタのゲート
電極・ドレイン領域のオーバラップ容量を大きく設定す
ることにより、ＳＲＡＭセルのソフトエラー耐性の向上
およびセル周辺回路の動作の高速性を達成し得るスタテ
ィック型半導体記憶装置およびその製造方法を提供でき
る。
辺回路のＭＯＳトランジスタのゲート容量を大きくする
ことなく、ＳＲＡＭセルの駆動用トランジスタのゲート
電極・ドレイン領域のオーバラップ容量を大きく設定す
ることにより、ＳＲＡＭセルのソフトエラー耐性の向上
およびセル周辺回路の動作の高速性を達成し得るスタテ
ィック型半導体記憶装置およびその製造方法を提供でき
る。
【図１】本発明の第１実施例に係るＳＲＡＭのメモリセ
ルアレイにおけるＳＲＡＭセルの１個分を示す回路図。
ルアレイにおけるＳＲＡＭセルの１個分を示す回路図。
【図２】図１のＳＲＡＭの製造方法の一実施例における
主要な工程での半導体基板の断面構造を示す図。
主要な工程での半導体基板の断面構造を示す図。
【図３】本発明の第２実施例に係るＳＲＡＭにおけるＳ
ＲＡＭセルの１個分およびセル周辺回路用のＭＯＳトラ
ンジスタの１個分の断面構造を示す図。
ＲＡＭセルの１個分およびセル周辺回路用のＭＯＳトラ
ンジスタの１個分の断面構造を示す図。
【図４】本発明の第３実施例に係るＳＲＡＭにおけるＳ
ＲＡＭセルの１個分の平面パターンの要部を示す図。
ＲＡＭセルの１個分の平面パターンの要部を示す図。
【図５】従来のＳＲＡＭにおけるＳＲＡＭセルの１個分
およびセル周辺回路用のＭＯＳトランジスタの１個分の
断面構造を示す図。
およびセル周辺回路用のＭＯＳトランジスタの１個分の
断面構造を示す図。
１…半導体基板、２…フィールド酸化膜、３…ゲート酸
化膜、４ａ、４ｂ…ゲート電極、５…後酸化膜、６ａ、
６ｂ…ゲート電極側壁部、８ａ、８ｂ…ドレイン・ソー
ス領域、１２…素子分離領域、１３１、１３２…ゲート
配線、１４…ＶSS配線、１４ａ…ＶSS配線の側壁部、１
５１、１５２…ＶSS配線側壁部とゲート電極側壁部とを
一体的に連ねる配線部、１６…コンタクト部。
化膜、４ａ、４ｂ…ゲート電極、５…後酸化膜、６ａ、
６ｂ…ゲート電極側壁部、８ａ、８ｂ…ドレイン・ソー
ス領域、１２…素子分離領域、１３１、１３２…ゲート
配線、１４…ＶSS配線、１４ａ…ＶSS配線の側壁部、１
５１、１５２…ＶSS配線側壁部とゲート電極側壁部とを
一体的に連ねる配線部、１６…コンタクト部。
Claims (9)
- 【請求項１】 ＬＤＤ構造を有する駆動用ＭＯＳトラン
ジスタが用いられた２個のＭＯＳインバータを交差接続
してなるフリップフロップ回路およびこのフリップフロ
ップ回路の相補的な一対のデータ記憶ノードに対応して
各一端側が接続された一対の転送ゲート用ＭＯＳトラン
ジスタからなるスタティック型メモリセルが行列状に配
置され、同一行のメモリセルの転送ゲート用トランジス
タの各ゲートにワード線が共通に接続され、同一列のメ
モリセルの一対の転送ゲート用トランジスタの各他端側
に対応してビット線対が共通に接続されてなるメモリセ
ルアレイと、ＬＤＤ構造を有するＭＯＳトランジスタが
用いられてなるセル周辺回路とを具備するスタティック
型半導体記憶装置において、 前記メモリセルの駆動用ＭＯＳトランジスタのゲート電
極側面とドレイン領域との間のカップリング容量が、前
記セル周辺回路のＭＯＳトランジスタのゲート電極側面
とドレイン領域との間のカップリング容量よりも大きく
なるように形成されていることを特徴とするスタティッ
ク型半導体記憶装置。 - 【請求項２】 請求項１記載のスタティック型半導体記
憶装置において、 前記メモリセルの駆動用ＭＯＳトランジスタのゲート電
極の側面に絶縁膜を介して導電体からなるゲート電極側
壁部が形成されており、前記セル周辺回路のＭＯＳトラ
ンジスタはゲート電極側壁部が形成されていないことを
特徴とするスタティック型半導体記憶装置。 - 【請求項３】 請求項１記載のスタティック型半導体記
憶装置において、 前記メモリセルの駆動用ＭＯＳトランジスタのゲート電
極の側面に絶縁膜を介して導電体からなるゲート電極側
壁部が形成されており、前記セル周辺回路のＭＯＳトラ
ンジスタは絶縁体からなるゲート電極側壁部が形成され
ていることを特徴とするスタティック型半導体記憶装
置。 - 【請求項４】 請求項１または２記載のスタティック型
半導体記憶装置において、 前記メモリセルの駆動用ＭＯＳトランジスタのゲート電
極の側面に形成されている絶縁膜は酸化膜よりも比誘電
率の高い材質が用いられていることを特徴とするスタテ
ィック型半導体記憶装置。 - 【請求項５】 請求項１乃至３のいずれか１項に記載の
スタティック型半導体記憶装置において、 前記メモリセルの駆動用ＭＯＳトランジスタのゲート電
極の側面に絶縁膜を介して形成された導電体からなるゲ
ート電極側壁部は、接地電位ノードに接続されているこ
とを特徴とするスタティック型半導体記憶装置。 - 【請求項６】 半導体基板の表面にゲート絶縁膜を形成
し、素子形成領域のゲート絶縁膜上にＭＯＳトランジス
タ用のゲート電極を形成する工程と、 上記基板上の全面に後酸化膜を形成する工程と、 低濃度拡散領域を形成するためにイオンを上記基板に注
入する工程と、 上記基板上の全面に多結晶シリコン膜を堆積すると共に
導体化する工程と、 上記多結晶シリコン膜に対して異方性エッチングを施
し、前記ゲート電極に側壁部を形成する工程と、 高濃度拡散領域を形成するためにイオンを上記基板に注
入する工程と、 メモリセルの駆動用トランジスタの領域上にエッチング
マスクを形成し、露出している他のＭＯＳトランジスタ
のゲート電極側壁部に対して等方性エッチングを施して
除去する工程と、 アニール処理により注入イオンを活性化し、ＭＯＳトラ
ンジスタのドレイン・ソース領域を形成する工程と、 ＭＯＳ集積回路の製造プロセスにしたがってＳＲＡＭ集
積回路を実現する工程とを具備することを特徴とするス
タティック型半導体記憶装置の製造方法。 - 【請求項７】 半導体基板の表面にゲート絶縁膜を形成
し、素子形成領域のゲート絶縁膜上にＭＯＳトランジス
タ用のゲート電極を形成する工程と、 上記基板上の全面に後酸化膜を形成する工程と、 低濃度拡散領域を形成するためにイオンを基板に注入す
る工程と、 上記基板上の全面に多結晶シリコン膜を堆積する工程
と、 メモリセルの駆動用トランジスタの領域上にエッチング
マスクを形成し、露出している多結晶シリコン膜を除去
する工程と、 上記基板上の全面に酸化膜を堆積し、上記多結晶シリコ
ン膜上の酸化膜を除去する工程と、 上記多結晶シリコン膜及び上記酸化膜に対して異方性エ
ッチングを施し、前記ゲート電極に側壁部を形成する工
程と、 高濃度拡散領域を形成するためにイオンを基板に注入す
る工程と、 アニール処理により注入イオンを活性化し、ＭＯＳトラ
ンジスタのドレイン・ソース領域を形成する工程と、 ＭＯＳ集積回路の製造プロセスにしたがってＳＲＡＭ集
積回路を実現する工程ことを特徴とするスタティック型
半導体記憶装置の製造方法。 - 【請求項８】 請求項６または７記載のスタティック型
半導体記憶装置の製造方法において、 前記後酸化膜に代えて酸化膜よりも比誘電率の高い絶縁
膜を形成することを特徴とするスタティック型半導体記
憶装置の製造方法。 - 【請求項９】 請求項６乃至８のいずれか１項に記載の
スタティック型半導体記憶装置の製造方法において、 前記ゲート電極側壁部を形成するために前記多結晶シリ
コン膜に対して異方性エッチングを施す前に、上記多結
晶シリコン膜と接地電位線とを接続するパターンを有す
るエッチングマスクを形成する写真蝕刻工程を具備する
ことを特徴とするスタティック型半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300699A JPH06151773A (ja) | 1992-11-11 | 1992-11-11 | スタティック型半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300699A JPH06151773A (ja) | 1992-11-11 | 1992-11-11 | スタティック型半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151773A true JPH06151773A (ja) | 1994-05-31 |
Family
ID=17888023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4300699A Pending JPH06151773A (ja) | 1992-11-11 | 1992-11-11 | スタティック型半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151773A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751035A (en) * | 1995-09-27 | 1998-05-12 | Kabushiki Kaisha Toshiba | Semiconductor device provided with LDD transistors |
| US6150700A (en) * | 1998-01-19 | 2000-11-21 | Samsung Electronics Co., Ltd. | Advanced nor-type mask ROM |
| WO2003009385A1 (fr) * | 2001-07-19 | 2003-01-30 | Sharp Kabushiki Kaisha | Dispositif a semi-conducteur, dispositif de stockage a semi-conducteur et procedes de production associes |
| JP2003031697A (ja) * | 2001-07-19 | 2003-01-31 | Sharp Corp | スタティック型ランダムアクセスメモリ装置及びその製造方法 |
-
1992
- 1992-11-11 JP JP4300699A patent/JPH06151773A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751035A (en) * | 1995-09-27 | 1998-05-12 | Kabushiki Kaisha Toshiba | Semiconductor device provided with LDD transistors |
| US6150700A (en) * | 1998-01-19 | 2000-11-21 | Samsung Electronics Co., Ltd. | Advanced nor-type mask ROM |
| WO2003009385A1 (fr) * | 2001-07-19 | 2003-01-30 | Sharp Kabushiki Kaisha | Dispositif a semi-conducteur, dispositif de stockage a semi-conducteur et procedes de production associes |
| JP2003031697A (ja) * | 2001-07-19 | 2003-01-31 | Sharp Corp | スタティック型ランダムアクセスメモリ装置及びその製造方法 |
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