KR100199274B1 - 반도체장치 및 그의 제조방법 - Google Patents
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Abstract
반도체 장치, 특히 SRAM(STATIC RANDOM ACCESS MEMORY)에 있어서, 메모리 셀의 구조를 배선저항을 작게하는 것에 의해, 판독동작을 안정화시켜 기생 트랜지스터에 의한 오동작이 적고, 또한 형성이 용이한 필드 패턴을 가지는 것으로 한다.
접지배선이나 워드선이 메모리셀 내에 있어서 다른 배선의 위에 형성되지 않도록 한 배선 위치로서 배선 길이를 작게하는 것으로 배선 저항을 저감하고, 이것에 의하여 판독동작의 안정화를 도모한다.
또, 접지 배선을 반도체 기판에 가까운 배선층에 의하여 형성한 것에 의하여, 종래 보다도 접지배선과 부하소자의 거리를 크게하기 때문에, 접지배선이 기생 트랜지스터의 게이트 전극으로서 작용하고, 오동작하는 것을 억제되고 또, 필드패턴의 향상을 간단화하는 것이 가능하다.
Description
제1도는 본 발명의 제1 실시예에 의한 반도체 장치를 나타낸 도면.
제2도(a) 및 제2도(b)는 본 발명의 제1 실시예의 반도체 장치의 제조 공정도.
제3도(a) 및 제3도(b)는 본 발명의 제1 실시예의 반도체 장치의 제조 공정도.
제4도(a) 및 제4도(b)는 본 발명의 제1 실시예의 반도체 장치의 제조 공정도.
제5도(a) 내지 제5도(c)는 본 발명의 제1 실시예의 반도체 장치의 제조 공정도.
제6도(a) 및 제6도(b)는 본 발명의 제1 실시예의 반도체 장치의 제조 공정도.
제7도(a) 및 제7도(b)는 본 발명의 제1 실시예의 반도체 장치의 제조 공정도.
제8도(a) 및 제8도(c)는 본 발명의 제1 실시예의 반도체 장치의 제조 공정도.
제9도(a) 및 제9도(b)는 본 발명의 제1 실시예의 반도체 장치의 제조 공정도.
제10도(a) 및 제10도(b)는 본 발명의 제1 실시예의 반도체 장치의 제조 공정도.
제11도(a) 및 제11도(b)는 본 발명의 제1 실시예의 반도체 장치의 제조 공정도.
제12도(a) 및 제12도(b)는 본 발명의 제2 실시예의 반도체 장치를 나타낸 도면.
제13도(a) 및 제13도(b)는 본 발명의 제2 실시예의 반도체 장치의 제조 공정도.
제14도(a) 및 제14도(b)는 본 발명의 제2 실시예의 반도체 장치의 제조 공정도.
제15도(a) 및 제15도(b)는 본 발명의 제2 실시예의 반도체 장치의 제조 공정도.
제16도(a) 및 제16도(b)는 본 발명의 제2 실시예의 반도체 장치의 제조 공정도.
제17도(a) 및 제17도(b)는 본 발명의 제3 실시예의 반도체 장치를 나타낸 도면.
제18도(a) 및 제18도(b)는 본 발명의 제3 실시예의 반도체 장치의 제조 공정도.
제19도(a) 및 제19도(b)는 본 발명의 제3 실시예의 반도체 장치의 제조 공정도.
제20도(a) 및 제20도(b)는 본 발명의 제3 실시예의 반도체 장치의 제조 공정도.
제21도(a) 및 제21도(b)는 본 발명의 제3 실시예의 반도체 장치의 제조 공정도.
제22도(a) 및 제22도(b)는 본 발명의 제3 실시예의 반도체 장치의 제조 공정도.
제23도(a) 및 제23도(b)는 본 발명의 제3 실시예의 반도체 장치의 제조 공정도.
제24도(a) 및 제24도(b)는 종래의 기술을 설명하기 위하여 필요한 회로도.
제25도(a) 및 제25도(b)는 종래의 기술에 의한 반도체 장치를 나타낸 도면.
제26도(a) 및 제26도(b)는 종래의 기술에 의한 반도체 장치의 제조방법을 나타낸 도면.
제27도(a) 및 제27도(b)는 종래의 기술에 의한 반도체 장치의 제조방법을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
42 : 접지배선 43a, 43b : 워드선
52a : 드라이버 트랜지스터의 게이트 전극
53a, 53b : P채널형 TFT의 게이트 전극
55a, 55b : P채널형 TFT의 도전영역
[산업상의 이용분야]
본 발명은 대규모 집적회로(LSI)등의 반도체 장치에 관한 것으로, 특히 SRAM(Static Random Access Memory)을 가지는 반도체 장치에 관한 것이다.
[종래의 기술]
SRAM은 휘발성 반도체 기억장치로서, 매트릭스(행렬)상으로 배치된 상보형 데이터선(비트선)과 워드선의 교차부에 메모리셀을 배치한 것이다.
일반적으로 이 메모리셀(1)은 회로도로 표시하면 제24도(a)와 같이, 2개의 드라이버 트랜지스터(3a, 3b)가 각각 기억노드(4a, 4b)를 통하여 부하소자(5a, 5b)에 접속된 플립플롭 회로(2)와, 플립플롭 회로(2)의 기억노드(4a, 4b)에 각각 접속된 액세스 트랜지스터(6a, 6b)로 구성되어 있고, 이 액세스 트랜지스터(6a, 6b)의 게이트 전극에 워드선(7)에서 전위가 공급되어, 이 트랜지스터의 도통, 비도통이 제어되며, 또한 이 액세스 트랜지스터(6a, 6b)의 소스/드레인 전극에 비트선(8a, 8b)이 각각 접속되어 있고, 상기 비트선(8a, 8b)은 액세스 트랜지스터(6a, 6b)의 소스/드레인 전극에 각각 전위를 공급하는 것이다.
부하소자(5a, 5b)의 기억노드(4a, 4b)와 접속되어 있지 않은 측의 전극은 전원선(Vcc선)(9)과 접속되어 있고, 액세스 트랜지스터(3a, 3b)의 기억노드와 접속되어 있지 않은 측의 전극의 접지배선(Vee선)(10)과 접속된 구조로 되어 있다.
이와 같은 플립플롭 회로(2)는 다른 방식을 사용하면 제24도(b)에 나타낸 바와 같이, 인버터 회로를 2개 편성하고 서로 한편의 인버터 회로의 출력 정보를 다른편의 인버터 회로의 출력정보에 접속하는 구성으로 되어 있다. 또, 상기와 같은 메모리셀(1)의 플립플롭 회로(2)에 의해 교차 결합된 2개의 기억노드(4a, 4b)는 하이, 로우 혹은 로우, 하이의 쌍안정 상태를 가지고 플립플롭 회로(2)내의 전원선(9) 및 접지배선(10)의 소정의전위가 공급되어 있는 한 쌍안정 상태를 계속 유지한다는 특징을 가지고 있다.
다음, 데이터 기록, 데이터 판독의 동작에 관하여 설명한다.
우선, 제24도에 나타낸 메모리셀(1)에 데이터를 기록하는 경우에는 워드선(7)을 선택하여 활성화하는 것에 의해, 액세스 트랜지스터(6a, 6b)를 도통상태로 하고, 소망하는 논리값에 따라 비트선쌍(8a, 8b)을 강제적으로 전압 인가하는 것에 의하여 플립플롭 회로(2)의 쌍안정 상태를 하이, 로우 혹은 로우, 하이의 어느 것으로 설정한다.
한편, 데이터를 판독할 때는 액세스 트랜지스터(6a, 6b)를 도통상태로 하고, 기억노드(4a, 4b)의 전위를 액세스 트랜지스터(6a, 6b)를 통하여 비트선(8a, 8b)에 전송하고, 이 전송된 전위를 센스앰프에 의하여 판독한다.
이와 같은 SRAM 메모리셀(1)에 있어서 데이터 판독시에는 액세스 트랜지스터(6a, 6b)를 도통상태로 하고 있지만, 워드선(7)이 활성화한 경우, 비트선(8a, 8b), 액세스 트랜지스터, 로우측의 기억노드, 드라이버 트랜지스터, 접지배선(10)을 통하여 칼럼전류라 불리는 전류가 흘러 그 결과, 접지배선(10)의 전위가 소정 전위보다도 상승하고, 로우측의 기억노드가 하이의 전위에 접근하여 유지되어 있는 데이터의 파괴가 생기는 것이 일반적으로 알려져 있다.
따라서, 접지배선의 저 저항화를 도모하는 것이 중요하다.
특히, SRAM의 메모리셀(1)의 플립플롭 회로(2)의 구성요소인 각 인버터 회로에 있어서 특성의 대칭성이 메모리셀의 데이터 유지를 위하여 중요한다.
이 대칭성을 개선하기 위하여 IEDM 91.P477~480에 개시되어 있는 바와 같이, 워드선을 분할한 상기 대칭성이 뛰어난 스플리트 워드선형의 메모리셀이 제안되어 사용되고 있다.
이와 같은 메모리셀에 있어서 접지배선은 워드선 상측에 위치하는 상층으로서 도전막이 형성되어 있다.
제25도 (a)는 종래의 SRAM의 메모리셀의 평면도이고, 제24도 (a), 제24도 (b)와 동일한 회로 구성으로 되어있다.
또, 제25도 (b)는 제25도 (a)에 나타낸 종래의 반도체 장치의 SRAM의 메모리셀의 평면도의 Y-Y선에 따른 요부 단면도이다.
또한, 제26도, 제27도에 나타낸 도면은 제25도의 제조 공정 동안 얻어진 구조를 표시하고 있다.
이 제26도 (a), 제27도 (b)는 제25도와 동일하게 각각 메모리셀의 평면도, 메모리셀의 요부 단면도를 나타낸다.
제25도 (b)를 참조하면, 참조번호 11은 P형 불순물을 포함하는 반도체 기판, 참조번호 12는 상기 반도체 기판(11) 내부에 형성된 N형 웰 영역, 참조번호 13은 반도체 기판(11)의 표면에 형성된 필드 산화막(평면도(a)에서는 비활성 영역을 나타냄), 참조번호 14는 다결정 실리콘막(14b)과 금속 실리사이드막(14a)의 2층 구조의 배선이고, 액세스 트랜지스터의 게이트전극으로 되는 워드선, 참조번호 15는 상기 워드선(14)과 반도체 기판(11)의 표면사이에 개재되어 형성된 게이트 산화막, 참조번호 16a 내지 16d는 반도체 기판(11)의 표면에 형성된 MOS트랜지스터(액세스 트랜지스터)의 소스/드레인 영역의 구성요소이고, 이중 참조번호 16a, 16b는 저농도 불순물영역, 참조번호 16c, 16d는 고농도 불순물영역이고, 이들의 형성에 의하여 LDD(Lightly Doped Drain)구조의 소스/드레인 영역이 형성되어 있다.
또, 참조번호 17은 상기 워드선(14)과 동시에 형성되며 다결정실리콘막(17b)과 금속 실리사이드막(17a)으로된 드라이버 트랜지스터의 게이트 전극, 참조번호 18은 상기 드라이버 트랜지스터와 일부 겹치도록 상층에 배치되어 메모리셀의 중앙을 경사진 방향으로 달리도록 형성된 접지배선, 참조번호 19a는 드라이버 트랜지스터의 게이트 전극(17)과 접하도록 형성된 부하소자(P채널형 TFT(Thin Film Transistor)의 게이트 전극으로된 도전막, 참조번호 19b는 다른 편의 드라이버 트랜지스터의 게이트 전극과 접하도록 형성된 부하 소자의 게이트 전극으로 되는 도전막, 참조번호 20a는 워드선(14)보다도 상층에 절연막을 개재하여 형성되어 게이트 전극(19a)을 가지는 P채널형 TFT(부하 소자)의 소스/드레인 영역으로 되는 도전막, 참조번호 20b는 게이트 전극(19b)을 가지는 다른 P채널헝 TFT의 소스/드레인 영역으로 되는 도전막, 참조번호 28a, 28b, 28c는 이산화실리콘으로된 절연막을 나타낸다.
또한, 제25도(a)에서, 참조번호 21은 필드산화막에 의해 피복된 불활성영역, 참조번호 22a, 22b은 활성영역, 참조번호 23a, 23b는 접지배선(18)과 그의 하측에 형성된 활성영역(22a, 22b)을 접속하는 콘택트, 참조번호 24a, 24b는 부하소자와 드라이버 트랜지스터의 소스/드레인 영역을 접속하는 콘택트를 각각 나타낸다.
또, 회로도(제24도(a), 제24도(b))에 표시된 비트선(8a, 8b)은 제25도(b)에 표시된 적층구조의 어느 배선보다도 더 상층에 형성되어 있으므로, 이 도면에 대한 설명을 생략한다.
다음, 제25도에 도시한 반도체 장치의 제조공정에 관하여 설명한다.
종래에는 제2도에 나타낸 바와 같이, P형 불순물을 포함하는 반도체 기판(11)의 표면에 N형 불순물영역(12)을 형성하고, 그 후 활성영역(22a, 22b)으로될 영역에 질화실리콘막 등으로된 내산화성 마스크를 형성하여 필드산화를 행하고, 비활성 영역(21)으로될 영역에 이산화실리콘으로된 필드산화막(13)을 형성한다.
그후, 마스크로 사용한 막을 제거하고, 게이트 산화막(15)을 형성한 후, 콘택트(25)로될 부분의 게이트산화막(15)을 선택적으로 제거한다.
그 다음, 반도체 기판의 표면 전면에 n형 불순물을 포함하는 다결정실리콘막(14b), 금속실리사이드막(14a)을 차례로 적층한다.
그 후, 이산화실리콘으로된 절연막(26)을 적층한다.
다음에, 상기 절연막(26)상에 드라이버 트랜지스터의 게이트 전극(17) 및 액세스 트랜지스터의 게이트 전극으로된 워드선(14)의 형상을 가지는 레지스트 패턴을 형성하고, 이것을 마스크로 사용하여 하층의 절연막(26), 금속실리사이드막(14a) 및 (17a), 다결정실리콘막(14b) 및 (17b)을 차례로 에칭하여, 제26도(a), 제26도(b)와 같은 구조를 얻는다.
그후, 제27도(a), 제27도(b)에 나타낸 바와 같이, 메모리셀 형성영역의 표면 전면에 CVD기술에 의하여 실리콘산화막 등의 절연막을 적층하고 다음에 이방성 에칭을 행하여 게이트 전극(17) 및 워드선(14)의 배선층의 단면에 부착시켜 측벽(17)을 형성한다.
다음에 동일하게 메모리셀 형성영역의 표면 전면에 CVD기술에 의하여 이산화실리콘 등으로된 절연막(28)을 형성한다.
그후, 드라이버 트랜지스터의 소스/드레인 영역의 한편이 노출되도록 이 절연막을 선택적으로 제거하고, 콘택홀을 형성한다.
다음에, 메모리셀 형성영역의 표면 전면에 CVD기술에 의하여 도전물질을 적층하고, 이것을 패터닝하여 상기 콘택홀내에 매입된 도전물질로된 콘택트(23a, 23b)에 의하여 드라이버 트랜지스터의 한편의 전극과 접속된 상태의 접지배선(18)을 형성한다.
이때, 형성되는 접지배선(18)은 평면도로 본 경우, 하층에 존재하는 2층 구조의 드라이버 트랜지스터의 게이트 전극(17)과 겹치도록 형성되어 있는 것이 나타내어져 있지만, 단면도(b)에도 도시되어 있는 것과 같이, 워드선(14) 및 게이트 전극(17)은 통상의 다결정실리콘층의 배선은 아니고 다결정실리콘 배선과 금속배선을 적층한 2층 구조이므로, 워드선(14) 및 게이트 전극(17)의 배선층 표면과 반도체 기판 표면의 단차(凹凸)가 매우 크고, 이 단차의 영향을 받아서 이 배선상에 형성되는 접지배선(18)의 배선길이는 크게 되어 있다.
그 후, 드라이버 트랜지스터의 게이트 전극(17)에 접하도록 부하소자인 P채널형 TFT의 게이트 전극으로 되는 도전막(19a, 19b)을 각각 콘택트(24a, 24b)를 통하여 형성하고, 또 부하소자인 P채널형 TFT의 소스/드레인 영역으로 되는 도전막(20a, 20b)을 차례로 형성하는 것에 의하여 제25도에 도시한 반도체 장치를 얻을 수 있다.
종래에는 상기와 같이, 접지배선(18)의 하층에 두꺼운 층으로된 배선을 형성하고 있었으므로, 접지배선(18)의 배선길이를 크게되는 것에 수반하여, 이 배선저항이 크게되어, 데이터 판독시의 오동작의 원인으로 되어 있다.
또한, 제25도(b)에 도시되어 있는 바와 같이, 부하소자인 P채널형 TFT와 가까운 위치에 있기 때문에, 접지배선(18)이 게이트 전극과 같이 작용하여 부하소자를 오동작시켜, 도통상태로 시켜버리는 등의 문제점도 있다.
더욱이, 부하소자의 게이트 전극과 한편의 소스/드레인 영역과 드라이버 트랜지스터의 게이트 전극을 접속하는 콘택트(24a, 24b)가 드라이버 트랜지스터의 바로 위에 형성되어 있었으므로, 종래에는 접지배선(18)이 구부러진 형상으로 형성하지 않으면 않되므로, 이에 의해 배선길이가 증가하게 된다.
[발명이 해결하고자 하는 과제]
종래의 반도체 장치는 이상과 같이 구성되어 있으므로, 접지배선이 반도체 기판위에 형성된 드라이버 트랜지스터보다도 상층에 형성되어 있기 때문에 하층에 형성된 배선의 요철이 크게되어 이에 의해, 실효적인 배선 길이리가 증가하는 문제점이 있다.
이 배선저항이 증가하면, 예컨대 판독동작시에 칼럼전류가 접지배선에 흐르는 경우에, 접지전위의 변동(증가)이 생겨, 메모리셀의 판독의 오동작을 일으키는 원인이된다.
또, 배선의 상하 방향의 요철이 매우 큰 경우에는 단선이 생기는 등의 문제점이 있다.
또, 종래의 반도체 장치에 있어서는 메모리셀 내의 2개의 기억노드를 분리하기 위하여 기억노드사이에 끼워지도록 필드 산화막을 형성하고 있지만, 필드산화막을 형성한 경우에 이 산화막의 막 두께가 크기 때문에, 그 표면에 단차가 생기고, 이에 의해 더 상층에 형성되는 접지배선도 단차가 생긴 구조로 되어, 접지배선의 실효적인 배선 길이가 증가하는 동시에, 배선저항이 증가한다는 문제가 발생하므로, 더욱 필드산화막의 패턴이 복잡화하기 때문에 패터닝이 곤란하게 되는 문제점도 있다.
또한, 종래의 반도체 장치에서는 기억노드와 부하소자를 접속하는 콘택홀을 드라이버 트랜지스터의 바로 위에 형성한 구조로 되어 있기 때문에, 이 콘택홀을 피하도록 접지배선을 형성하지 않으면 않되기 때문에, 접지배선의 배선폭이 작게되어 배선저항이 크게된다는 문제가 있다.
또, 종래의 반도체 장치에서, 일반적으로 워드선은 워드선의 전송지연을 적게하기 위해 저 저항배선 구조 예컨대, 다결정실리콘막과 금속실리사이드막으로된 2층 구조, 소위 폴리사이드(Polycide)구조의 배선을 형성하고 있다.
이와 같은 구조로 하는 것에 의해 다결정실리콘막만으로 동일한 두께의 배선층을 형성한 경우에 비하여 저 저항화하는 것이 가능하게 되지만, 2층의 폴리사이드 구조의 배선층을 형성할 때의 공정 스텝 수의 증가 및 에칭회수의 증가등에 의해 제조공정이 복잡하게 되는 문제가 있다.
또한, 접지배선에도 접지전위의 안정화를 도모하기 위해 다결정실리콘막과 금속실리사이드막의 2층으로된 구조의 배선층을 형성할 필요가 있지만, 배선층 자체의 저항율은 저하시키는 것은 특히, 하층에 워드선이 형성되어 있는 부분 또는 필드산화막 등의 요철이 있는 부분에 실효적인 배선 길이가 증가하여 저항이 증가한다는 문제가 있다.
또한, 종래의 반도체 장치의 메모리셀 내의 플립플롭 회로의 부하소자로서 P채널형 TFT(Thin Film Transistor)를 접속한 경우, 그 채널영역 상부 또는 하부에 접지배선을 배치하지 않으면 않되고, 이 접지배선이 기생 게이트 전극으로서 작용하여, 오동작을 일으키는 원인으로 문제가 있다.
본 발명은 이상과 같은 문제점을 감안하여 이루어진 것으로서, 반도체 장치, 특히, SRAM에서 접지배선의 요철을 완화하고, 실효적인 배선 길이를 작게하는 것에 의해, 배선저항을 저감하는 동시에, 산화막의 형성을 간력화하여 패터닝을 용이하게 하고, 필드 산화막상에 형성되는 배선층의 배선 길이가 증가하는 것을 억제하고, 또한 부하소자로서 P채널 TFT를 형성하는 경우에 접지배선이 기생 게이트 전극으로서 작용하고, 이에 의하여 생기는 오동작을 억제하고, 또한 저 저항화를 위한 배선구조로서 사용되어 있는 다결정실리콘막과 금속실리사이드막으로된 2층 구조의 도전막의 형성을 공정수 삭감의 관점에서 가능한한 억제하기 위하여 이루어진 것이다.
[문제를 해결하기 위한 수단]
본 발명에 따른 SRAM 메모리셀을 포함하는 반도체 장치는 적어도 메모리셀 내에 형성되는 워드선과 접지배선이 반도체 기판의 일 평면에서 가장 가까운 거리에 있는 도전성 배선이고, 또한 반도체 기판의 일 평면에 평행한 방향으로 서로 교차하지 않고 격리되어 형성된 구성을 갖는다.
또, 본 발명에 따른 반도체 장치는 그 메모리셀의 구성을 적어도 메모리셀 내의 워드선과 접지배선이 반도체 기판의 일 평면에서 가장 가까운 거리에 있는 도전성 배선으로 하고, 또한 반도체 기판의 일 평면에 평행한 방향으로 서로 격리하여 워드선과 접지배선을 형성하고, 또한 상기 워드선과 접지배선을 동일한 도전층으로 형성한다.
또, 본 발명에 따른 반도체 장치는 메모리셀내의 활성영역상에 절연막을 개재하여 형성된 접지배선을, 접지배선 바로 아래의 활성영역을 채널영역으로 하는 인핸스먼트형 트랜지스터의 게이트 전극으로서 사용하는 것으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조방법은 반도체 기판상의 절연막을 형성하는 제1 공정과, 이 절연막상에 워드선 및 접지배선으로 되는 도전막을 형성하는 제2 공정과, 상기 절연막을 에칭 스토퍼로서 워드선과 접지 배선이 교차하지 않은 상태로 형성되도록 도전막을 에칭하는 제3 공정을 포함한다.
[작용]
본 발명에 있어서 반도체 장치는 워드선 및 접지배선이 반도체 기판의 일 평면에 따라 거의 평행으로 형성되어, 워드선, 접지배선 등의 배선의 요철을 적게하는 것이 가능하게 되므로, 배선 길이를 작게하는 것이 가능하다.
또, 본 발명에 있어서 반도체 장치는 워드선, 접지배선을 동일한 물질에 의하여 형성하기 때문에 동일한 공정에 의하여 동시에 양 배선층을 형성하는 것이 가능하다.
또, 본 발명에 있어서 반도체 장치는 메모리셀 내에 형성하는 활성영역을, 접지배선을 게이트 전극으로 하는 인핸스먼트형 트랜지스터에 의하여 전기적으로 분리하는 것이 가능하게 된다.
또, 본 발명에 의한 반도체 장치의 제조방법에 의하면, 워드선과 접지배선이 중첩하지 않도록 배치하고, 동일한 물질로 형성하도록 하였으므로 워드선과 접지배선을 동시에 형성하는 것이 가능하다.
[실시예]
[실시예 1]
이하, 본 발명의 일 실시예에 관하여 제1도 내지 제11도를 참조하여 설명한다.
제1도에서, 참조번호 29는 반도체 기판상에 형성된 메모리셀 어레이의 일부, 참조번호 30은 메모리셀 어레이(29)에 정렬하여 배치된 하나의 메모리셀, 참조번호 31은 필드 산화막에 의해 형성된 비활성영역, 참조번호 32는 상기 비활성 영역 이외의 영역인 활성영역을 각각 나타낸다.
활성영역(32)의 형상으로는 4개의 패턴(32a 내지 32d)이 있으며, 활성영역은 제1도에 도시한 바와 같은 4개 패턴의 조합의 반복적인 배열에 의해 형성된다.
다음에 제2도 내지 제11도를 참조하여 SRAM 메모리셀(30)의 구조 및 그의 제조방법에 대하여 설명한다.
각 도면에서, (a)도는 메모리셀(30)을 위에서 본 평면도, (b)도는 (a)도의 Y-Y선에 따른 단면에 대응하는 요부 단면도를 나타내고 있다.
제2도는 본 발명의 실시예 1의 반도체 장치의 완성도이다.
단면도(b)에 도시된 바와 같이, 종래와 다르게 접지배선(42)이 액세스 트랜지스터의 게이트 전극으로 되는 워드선(43a, 43b)과 동일층에 의하여 형성되어 있으므로, 접지배선(42)의 하층에 금속 실리사이드막, 다결정 실리콘막 등의 도전막이 형성되어 있지 않으므로, 요철이 적고 접지배선(42)의 실효배선길이가 작게되어 있고, 또한 이 접지배선(42)과 부하소자인 P채널 TFT의 도전영역의 위치를 크게 분리한 구조로 되어 있다.
그 외에, 이 반도체 장치의 상세한 구조에 관하여는 이하의 제조공정의 설명에서 기술한다.
다음에 상기의 메모리셀의 제조방법을 설명한다.
우선, 제3도(a) 및 제3도(b)에 도시된 바와 같이, N형 불순물을 포함하는 반도체 기판(33)상에 예컨대, 이산화실리콘막 등의 절연막을 패드막으로하고, 그 위에 퇴적된 질화실리콘막을 내산화성 마스크로서 사용하는 선택적 열산화(예컨대, LOCOS(Local Oxidation of Silicon)법)을 사용하여 이산화실리콘으로된 두께 약 4000Å정도의 필드산화막(34)을 형성하여, 이것에 의하여 비활성영역(31)(제1도 참조)을 형성한다.
그후, 상기 선택적 열산화에 사용한 패드막인 이산화실리콘막가 질화실리콘막을 제거하여 상기 반도체 기판(33)상의 활성영역(32)을 노출시킨다.
그리고, 반도체 기판(33)의 주면 전면에 예컨대 보론(B)등의 P형 불순물을 예컨대, 200~70KeV로 1.0E12~1.0E13cm-2정도의 조건으로 이온주입을 행하여 P형 웰영역(35)을 형성한다.
또한, 보론 등의 P형 불순물을 예컨대 50KeV로 3.0E 12cm-2정도의 조건으로 이온주입을 행하여, 후속 공정으로 형성하는 액세스 트랜지스터 및 드라이버 트랜지스터의 문턱값 전압을 설정한다.
다음에, 제4도(a) 및 제4도(b)에 도시한 바와 같이, 포토리소그래피 기술을 사용하여 포토레지스트(36)를 소정의 영역만 노출하도록 패터닝하여 형성하고, 이것을 마스크로 사용하여 보론 등의 P형 불순물을 예컨대, 이온의 주입 세기 50KeV, 도즈량 2.0E 13cm-2정도의 조건으로 주입하여, 반도체기판(33)내에 형성된 P형 웰 영역(35)보다 농도가 큰 P형 저농도 불순물영역(37)을 형성한다.
이와 같이 불순물을 추가 주입하는 것에 의해 이 P형 저농도 불순물영역(37)을 포함하는 영역에 MOS 트랜지스터를 설치한 경우, 문턱전압 값을 동일한 셀내에 형성하는 액세스 트랜지스터 및 드라이버 트랜지스터보다도 높게 즉, 전원전압 이상으로 설정하는 것이 가능하게 된다.
다음에, 제5도(a) 내지 제5도(b)에 도시된 바와 같이, 메모리셀 형성 영역의 표면 전면에 예컨대, 열산화에 의해 이산화실리콘으로된 두께 약 100Å 정도의 게이트 산화막(38)을 형성한다.
이어서, 포토리소그래피 기술을 사용하여 소정의 위치에 포토레지스트 개구부를 설치하고, 예컨대 불산(HF)을 사용하여 상기 레지스트 개구부 밑의 상기 절연막(38)을 선택적으로 제거하여 콘택홀(39b)을 형성한다.
다음에, 제5도(c)에 도시된 바와 같이, LPCVD(Low Pressure Chemical Vapor Deposition)법을 사용하여 예컨대, 포스핀(phosphine)등의 가스를 혼입하는 것으로 약 1000Å인 농도 약 1.0~8.0E20cm-3정도의 인 도프트 다결정 실리콘막을 퇴적하고, 그후 두게 약 1000Å의 텅스텐 실리사이드 등으로된 금속 실리사이드막(40)을 연속하여 퇴적하고, 상기 다결정 실리콘막(39)과 조합하여 2층 구조의 제1도전막(39a)을 형성한다.
그리고, LPCVD법을 사용하여 두께 약 1500Å의 이산화실리콘막(41)을 퇴적한다.
다음에, 제6도(a) 및 제6도(b)에 도시된 바와 같이, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝하고, 이것을 마스크로 사용하여, 예컨대 반응성 이온에칭(Reactive Ion Etching)법으로 상기 이산화실리콘막(41) 및 제1 도전막(39a)을 차례로 패터닝하여 접지배선(42) 및 워드선(43a 및 43b)을 형성한다.
이 워드선(43a 및 43b)은 액세스 트랜지스터의 게이트 전극으로 된다.
그리고, 메모리셀 형성영역의 표면 전면에 LPCVD법을 사용하여 두께 약 1000Å의 이산화실리콘막을 퇴적한 후, 예컨대 RIE에 의해 상기 접지배선(42) 및 워드선(43a 및 43b)의 측단면에 측벽(44)을 형성한다.
다음에, 제7도(a) 및 제7도(b)에 도시된 바와 같이, 메모리셀의 표면전면에 예컨대, 열산화에 의해 이산화실리콘으로된 두께 약 100Å의 게이트 산화막(45)을 형성한다.
그후, 포토리소그래피 기술을 사용하여 소정의 위치에 포토레지스트 개구부를 형성하고, 예컨대, 불산(HF)을 사용하여 상기 레지스트 개구의 상기 게이트 산화막(45)을 선택적으로 제거하여, 콘택홀(46)을 형성한다.
다음에, 제8도(a) 및 제8도(b)에 도시된 바와 같이, LPCVD법을 사용하여 두께 약 1500Å의 인 농도 약 1.0~8.0E20cm-3정도의 인 도프트 다결정 실리콘막을 퇴적하여, 제2 도전막을 형성한다.
그리고, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝하고, 이것을 마스크로 사용하여 예컨대, RIE법을 적용하는 것에 의해 상기 제2 도전막을 패터닝하여 드라이버 트랜지스터의 게이트 전극(47)을 형성한다.
종래에는 이 드라이버 트랜지스터의 게이트 전극은 워드선의 형성과 동시에 형성하고 있기 때문에, 폴리사이드 구조로 되어 있었지만 이 게이트 전극은 판독 동작시에 있어서, 칼럼전류의 경로가 아닌 곳에는 폴리사이드 구조로서 저 저항화를 도모할 필요가 없기 때문에, 단지 인 도프트 폴리실리콘의 단층으로 형성하고 있다.
이에 의하여, 종래보다도 제조공정을 간략하게 하는 것이 가능하다.
그리고, 상기 포토레지스트를 마스크로 사용하여 예컨대 인을 50KeV로, 1.0~5.0E13cm-2의 도즈량으로 주입하고, 인 농도가 약 1017~1018/cm3정도의 N형 저농도 불순물 영역인 소스/드레인 영역(48a, 48b)을 형성한다.
다음에, 제8도(c)에 도시된 바와 같이, 상기 포토레지스트막을 제거한 후, 메모리셀의 표면 전면에 LPCVD법을 사용하여 두께 약 1500Å의 이산화실리콘막을 퇴적한 후, 예컨대 RIE에 의해 상기 게이트 전극(47)의 측단면에 측벽(49)을 형성한다.
그리고, 전면에 예컨대 비소(As)를 50KeV로, 1.0~5.0E15cm-2의 도즈량으로 주입하여, 약 1020/cm3정도의 불순물 농도를 가지는 소스/드레인 영역(50a, 50b)을 형성한다.
이 N형 저농도불순물 영역인 소스/드레인 영역(48a, 48b) 및 N형 고농도불순물영역인 소스/드레인 영역(50a, 50b)을 형성하는 것에 의해, 드레인 영역 근방의 전계를 완화한 소위 LDD구조의 소스/드레인 영역을 형성하는 것이 가능하다.
그후, 예컨대 850℃의 온도로 약 30분간 열처리를 가하여 상기 N형 고농도 불순물 영역인 소스/드레인 영역(50a, 50b)중의 불순물을 활성화한다.
이때, 드라이버 트랜지스터의 게이트 전극(47)으로부터 콘택홀(46)을 통하여 게이트 전극(47)에 포함된 인의 일부가 P형 웰영역(35)중으로 확산하여 N형 고농도불순물 확산층(51)을 형성한다.
그 결과, 상기 N형 고농도불순물 확산층(51) 및 상기 N형 저농도불순물 영역인 소스/드레인 영역(48)을 통하여 드라이버 트랜지스터의 게이트 전극(47)과 N형 고농도불순물 영역인 소스/드레인 영역(50b)이 접속된다.
다음에, 제9도(a) 및 제9도(b)에 도시된 바와 같이, 메모리셀 형성영역의 표면 전면에 LPCVD법을 사용하여 두께 약 1500Å의 이산화실리콘막을 퇴적한 후, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝하고, 이것을 마스크로 사용하여 예컨대, RIR법을 적용하는 것에 의해, 상기 이산화실리콘막을 선택적으로 제거하여 상기 드라이버 트랜지스터의 게이트 전극(47)의 일부가 노출되도록 콘택홀(52)을 형성한다.
다음에, 제10도(a) 및 제10도(b)에 도시된 바와 같이, 메모리셀 형성 영역의 표면 전면에 LPCVD법을 사용하여 두께 약 1000Å, 농도 약 1.0~8.0E 20cm-3정도의 인 도프트 다결정 실리콘막을 퇴적한다.
그후, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝하고, 이것을 마스크로 사용하여 예컨대, RIE법을 적용하는 것에 의해, 상기 인 도프트다결정 실리콘막을 패터닝하여 P채널형 TFT의 게이트전극(53a, 53b)을 형성한다.
다음에, 제11도(a) 및 제11도(b)에 도시된 바와 같이, 메모리셀 형성 영역의 표면 전면에 LPCVD법을 사용하여 두께 약 300Å의 이산화실리콘으로된 절연막(54)을 최적한 후, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝하고, 이것을 마스크로 사용하여 예컨대, RIE법을 적용하는 것에 의해, 상기 절연막(54)을 선택적으로 제거하여 상기 P채널형 TFT의 게이트 전극(53a, 53b)의 일부가 노출되도록 콘택홀(54a, 54b)을 형성한다.
또한, 제2도(a) 및 제2도(b)에 도시한 바와 같이, LPCVD법을 사용하여 메모리셀 형성영역의 표면 전면에 두께 약 500Å의 다결정실리콘막을 퇴적한다.
그리고, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝하고, 이것을 마스크로 사용하여 예컨대, RIE법을 적용하는 것에 의해 상기 다결정 실리콘막을 패터닝하여 P채널형 TFT의 소스/드레인 영역 및 채널 영역으로 되는 도전영역(55a, 55b)을 형성한다.
그리고, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝하고, 이것을 마스크로 사용하여 상기 P채널형 TFT의 도전영역(55a, 55b)의 소정영역에 P형 고농도불순물 영역으로되는 소스/드레인 영역(55c 내지 55f)을 형성한다.
그 후, 통상의 LSI와 동일하게 활성영역(32)(이 실시예의 경우에는 소스/드레인 영역 48a, 50a)에 접하도록 콘택트를 형성하고, 이 콘택트에 접하도록 알루미늄 배선(비트선)을 형성하는 등의 공정이 있지만, 간략화를 위하여 여기에서는 그의 설명을 생략한다.
상기와 같은 공정에 의하여, 제2도에 도시한 SRAM의 메모리셀을 형성하는 것이 가능하다.
이와 같이 형성된 반도체 장치의 메모리셀에 있어서 그의 레이아웃을 접지배선(42)와 워드선(43a, 43b)이 반도체 기판(33)의 일 평면에 따라 평행으로 또한 반도체 기판(33)의 평면에서 소정거리 떨어진 위치에 형성한 것에 의해, 종래의 기술에서 별개의 층에 형성하고 있는 접지배선(42)과 워드선(43a, 43b)을 동시에, 동일한 도전막(제1도전막 39a)에 의하여 형성되기 때문에, 공정수를 증가시키지 않고 금속실리사이드막과 다결정실리콘막으로된 저 저항인의 비트선을 형성하는 것이 가능하게 된다.
또, 접지배선(42)과 반도체 기판(33)사이에는 약 100Å정도의 두께의 게이트산화막(38)이 형성되어 있어, 이 산화막의 표면은 반도체 기판(33)의 표면과 동일하게 평탄한 면으로 있기 때문에, 그의 상부에 형성한 접지배선의 배선길이가 크게되는 것을 억제할 수 있다.
그리고, 이 배선길이의 감소에 따라서 배선저항을 작게되어 예컨대, 판독 동작시에 문제시 되었던 접지배선의 저항이 커지는 경우에 접지배선의 전위가 소정의 전위에서 상승하는 것에 의한 오동작을 억제하는 것이 가능하게 된다.
또한, 부하소자로서 P채널 형TFT를 형성하는 경우에, 종래에는 접지배선과 TFT의 채널영역이 거리적으로 가까웠기 때문에, 오동작한다는 문제점이 있었지만, 본 실시예는 TFT의 채널영역과 접지배선의 거리를 크게하였기 때문에 기생 게이트 전극에 의한 오동작의 문제가 없게 된다.
또한, 접지배선(42)을 최하층의 도전막인 제1 도전막(39a)으로 형성하는 것에 의하여, 종래와 같이 콘택트를 우회한 굴곡한 형상의 배선으로 하지 않아도 되기 때문에, 접지배선(42)의 배선폭이 좁게 되어 배선저항이 크게 되는 것을 억제할 수 있다.
또, 종래에는 동시에 형성하고 있었던 워드선(43a, 43b)과 드라이버 트랜지스터의 게이트 전극(47)을 별개의 도전층막으로 다르게 형성하는 것에 의해 일부 워드선과 게이트 전극이 절연막을 통하여 상하로 중첩하도록 형성하게 되므로, 메모리셀의 크기를 드라이버 트랜지스터의 게이트 전극의 게이트폭 방향으로 축소하는 것이 가능하게 되어 집적도를 향상시키는 것이 가능하다.
또, 접지배선(42)하부의 반도체 기판의 내부에 P형 저농도불순물 영역을 형성하는 것으로 접지배선(42)을 게이트 전극으로 하는 도통하지 않은 N채널 MOS 트랜지스터를 형성하는 것이 가능하게 되어, 이에 의해 1연속의 활성영역(32)을 2개의 영역으로 분리하는 것이 가능하게 된다.
따라서, 종래와 같이 활성역역을 분리하기 위한 필드산화막이 불필요하게 되어 활성영역의 패터닝이 용이하게 된다는 효과가 있다.
[실시예 2]
이하, 본 발명의 다른 실시예에 관하여, 제12도 내지 제16도에 의거하여 설명한다.
제12도(a) 및 제12도(b)는 제2 실시예의 반도체 장치의 완성도이다.
이 도면에서, 실시예 1에서 사용한 부호와 동일한 부호는 동일, 혹은 상당 부분을 표시하는 것이다.
본 실시예와 실시예 1의 상위점은, 실시예 1에서는 접지배선의 형성과 동시에 워드선의 형성을 행하고 있지만, 이 실시예에서는 우선, 접지배선(56)만을 형성하고, 그 후 다결정 실리콘으로된 단층의 워드선(59a, 59b)을 형성한다는 것이다.
그 외에, 이 반도체 장치의 상세한 구조에 관하여는 이하의 제조공정의 설명에서 기술한다.
다음에, 제13도 내지 제16도를 사용하여 실시예 2에 의한 반도체 장치의 제조 방법의 공정을 추후에 설명한다.
우선, 제13도(a), 제13도(b)에 도시한 바와 같이, 실시예 1과 동일하게 N형 불순물을 포함하는 반도체 기판(1)상에 두께 약 4000Å정도의 필드산화막으로된 비활성 영역(34)을 형성하고, 순차 P형 웰영역(37), 게이트산화막(38)을 형성한 후, 포토리소그래피 기술을 사용하여 소정의 위치에 포토레지스트 개구를 설치하고, 이 레지스트 개구부 밑의 상기 게이트 산화막(38)을 선택적으로 제거하여 콘택홀(39b)을 형성한다.
그후, 실시예 1과 동일하게 우선 다결정 실리콘막으로된 도전막(56b), 금속실리사이드막으로된 도전막(56a)의 2층의 도전막으로된 접지배선(56)을 형성한다.
다음에 제14도(a), 제14도(b)에 도시된 바와 같이, 전면에 예컨대 열산화법에 의해 이산화실리콘으로된 두께 약 100Å의 게이트 산화막(57a, 57b)을 형성한 후, 포토리소그래피 기술을 사용하여 소정의 위치에 포토레지스트 개구부를 형성하고, 예컨대, 불산(HF)을 사용하여 상기 레지스트 개구부 밑의 상기 게이트 산하막(57a, 57b)을 선택적으로 제거하여 콘택홀(46)을 형성한다.
다음에, 제15도(a), 제15도(b)에 도시된 바와 같이, LPCVD법을 사용하여 두께 약 1500Å, 인 농도 약 1.0~8.0E 20cm-3정도의 인 도프트 다결정 실리콘막을 적층한 후, 패터닝하여 워드선(59a, 59b) 및 드라이버 트랜지스터의 게이트 전극(58)을 형성한다.
그 후, 상기 포토레지스트를 마스크로 사용하여 예컨대, 인(P)을 50KeV로 1.0~5.0E 13cm-3정도의 도즈량으로 주입하고, N형 저농도불순물 영역의 인 농도 약 1017~1018/cm3정도의 소스/드레인 영역(48a, 48b)을 형성한다.
그 결과, 제15도(a)에서 알 수 있는 바와 같이, 워드선(59a, 59b)과 접지배선(56)은 실시예 1과 동일하게 반도체 기판(33)의 일 평면에 평행으로 서로의 배선이 중첩하지 않도록한 배치가 된다.
다음에, 제16도(a), 제16도(b)에 도시된 바와 같이, 상기 포토레지스트막을 제거한 후, 메모리셀 형성영역에 LPCVD법을 사용하여 두께 약 1500Å정도의 이산화실리콘막을 적층하고, 그 후 RIE법에 의하여 상기 게이트 전극(59a, 59b)의 배선층 단면에 측벽을 남긴 상태로 에칭한다.
그후, 예컨대 비소(As)를 50KeV, 1.0~5.0E 15cm-2의 도즈량으로 주입하여, 비소 농도가 약 1020/cm3정도의 N형 고농도 불순물영역인 소스/드레인 영역(50a, 50b)을 형성한다.
이 N형 고농도불순물 영역(50a, 50b), N형 저농도불순물 영역 (48a, 48b)에 의해 드레인 영역 근방의 전계를 완화하는 것이 가능한 LDD구조의 소스/드레인 영역을 형성하는 것이 가능하다.
그후, 예컨대 850℃의 온도로 약 30분 정도의 열처리를 가하는 것에 의해 상기 N형 고농도불순물 영역으로된 소스/드레인 영역(50a, 59b)에 포함되는 불순물의 활성화를 행한다.
이때, 드라이버 트랜지스터의 게이트 전극(58)에 포함되는 불순물의 콘택홀(46)을 통하여 반도체 기판(33)의 표면으로 확산하고, N형 고농도불순물 영역(51)을 형성한다.
이와 같이, 상기 N형 고농도불순물 영역(51)을 형성하는 것에 의해, 드라이버 트랜지스터의 게이트 전극(58)과 액세스 트랜지스터의 소스/드레인 영역의 N형 고농도불순물(50b)이 N형 저농도불순물 영역(48b)을 통하여 접속된다.
다음에, 실시예 1과 동일하게 메모리셀 형성영역 전면에 LPCVD법을 사용하여 두께 약 15400Å정도의 이산화실리콘막을 적층하고, 그 후 포토리소그래피 기술을 사용하여, 소정의 형상으로 포토레지스트를 패터닝하고, 이것을 마스크로 사용하여 예컨대, RIE법을 사용하여 상기 이산화실리콘막을 선택적으로 제거하고, 드라이버 트랜지스터의 게이트 전극(58)의 일부가 노출되도록 콘택홀(58a)을 형성한다.
또한, 그 후 LPCVD법을 사용하여 두께 약 1000Å, 인 농도 약 1.0~8.0E20cm-3정도의 인 도프트 다결정 실리콘막을 패터닝하여 P채널형 TFT의 게이트 전극(53a, 53b)을 형성한다.
다음에, 제12도(a), 제12도(b)에 도시된 바와 같이, 메모리셀 형성영역 전면에 LPCVD법을 사용하여 두께 약 300Å정도의 이산화실리콘막을 적층하고, 그 후 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝하고, 이것을 마스크로 사용하여 예컨대 RIE법을 적용하는 것에 의해, 상기 이산화실리콘막을 선택적으로 제거하여 부하소자인 P채널형 TFT의 게이트 전극(53a 및 53b)의 일부가 노출되도록 콘택홀(54a, 54b)을 형성한다.
또한, LPCVD법을 사용하여 두께 약 500Å의 다결정 실리콘막을 적층하고, 그 후, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝한다.
패터닝한 상기 포토레지스트를 마스크로 RIE법을 사용하여 상기 다결정실리콘막을 패터닝하여 P채널형 TFT의 채널영역, 소스/드레인 영역으로 되는 도전영역(55a, 55b)을 형성한다.
그후, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트막을 패터닝하고, 이것을 마스크로 사용하여 상기 P채널형 TFT의 도전영역(55a, 55b)의 소정영역에 P형 고농도불순물 영역인 도전영역(55c 내지 55f)을 형성한다.
또, 이에 수반하여 소스/드레인 영역(55d, 55d)간의 도전층은 채널영역(55g)으로 되고, 동일하게 소스/드레인 영역(55e, 55f)간의 도전층은 채널영역(55h)으로 된다.
그 후, 통상의 메모리셀과 동일하게 층간절연막 및 콘택홀 알루미배선(비트선)의 형성 등을 행하지만, 그의 공정에 관하여는 종래와 동일한 방법에 의해 행하는 것이 가능하므로, 여기에서의 설명은 생략한다.
이와 같이, 실시예 2에서는 제15도에 도시된 바와 같이, 제2층에 형성하는 도전층에 의하여 워드선(59a, 59b)과 드라이버 트랜지스터의 게이트 전극(58)을 동시에 형성하고 있다.
이와 같이 메모리셀을 형성한 경우에 있어서도 접지배선(56)의 하층의 요철이 대부분 없기 때문에, 실시예 1과 동일하게 접지배선(56)의 배선길이가 저감되고, 이에 수반하여 배선저항을 종래보다도 작게하는 것이 가능하다는 효과가 얻어진다.
그 외에, 접지배선(56)과 부하소자인 P채널형 TFT의 소스/드레인 영역 및 채널영역으로 되는 도전영역(55a, 55b)의 거리를 종래보다 크게하기 때문에 접지배선(56)이 기생 게이트전극으로서 작용하고 트랜지스터가 오동작하여 도통하는 것을 억제 가능하다는 효과가 있다.
[실시예 3]
이하, 본 발명의 다른 실시예에 관하여 제17도 내지 제23도를 사용하여 설명한다.
제17도(a) 및 제17도(b)는 제3 실시예인 반도체 장치의 완성도이고, 이 도면에 있어서, 실시예 1 및 실시예 2에서 사용한 부호와 동일 부호는 동일 혹은 상당 부분을 표시하는 것이다.
본 실시예와 실시예 1의 상위점은 실시예 1에서는 제8도(a)에 도시한 바와 같이, 드라이버 트랜지스터의 게이트 전극(47)을 접지배선(42) 및 워드선(43a, 43b)의 연장하는 방향과 직교하는 방향으로 배치하고 있었지만, 본 실시예에서는 드라이버 트랜지스터의 게이트 전극(69)을 워드선(42) 및 접지배선(43a, 43b)이 연장하는 방향에 따라 거의 평행인 방향으로 되도록 배치하였다는 점이다.
다음에, 제17도에 도시한 반도체 장치의 제조방법에 관하여 설명한다.
우선, 제18도(a), 제18도(b)에 도시된 바와 같이, 실시예 1과 동일하게, N형 불순물을 포함하는 반도체 기판(1)상에 두께 약 4000Å 정도의 필드산화막(34)을 형성하여, 비활성 영역(34)을 형성한다.
다음에, 메모리셀 형성 영역 전면에 이온 주입을 행하여 P형 웰영역(35)을 형성하고, 또한 게이트 산화막(38)을 형성한 후, 포토리소그래피 기술을 사용하여 소정의 위치에 포토레지스트 개구부를 설치하고, 불산(HF)등을 사용하여 상기 레지스트 개구부 밑의 상기 게이트 산화막(38)을 선택적으로 제거하여 콘택홀(60)을 형성하고, 포토레지스트를 제거한다.
다음에, 제19도(a), 제19도(b)에 도시된 바와 같이, 실시예 1과 동일하게 다결정실리콘막(42b)과 금속실리사이드층(42a)으로된 접지배선(42)을 형성하는 것과 함께, 다결정실리콘막(43d, 43f) 및 금속 실리사이드층(43c, 43e)으로된 워드선(43a, 43b)을 동시에 형성하고, 실시예 1과 동일하게 이산화실리콘막으로된 절연막(41) 및 다른 배선(42, 43a, 43b)의 단면에 측벽(44)을 형성하나.
다음에, 제20도(a), 제20도(b)에 도시된 바와 같이, 메모리 셀 형성영역 전면에 열 산화법 등에 의해, 두께 약 100Å 정도의 이산화실리콘으로된 게이트 산화막(61)을 형성한다.
그 후, LPCVD법을 사용하여 두께 약 1500Å 정도의 인 농도 약 1.0~8.0E 20cm-3정도의 인 도프트 다결정실리콘막을 적층한 후, 패터닝을 행하여 워드선(43a, 43b) 및 접지배선(42)의 연장 방향에 대하여 평행으로 위치하도록 드라이버 트랜지스터의 게이트 전극(62a, 62b)을 형성한다.
그 후, 배선층의 패터닝에 사용한 포토레지스트막을 마스크로 사용하여 예컨대, 인을 이온 주입 강도 50KeV, 1.0~5.0E 13cm-2의 도즈량으로 주입하고, 인 농도 약 1017~1018/cm3정도의 N형 저농도불순물 영역으로된 소스/드레인 영역(63a, 63b, 63c)을 형성하고, 상기 포토레지스트를 제거한다.
다음에 제21도에 도시된 바와 같이, 메모리셀 형성영역 전면에 LPCVD법을 사용하여, 두께 약 1500Å 정도의 이산화실리콘막을 적층한 후, 예컨대 RIE법에 의해, 에칭을 행하고 상기 드라이버 트랜지스터의 게이트 전극(62a, 62b)의 배선 단면에 측벽(64)을 형성한다.
다음에, 메모리셀 형성영역 전면에 비소를 이온 주입 강도 50KeV로 주입하고, 불순물 농도 약 1020/cm3정도의 N형 고농도 불순물 영역으로된 소스/드레인 영역(65a, 65b, 65c)을 형성한다.
이것에 의하여 LDD구조의 소스/드레인 영역의 형성이 가능하게 된다.
그 후, 예컨대 850℃의 온도로 약 30분간 열처리를 가하는 것에 의하여 상기 N형 불순물을 포함하는 소스/드레인 영역(65a, 65b, 65c)의 활성화를 행한다.
그 후, 전면에 LPCVD법을 사용하여, 메모리셀 형성영역 전면에 두께 약 1500Å 정도의 이산화실리콘으로된 절연막(66)을 적층하고, 그 후, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝하고, 이 포토레지스트를 마스크로하여 예컨대, RIE법을 적용하는 것에 의해, 상기 절연막을 선택적으로 제거하여, 드라이버 트랜지스터의 게이트 전극(62a, 62b)의 일부가 노출되도록 콘택홀(67)을 형성하고, 동일하게 N형 소스/드레인 영역(65b)의 일부가 노출되도록 콘택홀(68)을 형성한다.
다음에, 제22도(a), 제22도(b)에 도시된 바와 같이, LPCVD법을 사용하여 두께 약 1000Å 정도, 인 농도 약 1.0~8.0 E20cm-3정도의 인 도프트 다결정 실리콘막을 적층하고, 이 도전층을 패터닝하는 것에 의해 부하소자로서 P채널형 TFT의 게이트 전극(69)을 형성한다.
그 후, 제23도(a), 제23도(b)에 도시된 바와 같이, LPCVD법을 사용하여 두께 약 300Å의 이산화실리콘으로된 절연막(70)을 적층하고, 그 후, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝하고 이것을 마스크로 사용하여 RIE법에 의해 상기 절연막(70)을 선택적으로 제거하고, 하층에 형성된 P채널형 TFT의 게이트 전극(69)의 일부가 노출되도록 콘택홀(71)을 형성한다.
그 후, LPCVD법을 사용하여 두께 약 500Å 정도의 다결정 실리콘막을 적층하고, 포토리소그래피 기술을 사용하여 소정의 형상으로 포토레지스트를 패터닝하고, 이것을 마스크로 사용하여 RIE법에 의해 상기 다결정시리콘막을 패터닝하여 P채널형 TFT의 소스/드레인 영역 및 채널영역으로 되는 도전막(72a, 72b)을 형성한다.
그 후, 이 P채널형 TFT의 소스/드레인 영역으로 되는 영역에 대하여, P형 불순물의 주입을 행하는 것에 의해, 소스/드레인 영역(72e, 72f, 72g, 72h)을 형성한다.
또, 이와 동시에, TFT의 채널영역(72c, 72d)이 형성된다.
이와 같은 공정을 거치는 것에 의하여, 제17도에 나타낸 반도체 장치가 얻어진다.
그 후, 통상의 메모리셀과 동일하게 층간 절연막, 콘택트홀, 알루미늄 배선(비트선)의 형성 등을 행하지만, 그의 공정에 관하여는 종래와 동일한 방법에 의하여 행하는 것이 가능하므로, 여기에서의 설명은 생략한다.
상기와 같이, 드라이버 트랜지스터의 게이트 전극(62a, 62b)을 워드선(43a, 43b), 접지선(42)이 연장하는 방향에 대하여 평행으로 배치하는 것도 가능하고, 이 경우도 실시예 1과 동일하게 접지배선(42)의 하층에 요철이 배부분 없기 때문에, 접지배선(42)의 배선저항을 종래보다도 작게 하는 것이 가능하다는 효과가 얻어진다.
그 외에, 접지배선(42)과 부하소자인 P채널형 TFT의 소스/드레인 영역 및 채널영역으로 되는 도전층(72a, 72b)의 거리를 종래보다도 크게 하기 때문에 접지배선(42)이 기생 게이트 전극으로서 작용하는 것이 억제되어, 트랜지스터가 오동작하는 것이 없게 된다는 효과가 있다.
[발명의 효과]
이상과 같이, 본 발명에 의하면, 워드선과 접지배선을 다결정 실리콘과 금속 실리사이드층의 2층 구조로된 도전층으로 하고, 워드선과 접지배선이 중첩하지 않도록 배치하고, 또한 접지배선의 하층에 요철이 생기지 않도록 구성하였으로, 접지배선의 배선 길이가 짧게되고, 이에 수반하여 배선저항이 저감되어, 메모리 셀의 오동작을 억제하는 것이 가능하게 된다는 효과가 있다.
또, 본 발명에 의하면, 워드선과 접지배선을 동일한 도전막으로 형성하는 것에 의하여 반도체 장치의 메모리 셀의 제조공정의 간략화와 배선저항의 저감에 수분하는 고성능화가 가능하다는 효과가 있다.
또한, 본 발명에 의하면, 하나의 메모리셀이 형성된 활성영역을 전기적으로 2개의 영역에 분리하기 위하여, 접지배선을 게이트 전극으로 하는 도통하기 어려운 MOS 트랜지스터를 형성하기 때문에, 종래와 같이 표면에 요철이 생기는 필드 산화막을 형성할 필요가 없다.
따라서, 활성영역의 전기적 분리영역상에 형성하는 배선의 배선길이가 저감되어, 이에 수반하여 고 성능인 반도체 장치를 형성가능하다는 효과가 있다.
또, 본 발명에 의하면 2층 구조의 워드선과 접지배선을 동일한 도전층으로 동시에 형성하는 것에 의해, 적은 공정수로 저 저항인 배선이 형성되어 이것에 수반하여 정밀도가 높은 반도체 장치를 얻는 것이 가능하다는 효과가 있다.
Claims (13)
- 스태틱 랜덤 액세스 메모리를 구비하는 반도체 장치에 있어서, 상기 스태틱 랜덤 액세스 메모리는 반도체 기판과, 상기 반도체 기판상의 절연막과, 상기 반도체 기판상에 상기 절연막을 개재하여 형성된 워드선 및 접지배선을 포함하고, 적어도 하나의 메모리셀의 상기 접지배선을 상기 반도체 기판의 일평면에 가장 가까운 위치에 도전성 배선이고, 상기 워드선과 교차하지 않고 격리되어 평행으로 형성되어 있으며, 상기 반도체 장치는 상기 반도체 기판에 형성된 활성영역과 상기 활성영역에 절연막을 개재하여 형성된 접지배선을 더욱 포함하며, 상기 접지배선은 그 하부의 활성영역을 채널영역으로 하는 인핸스먼트형 트랜지스터의 게이트 전극으로 되는 것을 특징으로 하는 반도체 장치.
- 스태틱 랜덤 액세스 메모리를 구비하는 반도체 장치에 있어서, 상기 스태틱 랜덤 액세스 메모리는 반도체 기판과, 상기 반도체 기판상의 절연막과, 상기 반도체 기판상에 절연막을 개재하여 형성된 워드선 및 접지배선을 포함하며, 적어도 하나의 메모리셀의 상기 워드선과 접지배선은 반도체 기판의 일 평면에 가장 가까운 위치에 있는 도전성 배선이고, 서로 교차하지 않고 격리되어 평행으로 향성되며, 상기 반도체 장치는 상기 반도체 기판에 형성된 활성영역과 상기 활성영역에 절연막을 개재하여 형성된 접지배선을 더욱 포함하며, 상기 접지배선은 그 하부의 활성영역을 채널영역으로 하는 인핸스먼트형 트랜지스터의 게이트 전극으로 되는 것을 특징으로 하는 반도체 장치.
- 스태틱 랜덤 액세스 메모리를 구비하는 반도체 장치에 있어서, 상기 스태틱 랜덤 액세스 메모리는 반도체 기판과, 상기 반도체 기판상의 절연막과, 상기 반도체 기판상에 상기 절연막을 개재하여 형성된 워드선 및 접지배선을 포함하며, 적어도 하나의 메모리셀의 상기 워드선과 접지배선은 반도체 기판의 일 평면에 가장 가까운 위치에 있는 도전성 배선이고, 서로 교환하지 않고 격리되어 평행하게 동일한 재료의 도전층으로 형성되며, 상기 반도체 장치는 상기 반도체 기판에 형성된 활성영역과 상기 활성영역상에 절연막을 개재하여 형성된 접지배선을 더욱 구비하고, 상기 접지배선은 그 하부의 활성영역을 채널영역으로 하는 인핸스먼트형 트랜지스터의 게이트 전극으로 되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 접지배선은 금속실리사이드 배선을 포함하는 반도체 장치.
- 제2항에 있어서, 상기 접지배선은 금속실리사이드 배선을 포함하는 반도체 장치.
- 제3항에 있어서, 상기 접지배선은 금속실리사이드 배선을 포함하는 반도체 장치.
- 제1항에 있어서, 상기 SRAM은 부하장치로서 TFTs를 포함하는 반도체 장치.
- 제2항에 있어서, 상기 SRAM은 부하장치로서 TFTs를 포함하는 반도체 장치.
- 제3항에 있어서, 상기 SRAM은 부하장치로서 TFTs를 포함하는 반도체 장치.
- 제1항에 있어서, 상기 SRAM은 단층의 폴리실리콘의 게이트 전극을 포함하는 드라이버 트랜지스터를 포함하는 반도체 장치.
- 제2항에 있어서, 상기 SRAM은 단층의 폴리실리콘의 게이트 전극을 포함하는 드라이버 트랜지스터를 포함하는 반도체 장치.
- 제3항에 있어서, 상기 SRAM은 단층의 폴리실리콘의 게이트 전극을 포함하는 드라이버 트랜지스터를 포함하는 반도체 장치.
- 스태틱 랜덤 액세스 메모리를 구비하는 반도체 장치의 제조방법에 있어서, 반도체 기판상에 절연막을 형성하는 공정과, 상기 절연막상에 워드선 및 접지배선으로서 주어지는 도전막을 형성하는 공정과, 상기 절연막을 에칭스토퍼로서 사용하여 상기 도전막을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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