KR0119927B1 - 반도체기억장치 및 그 제조방법 - Google Patents
반도체기억장치 및 그 제조방법Info
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Abstract
본 발명은 반도체기억장치에서 하나의 메모리셀내의 GND 전위의 언밸런스를 저감하는 것을 목적으로 하여 한쌍의 구동용 트랜지스터(Q1) 및 (Q2)의 소스영역을 공통으로 한 것임.
Description
제1도는 이 발명의 제1실시예에 의한 SRAM 메모리셀의 제1단계 평면구조도.
제2도는 이 발명의 제1실시예에 의한 SRAM 메모리셀의 제2단계 평면구조도.
제3도는 이 발명의 제1실시예에 의한 SRAM 메모리셀의 제3단계 평면구조도.
제4도는 이 발명의 제1실시예에 의한 SRAM 메모리셀의 제4단계 평면구조도.
제5도는 제1도~제4도에 표시한 제1실시예의 메모리셀의 B-B선 단면구조도.
제6도는 제1도~제4도에 표시한 제1실시예의 메모리셀의 C-C선 단면구조도.
제7도는 제1도~제4도에 표시한 제1실시예의 메모리셀동작을 설명하기 위한 등가회로도.
제8도는 이 발명의 제2실시예에 의한 SRAM 메모리셀의 평면구조도.
제9도는 제8도에 표시한 제2실시예의 메모리셀의 D-D선 단면구조도.
제10도는 이 발명의 제3실시예에 의한 SRAM 메모리셀의 평면구조도.
제11도는 제10도에 표시한 제3실시예에 의한 메모리셀의 E-E선 단면구조도.
제12도는 제10도에 표시한 제3실시예에 의한 메모리셀의 F-F선 단면구조도.
제13도는 이 발명의 제4실시예에 의한 SRAM 메모리셀의 제조프로세스중 제1공정을 설명하기 위한 단면구조도.
제14도는 이 발명의 제4실시예에 의한 SRAM 메모리셀의 제조프로세스중 제2공정을 설명하기 위한 단면구조도.
제15도는 이 발명의 제4실시예에 의한 SRAM 메모리셀의 제조프로세스중 제3공정을 설명하기 위한 단면구조도.
제16도는 이 발명의 제5실시예에 의한 SRAM 메모리셀의 제5도에 대응하는 단면구조도.
제17도는 이 발명의 제5실시예에 의한 SRAM 메모리셀의 제6도에 대응하는 단면구조도.
제18도는 이 발명의 제6실시예에 의한 SRAM 메모리셀의 제1단계 평면구조도.
제19도는 이 발명의 제6실시예에 의한 SRAM 메모리셀의 제2단계 평면구조도.
제20도는 이 발명의 제6실시예에 의한 SRAM 메모리셀의 제3단계 평면구조도.
제21도는 제18도~제20도에 표시한 제6실시예의 메모리셀의 G-G선 단면구조도.
제22도는 제18도~제20도에 표시한 제6실시예의 메모리셀의 H-H선 단면구조도.
제23도는 종래의 16개분 메모리셀의 배열을 표시한 평면개략도.
제24도는 제18도~제22도에 표시한 제6실시예의 16개분 메모리셀의 배열을 표시한 평면개략도.
제25도는 종래 SRAM 메모리셀의 등가회로도.
제26도는 종래 SRAM 메모리셀의 제1단계의 평면구조도.
제27도는 종래 SRAM 메모리셀의 제2단계의 평면구조도.
제28도는 종래 SRAM 메모리셀의 제3단계의 평면구조도.
제29도는 제26도~제28도에 표시한 종래 메모리셀의 A-A선 단면구조도.
제30도는 종래의 부하트랜지스터를 구성하는 TFT(박막트랜지스터)의 단면구조도.
제31도는 제30도에 표시한 종래의 부하트랜지스터를 구성하는 TFT의 특성도.
제32도는 종래 SRAM 메모리셀의 판독동작을 설명하기 위한 등가회로도.
제33도는 구동용 트랜지스터의 게이트전극과 불순물영역의 접속에 공유직접 접촉구조를 사용한 종래 SRAM 메모리셀을 표시한 단면구조도.
제34도는 제33도에 표시한 공유직접접촉구조의 문제점을 설명하기 위한 단면구조도.
제35도는 제29도에 표시한 부하 트랜지스터(Q6)의 부분확대도이다.
* 도면의 주요부분에 대한 부호의 설명
1~3 : 소자분리산화막 4,6,7 : 소스/드레인 영역
5 : 드레인영역 또는 소스/드레인 영역 8 : 드레인 영역
9 : 소스영역 10,13 : 워드선(제1폴리실리콘층)
11,12 : 게이트전극(제1폴리실리콘층) 14~18,44 : 제1직접접촉부
19~23 : 패드층(제2폴리실리콘층) 24~27 : 제2직접접촉부
28,29:게이트전극(제3폴리실리콘층) 30,31 : 제3직접접촉부
32,34,36 : P형 소스/드레인영역(제4폴리실리콘층)
33,35 : 채널영역(제4폴리실리콘층) 39,40 : 비트선
45 : 폴리사이드 배선층 46 : 접촉부
47 : 배선층
이 발명은 반도체기억장치 및 그 제조방법에 관한 것이며 특히 SRAM(Static Random Access Memory) 메모리셀의 구조 및 그 제조방법에 관한 것이다.
종래 SRAM은 반도체기억장치의 하나로 알려져 있다. 제25도는 종래 STAM의 한 메모리셀을 표시한 등가회로이다.
이 메모리셀은 부하로서 P형 MOS 트랜지스터를 사용한 6개의 트랜지스터로 구성되어 있다. 즉 한쌍의 구동용 트랜지스터(Q1)(Q2)(N형 MOS 트랜지스터)와 한쌍의 부하용 트랜지스터(Q5)(Q6)(P형 MOS 트랜지스터)가 서로 접속되어서 플립플롭회로를 구성하고 있다. 한쌍의 부하용 트랜지스터(Q5)(Q2)의 소스영역(10)(111)은 Vcc 전원에 접속되어 있으며 구동용 트랜지스터(Q1)(Q2)의 소스영역은 GND(112) (113)에 각각 접속되어 있다.
또 한쌍의 접근용 트랜지스터(Q3)(Q4)(N형 MOS 트랜지스트)는 메모리노드(114)(115)에 각각 접속되어 있다. 그리고 접속용 트랜지스터(Q3)의 소스/드레인 영역 한쪽에는 비트선(107)이 접속되고, 접근용 트랜지스터(Q4)의 소스/드레인영역 한쪽에는 비트선(108)이 접속되어 있다.
또 접근용 트랜지스터(Q3)(Q4)의 게이트전극은 위드선(109)에 접속되어 있다.
제26도~제28도는 SRAM 메모리셀의 평면구조도이며, 각각 기판표면의 하층으로부터 순차 3단계(하층, 증층, 상층)로 분할하여 표시한 것이다. 제29도는 제26도~제28도중의 A-A선 단면구조도이다. 제25도~제29도를 참조하여, 종래 메모리셀에는 실리콘기관(148)의 주표면에 한쌍의 구동용 트랜지스터(Q1)(Q2)와 한쌍의 접근용 트랜지스터(Q3)(Q4)가 형성되어 있다. 구동용 트랜지스터(Q1)에는 드레인영역(121) 및 소스영역(122)과 게이트전극(125)이 있다.
구동용 트랜지스터(Q2)에는 드레인영역(117) 및 소스영역(118)과 게이트전극(126)이 있다. 또 접근용 트랜지스터(Q3)에는 한쌍의 소스/드레인(119) 및 (120)과 게이트 전극(109)이 있다.
접근용 트랜지스터(Q4)는 한쌍의 소스/드레인영역(116) 및 (117)과 게이트 전극(109)이 있다.
이들 트랜지스터는 P형 실리콘기관(148)이 주표면에 형성된 소스/드레인영역이 있는 N형 MOS 트랜지스터로 구성되어 있다.
구동용 트랜지스터(Q2)의 게이트전극(126)과 접근용 트랜지스터(Q3)의 소스/드레인영역(120)은 접촉부(128)를 통하여 접속되어 있다. 또 구동용 트랜지스터(Q2)의 게이트전극(126)과 구동용 트랜지스터(Q1)의 드레인영역(121)은 접촉부(129)를 통하여 접속되어 있다. 또 구동용 트랜지스터(Q1)의 게이트전극(125)은 접근용 트랜지스터(Q4)의 소스/드레인영역(117)과 구동용 트랜지스터(Q2)의 드레인영역(117)에 접촉부(127)를 통하여 접속되어 있다.
또 부하용 트랜지스터(Q5)의 게이트전극(130)은 접촉부(139)를 통하여 부하용 트랜지스터(Q6)의 소스/드레인영역(137)에 접속되어 있다.
부하용 트랜지스터(Q6)의 게이트전극(131)은 접촉부(138)을 통하여 부하용 트랜지스터(Q5)의 소스/드레인영역(134)에 접속되어 있다.
비트선(107)은 접촉부(138)을 통하여 부하용 트랜지스터(Q3)의 소스/드레인영역(119)에 접속되어 있다.
비트선(108)은 접촉부(147)을 통하여 부하용 트랜지스터(Q4)의 소스/드레인영역(116)에 접속되어 있다.
상기와 같이 종래의 SRAM 메모리셀은 실리콘기관상에 4개의 N형 MOS 트랜지스터를 배열하고, 그 상층에 P형 박막트랜지스터를 배치하여 부하로 사용하고 있다. 제30도는 부하용 트랜지스터(Q5)(Q6)로 사용되는 박막트랜지스터의 전형적인 단면구조를 표시한 단면도이다. 제30도를 참조하여 박막트랜지스턴 예컨대 다결정실리콘 등의 반도체층중에 채널영역(142)과 한쌍의 소소/드레인영역(141)(143)을 형성한다. 그리고 절연층을 개재시켜 채널영역(142)에 대향하는 위치에 게이트전극(140)을 배치한다. 제31도는 상기 박막트랜지스터의 전류특성을 표시한 특성도이다. 도면에서 Vd는 드레인전압, Vg는 게이트전압, Id는 드레인전류이다.
제32도는 SRAM 메모리셀의 판독동작을 설명하기 위한 등가회로도이다. 제32도를 참조하여 제25도에 표시한 부하용 트랜지스터(Q5)(Q6)는 이들에 흐르는 전류가 아주 작으므로 등가회로도에는 표시되어 있지 않다. 또 비트선(107)(108)은 P형 MOS 트랜지스터로 형성되는 비트선부하(160)(161)이 각각 접속되어 있다.
여기서, 메모리노드(A)를 L레벨, 메모리노드(B)를 H레벨로 하면 판독동작시에는 비트선부하(160)에서 L레벨측의 메모리노드(A)를 통하여 GND(112)로 전류(i)가 흐른다.
한편 H레벨의 메모리노드(B)에서는 비트선부하(161)에서 GND(113)로의 전류는 흐르지 않는다.
제26도에 표시한 바와 같이 구동용 트랜지스터(Q1)의 소스영역(122)과 구동용 트랜지스터(Q2)의 소스영역(118)은 다른영역에 형성되어 있다.
그리고 소스영역(118)과 GND(113)간 및 소스영역(122)와 GND(112)간에는 각각 기생저항(r)이 형성되어 있다. 따라서 제32도에 표시하는 상태에서는 노드(C)는 r×i분 만큼 전위가 상승한다. 이에 대하여 노드(D)에는 전류가 흐르지 않으므로 노드(D)의 전위는 상승하지 않는다.
이 때문에 하나의 메모리셀의 노드(C)와 노드(D)에서 전위의 불균형이 발생하여 판독동작을 정확하게 할수 없다는 문제점이 있었다.
즉 노드(C)의 전위가 상승하면 이에 수반하여 메모리노드(A)의 전위도 상승하므로 메모리노드(A)가 L레벨에서 H레벨로 변환하는 동시에 메모리노드(B)가 H레벨에서 L레벨로 변화하는 경우가 있었다. 이와 같은 경우에는 데이터의 판독동작이 있어서 틀린 데이터를 판독하는 문제점이 있었다.
또 다음과 같은 문제점도 있다. 제33도는 제26도 및 제29도에 표시한 제1직접 접촉부(127)(128)(129)를 공용직접 접촉구조로 한 경우의 단면구조도이다. 제33도를 참조하여 종래에는 이와 같은 공용접촉구조도 빈번히 사용되었다. 즉 구동용 트랜지스터(Q2)의 게이트전극(126)을 소자분리산화막(124)상에 게이트산화막(162)을 개재시켜 형성한다.
그리고 실리콘기관(148) 및 게이트전극(126) 상에 층간 절연막(164)을 형성한다. 게이트전극(126)과 구동용 트랜지스터(Q1)의 드레인영역(121)쌍에 위치하는 층간절연막(164)에 접촉공(164a)을 형성한다. 접촉공내에서 게이트전극(126)과 드레인영역(121)을 전기적으로 접속하도록 제2폴리실리콘층(165)을 형성한다.
이와 같이 하여 공요직접접촉부(163)가 형성되는데, 게이트전극(126)의 단부형성위치가 벗어난 경우에는 다음과 같은 문제점이 발생한다. 제34도는 구동용 트랜지스터(Q2)의 게이트전극(126)의 단부위치가 벗어나 경우의 문제점 설명을 위한 단면구성도이다.
제34도를 참조하여 이와 같이 게이트전극(126)의 단부위치가 소자분리산화막(124)상에 위치하는 경우에는 접촉공(164a) 형성시의 에칭에 의하여 소자분리산화막(124)의 단부가 삭거(削去)된다. 이와 같은 경우에는 그 소자분리산화막(124)의 깎여진 부분에서 리크전류(io)가 발생하는 문제점이 있었다.
또 다음과 같은 문제점도 있다. 제35도는 제29도에 표시한 부하용 트랜지스터(Q6)의 부분확대도이다. 제35도를 참조하여 실제의 동작에서는 비트선(107)의 전위가 변화한다.
이 때문에 비트선(107)의 부하용 트랜지스터(Q6)의 게이트전극으로 작용하고 이 결과 부하용 트랜지스터(Q6)를 오동작시킨다는 문제점이 있었다.
이 현상은 크로스토크(cross talk)현상이라 한다.
이 발명은 상기와 같은 과제를 해결하기 위한 것으로서, 이 발명의 한 목적은 반도체기억장치에 있어서 한쌍의 구동용 트랜지스터의 GND 전위간의 불균형을 억제하는데 있다.
이 발명의 다른 목적은 반도체기억장치에 있어서 구동용 트랜지스터의 게이트전극과 불순물영역사이의 접속에 공용직접접촉구조를 사용한 경우에 접합리크전류를 저감시키는데 있다.
이 발명의 또다른 목적은 반도체기억장치에 있어서 구동용 트랜지스터의 소스영역저항을 저감하는데 있다.
이 발명의 또다른 하나의 목적은 반도체기어장치의 제조방법에 있어서, 구동용 트랜지스터의 소스영역저항을 효과적으로 저감시킬 수 있는 반도체기억장치를 용이하게 제조하는데 있다.
이 발명의 한 특징에 의한 반도체기억장치는 플립·플롭회로를 구성하는 한쌍의 제1도전형인 제1 및 제2의 구동용 트랜지스터와 한쌍의 제2도 전형인 제1 및 제2의 부하용 트랜지스터와, 한쌍의 제1 및 제2의 접근용 트랜지스터을 구비한 메모리셀을 포함하며, 이 메모리셀은 제1구동용 트랜지스터의 게이트전극과, 이 제1구동용 트랜지스터의 게이트전극과 소정간격을 띄어서 대략 동일방향으로 뻗은 제2구동용 트랜지스터의 게이트전극과, 제1구동용 트랜지스터의 게이트선극과 소정간격을 띄어서 대략 동일방향으로 뻗는 동시에 제1 및 제2의 접근용 트랜지스터의 게이트전극을 구성하는 하나의 워드선을 포함한다.
제1 및 제2의 구동용 트랜지스터의 게이트전극간에는 전기적으로 접속되는 제1 및 제2의 구동용 트랜지스터의 소스영역이 형성되어 있다.
제1 및 제2의 소스영역상에는 지저항층을 형성하여도 된다. 또한 제1 및 제2의 트랜지스터가 반도체기판상에 위치한 층간절연층상에 형성된 제1 및 제2의 박막 트랜지스터를 포함하고, 제1 및 제2의 접근용 트랜지스터에는 제1 및 제2의 박막 트랜지스터의 위쪽으로 뻗는 제1 및 제2의 비트선의 각각 전기적으로 접속되며, 제1 및 제2의 구동용 트랜지스터의 소스영역에는 그 상부가 제1 및 제2의 박막트랜지스터와 제1 및 제2의 비트선간에 뻗어서 형성된 접지배선층을 전기적으로 접속하도록 구성하여도 된다.
또 상기 메모리셀이 제1변과 이 제1변보다 짧은 제2변으로 된 장방형영역으로 형성되어 있는 경우에 그 장방형영역의 위쪽에 비트선과 접지배선층을 소정간격을 띄어서 제2변에 따른 방향으로 뻗도록 형성해도 된다.
이 발명의 다른 특징에 의한 반도체기억장치는 주표면이 있는 제2도전형인 반도체기판과, 이 반도체기판의 주표면상에 형성된 소자분리절연막과, 소자분리절연막에 인접하여 반도체기판의 주표면상에 형성된 제1도전형인 불순물영역과, 소자분리절연막에 형성된 제1구동용 트랜지스터의 게이트전극과, 불순물영역에 전기적으로 접속되고 제1도전층상과 게이트전극상에 절연막을 개재시켜서 뻗은 제1도전층과, 이 제1도전층상과 게이트전극상에 형성되어 제1도전층과 게이트전극을 서로 전기적으로 접속하는 제2도전층을 포함하고 있다.
이 발명의 또다른 특징에 의한 반도체장치는 플립.플롭회로를 구성하는 한쌍의 제1도 전형인 제1 및 제2의 구동용 트랜지스터와, 한쌍의 제2도전형인 제1 및 제2의 부하용 트랜지스터와, 한쌍의 제1 및 제2의 접근용 트랜지스터를 가진 메모리셀을 구비한 반도체기억장치이며, 제1 및 제2의 접근용 트랜지스터의 게이트전극을 구성하고 소정방향으로 뻗도록 형성된 워드선과, 워드선이 뻗는 방향과 대략직교하는 방향에 뻗도록 형성된 전원전압 배선층을 구비하고 있다.
이 발명의 또다른 하나의 특징에 의한 반도체기억장치의 제조방법은 반도체기판의 주표면상에 소정의 간격을 서로 띄어서 제1 및 제2의 구동용 트랜지스터의 게이트전극을 각각 형성하는 공정과, 제1 및 제2의 구동용 트랜지스터 게이트전극간에 제1 및 제2의 구동용 트랜지스터 공통의 소스영역을 형성하는 공정과, 소스영역상방에 위치한 개구가 있고 반도체기관과 제1 및 제2의 구동용 트랜지스터의 게이트전극을 피복하는 절연막을 형성하는 공정과, 개구내의 소스영역 표면상에 금속실리사이드층을 형성하는 공정을 구비하고, 이 절연막을 마스크로 사용하여 제1도전형의 불순물을 소스영역으로 주입하는 공정을 추가 포함하고 있다.
이 발명의 한 특징에 의한 반도체기억장치에 의하면 제1구동용 트랜지스터의 게이트전극과 제2구동용 트랜지스터의 게이트전극간에 제1구동용 트랜지스터의 소스영역, 제2구동용 트랜지스터의 소스영역이 서로 전기적으로 접속하도록 형성되어 있으므로 제1구동용 트랜지스터의 GND 전위와 제2구동용 트랜지스터의 GND 전위가 같게되어 제1구동용 트랜지스터의 GND 전위와, 제2구동용 트랜지스터의 GND 전위의 불균형이 해소된다.
또 제1 및 제2의 구동용 트랜지스터의 소스영역상에 저저항층을 형성한 경우에는 소스영역의 기생저항이 저감되어서 그 기생저항에 전류가 흐른 경우에 발생하는 GND 전위의 상승이 효율적으로 방지된다.
또한 제1 및 제2의 구동용 트랜지스터의 소스영역을 제1 및 제2의 비트선과 제1 및 제2의 부하용 트랜지스터를 구성하는 제1 및 제2의 박막트랜지스터간에 뻗은 상부가 있는 접지 배선층에 전기적으로 접속하는 구성에 있어서는 접지배선층이 제1 및 제2의 박막트랜지스터가 제1 및 제2의 비트선의 전위변동에 의하여 오동작하는 것을 효과적으로 방지한다.
또 메모리셀이 형성되는 장방형영역의 상방에 비트선과 접지배선층으로된 금속배선층을 소정의 간격을 띄어서 장방형영역의 제2변(짧은 변)에 따른 방향으로 뻗도록 형성한 경우에는 접지배선층이 되는 저저항의 금속배선층을 제1구동용 트랜지스터 및 제2구동용 트랜지스터의 공통의 소스영역에 직접 접속할 수 있으므로 접지배선층이 되는 금속 배선층과 제1구동용 트랜지스터 또는 제2구동용 트랜지스터의 소스영역을 금속배선층 보다 저항이 큰 폴리실리콘층 등을 통하여 접속하고 있던 종래의 비하여 접지배선층 전체의 저항이 저감된다. 이에따라 접지배선층의 전위상승이 효과적으로 방지된다.
이 발명의 다른 특징에 의한 반도체장치에 의하면, 소자분리절연막에 인접하는 불순물영역에 전기적으로 접속되고 소자분리절연막상의 제1구동용 트랜지스터의 게이트전극상에 절연막을 통하여 뻗는 제1도전층이 형성되고 이 제1도전층상과 게이트전극상에 제1도전층과 게이트전극을 전기적으로 접속하는 제2도전층이 형성되므로 제1도전층과 불순물영역의 접속을 위한 접속공을 형성하는 경우에 종래와 같이 소자분리절연막이 삭거되지 않는다.
이 발명의 또다른 특징에 의한 반도체기억장치에 의하면 워드선이 뻗는 방향과 대략 직교하는 방향에 뻗도록 전원전압배선층이 형성되어 있으므로 한 번에 많은 메모리셀을 충전할 필요가 없으며 소수의 메모리셀만을 충전하면 된다. 이에따라 종래에 한 번에 많은 메모리셀을 충전하기 위하여 필요하였던 보조 배선층이 불필요하게 된다. 그러므로 이 보조배선층과 전원전압배선층의 접속영역등도 불필요하게 된다.
이 발명의 또 다른 하나의 특징에 의한 반도체기억장치의 제조방법에 의하면 제1구동용 트랜지스터의 게이트전극과 제2구동용 트랜지스터의 게이트전극간에 제1 및 제2의 구동용 트랜지스터의 공통소스영역을 형성한 후 반도체기판과 제1 및 제2의 구동용 트랜지스터의 게이트전극전을 피복하는 동시에 소스영역상에 개구가 있는 절연막이 형성되고 그 절연막의 기구내의 소스영역표면상에 금속실리사이드층이 형성되므로 그 금속실리사이드층에 의하여 소스영역의 저항이 저감된다. 동시에 소스영역에 불순물을 주입하면 소스영역의 저항이 더욱 저감된다.
다음은 이 발명의 실시예를 도면에 의하여 설명한다.
제1도~제4도는 이 발명의 제1실시예에 의한 SRAM 메모리셀을 표시한 평면구조도이다.
구체적으로 말하면 제1도~제4도는 각각 기관면의 하층으로부터 순차 4단계로 분할하여 표시한 평면도이다. 제5도는 제1도~제4도의 절단선 B-B 의 단면구조도이고, 제6도는 제1도~제4도의 절단선 C-C의 단면구조도이다.
제1도에는 N형의 불순물영역(소소/드레인영역)(4)~(9), 소자분리산화막(1)~(3), 제1폴리실리콘층(10)~(13), 제1직접접촉부(14)~(18) 및 제2폴리실리콘층(19)~(23)이 표시되어 있다.
구동용 트랜지스터(Q1)는 소정방향으로 뻗은 게이트전극(제1포리실리콘층)(11)과, 게이트전극(11)에 직교하는 방향으로 소정간격을 띄어서 헝성된 N형의 소스영역(9) 및 드레인영역(15)으로 구성되어 있다. 또 구동용 트랜지스터(Q2)는 구동용 트랜지스터(Q1)의 게이트전극(11)과 소정간격을 띄어서 대략 같은 방향으로 뻗어 형성된 게이트전극(12)과, 게이트전극(12)과 대략 직교하는 방향으로 소정간격을 띄어서 형성된 N형의 소스영역(9) 및 드레인영역(8)으로 구성되어 있다.
즉 구동용 트랜지스터(Q1)와 구동용 트랜지스터(Q2)는 공통의 소스영역(9)을 가지고 있다.
또 접근용 트랜지스터(Q3)는 한쌍의 N형 소스/드레인영역(4)(5)와 게이트전극(워드선)(10)으로 구성되고, 접근용 트랜지스터(Q4)는 한쌍의 N형 소스/드레인영역(6)(7)과 게이트전극(워드선)(10)으로 구성되어 있다. 즉 접근용 트랜지스터(Q3)와 접근용 트랜지스터(Q4)는 공통의 게이트전극(워드선)(10)을 갖는다. 그리고 이 워드선(10)은 구동용 트랜지스터(Q1)의 게이트전극과 소정간격을 띄어서 대략 같은 방향으로 뻗어 형성되어 있다. 또 제1직접 접촉부(14)~(18)는 N형의 불순물영역(4)~(8)과 제2폴리실리콘층(19)~(23)을 각각 접속하는부분이다. 그리고 제1폴리실리콘층(13)은 인접하는 다른 메모리셀의 접근용 트랜지스터의 게이트전극이다.
제2도에는 제1폴리실리콘층(10)~(13), 제2폴리실리콘층(19)~(23), 제2직접접촉부(24)~(27) 및 제3폴리실리콘층(28)~(29)이 표시되어있다. 제2직접접촉부(24)~(27)는 제3폴리실리콘층(28)(29)과, 제2폴리실리콘층(20)(22)(23) 또는 제1폴리실리콘층(11)을 접속하기 위한 부분이다. 제3폴리실리콘층(28)(29)는 각각 후술하는 부하용 트랜지스터(Q6)(Q5)의 게이트전극을 구성한다.
제3도에는 제3폴리실리콘층(28)(29), 제4폴리실리콘층(32)~(36) 및 제3직접접촉부(30)(31)가 표시되어 있다. 제3직접접촉부(30)(31)가 표시되어 있다. 제3직접접촉부(30)(31)은 제4폴리실리콘층(32)~(36)과 제3폴리실리콘층(28)(29)를 접속하기 위한 부분이다. 부하용 트랜지스터(Q5)는 P형 소스/드레인영역(제4폴리실리콘층)(32) 및 (36)과, 채널영역(제4폴리실리콘층)(35)과, 게이트전극(제3폴리실리콘층)(29)에 의하여 구성되어 있다. 부하용 트랜지스터(Q6)는 P형 소스/드레인영역(제4폴리실리콘층)(32) 및 (34)와, 채널영역(제4폴리실리콘층)(33)과 게이트전극(제3폴리실리콘층)(28)에 의하여 구성되어 있다.
다음, 제4도에는 제1폴리실리콘층(10)~(13), 제2폴리실리콘층(19)~(23), 접속부(37)~(38) 및 알루미늄 또는 텅스텐등의 금속배선으로 된 비트선(39)(40)이 표시되어 있다. 접촉부(37)(38)은 비트선(39)(40)과 제2폴리실리콘층(19)~(23)을 접속하는 역할을 하는 것이다.
제5도 및 제6도를 참조하여, 제1실시예의 메모리셀 단면구조를 설명한다. 먼저 제5도에서, P형 반도체기판(P웰)(41)의 주표면상에는 소정간격을 띄어서 게이트전극(10)(11)(12) 및 (13)이 지면에 수직인 방향으로 뻗어 형성된다. 또, P형 반도체기판(41)의 주표면상의 소정영역에는 소자분리산화막(3)이 형성되어 있다. 소자분리산화막(3)과 구동용 트랜지스터(Q1)의 게이트전극(11)간에는 소스영역(9)이 형성되어 있다.
구동용 트랜지스터(Q1)의 게이트전극(11)과 접근용 트랜지스터(Q3)의 게이트전극(10)간에는 구동용 트랜지스터(Q1)의 드레인영역과 접근용 트랜지스터(Q3)의 소스/드레인영역을 겸용하는 N형의 불순물영역(5)이 형성되어 있다. 접근용 트랜지스터(Q3)의 게이트전극(10)과 인접하는 메모리셀의 접근용 트랜지스터의 게이트전극(13)간에는 접근용 트랜지스터(Q3)의 소스/드레인영역(4)의 형성되어 있다. 불순물영역(5)상과 소스/드레인영역(불순물영역)(4)상에는 패드층(제2폴리실리콘층)(20)(19)가 각각 형성되어 있다.
패드층(20)은 제1직접접촉부(15)를 통하여 불순물영역(5)과 전기적으로 접속되어 있으며 패드층(19)는 제1직접접촉부(14)를 통하여 불순물영역(4)과 전기적으로 접속되어 있다. 패드층(20)과 구동용 트랜지스터(Q2)의 게이트전극(12)을 제2직접접촉부(24)(25)를 통하여 전기적으로 접속하도록 제3폴리실리콘층(28)이 형성되어 있다. 이 제3폴리실리콘층(28)은 부하용 트랜지스터(Q6)의 게이트전극으로서의 역할을 한다. 제3폴리실리콘층(28)상에는 제3직접접촉부(30)를 통하여 제4폴리실리콘층(36)이 형성되어 있다.
또 제3폴리실리콘층(28)상에는 층간절연막(42)을 통하여 제4폴리실리콘층(32)(33)이 형성되어 있다. 제4폴리실리콘층(36)은 부하용 트랜지스터(Q5)의 소스/드레인영역, 제4폴리실리콘층(32)는 부하트랜지스터(Q5)(Q6)의 소스/드레인영역을 구성하고 제4폴리실리콘층(33)은 채널영역을 구성한다. 또 패드층(19)에는 부하용 트랜지스터()의 상방으로 뻗는 비트선(39)가 접촉부(37)을 통하여 전기적으로 접속되어 있다.
다음은 제6도를 참조하여, 이 C-C 단면에서는 P형 반도체기판의 주표면상에 소정간격을 띄어서 게이트전극(10)(11)(12)(13)이 형성되어 있다. 또 게이트전극(11) 하에는 소자분리산화막이 형성되어 있다. 구동용 트랜지스터(Q2)의 게이트전극(12)에 인접하도록 구동용 트랜지스터(Q2)의 드렌인영역(8)이 형성되어 있다. 게이트전극(12)과 소자분리산화막(2)간에는 구동용 트랜지스터(Q2)의 소스영역(9)이 형성되어 있다. 소자분리산화막(2)과 접근용 트랜지스터(Q4)의 게이트전극(10)간에는 접근용 트랜지스터(Q4)의 소스/드레인영역(7)이 형성되어 있다. 접근용 트랜지스터(Q4)의 게이트전극(10)과 인접메모리셀의 접근용 트랜지스터의 게이트전극(13)간에는 접근용 트랜지스터(Q4)의 소스/드레인영역(6)이 형성되어 있다. 접근용 트랜지스터(Q4)의 소스/드레인영역(6)(7)상 및 구동용 트랜지스터(Q2)의 드레인영역(8)상에는 각각 제1직접접촉부(16)(17)(18)을 통하여 각각 패드층(제2폴리실리콘층)(21)(22)(23)이 형성되어 있다. 패드층(22)과 구동용 트랜지스터(Q1)의 게이트전극(11)은 제3폴리실리콘층(29)에 의하여 전기적으로 접속되어 있다.
즉 본 실시예에서는 구동용 트랜지스터(Q1)의 게이트전극(11)과 접근용 트랜지스터(Q4)의 소스/드레인영역(7)의 전기적 접속을 패드층(제2폴리실리콘층)(22) 및 제3폴리실리콘층(29)의 2개의 폴리실리콘층을 사용하여 실시하고 있다.
또 제3폴리실리콘층(29)은 패드층(23)과도 제2직접접촉부(27)를 통하여 전기적으로 접속되고 있다. 제3폴리실리콘층(29)상에는 제3직접접촉부(31)를 통하여 제4폴리실리콘층(34)이 형성되어 있다.
또한 제3폴리실리콘층(29)상에는 층간 절연막(43)을 통하여 제4폴리실리콘층(32)(35)이 형성되어 있다. 제4폴리실리콘층(34)은 부하용 트랜지스터(Q6)의 소스/드레인영역을 구성하고 제4폴리실리콘층(34)은 부하트랜지스터(Q5)의 채널영역을 구성한다. 또 제3폴리실리콘층(29)은 부하용 트랜지스터(Q5)의 게이트전극을 구성한다. 패드층(21)에는 부하용 트랜지스터(Q5)의 위쪽으로 뻗는 비트선(40)이 접촉부(38)를 통하여 전기적으로 접속되어 있다. 제7도는 제1도~제6도에 표시한 제1실시예의 메모리셀 판독동작을 설명하기 위한 등가회로도이다. 여기서 부하용 트랜지스터(Q5)(Q6)는 이들에 유입하는 전류가 적으므로 이 등가회로도에는 표시하지 않았다.
또 비트선(39)(40)에는 각각 비트선부하(160)(161)이 접속되어 있다. 메모리노드(A)가 L레벨, 메모리노드(B)가 H레벨인 경우에는 비트선부하(160)에서 접근용 트랜지스터(Q3), 메모리노드(A), 구동용 트랜지스터(Q1) 및 노드(E)를 경유하여 GND(112)로 전류가 흐른다.
여기서, 이 제1실시예에서는 제1도, 제5도 및 제6도에서는 표시한 바와 같이 구동용 트랜지스터(Q1)와 구동용 트랜지스터(Q2)의 소스영역(9)이 공통이다. 따라서, 노드(E)에서 GND(112)로 향하여 전류가 흐른경우에 노드(E)의 전위가 i×ro분만큼 상승하더라도 메모리노드(A)와 메모리노드(B)와는 같은 만큼 전위가 상승하므로 구동용 트랜지스터(Q1)와 구동용 트랜지스터(Q2)의 GND 전위는 같게 된다. 그러므로 구동용 트랜지스터(Q1)와 구동용 트랜지스터(Q3)의 전위의 언밸런스를 해소시킬 수 있다. 이결과 종래 전위의 언밸런스에 기인하여 발생하던 데이터의 반전을 효과적으로 방지할 수 있다.
또 이 제1실시예의 메모리셀에서는 제6도에 표시한 바와 같이 구동용 트랜지스터(Q1)의 게이트전극(11)과 접근용 트랜지스터(Q4)의 소스/드레인영역(7)의 전기적 접속을 제2폴리실리콘층(22) 및 제3폴리실리콘층(29)의 2개의 폴리실리콘층을 사용하여 실시함으로써 제34도에 표시한 종래의 공용직접 접촉구조에서 발생하던 문제점을 해소할 수 있다.
즉 제6도에 표시한 제1실시예의 접촉부 구조에서는 게이트전극(11)의 단부와 제2폴리실리콘층(22)을 직접 접촉시킬 필요가 없으므로 제1직접 접촉부(17)를 게이트전극(11)의 단부위치에 관계없이 형성할 수 있다. 따라서 게이트전극(11)의 단부위치가 변위되어 소자분리산화막(2)상에 오게되더라도 제1직접 접촉부(17)를 종래와 같이 소자분리산화막(2)상의 영역에 형성할 필요는 없다. 이 결과 제1직접 접촉부(17)의 형성시의 에칭에 의하여 소자분리산화막(2)이 삭거되는 일이 없으며 제34도에 표시한 종래의 공용직접 접촉부구조와 같이 리크전류의 발생도 없다.
제8도는 이 발명의 제2실시예에 의한 SRAM 메모리셀을 표시한 평면도이다.
이 제8도의 평면도는 제1도에 표시한 제1실시예의 평면도에 대응한다. 제9도는 제8도의 D-D선 단면구조도이다. 제8도 및 제9도를 참조하여 이 제2실시예의 메모리셀에서는 제1도에 표시한 제1실시예의 메모리셀과 달리 구동용 트랜지스터(Q1) 및 (Q2)의 공통소스영역(9)에 제1직접접촉부(44)를 통하여 제2폴리사이드배선(45)가 형성되어 있다. 이와 같이 제2폴리사이드배선(45)을 소스영역(9)상에 형성함으로써 제1실시예의 효과에 부가하여 소스영역(9)의 저항을 저감할 수 있는 효과가 있다.
이에따라 제7도에 표시한 기생저항(ro)을 저감할 수 있으므로 기생저항(ro)에 전류가 흐른 경우의 노드(E)의 전위상승분을 감소시킬 수 있다.
제10도는 이 발명의 제3실시예에 의한 SRAM 메모리셀의 평면구조도이다. 이 제10도의 평면구조도는 제3도에 표시한 제1실시예의 평면구조도에 대응하는 것이다. 제11도는 제10도에 표시한 메모리셀의 E-E선 단면구조도이며, 제12도는 F-F선 단면구조도이다.
제10도~제12도를 참조하여 이 제3실시예의 메모리셀에서는 제1도~제6도에 표시한 제1실시예의 메모리셀과 달리 그 상부가 부하용 트랜지스터(Q5)(Q6)와 비트선(39)(40)간에 뻗어 형성된 배선층이 접촉부(46)를 통하여 소스영역(9)에 전기적으로 접속되어 있다.
이 배선층(47)은 금속배선층 또는 폴리사이드배선층으로 이루어진다.
이 제3실시예의 배선층(47)의 제조방법으로서는 제4폴리실리콘층(32)에 개구부를 형성한 후 전면에 실리콘산화막을 형성하고 이방성에칭을 한다. 이에따라 접촉부(46)를 형성할 수 있다.
그후 접촉부(46)에서 소스영역(9)과 전기적으로 접속하는 동시에 제4폴리실리콘층(32) 상방으로 뻗는 배선층(47)을 형성한다.
이와 같이 이 제3실시예에서는 비트선(39)(40)과 부하용 트랜지스터(Q5)(Q6)를 구성하는 제4폴리실리콘(32)(33)간에 뻗도록 배선층(47)을 형성함으로써 비트선(39)의 전위변동에 의하여 부하용 트랜지스터(Q6)가 오동작을 일으키는 소위 크로스토트 현상을 효과적으로 방지할 수 있다. 또 배선층(47)은 제4폴리실리콘층(32)(33)(35)(36)의 형성후에 헝성할 수 있으므로 배선층(47)으로서 금속배선층을 사용할 수 있다. 즉, 폴리실리콘층 형성시에는 800℃ 이상의 온도가 되므로 융점이 낮은 금속배선층을 폴리실리콘층 형성전에 형성하는 것은 곤란하다. 그러나 이 제3실시예에서는 제4폴리실리콘층(32)(33)(35)(36)의 형성후에 배선층(47)을 형성하므로 배선층(47)으로서 금속배선층을 사용할 수 있다. 이 결과 저항치가 낮은 금속배선층을 소스영역(9)에 접속할 수 있어 소스영역(9)의 저항치를 효과적으로 저감시킬 수 있다.
제13~제15도는 이 발명의 제4실시예에 의한 메모리셀의 제조프로세스를 설명하기 위한 단면구조도이다. 이 제4실시예의 메모리셀에서는 제15도에 표시한 바와 같이 소스영역(9)의 표면상에 티타늄실리사이드층(52)이 형성되어 있다. 이 티타늄실리사이드층(52)의 형성시 동시에 소스영역(9)으로 불순물을 주입하므로 소스영역(9)의 저항을 효과적으로 저감시킬 수 있다. 다음은 제13도~제15도를 참조하여 이 제4실시예의 메모리셀 제조프로세스를 설명한다.
먼저 제13도와 같이 P형 반도체기관(P웰)(41)의 주표면상에 소정간격을 띄어서 구동용 트랜지스터(Q1)(Q2)의 게이트전극(11)(12)를 형성한다. 이 게이트전극(11)(12)을 마스크로 하여 불순물을 이온주입하여서 n소스/드레인영역(49a)(49b)(49c)(49d)를 형성한다. 게이트전극(11)(12)의 양측벽부분에 측벽(48a)(48b)(48c)(48d)을 각각 형성한다. 게이트전극(11)(12)와 측벽(48a)(48b)(48c)(48d)를 마스크로하여 불순물을 이온주입하여서 구동용 트랜지스터(Q1)의 드레인영역(5), 구동용 트랜지스터(Q1)(Q2)의 공통소스영역(9) 및 구동용 트랜지스터(Q2)의 드레인영역(8)을 형성한다. 전면에는 실리콘산화막(50)을 형성한다.
다음은 제14도와 같이 실리콘산화막(50)상의 소정영역에 레지스트(51)를 형성한다. 레지스트(51)를 마스크로 하여 실리콘산화막(50), 측벽(48b)(48c)를 이방성에칭한다. 이에따라 제15도와 같이 접촉공(60)이 형성된다. 접촉공(60)내의 노출된 소스영역(9) 표면을 티타늄실리사이드화하여 티타늄실리사이드층(52)을 형성한다.
이 처리에서 소스영역(9)으로 불순물을 이온주입할 때 사(斜) 이온주입법이 사용된다.
이 티타늄실리사이드층(52)과 이 이온주입에 의하여 소스영역(9)의 저항치를 효율적으로 저감시킬 수 있다.
이 소스영역(9)의 티타늄실리사이드화는 일반적으로 접합리크전류를 증대시킨다. 그러나 접합리크전류가 발생하여도 구동용 트랜지스터(Q1)(Q2)의 소스영역(9)은 GND 전위로 유지되므로 실제적인 문제는 일어나지 않는다.
제16도 및 제17도는 이 발명의 제5실시예에 의한 SRAM 메모리셀의 단면구조도이다. 제16도 및 제17도는 각각 제1실시예의 제5도 및 제6도에 대응한다. 제16도 및 제17도를 참조하여 이 제5실시예의 메모리셀이 제5도 및 제6도에 표시한 제1실시예의 메모리셀과 다른점은 부하용 트랜지스터(Q5)(Q6)를 구성하는 게이트전극(제5폴리실리콘층)(54)(53)을 각각 채널영역(35)(33) 상방에 배치하고 있는 점이다.
이와 같이 구성함으로써 비트선(39)(40)의 전위변동에 의한 부하용 트랜지스터(Q6)(Q5)의 오동작을 효과적으로 방지할 수 있다.
제18~제20도는 이 발명의 제6실시예에 의한 SRAM 메모리셀을 표시한 평면구조도이다.
구체적으로 제18도~제20도는 각각 기판면의 하층으로부터 순차 3단계로 분할한 평면도이다. 제21도는 제18도~제20도의 절단선 G-G의 단면구조도이며 제22도는 제18도~제20도의 절단선 H-H의 단면구조도이다.
제18도에는 N형 불순물영역(소스/드레인영역)(64)~(68)과 소자분리산화막(61)~(63)과, 제1폴리실리콘층(69)~(71)과, 제1직접접촉부(72)~(74)와 제2폴리실리콘층(65)(66)이 표시되어 있다.
즉 구동용 트랜지스터(Q1)는 드레인영역(65)과 게이트전극(70)과, 소스영역(66)으로 구성되어 있다. 구동용 트랜지스터(Q2)는 드래인영역(68)과 게이트전극(71)과, 구동용 트랜지스터(Q1)와 공통의 소스영역(66)으로 구성되어 있다.
또 접근용 트랜지스터(Q3)는 드레인영역(소스영역)(64)와, 게이트전극(69)과 소스영역(드레인영역)(65)으로 구성되어 있다. 접근용 트랜지스터(Q4)는 드레인영역(소스영역)(67)과, 게이트전극(69)과, 소스영역(드레인영역)(68)에 의하여 구성된다.
제1직접접촉부(72)는 제2폴리실리콘층(75)과 N형 불순물영역(65)을 접속하는 부분이며 제1직접접촉부(74)는 제1폴리실리콘층(76)과 N형 불순물영역(68)을 접속하는 부분이다. 제1직접접촉부(73)는 제2폴리실리콘층(76)과 제1폴리실리콘층(70)을 접속하는 부분이다.
제19도에는 제2폴리실리콘층(75)(76)과, 제3폴리실리콘층(79)(80)과, 제4폴리실리콘층(83)과, 제2직접접촉부(77)(78)와, 제3직접접촉부(81)(82)가 표시되어 있다.
즉, 제2직접접촉부(77)는 제2폴리실리콘층(76)과 제3폴리실리콘층(79)을 접속하는 부분이며, 제2직접접촉부(78)는 제1폴리실리콘층(71)(제18도 참조)과 제3폴리실리콘층(80)을 접속하는 부분이다. 제3직접접촉부(81)는 제2폴리실리콘층(75)과 제4폴리실리콘층(83)을 접속하는 부분이다. 제3직접접촉부(82)는 제3폴리실리콘층(80)과 제4폴리실리콘층(83)을 접속하는 부분이다.
부하용 트랜지스터(Q5)는 P형 소스/드레인영역(제2폴리실리콘층)(75a)(75c)과, 채널영역(제2폴리실리콘층)(75b)과, 게이트전극(제3폴리실리콘층)(79)으로 구성되어 있다.
부하용 트랜지스터(Q6)는 P형 소스/드레인영역(제2폴리실리콘층)(76a)(76c)과, 채널영역(제2폴리실리콘층)(76b)과, 게이트전극(제3폴리실리콘층)(80)으로 구성되어 있다.
이 제6실시예에서는 제1실시예~제5실시예와 달리 부하용 트랜지스터(Q5)(Q6)의 게이트전극(79)(80)은 각각 채널영역(75b)(76b)의 상방에 형성되어 있다.
제20도는 N형 불순물영역(64)~(68)과, 소자분리산화막(61)~(63)과, 제1폴리실리콘(69)~(71)과, 접촉부(84)~(86)와, 알루미늄 또는 텅스텐등의 금속배선으로된 비트선(87)(88)과, 알루미늄 또는 텅스텐 등의 금속배선으로된 GND선(89)이 표시되어 있다.
접촉부(84)는 N형 불순물영역(64)과 비트선(87)을 접속하는 부분이며 접촉부(85) N형 불순물영역(67)과 비트선(88)을 접속하는 부분이다. 접속부(86)는 구동용 트랜지스터(Q1)(Q2)이 공통소스영역(N형 불순물영역)(66)가 GND선(89)를 접속하는 부분이다.
이 제6실시예에서는 제1실시예와 마찬가지로 구동용 트랜지스터(Q1)와 구동용 트랜지스터(Q2)가 공통의 소스영역(N형 불순물영역)(66)을 갖추고 있다. 이에따라 구동용 트랜지스터(Q1)와 구동용 트랜지스터(Q2)의 GND 전위가 같게된다. 이 결과 구동용 트랜지스터(Q1)와 구동용 트랜지스터(Q2)의 GND 언밸런스를 해소할 수 있다. 그러므로 종래 GND 전위의 언밸런스로 인하여 발생한 데이터의 효과적으로 방지할 수 있다.
또 이 제6실시예에서는 제1실시예~제5실시예와 달리 제20도에 표시한 바와 같이 메모리셀(200)의 단변(短邊)을 따라 비트선(87)(88)을 배열하고 있다. 이에따라 메모리셀(200)의 장변방향의 길이가 메모리셀(200)의 상방에 형성되는 각 금속배선간의 간격을 결정하게 된다. 이 결과 비트선(87)(88)을 장변방향을 따라 배열하는 경우에 비하여 메모리셀(200)의 상방에 형성되는 금속배선의 간격을 크게할 수 있다. 그러므로 이 제6실시예에서는 메모리셀(200)의 상방에 비트선(87)(88) 뿐만 아니라 금속배선으로된 GND선(89)도 배치할 수 있다. 따라서 이 제6실시예에서는 알루미늄 또는 텅스텐 등의 저항이 작은 금속배선으로된 GND선(89)과 구동용 트랜지스터(Q1)(Q2)의 공통소스영역(66)을 직접 접속할 수 있다. 이에따라 이 제6실시예에서는 종래의 GND 선과 구동용 트랜지스터(Q1)(Q2)의 소스영역을 급속배선보다 저항이 큰 폴리실리콘층을 개재시켜서 접속하는 구조에 비하여 그 폴리실리콘층이 없는 분의 저항을 저감시킬 수 있다.
그러므로 종래의 비하여 GND선(89)의 전위상승을 효과적으로 저감시킬 수 있다. 또 이 제6실시예에서는 GND선과 제1 또는 제2의 구동용 트랜지스터 사이에 개재시키기 위한 폴리실리콘층을 필요로 하지 않으므로, 이 폴리실리콘층과 GND선을 접속하기 위한 영역을 새로 설치할 필요가 없다. 이에따라 소자의 집적도를 향상시킬 수 있다.
제23도는 종래의 16개분 메모리셀(400)의 배열을 표시한 평면개략도이며 제24도는 제18도~제22도에 표시한 제6실시예의 16개분 메모리셀(200)의 배열을 표시한 평면개략도이다.
먼저, 제23도를 참조하여 종래에는 워드선(369)에 대하여 대략 평행으로 뻗도록 폴리실리콘층으로 된 Vcc(전원배압)배선(375)(376)을 배치하였다. 이와 같은 구성에 있어서, 종래에는 워드선(369)을 선택한 후 그 워드선(369)에 이어지는 16개의 메모리셀(400)을 Vcc 전위로 상승시키기 위하여 폴리실리콘층으로 된 Vcc 배선(375)(376)에 의하여 16개의 메모리셀(400)을 충전하고 있었다. 그러나 한 번에 많은 메모리셀을 충전하므로 Vcc 전원을 안정적으로 공급하기가 어려웠다. 이 때문에 종래에는 Vcc용의 금속배선층(381)을 새로 설치할 필요가 있었다. 이 Vcc용 금속배선층(381)과 폴리실리콘층으로 된 Vcc(375)은 접촉부(382a)에서 접속되고 Vcc용의 금속배선층(381)과 폴리실리콘으로된 Vcc 배선(376)은 접촉부(382a)에서 접속된다. 이 접촉부(382a)(382b)는 메모리셀(400)이 형성되는 영역과는 별개의 영역에 설치할 필요가 있었다.
이에 대하여 이 발명의 제6실시예에서는 제24도와 같이 폴리실리콘으로된 Vcc 배선(75a)이 워드선(69)에 대하여 대략 직교하도록 형성되어 있다. 그러므로 워드선(69)을 선택한 후 1개의 Vcc 배선(75a)에 의하여 2개의 메모리셀(200)만을 충전하면 된다. 이 결과 이 제6실시예에서는 종래와 같이 Vcc 전위강화를 위한 금속배선층(381)(제23도 참조)을 새로 설치할 필요가 없다. 따라서 제23도와 같이 종래의 접촉부(382a)(382b)를 위한 영역을 새로 설치할 필요도 없다. 그러므로 소자의 직접도를 향상시킬 수 있다.
그리고 상기 실시예에서는 P형 반도체기판을 사용하였으나 이에 한정되는 것은 아니며, P형 반도체기판상의 P웰, N형 반도체기판상의 P웰을 사용하여도 된다.
상기와 같이 이 발명의 한 특징에 의한 반도체기억장치에 의하면, 제1구동용 트랜지스터의 게이트전극과 제2구동용 트랜지스터의 게이트전극간에 제1구동용 트랜지스터의 소스영역과 제2구동용 트랜지스터의 소스영역을 서로 전기적으로 접속하도록 형성함으로써 제1구동용 트랜지스터의 GND 전위와 제2구동용 트랜지스터의 GND 전위가 같게되어, 종래 발생하였던 GND 전위의 언밸런스를 해소시킬 수 있다. 이에따라 GND 전위의 언밸런스에 기인한 데이터의 반전등의 문제점을 효과적으로 방지할 수 있다.
또 제1 및 제2의 구동용 트랜지스터의 소스영역상에 저저항층을 형성하면 소스영역의 저항치를 효과적으로 저감시킬 수 있다.
또한 제1 및 제2의 부하용 트랜지스터로서 반도체기판상의 층간절연막상에 형성된 제1 및 제2의 박막트랜지스터를 사용하고, 이 제1 및 제2의 박막트랜지스터 상방으로 뻗는 제1 및 제2의 비트선을 제1 및 제2의 접근용 트랜지스터에 각각 전기적으로 접속하고 그 상부가 제1 및 제2의 박막트랜지스터와 제1 및 제2의 비트선간에 뻗도록 형성된 접지배선층을 제1 및 제2의 구동용 트랜지스터와 공통소스영역에 전기적으로 접속함으로써 접지 배선층에 의한 제1 및 제2의 비트선의 전위변동에 의하여 제1 및 제2의 박막트랜지스터가 오동작하는 것을 효과적으로 방지할 수 있다.
또 메모리셀이 형성되는 영역의 상방에 비트선과 접지배선층이 되는 금속배선층을 소정간격을 띄어서 메모리셀의 제2변(단변)에 따른 방향으로 뻗도록 형성함으로써 접지배선층이 소저항의 금속배선층과 제1 및 제2의 구동용 트랜지스터의 공통소스영역을 직접접속할 수 있다. 이에따라 접지배선층과 제1 및 제2의 구동용 트랜지스터의 소스영역을 금속배선층보다 저항이 큰 폴리실리콘층을 통하여 접속한 종래에 비하여 폴리실리콘층이 없는 만큼 접지배선층 전체의 저항을 감소시킬 수 있다. 이결과 종래의 저항이 큰 폴리실리콘에 의한 GND 전위의 상승을 방지할 수 있어 GND 전위의 고정이 용이하게 된다.
이 발명의 다른 특징에 의한 반도체기억장치에 의하면, 반도체기판의 주표면상에 형성된 불순물영역에 전기적으로 접속되는 동시에 소자분리절연막상에 형성된 구동용 트랜지스터의 게이트전극상에 절연막을 통하여 뻗도록 제1도전층을 형성하고 이 제1도전층상과 게이트전극상에 제1도전층과 게이트전극을 전기적으로 접속하도록 제2도전층을 형성함으로써 게이트전극단부의 위치와는 관계없이 제1도전층과 불순물영역의 접속영역을 형성할 수 있으므로 게이트전극 단부의 위치가 변위되어 소자분리절연막상에 오더라도 제1도전층과 불순물영역의 접촉공형성시의 에칭에 의하여 소자분리절연막이 삭거되지 않는다. 이 결과 종래의 공용직접접촉부 구조를 사용한 경우에 생기는 접합리크전류의 발생을 효과적으로 방지할 수 있다.
이 발명의 또다른 특징에 의한 반도체기억장치에 의하면 제1 및 제2의 접근용 트랜지스터의 게이트전극을 구성하는 워드선이 뻗는 방향과 대략 직교하는 방향으로 뻗도록 전원 전압배선층을 형성함으로써 메모리셀을 충전하는 경우에 종래에 비하여 소수의 메모리셀을 충전하기만 하면 되므로 종래 다수의 메모리셀을 충전하기 위하여 필요하였던 전원 전압용의 금속배선층이 불필요하게 된다. 그러므로, 이 전원전압용의 금속배선층과 전원전압배선층을 접속하기위한 접속영역을 새로 설치할 필요가 없으며, 소자의 직접도를 형성시킬 수 있다.
이 발명의 또다른 하나의 특징인 반도체기억장치의 제조방법에 의하면 반도체기판과 제1 및 제2의 구동용 트랜지스터의 게이트전극을 피복하는 동시에 제1 및 제2의 구동용 트랜지스터의 공통소스영역상에 개구가 있는 절연막을 형성하고 이개구내의 소스영역표면상에 금속실리사이드층을 형성함으로써 소스영역의 저항치를 효과적으로 저하시킬 수 있다. 또한 소스영역에 불순물을 도입함으로써 소스영역의 저항치를 더욱 저하시킬 수 있다.
Claims (10)
- 플립·플롭회로를 구성하는 한쌍의 제도전형인 제1 및 제2의 구동용 트랜지스터 및 한쌍의 제2도전형인 제1 및 제2의 부하용 트랜지스터와, 한쌍의 제1 및 제2의 접근용 트랜지스터를 구비한 메모리셀을 포함하는 반도체기억장치에 있어서, 상기 메모리셀은 소정의 방향으로 뻗은 상기 제1구동용 트랜지스터의 게이트전극과, 상기 제1구동용 트랜지스터의 게이트전극과 소정간격을 띄어서 실질적으로 같은 방향으로 뻗은 상기 제2구동용 트랜지스터의 게이트전극과, 상기 제1구동용 트랜지스터의 게이트전극과 소정간격을 띄어서 상기 제1구동용 트랜지스터의 게이트전극이 뻗은 방향과 대략 같은 방향으로 뻗어 있는 동시에 상기 제1 및 제2의 접근용 트랜지스터의 게이트전극을 형성하는 워드선으로 구성되며, 상기 제1 및 제2의 구동용 트랜지스터의 게이트전극간에는 상기 제1 및 제2의 구동용 트랜지스터의 소스영역이 서로 전기적으로 접속되도록 형성되고, 상기 제1 및 제2의 접근 트랜지스터에는 상기 제1 및 제2의 박막 트랜지스터의 위쪽으로 뻗는 제1 및 제2의 비트선이 각각 전기적으로 접속되며, 상기 제1 및 제2의 구동용 트랜지스터의 소스영역에는 상기 제1 및 제2의 박막트랜지스터의 위쪽과 상기 제1 및 제2의 비트선의 아래쪽 사이에 뻗는 상부가 있는 접지배선층이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체기억장치.
- 제1항에 있어서, 상기 접지배선층은 금속배선층을 포함하는 것을 특징으로 하는 반도체장치.
- 플립·플롭회로를 구성하는 한쌍의 제1도전형인 제1 및 제2의 구동용 트랜지스터 및 한쌍의 제2도전형인 제1 및 제2의 부하용 트랜지스터와, 한쌍의 제1 및 제2의 접근용 트랜지스터로 구비한 메모리셀을 포함하는 반도체기억장치에 있어서, 상기 메모리셀은 상길 제1 및 제2의 접근용 트랜지스터의 게이트전극을 형성하는 워드선과, 상기 제1의 구동용 트랜지스터의 게이트전극과, 상기 워드선에 대하여 평행방향으로 뻗는 한 개의 배선을 공용하는 상기 제2의 구동용 트랜지스터의 게이트전극으로 구성되고 상기 제1 및 제2의 구동용 트랜지스터는 하나의 공통소스영역을 가지며, 상기 메모리셀은 제1의 변과 상기 제1의 변보다 짧은 제2의 변으로 된 장방형 영역에 형성되고, 제1 및 제2의 비트선과 접지선으로 되는 금속배선층은 서로 정해진 거리를 띄어서 상기 제1 및 제2의 비트선 사이에 뻗는 상기 접지선과 함께 상기 장방형영역의 제2의 변에 따른 방향으로 뻗도록 형성되는 것을 특징으로 하는 반도체기억장치.
- 플립플롭회로를 구성하는 한쌍의 제1도전형인 제1 및 제2의 구도용 트랜지스터 및 한쌍의 제2도전형인 제1 및 제2의 부하용 트랜지스터를 포함하는 반도체기억장치에 있어서, 제1 및 제2의 접근용 트랜지스터의 게이트전극을 형성하고 정해진 방향으로 뻗는 워드선과, 상기 워드선이 뻗는 방향과 대략 직교하는 방향으로 뻗도록 형성된 전원전압배선층으로 구성되고, 제1 및 제2의 트랜지스터는 박막트랜지스터로 형성되며 전원전압배선층은 부하트랜지스터에 전력을 공급하기 위한 배선으로서 역할을 하는 것을 특징으로 하는 반도체장치.
- 제1의 변과 상기 제1의 변보다 짧은 제2의 변이 있는 장방형영역에 접지선과 제1 및 제2의 비트선이 상기 장방형영역의 제2의 변에 따라 뻗어서 형성된 메모리셀로 구성되고, 상기 접지선은 상기 제1 및 제2의 비트선 사이에 뻗어 있는 접근용 기억장치에 있어서, 상기 장치는, 제1의 구동용 트랜지스터, 제2의 구동용 트랜지스터 및 워드선과 상기 제1의 구동용 트랜지스터의 게이트전극과, 상기 워드선에 평행방향으로 뻗는 한 개의 배선을 공용하는 상기 제2의 구동용 트랜지스터의 게이트전극으로 구성되는 것을 특징으로 하는 반도체기억장치.
- 플립플롭회로를 구성하는 한쌍의 제1도전형인 제1 및 제2의 구동용 트랜지스터와 한쌍의 제2도 전형인 제1 및 제2의 부하용 드랜지스터와 한쌍의 제1 및 제2의 접근용 트랜지스터를 구비한 반도체기억장치에 있어서, 메모리셀은 소정의 방향으로 뻗는 상기 제1의 구동용 트랜지스터의 게이트전극과, 소정간격을 띄어서 상기 제1의 구동용 트랜지스터의 상기 게이트전극과 소정간격을 띄어서 상기 제1의 구동용 트랜지스터의 상기 게이트전극과 대략 같은 방향으로 뻗으며, 상기 제1 및 제2의 접근용 트랜지스터의 게이트전극을 형성하는 워드선과, 상기 제1 및 제2의 구동용 트랜지스터의 대략 소스영역 전표면상에 형성된 저저항층으로 형성되고, 상기 제1 및 제2의 구동용 트랜지스터의 소스영역이 서로 전기적으로 접속하도록 형성되는 것을 특징으로 하는 반도체기억장치.
- 제6항에 있어서, 상기 저저항층은 금속실리사이드층을 포함하는 것을 특징으로 하는 반도체기억장치.
- 플립플롭회로를 구성하는 한쌍의 제1도전형인 제1 및 제2의 구동용 트랜지스터 및 한쌍의 제2도 전형인 제1 및 제2의 부하용 트랜지스터와, 한쌍의 제1 및 제2의 접근용 트랜지스터를 구비한 메모리셀을 포함하는 반도체기억장치의 제조방법이며, 반도체기판의 주표면상에 소정간격을 띄어서 상기 제1 및 제2의 구동용 트랜지스터의 게이트전극을 형성하는 공정과, 상기 제1 및 제2의 구도용 트랜지스터의 게이트전극간에 상기 제1 및 제2의 구동용 트랜지스터의 공통소스영역을 형성하는 공정과, 상기 소스영역 위쪽에 위치한 개구가 있으며 상기 반도체기판과 상기 제1 및 제2의 구동용 트랜지스터를 피복하는 절연막을 형성하는 공정과, 상기 개구내에 위치하는 상기 소스영역의 표면상에 금속실리사이드층을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체기억장치의 제조방법.
- 제8항에 있어서, 상기 절연막을 마스크로 하여 제1도전형의 불순물을 상기 소스영역으로 도입하는 공정을 추가 구성한 것을 특징으로 하는 반도체기억장치의 제조방법.
- 제8항에 있어서, 상기 금속실리사이드층은 티타늄실리사이드층인 것을 특징으로 하는 반도체기억장치의 제조방법.
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