JPH06326274A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH06326274A JPH06326274A JP5192159A JP19215993A JPH06326274A JP H06326274 A JPH06326274 A JP H06326274A JP 5192159 A JP5192159 A JP 5192159A JP 19215993 A JP19215993 A JP 19215993A JP H06326274 A JPH06326274 A JP H06326274A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- Y10S257/903—FET configuration adapted for use as static memory cell
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Abstract
(57)【要約】
【目的】 本発明は、半導体記憶装置において、１つの
メモリセル内のＧＮＤ電位のアンバランスを低減するこ
とを目的とする。 【構成】 本発明は上記目的を達成するため、１対のド
ライバ（駆動用）トランジスタＱ1 およびＱ2 のソース
領域９を共通にする。
メモリセル内のＧＮＤ電位のアンバランスを低減するこ
とを目的とする。 【構成】 本発明は上記目的を達成するため、１対のド
ライバ（駆動用）トランジスタＱ1 およびＱ2 のソース
領域９を共通にする。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモ
リセルの構造およびその製造方法に関する。
びその製造方法に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモ
リセルの構造およびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の１つとして、Ｓ
ＲＡＭが知られている。図２５は、従来のＳＲＡＭの１
つのメモリセルの等価回路図である。このメモリセル
は、負荷としてＰ型ＭＯＳトランジスタを用いた６つの
トランジスタで構成されている。すなわち、１対のドラ
イバ（駆動用）トランジスタＱ1 、Ｑ2 （Ｎ型ＭＯＳト
ランジスタ）と１対の負荷トランジスタＱ5 、Ｑ6 （Ｐ
型ＭＯＳトランジスタ）とが相互に接続されてフリップ
フロップ回路を構成している。１対の負荷トランジスタ
Ｑ5 、Ｑ6 のソース領域１１０および１１１は、ＶC C
電源に接続されており、ドライバトランジスタＱ1 、Ｑ
2 のソース領域はＧＮＤ１１２および１１３に接続され
ている。
ＲＡＭが知られている。図２５は、従来のＳＲＡＭの１
つのメモリセルの等価回路図である。このメモリセル
は、負荷としてＰ型ＭＯＳトランジスタを用いた６つの
トランジスタで構成されている。すなわち、１対のドラ
イバ（駆動用）トランジスタＱ1 、Ｑ2 （Ｎ型ＭＯＳト
ランジスタ）と１対の負荷トランジスタＱ5 、Ｑ6 （Ｐ
型ＭＯＳトランジスタ）とが相互に接続されてフリップ
フロップ回路を構成している。１対の負荷トランジスタ
Ｑ5 、Ｑ6 のソース領域１１０および１１１は、ＶC C
電源に接続されており、ドライバトランジスタＱ1 、Ｑ
2 のソース領域はＧＮＤ１１２および１１３に接続され
ている。
【０００３】さらに、１対のアクセストランジスタＱ
3 、Ｑ4 （Ｎ型ＭＯＳトランジスタ）は各々記憶ノード
１１４および１１５に接続されている。そしてアクセス
トランジスタＱ3 のソース／ドレイン領域の一方にはビ
ット線１０７が接続されており、アクセストランジスタ
Ｑ4 のソース／ドレイン領域の一方にはビット線１０８
が接続されている。また、アクセストランジスタＱ3 、
Ｑ4 のゲート電極はワード線１０９に接続されている。
3 、Ｑ4 （Ｎ型ＭＯＳトランジスタ）は各々記憶ノード
１１４および１１５に接続されている。そしてアクセス
トランジスタＱ3 のソース／ドレイン領域の一方にはビ
ット線１０７が接続されており、アクセストランジスタ
Ｑ4 のソース／ドレイン領域の一方にはビット線１０８
が接続されている。また、アクセストランジスタＱ3 、
Ｑ4 のゲート電極はワード線１０９に接続されている。
【０００４】図２６〜図２８は、ＳＲＡＭのメモリセル
の平面構造図であり、各々基板表面の下層から順に３段
階に分割して示したものである。図２９は、図２６〜図
２８中の切断線Ａ−Ａに沿った方向からの断面構造図で
ある。図２５〜図２９を参照して、従来のメモリセルで
は、シリコン基板１４８の主表面に１対のドライバトラ
ンジスタＱ1 、Ｑ2 と１対のアクセストランジスタＱ
3 、Ｑ4 が形成されている。ドライバトランジスタＱ1
は、ドレイン領域１２１およびソース領域１２２とゲー
ト電極１２５とを有する。ドライバトランジスタＱ2
は、ドレイン領域１１７およびソース領域１１８とゲー
ト電極１２６とを有する。
の平面構造図であり、各々基板表面の下層から順に３段
階に分割して示したものである。図２９は、図２６〜図
２８中の切断線Ａ−Ａに沿った方向からの断面構造図で
ある。図２５〜図２９を参照して、従来のメモリセルで
は、シリコン基板１４８の主表面に１対のドライバトラ
ンジスタＱ1 、Ｑ2 と１対のアクセストランジスタＱ
3 、Ｑ4 が形成されている。ドライバトランジスタＱ1
は、ドレイン領域１２１およびソース領域１２２とゲー
ト電極１２５とを有する。ドライバトランジスタＱ2
は、ドレイン領域１１７およびソース領域１１８とゲー
ト電極１２６とを有する。
【０００５】また、アクセストランジスタＱ3 は、１対
のソース／ドレイン領域１１９および１２０とゲート電
極１０９とを有する。アクセストランジスタＱ4 は、１
対のソース／ドレイン領域１１６および１１７とゲート
電極１０９とを有する。
のソース／ドレイン領域１１９および１２０とゲート電
極１０９とを有する。アクセストランジスタＱ4 は、１
対のソース／ドレイン領域１１６および１１７とゲート
電極１０９とを有する。
【０００６】これらのトランジスタは、Ｐ型シリコン基
板１４８の主表面に形成されたソース／ドレイン領域を
有するＮ型ＭＯＳトランジスタで構成されている。ドラ
イバトランジスタＱ2 のゲート電極１２６とアクセスト
ランジスタＱ3 のソース／ドレイン領域１２０とは、コ
ンタクト部１２８を通して接続されている。また、ドラ
イバトランジスタＱ2 のゲート電極１２６とドライバト
ランジスタＱ1 のドレイン領域１２１とはコンタクト部
１２９によって接続されている。さらにドライバトラン
ジスタＱ1 のゲート電極１２５は、アクセストランジス
タＱ4 のソース／ドレイン領域１１７とドライバトラン
ジスタＱ2 のドレイン領域１１７とにコンタクト部１２
７を介して接続されている。
板１４８の主表面に形成されたソース／ドレイン領域を
有するＮ型ＭＯＳトランジスタで構成されている。ドラ
イバトランジスタＱ2 のゲート電極１２６とアクセスト
ランジスタＱ3 のソース／ドレイン領域１２０とは、コ
ンタクト部１２８を通して接続されている。また、ドラ
イバトランジスタＱ2 のゲート電極１２６とドライバト
ランジスタＱ1 のドレイン領域１２１とはコンタクト部
１２９によって接続されている。さらにドライバトラン
ジスタＱ1 のゲート電極１２５は、アクセストランジス
タＱ4 のソース／ドレイン領域１１７とドライバトラン
ジスタＱ2 のドレイン領域１１７とにコンタクト部１２
７を介して接続されている。
【０００７】また、負荷トランジスタＱ5 のゲート電極
１３０は、コンタクト部１３９を介して負荷トランジス
タＱ6 のソース／ドレイン領域１３７に接続されてい
る。負荷トランジスタＱ6 のゲート電極１３１は、コン
タクト部１３８を介して負荷トランジスタＱ5 のソース
／ドレイン領域１３４に接続されている。
１３０は、コンタクト部１３９を介して負荷トランジス
タＱ6 のソース／ドレイン領域１３７に接続されてい
る。負荷トランジスタＱ6 のゲート電極１３１は、コン
タクト部１３８を介して負荷トランジスタＱ5 のソース
／ドレイン領域１３４に接続されている。
【０００８】ビット線１０７は、コンタクト部１４６を
介してアクセストランジスタＱ3 のソース／ドレイン領
域１１９に接続されている。ビット線１０８は、コンタ
クト部１４７を介してアクセストランジスタＱ4 のソー
ス／ドレイン領域１１６に接続されている。
介してアクセストランジスタＱ3 のソース／ドレイン領
域１１９に接続されている。ビット線１０８は、コンタ
クト部１４７を介してアクセストランジスタＱ4 のソー
ス／ドレイン領域１１６に接続されている。
【０００９】上記のように、従来のＳＲＡＭのメモリセ
ルは、シリコン基板上に４つのＮ型ＭＯＳトランジスタ
を配列し、さらにその上層にＰ型の薄膜トランジスタを
負荷として用いている。図３０は、負荷トランジスタＱ
5 およびＱ6 に用いられる薄膜トランジスタの典型的な
断面構造を示した断面図である。図３０を参照して、薄
膜トランジスタは、多結晶シリコンなどの半導体層の中
にチャネル領域１４２と１対のソース／ドレイン領域１
４１、１４３とを形成する。そして、絶縁層を介在して
チャネル領域１４２に対向する位置にゲート電極１４０
を配置する。図３１は、上記した薄膜トランジスタの電
流特性を示した特性図である。図において、Ｖｄはドレ
イン電圧、Ｖｇはゲート電圧、Ｉｄはドレイン電流であ
る。
ルは、シリコン基板上に４つのＮ型ＭＯＳトランジスタ
を配列し、さらにその上層にＰ型の薄膜トランジスタを
負荷として用いている。図３０は、負荷トランジスタＱ
5 およびＱ6 に用いられる薄膜トランジスタの典型的な
断面構造を示した断面図である。図３０を参照して、薄
膜トランジスタは、多結晶シリコンなどの半導体層の中
にチャネル領域１４２と１対のソース／ドレイン領域１
４１、１４３とを形成する。そして、絶縁層を介在して
チャネル領域１４２に対向する位置にゲート電極１４０
を配置する。図３１は、上記した薄膜トランジスタの電
流特性を示した特性図である。図において、Ｖｄはドレ
イン電圧、Ｖｇはゲート電圧、Ｉｄはドレイン電流であ
る。
【００１０】
【発明が解決しようとする課題】図３２は、ＳＲＡＭの
メモリセルの読出動作を説明するための等価回路図であ
る。図３２を参照して、図２５で示した負荷トランジス
タＱ5 およびＱ6 はこれらに流れる電流が十分小さいの
で等価回路図には示されていない。また、ビット線１０
７および１０８にはＰ型ＭＯＳトランジスタで形成され
るビット線負荷１６０および１６１がそれぞれ接続され
ている。
メモリセルの読出動作を説明するための等価回路図であ
る。図３２を参照して、図２５で示した負荷トランジス
タＱ5 およびＱ6 はこれらに流れる電流が十分小さいの
で等価回路図には示されていない。また、ビット線１０
７および１０８にはＰ型ＭＯＳトランジスタで形成され
るビット線負荷１６０および１６１がそれぞれ接続され
ている。
【００１１】ここで、記憶ノードＡをＬレベル、記憶ノ
ードＢをＨレベルとする。読出動作時には、ビット線負
荷１６０からＬレベル側の記憶ノードＡを通ってＧＮＤ
１１２へ電流ｉが流れる。この一方、Ｈレベル側の記憶
ノードＢにおいては、ビット線負荷１６１からＧＮＤ１
１３への電流は流れない。
ードＢをＨレベルとする。読出動作時には、ビット線負
荷１６０からＬレベル側の記憶ノードＡを通ってＧＮＤ
１１２へ電流ｉが流れる。この一方、Ｈレベル側の記憶
ノードＢにおいては、ビット線負荷１６１からＧＮＤ１
１３への電流は流れない。
【００１２】ここで、図２６に示したようにドライバト
ランジスタＱ1 のソース領域１２２とドライバトランジ
スタＱ2 のソース領域１１８とは異なる領域に形成され
ている。そして、ソース領域１１８とＧＮＤ１１３との
間および、ソース領域１２２とＧＮＤ１１２との間に
は、それぞれ寄生抵抗ｒが形成されている。したがっ
て、図３２に示す状態では、ノードＣは、ｒ×ｉ分だけ
電位が上昇する。これに対して、ノードＤには電流が流
れないため、ノードＤの電位は上昇しない。このため、
１つのメモリセル内でノードＣとノードＤとで電位のア
ンバランスが発生し、読出動作を正確に行なえないとい
う問題点があった。すなわち、ノードＣの電位が上昇す
ると、これに伴って記憶ノードＡの電位も上昇するた
め、記憶ノードＡがＬレベルからＨレベルに逆転すると
ともに記憶ノードＢがＨレベルからＬレベルに逆転する
という不都合が生じる場合があった。このような場合に
はデータの読出動作において誤ったデータを読出してし
まうという問題点があった。
ランジスタＱ1 のソース領域１２２とドライバトランジ
スタＱ2 のソース領域１１８とは異なる領域に形成され
ている。そして、ソース領域１１８とＧＮＤ１１３との
間および、ソース領域１２２とＧＮＤ１１２との間に
は、それぞれ寄生抵抗ｒが形成されている。したがっ
て、図３２に示す状態では、ノードＣは、ｒ×ｉ分だけ
電位が上昇する。これに対して、ノードＤには電流が流
れないため、ノードＤの電位は上昇しない。このため、
１つのメモリセル内でノードＣとノードＤとで電位のア
ンバランスが発生し、読出動作を正確に行なえないとい
う問題点があった。すなわち、ノードＣの電位が上昇す
ると、これに伴って記憶ノードＡの電位も上昇するた
め、記憶ノードＡがＬレベルからＨレベルに逆転すると
ともに記憶ノードＢがＨレベルからＬレベルに逆転する
という不都合が生じる場合があった。このような場合に
はデータの読出動作において誤ったデータを読出してし
まうという問題点があった。
【００１３】また、次のような問題点もある。図３３
は、図２６および図２９に示した第１直接コンタクト部
１２７、１２８および１２９をシェアード直接コンタク
ト構造にした場合の断面構造図である。図３３を参照し
て、従来ではこのようなシェアードコンタクト構造も頻
繁に用いられる。すなわち、ドライバトランジスタＱ2
のゲート電極１２６を素子分離酸化膜１２４上にゲート
酸化膜１６２を介して形成する。そして、シリコン基板
１４８およびゲート電極１２６上に層間絶縁膜１６４を
形成する。ゲート電極１２６と駆動用トランジスタＱ1
のドレイン領域１２１上とに位置する層間絶縁膜１６４
にコンタクトホール１６４ａを形成する。コンタクトホ
ール内でゲート電極１２６とドレイン領域１２１とを電
気的に接続するように第２ポリシリコン層１６５を形成
する。
は、図２６および図２９に示した第１直接コンタクト部
１２７、１２８および１２９をシェアード直接コンタク
ト構造にした場合の断面構造図である。図３３を参照し
て、従来ではこのようなシェアードコンタクト構造も頻
繁に用いられる。すなわち、ドライバトランジスタＱ2
のゲート電極１２６を素子分離酸化膜１２４上にゲート
酸化膜１６２を介して形成する。そして、シリコン基板
１４８およびゲート電極１２６上に層間絶縁膜１６４を
形成する。ゲート電極１２６と駆動用トランジスタＱ1
のドレイン領域１２１上とに位置する層間絶縁膜１６４
にコンタクトホール１６４ａを形成する。コンタクトホ
ール内でゲート電極１２６とドレイン領域１２１とを電
気的に接続するように第２ポリシリコン層１６５を形成
する。
【００１４】このようにしてシェアード直接コンタクト
部１６３が形成されるが、ゲート電極１２６の端部の形
成位置がずれた場合には、次のような問題点が発生す
る。図３４は、駆動用トランジスタＱ2 のゲート電極１
２６の端部の位置がずれた場合の問題点を説明するため
の断面構造図である。図３４を参照して、このようにゲ
ート電極１２６の端部の位置が素子分離酸化膜１２４の
上に位置する場合には、コンタクトホール１６４ａの形
成時のエッチングによって素子分離酸化膜１２４の端部
が削られてしまうという不都合が生じる。このような場
合には、その素子分離酸化膜１２４が削れた部分からリ
ーク電流ｉ0 が発生するという問題点があった。
部１６３が形成されるが、ゲート電極１２６の端部の形
成位置がずれた場合には、次のような問題点が発生す
る。図３４は、駆動用トランジスタＱ2 のゲート電極１
２６の端部の位置がずれた場合の問題点を説明するため
の断面構造図である。図３４を参照して、このようにゲ
ート電極１２６の端部の位置が素子分離酸化膜１２４の
上に位置する場合には、コンタクトホール１６４ａの形
成時のエッチングによって素子分離酸化膜１２４の端部
が削られてしまうという不都合が生じる。このような場
合には、その素子分離酸化膜１２４が削れた部分からリ
ーク電流ｉ0 が発生するという問題点があった。
【００１５】さらに、次のような問題点もある。図３５
は、図２９に示した負荷トランジスタＱ6 の部分拡大図
である。図３５を参照して、実際の動作においてはビッ
ト線１０７の電位が変化する。このため、ビット線１０
７が負荷トランジスタＱ6 のゲート電極として働き、こ
の結果負荷トランジスタＱ6 を誤動作させるという問題
点があった。この現象はクロストーク現象と呼ばれてい
る。
は、図２９に示した負荷トランジスタＱ6 の部分拡大図
である。図３５を参照して、実際の動作においてはビッ
ト線１０７の電位が変化する。このため、ビット線１０
７が負荷トランジスタＱ6 のゲート電極として働き、こ
の結果負荷トランジスタＱ6 を誤動作させるという問題
点があった。この現象はクロストーク現象と呼ばれてい
る。
【００１６】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、半導
体記憶装置において、１対の駆動用トランジスタのＧＮ
Ｄ電位のアンバランスを低減することである。
ためになされたもので、この発明の１つの目的は、半導
体記憶装置において、１対の駆動用トランジスタのＧＮ
Ｄ電位のアンバランスを低減することである。
【００１７】この発明のもう１つの目的は、半導体記憶
装置において、駆動用トランジスタのゲート電極と不純
物領域との接続にシェアード直接コンタクト構造を用い
た場合に接合リーク電流を低減することである。
装置において、駆動用トランジスタのゲート電極と不純
物領域との接続にシェアード直接コンタクト構造を用い
た場合に接合リーク電流を低減することである。
【００１８】この発明のさらにもう１つの目的は、半導
体記憶装置において、駆動用トランジスタのソース領域
の抵抗を低減することである。
体記憶装置において、駆動用トランジスタのソース領域
の抵抗を低減することである。
【００１９】この発明のさらにもう１つの目的は、半導
体記憶装置の製造方法において、駆動用トランジスタの
ソース領域の抵抗を有効に低減し得る半導体記憶装置を
容易に製造することである。
体記憶装置の製造方法において、駆動用トランジスタの
ソース領域の抵抗を有効に低減し得る半導体記憶装置を
容易に製造することである。
【００２０】
【課題を解決するための手段】請求項１における半導体
記憶装置は、フリップフロップ回路を構成する１対の第
１導電型の第１および第２の駆動用トランジスタおよび
１対の第２導電型の第１および第２の負荷用トランジス
タと、１対の第１および第２のアクセストランジスタと
を有するメモリセルを備えた半導体記憶装置であって、
メモリセルは、第１の駆動用トランジスタのゲート電極
と、第１の駆動用トランジスタのゲート電極と所定の間
隔を隔てて略同じ方向に延びるように形成された第２の
駆動用トランジスタのゲート電極と、第１の駆動用トラ
ンジスタのゲート電極と所定の間隔を隔てて第１の駆動
用トランジスタのゲート電極の延びる方向とほぼ同じ方
向に延びて形成されるとともに第１および第２のアクセ
ストランジスタのゲート電極を構成する１本のワード線
とを含み、また第１の駆動用トランジスタのゲート電極
と第２の駆動用トランジスタのゲート電極との間には、
第１の駆動用トランジスタのソース領域と第２の駆動用
トランジスタのソース領域とが互いに電気的に接続する
ように形成されている。
記憶装置は、フリップフロップ回路を構成する１対の第
１導電型の第１および第２の駆動用トランジスタおよび
１対の第２導電型の第１および第２の負荷用トランジス
タと、１対の第１および第２のアクセストランジスタと
を有するメモリセルを備えた半導体記憶装置であって、
メモリセルは、第１の駆動用トランジスタのゲート電極
と、第１の駆動用トランジスタのゲート電極と所定の間
隔を隔てて略同じ方向に延びるように形成された第２の
駆動用トランジスタのゲート電極と、第１の駆動用トラ
ンジスタのゲート電極と所定の間隔を隔てて第１の駆動
用トランジスタのゲート電極の延びる方向とほぼ同じ方
向に延びて形成されるとともに第１および第２のアクセ
ストランジスタのゲート電極を構成する１本のワード線
とを含み、また第１の駆動用トランジスタのゲート電極
と第２の駆動用トランジスタのゲート電極との間には、
第１の駆動用トランジスタのソース領域と第２の駆動用
トランジスタのソース領域とが互いに電気的に接続する
ように形成されている。
【００２１】また、第１および第２の駆動用トランジス
タのソース領域上には低抵抗層を形成してもよい。さら
に、第１および第２の負荷用トランジスタが半導体基板
上の層間絶縁膜上に形成された第１および第２の薄膜ト
ランジスタを含むように構成し、第１および第２のアク
セストランジスタにはその第１および第２の薄膜トラン
ジスタの上方に延びる第１および第２のビット線が電気
的に接続され、第１および第２の駆動用トランジスタの
ソース領域にはその上部が第１および第２の薄膜トラン
ジスタと第１および第２のビット線との間に延びるよう
に形成された接地配線層を電気的に接続するように構成
してもよい。また、上記したメモリセルが第１の辺とそ
の第１の辺よりも短い第２の辺とからなる長方形領域に
形成されている場合に、その長方形領域の上方にビット
線と接地配線層とを所定の間隔を隔てて第２の辺に沿っ
た方向に延びるように形成してもよい。
タのソース領域上には低抵抗層を形成してもよい。さら
に、第１および第２の負荷用トランジスタが半導体基板
上の層間絶縁膜上に形成された第１および第２の薄膜ト
ランジスタを含むように構成し、第１および第２のアク
セストランジスタにはその第１および第２の薄膜トラン
ジスタの上方に延びる第１および第２のビット線が電気
的に接続され、第１および第２の駆動用トランジスタの
ソース領域にはその上部が第１および第２の薄膜トラン
ジスタと第１および第２のビット線との間に延びるよう
に形成された接地配線層を電気的に接続するように構成
してもよい。また、上記したメモリセルが第１の辺とそ
の第１の辺よりも短い第２の辺とからなる長方形領域に
形成されている場合に、その長方形領域の上方にビット
線と接地配線層とを所定の間隔を隔てて第２の辺に沿っ
た方向に延びるように形成してもよい。
【００２２】請求項５における半導体記憶装置は、主表
面を有する第２導電型の半導体基板と、その半導体基板
の主表面上に形成された素子分離絶縁膜と、素子分離絶
縁膜に隣接する半導体基板の主表面上に形成された第１
導電型の不純物領域と、素子分離絶縁膜上に形成された
第１の駆動用トランジスタのゲート電極と、不純物領域
に電気的に接続されるとともに第１の駆動用トランジス
タのゲート電極上に絶縁膜を介して延びるように形成さ
れた第１の導電層と、その第１の導電層上とゲート電極
上とに第１の導電層とゲート電極とを電気的に接続する
ように形成された第２の導電層とを備えている。
面を有する第２導電型の半導体基板と、その半導体基板
の主表面上に形成された素子分離絶縁膜と、素子分離絶
縁膜に隣接する半導体基板の主表面上に形成された第１
導電型の不純物領域と、素子分離絶縁膜上に形成された
第１の駆動用トランジスタのゲート電極と、不純物領域
に電気的に接続されるとともに第１の駆動用トランジス
タのゲート電極上に絶縁膜を介して延びるように形成さ
れた第１の導電層と、その第１の導電層上とゲート電極
上とに第１の導電層とゲート電極とを電気的に接続する
ように形成された第２の導電層とを備えている。
【００２３】請求項６における半導体記憶装置は、フリ
ップフロップ回路を構成する１対の第１導電型の第１お
よび第２の駆動用トランジスタおよび１対の第２導電型
の第１および第２の負荷用トランジスタと１対の第１お
よび第２のアクセストランジスタとを有するメモリセル
を備えた半導体記憶装置であって、第１および第２のア
クセストランジスタのゲート電極を構成し所定の方向に
延びるように形成されたワード線と、ワード線の延びる
方向とほぼ直交する方向に延びるように形成された電源
電圧配線層とを備えている。
ップフロップ回路を構成する１対の第１導電型の第１お
よび第２の駆動用トランジスタおよび１対の第２導電型
の第１および第２の負荷用トランジスタと１対の第１お
よび第２のアクセストランジスタとを有するメモリセル
を備えた半導体記憶装置であって、第１および第２のア
クセストランジスタのゲート電極を構成し所定の方向に
延びるように形成されたワード線と、ワード線の延びる
方向とほぼ直交する方向に延びるように形成された電源
電圧配線層とを備えている。
【００２４】請求項７および８における半導体記憶装置
の製造方法は、半導体基板の主表面上に所定の間隔を隔
てて第１および第２の駆動用トランジスタのゲート電極
をそれぞれ形成する工程と、第１の駆動用トランジスタ
のゲート電極と第２の駆動用トランジスタのゲート電極
との間に第１および第２の駆動用トランジスタの共通の
ソース領域を形成する工程と、半導体基板と第１および
第２の駆動用トランジスタのゲート電極とを覆うととも
にソース領域上に開口を有する絶縁膜を形成する工程
と、その開口内のソース領域表面上に金属シリサイド層
を形成する工程とを備えている。請求項８における半導
体記憶装置の製造方法は、さらに、絶縁膜をマスクとし
てソース領域に第１導電型の不純物を導入する工程を備
えている。
の製造方法は、半導体基板の主表面上に所定の間隔を隔
てて第１および第２の駆動用トランジスタのゲート電極
をそれぞれ形成する工程と、第１の駆動用トランジスタ
のゲート電極と第２の駆動用トランジスタのゲート電極
との間に第１および第２の駆動用トランジスタの共通の
ソース領域を形成する工程と、半導体基板と第１および
第２の駆動用トランジスタのゲート電極とを覆うととも
にソース領域上に開口を有する絶縁膜を形成する工程
と、その開口内のソース領域表面上に金属シリサイド層
を形成する工程とを備えている。請求項８における半導
体記憶装置の製造方法は、さらに、絶縁膜をマスクとし
てソース領域に第１導電型の不純物を導入する工程を備
えている。
【００２５】
【作用】請求項１〜３に記載の半導体記憶装置では、第
１の駆動用トランジスタのゲート電極と第２の駆動用ト
ランジスタのゲート電極との間に第１の駆動用トランジ
スタのソース領域と第２の駆動用トランジスタのソース
領域とが互いに電気的に接続するように形成されている
ので、第１の駆動用トランジスタのＧＮＤ電位と第２の
駆動用トランジスタのＧＮＤ電位とが等しくなり、第１
の駆動用トランジスタのＧＮＤ電位と第２の駆動用トラ
ンジスタのＧＮＤ電位とのアンバランスが解消される。
１の駆動用トランジスタのゲート電極と第２の駆動用ト
ランジスタのゲート電極との間に第１の駆動用トランジ
スタのソース領域と第２の駆動用トランジスタのソース
領域とが互いに電気的に接続するように形成されている
ので、第１の駆動用トランジスタのＧＮＤ電位と第２の
駆動用トランジスタのＧＮＤ電位とが等しくなり、第１
の駆動用トランジスタのＧＮＤ電位と第２の駆動用トラ
ンジスタのＧＮＤ電位とのアンバランスが解消される。
【００２６】また、第１および第２の駆動用トランジス
タのソース領域上に低抵抗層を形成した場合には、ソー
ス領域の寄生抵抗が低減されてその寄生抵抗に電流が流
れた場合に生じるＧＮＤ電位の上昇が有効に防止され
る。
タのソース領域上に低抵抗層を形成した場合には、ソー
ス領域の寄生抵抗が低減されてその寄生抵抗に電流が流
れた場合に生じるＧＮＤ電位の上昇が有効に防止され
る。
【００２７】さらに、第１および第２の駆動用トランジ
スタのソース領域に、その上部が第１および第２の負荷
用トランジスタを構成する第１および第２の薄膜トラン
ジスタと第１および第２のビット線との間に延びるよう
に形成された接地配線層を電気的に接続する場合には、
その接地配線層によって第１および第２の薄膜トランジ
スタが第１および第２のビット線の電位変動によって誤
動作することが有効に防止される。
スタのソース領域に、その上部が第１および第２の負荷
用トランジスタを構成する第１および第２の薄膜トラン
ジスタと第１および第２のビット線との間に延びるよう
に形成された接地配線層を電気的に接続する場合には、
その接地配線層によって第１および第２の薄膜トランジ
スタが第１および第２のビット線の電位変動によって誤
動作することが有効に防止される。
【００２８】また、メモリセルが形成される長方形領域
の上方に、ビット線と接地配線層となる金属配線層とを
所定の間隔を隔てて長方形領域の第２の辺（短辺）に沿
った方向に延びるように形成した場合には、接地配線層
となる抵抗の小さい金属配線層を第１の駆動用トランジ
スタおよび第２の駆動用トランジスタの共通のソース領
域に直接接続することができるので、接地配線層となる
金属配線層と第１の駆動用トランジスタまたは第２の駆
動用トランジスタのソース領域とを金属配線層に比べて
抵抗の大きいポリシリコン層などを介して接続していた
従来に比べて、接地配線層全体の抵抗が低減される。こ
れにより、接地配線層の電位上昇が有効に防止される。
の上方に、ビット線と接地配線層となる金属配線層とを
所定の間隔を隔てて長方形領域の第２の辺（短辺）に沿
った方向に延びるように形成した場合には、接地配線層
となる抵抗の小さい金属配線層を第１の駆動用トランジ
スタおよび第２の駆動用トランジスタの共通のソース領
域に直接接続することができるので、接地配線層となる
金属配線層と第１の駆動用トランジスタまたは第２の駆
動用トランジスタのソース領域とを金属配線層に比べて
抵抗の大きいポリシリコン層などを介して接続していた
従来に比べて、接地配線層全体の抵抗が低減される。こ
れにより、接地配線層の電位上昇が有効に防止される。
【００２９】請求項５に係る半導体記憶装置では、素子
分離絶縁膜に隣接する不純物領域に電気的に接続される
とともに素子分離絶縁膜上の第１の駆動用トランジスタ
のゲート電極上に絶縁膜を介して延びるように第１の導
電層が形成され、その第１の導電層上とゲート電極上と
に第１の導電層とゲート電極とを電気的に接続するよう
に第２の導電層が形成されるので、第１の導電層と不純
物領域との接続のためのコンタクトホールを形成する際
に従来のように素子分離絶縁膜が削られることがない。
分離絶縁膜に隣接する不純物領域に電気的に接続される
とともに素子分離絶縁膜上の第１の駆動用トランジスタ
のゲート電極上に絶縁膜を介して延びるように第１の導
電層が形成され、その第１の導電層上とゲート電極上と
に第１の導電層とゲート電極とを電気的に接続するよう
に第２の導電層が形成されるので、第１の導電層と不純
物領域との接続のためのコンタクトホールを形成する際
に従来のように素子分離絶縁膜が削られることがない。
【００３０】請求項６に係る半導体記憶装置では、ワー
ド線の延びる方向とほぼ直交する方向に延びるように電
源電圧配線層が形成されているので、一度に多くのメモ
リセルを充電する必要がなく小数のメモリセルだけを充
電すればよい。これにより、従来一度に多くのメモリセ
ルを充電するために必要であった補助配線層が不要にな
る。これにより、その補助配線層と電源電圧配線層との
接続領域なども不要になる。
ド線の延びる方向とほぼ直交する方向に延びるように電
源電圧配線層が形成されているので、一度に多くのメモ
リセルを充電する必要がなく小数のメモリセルだけを充
電すればよい。これにより、従来一度に多くのメモリセ
ルを充電するために必要であった補助配線層が不要にな
る。これにより、その補助配線層と電源電圧配線層との
接続領域なども不要になる。
【００３１】請求項７および８に係る半導体記憶装置の
製造方法では、第１の駆動用トランジスタのゲート電極
と第２の駆動用トランジスタのゲート電極との間に第１
および第２の駆動用トランジスタの共通のソース領域を
形成した後、半導体基板と第１および第２の駆動用トラ
ンジスタのゲート電極とを覆うとともにソース領域上に
開口を有する絶縁膜が形成され、その絶縁膜の開口内の
ソース領域表面上に金属シリサイド層が形成されるの
で、その金属シリサイド層によってソース領域の抵抗が
低減される。さらに、ソース領域に不純物を導入すれば
ソース領域の抵抗がより低減される。
製造方法では、第１の駆動用トランジスタのゲート電極
と第２の駆動用トランジスタのゲート電極との間に第１
および第２の駆動用トランジスタの共通のソース領域を
形成した後、半導体基板と第１および第２の駆動用トラ
ンジスタのゲート電極とを覆うとともにソース領域上に
開口を有する絶縁膜が形成され、その絶縁膜の開口内の
ソース領域表面上に金属シリサイド層が形成されるの
で、その金属シリサイド層によってソース領域の抵抗が
低減される。さらに、ソース領域に不純物を導入すれば
ソース領域の抵抗がより低減される。
【００３２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は、本発明の第１実施例によるＳＲＡ
Ｍのメモリセルを示した平面構造図である。具体的に
は、図１〜図４は、それぞれ基板面の下層から順に４段
階に分割して示した平面図である。図５は、図１〜図４
の切断線Ｂ−Ｂに沿った断面構造図であり、図６は図１
〜図４の切断線Ｃ−Ｃに沿った断面構造図である。
する。図１〜図４は、本発明の第１実施例によるＳＲＡ
Ｍのメモリセルを示した平面構造図である。具体的に
は、図１〜図４は、それぞれ基板面の下層から順に４段
階に分割して示した平面図である。図５は、図１〜図４
の切断線Ｂ−Ｂに沿った断面構造図であり、図６は図１
〜図４の切断線Ｃ−Ｃに沿った断面構造図である。
【００３３】図１には、Ｎ型の不純物領域（ソース／ド
レイン領域）４〜９、素子分離酸化膜１〜３、第１ポリ
シリコン層１０〜１３、第１直接コンタクト部１４〜１
８および第２ポリシリコン層１９〜２３が示されてい
る。
レイン領域）４〜９、素子分離酸化膜１〜３、第１ポリ
シリコン層１０〜１３、第１直接コンタクト部１４〜１
８および第２ポリシリコン層１９〜２３が示されてい
る。
【００３４】すなわち、ドライバトランジスタＱ1 は、
所定の方向に延びるゲート電極（第１ポリシリコン層）
１１と、ゲート電極１１に直交する方向に所定の間隔を
隔てて形成されたＮ型のソース領域９およびドレイン領
域５から構成されている。また、ドライバトランジスタ
Ｑ2 は、ドライバトランジスタＱ1 のゲート電極１１と
所定の間隔を隔ててほぼ同じ方向に延びて形成されたゲ
ート電極１２と、ゲート電極１２とほぼ直交する方向に
所定の間隔を隔てて形成されたＮ型のソース領域９およ
びドレイン領域８から構成されている。つまり、駆動用
トランジスタＱ 1 と駆動用トランジスタＱ2 とは共通の
ソース領域９を有している。
所定の方向に延びるゲート電極（第１ポリシリコン層）
１１と、ゲート電極１１に直交する方向に所定の間隔を
隔てて形成されたＮ型のソース領域９およびドレイン領
域５から構成されている。また、ドライバトランジスタ
Ｑ2 は、ドライバトランジスタＱ1 のゲート電極１１と
所定の間隔を隔ててほぼ同じ方向に延びて形成されたゲ
ート電極１２と、ゲート電極１２とほぼ直交する方向に
所定の間隔を隔てて形成されたＮ型のソース領域９およ
びドレイン領域８から構成されている。つまり、駆動用
トランジスタＱ 1 と駆動用トランジスタＱ2 とは共通の
ソース領域９を有している。
【００３５】また、アクセストランジスタＱ3 は１対の
Ｎ型のソース／ドレイン領域４および５とゲート電極
（ワード線）１０とから構成されており、アクセストラ
ンジスタＱ4 は１対のＮ型のソース／ドレイン領域６お
よび７とゲート電極（ワード線）１０とから構成されて
いる。つまり、アクセストランジスタＱ3 とアクセスト
ランジスタＱ4 とは共通のゲート電極（ワード線）１０
を有している。そして、そのワード線１０は、ドライバ
トランジスタＱ1 のゲート電極と所定の間隔を隔ててほ
ぼ同じ方向に延びるように形成されている。また、第１
直接コンタクト部１４〜１８は、Ｎ型の不純物領域４〜
８と第２ポリシリコン層１９〜２３とをそれぞれ接続す
る部分である。なお、第１ポリシリコン層１３は、隣接
する別のメモリセルのアクセストランジスタのゲート電
極である。
Ｎ型のソース／ドレイン領域４および５とゲート電極
（ワード線）１０とから構成されており、アクセストラ
ンジスタＱ4 は１対のＮ型のソース／ドレイン領域６お
よび７とゲート電極（ワード線）１０とから構成されて
いる。つまり、アクセストランジスタＱ3 とアクセスト
ランジスタＱ4 とは共通のゲート電極（ワード線）１０
を有している。そして、そのワード線１０は、ドライバ
トランジスタＱ1 のゲート電極と所定の間隔を隔ててほ
ぼ同じ方向に延びるように形成されている。また、第１
直接コンタクト部１４〜１８は、Ｎ型の不純物領域４〜
８と第２ポリシリコン層１９〜２３とをそれぞれ接続す
る部分である。なお、第１ポリシリコン層１３は、隣接
する別のメモリセルのアクセストランジスタのゲート電
極である。
【００３６】図２には、第１ポリシリコン層１０〜１
３、第２ポリシリコン層１９〜２３、第２直接コンタク
ト部２４〜２７および第３ポリシリコン層２８〜２９が
示されている。第２直接コンタクト部２４〜２７は、第
３ポリシリコン層２８〜２９と、第２ポリシリコン層２
０、２２、２３または第１ポリシリコン層１１とを接続
するための部分である。第３ポリシリコン層２８および
２９はそれぞれ後述する負荷トランジスタＱ6 、Ｑ5 の
ゲート電極を構成する。
３、第２ポリシリコン層１９〜２３、第２直接コンタク
ト部２４〜２７および第３ポリシリコン層２８〜２９が
示されている。第２直接コンタクト部２４〜２７は、第
３ポリシリコン層２８〜２９と、第２ポリシリコン層２
０、２２、２３または第１ポリシリコン層１１とを接続
するための部分である。第３ポリシリコン層２８および
２９はそれぞれ後述する負荷トランジスタＱ6 、Ｑ5 の
ゲート電極を構成する。
【００３７】図３には、第３ポリシリコン層２８〜２
９、第４ポリシリコン層３２〜３６および第３直接コン
タクト部３０〜３１が示されている。第３直接コンタク
ト部３０および３１は、第４ポリシリコン層３２〜３６
と第３ポリシリコン層２８〜２９とを接続するための部
分である。負荷トランジスタＱ5 は、Ｐ型ソース／ドレ
イン領域（第４ポリシリコン層）３２および３６と、チ
ャネル領域（第４ポリシリコン層）３５と、ゲート電極
（第３ポリシリコン層）２９とによって構成されてい
る。負荷トランジスタＱ6 は、Ｐ型ソース／ドレイン領
域（第４ポリシリコン層）３２および３４と、チャネル
領域（第４ポリシリコン層）３３と、ゲート電極（第３
ポリシリコン層）２８とによって構成されている。
９、第４ポリシリコン層３２〜３６および第３直接コン
タクト部３０〜３１が示されている。第３直接コンタク
ト部３０および３１は、第４ポリシリコン層３２〜３６
と第３ポリシリコン層２８〜２９とを接続するための部
分である。負荷トランジスタＱ5 は、Ｐ型ソース／ドレ
イン領域（第４ポリシリコン層）３２および３６と、チ
ャネル領域（第４ポリシリコン層）３５と、ゲート電極
（第３ポリシリコン層）２９とによって構成されてい
る。負荷トランジスタＱ6 は、Ｐ型ソース／ドレイン領
域（第４ポリシリコン層）３２および３４と、チャネル
領域（第４ポリシリコン層）３３と、ゲート電極（第３
ポリシリコン層）２８とによって構成されている。
【００３８】次に、図４には、第１ポリシリコン層１０
〜１３、第２ポリシリコン層１９〜２３、コンタクト部
３７〜３８および、アルミまたはタングステンなどの金
属配線からなるビット線３９〜４０が示されている。コ
ンタクト部３７および３８は、ビット線３９〜４０と第
２ポリシリコン層１９〜２３とを接続する役割を果たす
ものである。
〜１３、第２ポリシリコン層１９〜２３、コンタクト部
３７〜３８および、アルミまたはタングステンなどの金
属配線からなるビット線３９〜４０が示されている。コ
ンタクト部３７および３８は、ビット線３９〜４０と第
２ポリシリコン層１９〜２３とを接続する役割を果たす
ものである。
【００３９】図５および図６を参照して、次に第１実施
例のメモリセルの断面構造について説明する。まず、図
５を参照して、Ｐ型半導体基板（Ｐウェル）３９の主表
面上には所定の間隔を隔ててゲート電極１０、１１、１
２および１３が紙面と垂直方向に延びるように形成され
ている。また、Ｐ型半導体基板４１の主表面上の所定領
域には素子分離酸化膜３が形成されている。素子分離酸
化膜３とドライバトランジスタＱ1 のゲート電極１１と
の間にはソース領域９が形成されている。ドライバトラ
ンジスタＱ1 のゲート電極１１とアクセストランジスタ
Ｑ3 のゲート電極１０との間にはドライバトランジスタ
Ｑ1 のドレイン領域とアクセストランジスタＱ3 のソー
ス／ドレイン領域を兼用するＮ型の不純物領域５が形成
されている。アクセストランジスタＱ3 のゲート電極１
０と隣接するメモリセルのアクセストランジスタのゲー
ト電極１３との間にはアクセストランジスタＱ3 のソー
ス／ドレイン領域４が形成されている。不純物領域５上
とソース／ドレイン領域（不純物領域）４上とにはパッ
ド層（第２ポリシリコン層）２０および１９がそれぞれ
形成されている。
例のメモリセルの断面構造について説明する。まず、図
５を参照して、Ｐ型半導体基板（Ｐウェル）３９の主表
面上には所定の間隔を隔ててゲート電極１０、１１、１
２および１３が紙面と垂直方向に延びるように形成され
ている。また、Ｐ型半導体基板４１の主表面上の所定領
域には素子分離酸化膜３が形成されている。素子分離酸
化膜３とドライバトランジスタＱ1 のゲート電極１１と
の間にはソース領域９が形成されている。ドライバトラ
ンジスタＱ1 のゲート電極１１とアクセストランジスタ
Ｑ3 のゲート電極１０との間にはドライバトランジスタ
Ｑ1 のドレイン領域とアクセストランジスタＱ3 のソー
ス／ドレイン領域を兼用するＮ型の不純物領域５が形成
されている。アクセストランジスタＱ3 のゲート電極１
０と隣接するメモリセルのアクセストランジスタのゲー
ト電極１３との間にはアクセストランジスタＱ3 のソー
ス／ドレイン領域４が形成されている。不純物領域５上
とソース／ドレイン領域（不純物領域）４上とにはパッ
ド層（第２ポリシリコン層）２０および１９がそれぞれ
形成されている。
【００４０】パッド層２０は第１直接コンタクト部１５
を介して不純物領域５と電気的に接続されており、パッ
ド層１９は第１直接コンタクト部１４を介して不純物領
域４と電気的に接続されている。パッド層２０とドライ
バトランジスタＱ2 のゲート電極１２とを第２直接コン
タクト部２４および２５を介して電気的に接続するよう
に第３ポリシリコン層２８が形成されている。この第３
ポリシリコン層２８は、負荷トランジスタＱ6 のゲート
電極としての役割を果たす。第３ポリシリコン層２８の
上には第３直接コンタクト部３０を介して第４ポリシリ
コン層３６が形成されている。また、第３ポリシリコン
層２８上には層間絶縁膜４２を介して第４ポリシリコン
層３２および３３が形成されている。第４ポリシリコン
層３６は負荷トランジスタＱ5 のソース／ドレイン領
域、第４ポリシリコン層３２は負荷トランジスタＱ5 、
Ｑ6 のソース／ドレイン領域を構成し、第４ポリシリコ
ン層３３は負荷トランジスタＱ6 のチャネル領域を構成
する。また、パッド層１９には負荷トランジスタＱ6 の
上方に延びるビット線３９がコンタクト部３７を介して
電気的に接続されている。
を介して不純物領域５と電気的に接続されており、パッ
ド層１９は第１直接コンタクト部１４を介して不純物領
域４と電気的に接続されている。パッド層２０とドライ
バトランジスタＱ2 のゲート電極１２とを第２直接コン
タクト部２４および２５を介して電気的に接続するよう
に第３ポリシリコン層２８が形成されている。この第３
ポリシリコン層２８は、負荷トランジスタＱ6 のゲート
電極としての役割を果たす。第３ポリシリコン層２８の
上には第３直接コンタクト部３０を介して第４ポリシリ
コン層３６が形成されている。また、第３ポリシリコン
層２８上には層間絶縁膜４２を介して第４ポリシリコン
層３２および３３が形成されている。第４ポリシリコン
層３６は負荷トランジスタＱ5 のソース／ドレイン領
域、第４ポリシリコン層３２は負荷トランジスタＱ5 、
Ｑ6 のソース／ドレイン領域を構成し、第４ポリシリコ
ン層３３は負荷トランジスタＱ6 のチャネル領域を構成
する。また、パッド層１９には負荷トランジスタＱ6 の
上方に延びるビット線３９がコンタクト部３７を介して
電気的に接続されている。
【００４１】次に、図６を参照して、このＣ−Ｃ断面で
は、Ｐ型半導体基板の主表面上に所定の間隔を隔ててゲ
ート電極１０、１１、１２および１３が形成されてい
る。また、ゲート電極１１の下には素子分離酸化膜２が
形成されている。ドライバトランジスタＱ2 のゲート電
極１２に隣接するようにドライバトランジスタＱ2 のド
レイン領域８が形成されている。ゲート電極１２と素子
分離酸化膜２との間にはドライバトランジスタＱ2 のソ
ース領域９が形成されている。素子分離酸化膜２とアク
セストランジスタＱ4 のゲート電極１０との間にはアク
セストランジスタＱ4 のソース／ドレイン領域７が形成
されている。アクセストランジスタＱ4 のゲート電極１
０と隣接するメモリセルのアクセストランジスタのゲー
ト電極１３との間にはアクセストランジスタＱ4 のソー
ス／ドレイン領域６が形成されている。アクセストラン
ジスタＱ4 のソース／ドレイン領域６、７上およびドラ
イバトランジスタＱ2 のドレイン領域８上には、それぞ
れ第１直接コンタクト部１６、１７および１８を介して
それぞれパッド層（第２ポリシリコン層）２１、２２お
よび２３が形成されている。パッド層２２とドライバト
ランジスタＱ1 のゲート電極１１とは第３ポリシリコン
層２９によって電気的に接続されている。
は、Ｐ型半導体基板の主表面上に所定の間隔を隔ててゲ
ート電極１０、１１、１２および１３が形成されてい
る。また、ゲート電極１１の下には素子分離酸化膜２が
形成されている。ドライバトランジスタＱ2 のゲート電
極１２に隣接するようにドライバトランジスタＱ2 のド
レイン領域８が形成されている。ゲート電極１２と素子
分離酸化膜２との間にはドライバトランジスタＱ2 のソ
ース領域９が形成されている。素子分離酸化膜２とアク
セストランジスタＱ4 のゲート電極１０との間にはアク
セストランジスタＱ4 のソース／ドレイン領域７が形成
されている。アクセストランジスタＱ4 のゲート電極１
０と隣接するメモリセルのアクセストランジスタのゲー
ト電極１３との間にはアクセストランジスタＱ4 のソー
ス／ドレイン領域６が形成されている。アクセストラン
ジスタＱ4 のソース／ドレイン領域６、７上およびドラ
イバトランジスタＱ2 のドレイン領域８上には、それぞ
れ第１直接コンタクト部１６、１７および１８を介して
それぞれパッド層（第２ポリシリコン層）２１、２２お
よび２３が形成されている。パッド層２２とドライバト
ランジスタＱ1 のゲート電極１１とは第３ポリシリコン
層２９によって電気的に接続されている。
【００４２】すなわち、本実施例では、駆動用トランジ
スタＱ1 のゲート電極１１とアクセストランジスタＱ4
のソース／ドレイン領域７との電気的接続をパッド層
（第２ポリシリコン層）２２および第３ポリシリコン層
２９の２つのポリシリコン層を用いて行なっている。ま
た、第３ポリシリコン層２９はパッド層２３とも第２直
接コンタクト部２７を介して電気的に接続されている。
第３ポリシリコン層２９上には第３直接コンタクト部３
１を介して第４ポリシリコン層３４が形成されている。
さらに、第３ポリシリコン層２９上には層間絶縁膜４３
を介して第４ポリシリコン層３２および３５が形成され
ている。第４ポリシリコン層３４は負荷トランジスタＱ
6 のソース／ドレイン領域を構成し、第４ポリシリコン
層３５は負荷トランジスタＱ5 のチャネル領域を構成す
る。また、第３ポリシリコン層２９は負荷トランジスタ
Ｑ5 のゲート電極を構成する。パッド層２１には負荷ト
ランジスタＱ5 の上方に延びるビット線４０がコンタク
ト部３８を介して電気的に接続されている。
スタＱ1 のゲート電極１１とアクセストランジスタＱ4
のソース／ドレイン領域７との電気的接続をパッド層
（第２ポリシリコン層）２２および第３ポリシリコン層
２９の２つのポリシリコン層を用いて行なっている。ま
た、第３ポリシリコン層２９はパッド層２３とも第２直
接コンタクト部２７を介して電気的に接続されている。
第３ポリシリコン層２９上には第３直接コンタクト部３
１を介して第４ポリシリコン層３４が形成されている。
さらに、第３ポリシリコン層２９上には層間絶縁膜４３
を介して第４ポリシリコン層３２および３５が形成され
ている。第４ポリシリコン層３４は負荷トランジスタＱ
6 のソース／ドレイン領域を構成し、第４ポリシリコン
層３５は負荷トランジスタＱ5 のチャネル領域を構成す
る。また、第３ポリシリコン層２９は負荷トランジスタ
Ｑ5 のゲート電極を構成する。パッド層２１には負荷ト
ランジスタＱ5 の上方に延びるビット線４０がコンタク
ト部３８を介して電気的に接続されている。
【００４３】図７は、図１〜図６に示した第１実施例の
メモリセルの読出動作を説明するための等価回路図であ
る。ここで、負荷トランジスタＱ5 およびＱ6 はそれら
に流れる電流が小さいためこの等価回路図には示してい
ない。また、ビット線４９および４０にはそれぞれビッ
ト線負荷１６０および１６１が接続されている。記憶ノ
ードＡがＬレベル、記憶ノードＢがＨレベルの場合を考
える。この場合には、ビット線負荷１６０からアクセス
トランジスタＱ3 、記憶ノードＡ、ドライバトランジス
タＱ1 およびノードＥを経てＧＮＤ１１２へ電流が流れ
る。
メモリセルの読出動作を説明するための等価回路図であ
る。ここで、負荷トランジスタＱ5 およびＱ6 はそれら
に流れる電流が小さいためこの等価回路図には示してい
ない。また、ビット線４９および４０にはそれぞれビッ
ト線負荷１６０および１６１が接続されている。記憶ノ
ードＡがＬレベル、記憶ノードＢがＨレベルの場合を考
える。この場合には、ビット線負荷１６０からアクセス
トランジスタＱ3 、記憶ノードＡ、ドライバトランジス
タＱ1 およびノードＥを経てＧＮＤ１１２へ電流が流れ
る。
【００４４】ここで、この第１実施例では、図１、図５
および図６にも示したようにドライバトランジスタＱ1
とドライバトランジスタＱ2 とのソース領域９が共通で
ある。したがって、ノードＥからＧＮＤ１１２に向かっ
て電流が流れた場合にノードＥの電位がｉ×ｒ0 分だけ
上昇したとしても、記憶ノードＡと記憶ノードＢとは同
じだけ電位が上昇するため、ドライバトランジスタＱ1
とドライバトランジスタＱ2 とのＧＮＤ電位が等しくな
る。したがって、ドライバトランジスタＱ1 とドライバ
トランジスタＱ2 とのＧＮＤ電位のアンバランスを解消
することができる。この結果、従来ＧＮＤ電位のアンバ
ランスに基づいて生じていたデータの反転を有効に防止
することができる。
および図６にも示したようにドライバトランジスタＱ1
とドライバトランジスタＱ2 とのソース領域９が共通で
ある。したがって、ノードＥからＧＮＤ１１２に向かっ
て電流が流れた場合にノードＥの電位がｉ×ｒ0 分だけ
上昇したとしても、記憶ノードＡと記憶ノードＢとは同
じだけ電位が上昇するため、ドライバトランジスタＱ1
とドライバトランジスタＱ2 とのＧＮＤ電位が等しくな
る。したがって、ドライバトランジスタＱ1 とドライバ
トランジスタＱ2 とのＧＮＤ電位のアンバランスを解消
することができる。この結果、従来ＧＮＤ電位のアンバ
ランスに基づいて生じていたデータの反転を有効に防止
することができる。
【００４５】また、この第１実施例のメモリセルでは、
図６に示したように、ドライバトランジスタＱ1 のゲー
ト電極１１とアクセストランジスタＱ4 のソース／ドレ
イン領域７との電気的接続を第２ポリシリコン層２２お
よび第３ポリシリコン層２９の２つのポリシリコン層を
用いて行なうことによって、図３４に示した従来のシェ
アード直接コンタクト構造で生じていた問題点を解消す
ることができる。
図６に示したように、ドライバトランジスタＱ1 のゲー
ト電極１１とアクセストランジスタＱ4 のソース／ドレ
イン領域７との電気的接続を第２ポリシリコン層２２お
よび第３ポリシリコン層２９の２つのポリシリコン層を
用いて行なうことによって、図３４に示した従来のシェ
アード直接コンタクト構造で生じていた問題点を解消す
ることができる。
【００４６】すなわち、図６に示した第１実施例のコン
タクト構造では、ゲート電極１１の端部と第２ポリシリ
コン層２２とを直接接触させる必要がないため、第１直
接コンタクト部１７をゲート電極１１の端部の位置に関
係なく形成することができる。したがって、ゲート電極
１１の端部の位置がずれて素子分離酸化膜２の上にきた
としても、第１直接コンタクト部１７を従来のように素
子分離酸化膜２上の領域に形成する必要がない。この結
果、第１直接コンタクト部１７の形成時のエッチングに
よって素子分離酸化膜２が削られることがなく、図３４
に示した従来のシェアード直接コンタクト構造のように
リーク電流が発生することもない。
タクト構造では、ゲート電極１１の端部と第２ポリシリ
コン層２２とを直接接触させる必要がないため、第１直
接コンタクト部１７をゲート電極１１の端部の位置に関
係なく形成することができる。したがって、ゲート電極
１１の端部の位置がずれて素子分離酸化膜２の上にきた
としても、第１直接コンタクト部１７を従来のように素
子分離酸化膜２上の領域に形成する必要がない。この結
果、第１直接コンタクト部１７の形成時のエッチングに
よって素子分離酸化膜２が削られることがなく、図３４
に示した従来のシェアード直接コンタクト構造のように
リーク電流が発生することもない。
【００４７】図８は、本発明の第２実施例のＳＲＡＭの
メモリセルを示した平面図である。この図８の平面図は
図１に示した第１実施例の平面図に対応する。図９は図
８のＤ−Ｄに沿った断面構造図である。図８および図９
を参照して、この第２実施例のメモリセルでは、図１に
示した第１実施例のメモリセルと異なりドライバトラン
ジスタＱ1 およびＱ2 の共通のソース領域９に第１直接
コンタクト部４４を介して第２ポリサイド配線４５が形
成されている。このように第２ポリサイド配線４５をソ
ース領域９上に形成することによって、第１実施例の効
果に加えてさらにソース領域９の抵抗を低減することが
できるという効果を奏する。これにより、図７に示した
寄生抵抗ｒ0 を低減することができるので寄生抵抗ｒ0
に電流が流れた場合のノードＥの電位上昇分を減少させ
ることができる。
メモリセルを示した平面図である。この図８の平面図は
図１に示した第１実施例の平面図に対応する。図９は図
８のＤ−Ｄに沿った断面構造図である。図８および図９
を参照して、この第２実施例のメモリセルでは、図１に
示した第１実施例のメモリセルと異なりドライバトラン
ジスタＱ1 およびＱ2 の共通のソース領域９に第１直接
コンタクト部４４を介して第２ポリサイド配線４５が形
成されている。このように第２ポリサイド配線４５をソ
ース領域９上に形成することによって、第１実施例の効
果に加えてさらにソース領域９の抵抗を低減することが
できるという効果を奏する。これにより、図７に示した
寄生抵抗ｒ0 を低減することができるので寄生抵抗ｒ0
に電流が流れた場合のノードＥの電位上昇分を減少させ
ることができる。
【００４８】図１０は、本発明の第３実施例によるＳＲ
ＡＭのメモリセルの平面構造図である。この図１０の平
面構造図は図３に示した第１実施例の平面構造図に対応
するものである。図１１は図１０に示したメモリセルの
Ｅ−Ｅにおける断面構造図であり、図１２はＦ−Ｆにお
ける断面構造図である。図１０〜図１２を参照して、こ
の第３実施例のメモリセルでは、図１〜図６に示した第
１実施例のメモリセルと異なり、その上部が負荷トラン
ジスタＱ5 、Ｑ6 とビット線３９、４０との間に延びる
ように形成された配線層がコンタクト部４６を介してソ
ース領域９に電気的に接続されている。この配線層４７
は、金属配線層またはポリサイド配線層からなる。
ＡＭのメモリセルの平面構造図である。この図１０の平
面構造図は図３に示した第１実施例の平面構造図に対応
するものである。図１１は図１０に示したメモリセルの
Ｅ−Ｅにおける断面構造図であり、図１２はＦ−Ｆにお
ける断面構造図である。図１０〜図１２を参照して、こ
の第３実施例のメモリセルでは、図１〜図６に示した第
１実施例のメモリセルと異なり、その上部が負荷トラン
ジスタＱ5 、Ｑ6 とビット線３９、４０との間に延びる
ように形成された配線層がコンタクト部４６を介してソ
ース領域９に電気的に接続されている。この配線層４７
は、金属配線層またはポリサイド配線層からなる。
【００４９】この第３実施例の配線層４７の製造方法と
しては、第４ポリシリコン層３２に開口部を形成した後
全面にシリコン酸化膜を形成して異方性エッチングす
る。これによりコンタクト部４６を形成することができ
る。その後コンタクト部４６においてソース領域９と電
気的に接続するとともに第４ポリシリコン層３２の上方
に延びる配線層４７を形成する。
しては、第４ポリシリコン層３２に開口部を形成した後
全面にシリコン酸化膜を形成して異方性エッチングす
る。これによりコンタクト部４６を形成することができ
る。その後コンタクト部４６においてソース領域９と電
気的に接続するとともに第４ポリシリコン層３２の上方
に延びる配線層４７を形成する。
【００５０】このようにこの第３実施例では、ビット線
３９、４０と負荷トランジスタＱ5、Ｑ6 を構成する第
４ポリシリコン層３２、３３との間に延びるように配線
層４７を形成することにより、ビット線３９の電位変動
により負荷トランジスタＱ6が誤動作を起こすいわゆる
クロストーク現象を有効に防止することができる。ま
た、配線層４７は第４ポリシリコン層３２、３３、３５
および３６の形成後に形成できるため、配線層４７とし
て金属配線層を用いることができる。すなわち、ポリシ
リコン層形成時には８００℃以上の温度になるため、融
点の低い金属配線層をポリシリコン層形成前に形成する
ことは困難である。しかし、この第３実施例では、第４
ポリシリコン層３２、３３、３５および３６形成後に配
線層４７を形成するため、配線層４７として金属配線層
を使用することができる。この結果、抵抗値の非常に低
い金属配線層をソース領域９に接続することができ、ソ
ース領域９の抵抗値を有効に低減することができる。
３９、４０と負荷トランジスタＱ5、Ｑ6 を構成する第
４ポリシリコン層３２、３３との間に延びるように配線
層４７を形成することにより、ビット線３９の電位変動
により負荷トランジスタＱ6が誤動作を起こすいわゆる
クロストーク現象を有効に防止することができる。ま
た、配線層４７は第４ポリシリコン層３２、３３、３５
および３６の形成後に形成できるため、配線層４７とし
て金属配線層を用いることができる。すなわち、ポリシ
リコン層形成時には８００℃以上の温度になるため、融
点の低い金属配線層をポリシリコン層形成前に形成する
ことは困難である。しかし、この第３実施例では、第４
ポリシリコン層３２、３３、３５および３６形成後に配
線層４７を形成するため、配線層４７として金属配線層
を使用することができる。この結果、抵抗値の非常に低
い金属配線層をソース領域９に接続することができ、ソ
ース領域９の抵抗値を有効に低減することができる。
【００５１】図１３〜図１５は、本発明の第４実施例の
メモリセルの製造プロセスを説明するための断面構造図
である。この第４実施例のメモリセルでは、図１５に示
すように、ソース領域９の表面上にチタンシリサイド層
５２が形成されている。さらに、チタンシリサイド層５
２の形成時に同時にソース領域９に不純物を注入するた
め、ソース領域９の抵抗を有効に低減することができ
る。以下、図１３〜図１５を参照してこの第４実施例の
メモリセルの製造プロセスについて説明する。
メモリセルの製造プロセスを説明するための断面構造図
である。この第４実施例のメモリセルでは、図１５に示
すように、ソース領域９の表面上にチタンシリサイド層
５２が形成されている。さらに、チタンシリサイド層５
２の形成時に同時にソース領域９に不純物を注入するた
め、ソース領域９の抵抗を有効に低減することができ
る。以下、図１３〜図１５を参照してこの第４実施例の
メモリセルの製造プロセスについて説明する。
【００５２】まず、図１３に示すように、Ｐ型半導体基
板（Ｐウェル）４１の主表面上に所定の間隔を隔ててド
ライバトランジスタＱ1 およびＱ2 のゲート電極１１お
よび１２を形成する。ゲート電極１１および１２をマス
クとして不純物をイオン注入することによってｎ- ソー
ス／ドレイン領域４９ａ、４９ｂ、４９ｃおよび４９ｄ
を形成する。ゲート電極１１および１２の両側壁部分に
サイドウォール４８ａ、４８ｂ、４８ｃおよび４８ｄを
形成する。ゲート電極１１、１２とサイドウォール４８
ａ、４８ｂ、４８ｃおよび４８ｄとをマスクとして不純
物をイオン注入することによってドライバトランジスタ
Ｑ1 のドレイン領域５、ドライバトランジスタＱ1 、Ｑ
2 の共通のソース領域９およびドライバトランジスタＱ
2 のドレイン領域８を形成する。全面にシリコン酸化膜
５０を形成する。
板（Ｐウェル）４１の主表面上に所定の間隔を隔ててド
ライバトランジスタＱ1 およびＱ2 のゲート電極１１お
よび１２を形成する。ゲート電極１１および１２をマス
クとして不純物をイオン注入することによってｎ- ソー
ス／ドレイン領域４９ａ、４９ｂ、４９ｃおよび４９ｄ
を形成する。ゲート電極１１および１２の両側壁部分に
サイドウォール４８ａ、４８ｂ、４８ｃおよび４８ｄを
形成する。ゲート電極１１、１２とサイドウォール４８
ａ、４８ｂ、４８ｃおよび４８ｄとをマスクとして不純
物をイオン注入することによってドライバトランジスタ
Ｑ1 のドレイン領域５、ドライバトランジスタＱ1 、Ｑ
2 の共通のソース領域９およびドライバトランジスタＱ
2 のドレイン領域８を形成する。全面にシリコン酸化膜
５０を形成する。
【００５３】次に、図１４に示すように、シリコン酸化
膜５０上の所定領域にレジスト５１を形成する。レジス
ト５１をマスクとしてシリコン酸化膜５０、サイドウォ
ール４８ｂおよび４８ｃを異方性エッチングする。これ
により、図１５に示すようなコンタクトホール６０が形
成される。コンタクトホール６０内の露出されたソース
領域９表面をチタンシリサイド化する。これにより、チ
タンシリサイド層５２を形成する。またこのとき斜めイ
オン注入法を用いてソース領域９に不純物をイオン注入
する。このチタンシリサイド層５２とイオン注入とによ
ってソース領域９の抵抗値を有効に低減することができ
る。なお、ソース領域９のチタンシリサイド化は一般に
接合リーク電流を増大させる。しかし、ドライバトラン
ジスタＱ 1 、Ｑ2 のソース領域９は、ＧＮＤ電位である
ため、接合リーク電流が生じても問題はない。
膜５０上の所定領域にレジスト５１を形成する。レジス
ト５１をマスクとしてシリコン酸化膜５０、サイドウォ
ール４８ｂおよび４８ｃを異方性エッチングする。これ
により、図１５に示すようなコンタクトホール６０が形
成される。コンタクトホール６０内の露出されたソース
領域９表面をチタンシリサイド化する。これにより、チ
タンシリサイド層５２を形成する。またこのとき斜めイ
オン注入法を用いてソース領域９に不純物をイオン注入
する。このチタンシリサイド層５２とイオン注入とによ
ってソース領域９の抵抗値を有効に低減することができ
る。なお、ソース領域９のチタンシリサイド化は一般に
接合リーク電流を増大させる。しかし、ドライバトラン
ジスタＱ 1 、Ｑ2 のソース領域９は、ＧＮＤ電位である
ため、接合リーク電流が生じても問題はない。
【００５４】図１６および図１７は、本発明の第５実施
例によるＳＲＡＭのメモリセルの断面構造図である。図
１６および図１７は、それぞれ第１実施例の図５および
図６に対応する。図１６および図１７を参照して、この
第５実施例のメモリセルが、図５および図６に示した第
１実施例のメモリセルと異なる点は、負荷トランジスタ
Ｑ5 、Ｑ6 を構成するゲート電極（第５ポリシリコン
層）５４および５３をそれぞれチャネル領域３５および
３３の上方に配置している点である。このように構成す
ることによって、ビット線３９および４０の電位変動に
よって負荷トランジスタＱ6 、Ｑ5 が誤動作するのを有
効に防止することができる。
例によるＳＲＡＭのメモリセルの断面構造図である。図
１６および図１７は、それぞれ第１実施例の図５および
図６に対応する。図１６および図１７を参照して、この
第５実施例のメモリセルが、図５および図６に示した第
１実施例のメモリセルと異なる点は、負荷トランジスタ
Ｑ5 、Ｑ6 を構成するゲート電極（第５ポリシリコン
層）５４および５３をそれぞれチャネル領域３５および
３３の上方に配置している点である。このように構成す
ることによって、ビット線３９および４０の電位変動に
よって負荷トランジスタＱ6 、Ｑ5 が誤動作するのを有
効に防止することができる。
【００５５】図１８〜図２０は、本発明の第６実施例に
よるＳＲＡＭのメモリセルを示した平面構造図である。
具体的には、図１８〜図２０は、それぞれ基板面の下層
から順に３段階に分割した平面図である。図２１は図１
８〜図２０の切断線Ｇ〜Ｇに沿った断面構造図であり、
図２２は図１８〜図２０の切断線Ｈ−Ｈに沿った断面構
造図である。
よるＳＲＡＭのメモリセルを示した平面構造図である。
具体的には、図１８〜図２０は、それぞれ基板面の下層
から順に３段階に分割した平面図である。図２１は図１
８〜図２０の切断線Ｇ〜Ｇに沿った断面構造図であり、
図２２は図１８〜図２０の切断線Ｈ−Ｈに沿った断面構
造図である。
【００５６】図１８には、Ｎ型不純物領域（ソース／ド
レイン領域）６４〜６８と、素子分離酸化膜６１〜６３
と、第１ポリシリコン層６９〜７１と、第１直接コンタ
クト部７２〜７４と、第２ポリシリコン層６５、６６と
が示されている。
レイン領域）６４〜６８と、素子分離酸化膜６１〜６３
と、第１ポリシリコン層６９〜７１と、第１直接コンタ
クト部７２〜７４と、第２ポリシリコン層６５、６６と
が示されている。
【００５７】すなわち、ドライバトランジスタＱ1 は、
ドレイン領域６５と、ゲート電極７０と、ソース領域６
６とから構成されている。ドライバトランジスタＱ2
は、ドレイン領域６８と、ゲート電極７１と、ドライバ
トランジスタＱ1 と共通のソース領域６６とから構成さ
れている。
ドレイン領域６５と、ゲート電極７０と、ソース領域６
６とから構成されている。ドライバトランジスタＱ2
は、ドレイン領域６８と、ゲート電極７１と、ドライバ
トランジスタＱ1 と共通のソース領域６６とから構成さ
れている。
【００５８】また、アクセストランジスタＱ3 は、ドレ
イン領域（ソース領域）６４と、ゲート電極６９と、ソ
ース領域（ドレイン領域）６５とから構成されている。
アクセストランジスタＱ4 は、ドレイン領域（ソース領
域）６７と、ゲート電極６９と、ソース領域（ドレイン
領域）６８とによって構成されている。
イン領域（ソース領域）６４と、ゲート電極６９と、ソ
ース領域（ドレイン領域）６５とから構成されている。
アクセストランジスタＱ4 は、ドレイン領域（ソース領
域）６７と、ゲート電極６９と、ソース領域（ドレイン
領域）６８とによって構成されている。
【００５９】第１直接コンタクト部７２は、第２ポリシ
リコン層７５とＮ型不純物領域６５とを接続する部分で
あり、第１直接コンタクト部６４は第１ポリシリコン層
７６とＮ型不純物領域６８とを接続する部分である。第
１直接コンタクト部７３は、第２ポリシリコン層７６と
第１ポリシリコン層７０とを接続する部分である。
リコン層７５とＮ型不純物領域６５とを接続する部分で
あり、第１直接コンタクト部６４は第１ポリシリコン層
７６とＮ型不純物領域６８とを接続する部分である。第
１直接コンタクト部７３は、第２ポリシリコン層７６と
第１ポリシリコン層７０とを接続する部分である。
【００６０】図１９には、第２ポリシリコン層７５、７
６と、第３ポリシリコン層７９、８０と、第４ポリシリ
コン層８３と、第２直接コンタクト部７７、７８と、第
３直接コンタクト部８１、８２とが示されている。
６と、第３ポリシリコン層７９、８０と、第４ポリシリ
コン層８３と、第２直接コンタクト部７７、７８と、第
３直接コンタクト部８１、８２とが示されている。
【００６１】すなわち、第２直接コンタクト部７７は、
第２ポリシリコン層７６と第３ポリシリコン層７９とを
接続する部分であり、第２直接コンタクト部７８は第１
ポリシリコン層７１（図１８参照）と第３ポリシリコン
層８０とを接続する部分である。第３直接コンタクト部
８１は、第２ポリシリコン層７５と第４ポリシリコン層
８３とを接続する部分である。第３直接コンタクト部８
２は、第３ポリシリコン層８０と第４ポリシリコン層８
３とを接続する部分である。
第２ポリシリコン層７６と第３ポリシリコン層７９とを
接続する部分であり、第２直接コンタクト部７８は第１
ポリシリコン層７１（図１８参照）と第３ポリシリコン
層８０とを接続する部分である。第３直接コンタクト部
８１は、第２ポリシリコン層７５と第４ポリシリコン層
８３とを接続する部分である。第３直接コンタクト部８
２は、第３ポリシリコン層８０と第４ポリシリコン層８
３とを接続する部分である。
【００６２】負荷トランジスタＱ5 は、Ｐ型ソース／ド
レイン領域（第２ポリシリコン層）７５ａ、７５ｃと、
チャネル領域（第２ポリシリコン層）７５ｂと、ゲート
電極（第３ポリシリコン層）７９とによって構成されて
いる。負荷トランジスタＱ6は、Ｐ型ソース／ドレイン
領域（第２ポリシリコン層）７６ａ、７６ｃと、チャネ
ル領域（第２ポリシリコン層）７６ｂと、ゲート電極
（第３ポリシリコン層）８０とによって構成されてい
る。この第６実施例では、第１実施例〜第５実施例と異
なり、負荷トランジスタＱ5 およびＱ6 のゲート電極７
９および８０は、それぞれチャネル領域７５ｂおよび７
６ｂの上方に形成されている。
レイン領域（第２ポリシリコン層）７５ａ、７５ｃと、
チャネル領域（第２ポリシリコン層）７５ｂと、ゲート
電極（第３ポリシリコン層）７９とによって構成されて
いる。負荷トランジスタＱ6は、Ｐ型ソース／ドレイン
領域（第２ポリシリコン層）７６ａ、７６ｃと、チャネ
ル領域（第２ポリシリコン層）７６ｂと、ゲート電極
（第３ポリシリコン層）８０とによって構成されてい
る。この第６実施例では、第１実施例〜第５実施例と異
なり、負荷トランジスタＱ5 およびＱ6 のゲート電極７
９および８０は、それぞれチャネル領域７５ｂおよび７
６ｂの上方に形成されている。
【００６３】図２２は、Ｎ型不純物領域６４〜６８と、
素子分離酸化膜６１〜６３と、第１ポリシリコン層６９
〜７１と、コンタクト部８４〜８６と、アルミまたはタ
ングステンなどの金属配線からなるビット線８７、８８
と、アルミまたはタングステンなどの金属配線からなる
ＧＮＤ線８９とが示されている。コンタクト部８４は、
Ｎ型不純物領域６４とビット線８７とを接続する部分で
あり、コンタクト部８５はＮ型不純物領域６７とビット
線８８とを接続する部分である。コンタクト部８６は、
ドライバトランジスタＱ1 およびＱ2 の共通のソース領
域（Ｎ型不純物領域）６６と、ＧＮＤ線８９とを接続す
る部分である。
素子分離酸化膜６１〜６３と、第１ポリシリコン層６９
〜７１と、コンタクト部８４〜８６と、アルミまたはタ
ングステンなどの金属配線からなるビット線８７、８８
と、アルミまたはタングステンなどの金属配線からなる
ＧＮＤ線８９とが示されている。コンタクト部８４は、
Ｎ型不純物領域６４とビット線８７とを接続する部分で
あり、コンタクト部８５はＮ型不純物領域６７とビット
線８８とを接続する部分である。コンタクト部８６は、
ドライバトランジスタＱ1 およびＱ2 の共通のソース領
域（Ｎ型不純物領域）６６と、ＧＮＤ線８９とを接続す
る部分である。
【００６４】この第６実施例では、第１実施例と同様
に、ドライバトランジスタＱ1 とドライバトランジスタ
Ｑ2 とが共通のソース領域（Ｎ型不純物領域）６６を有
している。これにより、ドライバトランジスタＱ1 とド
ライバトランジスタＱ2 とのＧＮＤ電位が等しくなる。
この結果、ドライバトランジスタＱ1 とドライバトラン
ジスタＱ2 とのＧＮＤのアンバランスを解消することが
できる。これにより、従来ＧＮＤ電位のアンバランスに
基づいて生じていたデータの反転を有効に防止すること
できる。
に、ドライバトランジスタＱ1 とドライバトランジスタ
Ｑ2 とが共通のソース領域（Ｎ型不純物領域）６６を有
している。これにより、ドライバトランジスタＱ1 とド
ライバトランジスタＱ2 とのＧＮＤ電位が等しくなる。
この結果、ドライバトランジスタＱ1 とドライバトラン
ジスタＱ2 とのＧＮＤのアンバランスを解消することが
できる。これにより、従来ＧＮＤ電位のアンバランスに
基づいて生じていたデータの反転を有効に防止すること
できる。
【００６５】また、この第６実施例では、第１実施例〜
第５実施例と異なり、図２０に示すように、メモリセル
２００の短辺方向に沿ってビット線８７および８８を配
列している。これにより、メモリセル２００の長辺方向
の長さが、メモリセル２００の上方に形成される各金属
配線間の間隔を決めることになる。この結果、ビット線
８７および８８を長辺方向に沿って配列する場合に比べ
てメモリセル２００の上方に形成される金属配線の間隔
を大きくとることができる。これにより、この第６実施
例では、メモリセル２００の上方にビット線８７および
８８のみならず金属配線からなるＧＮＤ線８９をも配置
することかできる。したがって、この第６実施例では、
アルミまたはタングステンなどの抵抗の小さい金属配線
からなるＧＮＤ線８９とドライバトランジスタＱ1 およ
びＱ2 の共通のソース領域６６とを直接接続することが
できる。これにより、この第６実施例では、従来のＧＮ
Ｄ線とドライバトランジスタＱ1 またはＱ2 のソース領
域とを金属配線に比べて抵抗の大きいポリシリコン層を
介在させて接続する構造に比べてそのポリシリコン層が
ない分抵抗を低減することかできる。これにより、従来
に比べてＧＮＤ線８９の電位上昇を有効に低減すること
かできる。また、この第６実施例では、ＧＮＤ線と第１
または第２のドライバトランジスタとの間に介在させる
ためのポリシリコン層を必要としないので、そのポリシ
リコン層とＧＮＤ線とを接続するための領域を新たに設
ける必要がない。これにより、素子の集積度を向上させ
ることができる。
第５実施例と異なり、図２０に示すように、メモリセル
２００の短辺方向に沿ってビット線８７および８８を配
列している。これにより、メモリセル２００の長辺方向
の長さが、メモリセル２００の上方に形成される各金属
配線間の間隔を決めることになる。この結果、ビット線
８７および８８を長辺方向に沿って配列する場合に比べ
てメモリセル２００の上方に形成される金属配線の間隔
を大きくとることができる。これにより、この第６実施
例では、メモリセル２００の上方にビット線８７および
８８のみならず金属配線からなるＧＮＤ線８９をも配置
することかできる。したがって、この第６実施例では、
アルミまたはタングステンなどの抵抗の小さい金属配線
からなるＧＮＤ線８９とドライバトランジスタＱ1 およ
びＱ2 の共通のソース領域６６とを直接接続することが
できる。これにより、この第６実施例では、従来のＧＮ
Ｄ線とドライバトランジスタＱ1 またはＱ2 のソース領
域とを金属配線に比べて抵抗の大きいポリシリコン層を
介在させて接続する構造に比べてそのポリシリコン層が
ない分抵抗を低減することかできる。これにより、従来
に比べてＧＮＤ線８９の電位上昇を有効に低減すること
かできる。また、この第６実施例では、ＧＮＤ線と第１
または第２のドライバトランジスタとの間に介在させる
ためのポリシリコン層を必要としないので、そのポリシ
リコン層とＧＮＤ線とを接続するための領域を新たに設
ける必要がない。これにより、素子の集積度を向上させ
ることができる。
【００６６】図２３は従来の１６個分のメモリセル４０
０のアレイを示した平面概略図であり、図２４は図１８
〜図２２に示した第６実施例の１６個分のメモリセル２
００のアレイを示した平面概略図である。
０のアレイを示した平面概略図であり、図２４は図１８
〜図２２に示した第６実施例の１６個分のメモリセル２
００のアレイを示した平面概略図である。
【００６７】まず、図２３を参照して、従来では、ワー
ド線３６９に対してほぼ平行に延びるようにポリシリコ
ン層からなるＶC C （電源電圧）配線３７５および３７
６が配置されていた。このような構成において、従来で
はワード線３６９を選択した後そのワード線３６９に繋
がる１６個のメモリセル４００をＶC C 電位に上昇させ
るためにポリシリコンからなるＶC C 配線３７５および
３７６によって１６個のメモリセル４００を充電してい
た。しかし、一度に多くのメモリセルを充電するため、
ＶC C 電源を安定的に供給することが困難であった。こ
のため、従来では、ＶC C 用の金属配線層３８１を新た
に設ける必要があった。このＶC C 用の金属配線層３８
１とポリシリコンからなるＶC C 配線３７５とはコンタ
クト部３８２ａにおいて接続されており、ＶC C 用の金
属配線層３８１とポリシリコンからなるＶC C 配線３７
６とはコンタクト部３８２ｂにおいて接続されている。
このコンタクト部３８２ａおよび３８２ｂは、メモリセ
ル４００が形成される領域とは別個の領域に設ける必要
があった。
ド線３６９に対してほぼ平行に延びるようにポリシリコ
ン層からなるＶC C （電源電圧）配線３７５および３７
６が配置されていた。このような構成において、従来で
はワード線３６９を選択した後そのワード線３６９に繋
がる１６個のメモリセル４００をＶC C 電位に上昇させ
るためにポリシリコンからなるＶC C 配線３７５および
３７６によって１６個のメモリセル４００を充電してい
た。しかし、一度に多くのメモリセルを充電するため、
ＶC C 電源を安定的に供給することが困難であった。こ
のため、従来では、ＶC C 用の金属配線層３８１を新た
に設ける必要があった。このＶC C 用の金属配線層３８
１とポリシリコンからなるＶC C 配線３７５とはコンタ
クト部３８２ａにおいて接続されており、ＶC C 用の金
属配線層３８１とポリシリコンからなるＶC C 配線３７
６とはコンタクト部３８２ｂにおいて接続されている。
このコンタクト部３８２ａおよび３８２ｂは、メモリセ
ル４００が形成される領域とは別個の領域に設ける必要
があった。
【００６８】これに対して、本発明の第６実施例では、
図２４に示すように、ポリシリコンからなるＶC C 配線
７５ａがワード線６９に対してほぼ直交するように形成
されている。これにより、ワード線６９を選択した後１
本のＶC C 配線７５ａによって２つのメモリセル２００
のみを充電すればよい。この結果、この第６実施例で
は、従来のようにＶC C 電位強化のための金属配線層３
８１（図２３参照）を新たに設ける必要がない。したが
って、図２３に示すような従来のコンタクト部３８２ａ
および３８２ｂのための領域を新たに設ける必要もな
い。これにより、素子の集積度を向上させることができ
る。なお、上記した実施例では、Ｐ型半導体基板を用い
たが、本発明はこれに限らず、Ｐ型半導体基板上のＰウ
ェル，Ｎ型半導体基板上のＰウェルを用いてもよい。
図２４に示すように、ポリシリコンからなるＶC C 配線
７５ａがワード線６９に対してほぼ直交するように形成
されている。これにより、ワード線６９を選択した後１
本のＶC C 配線７５ａによって２つのメモリセル２００
のみを充電すればよい。この結果、この第６実施例で
は、従来のようにＶC C 電位強化のための金属配線層３
８１（図２３参照）を新たに設ける必要がない。したが
って、図２３に示すような従来のコンタクト部３８２ａ
および３８２ｂのための領域を新たに設ける必要もな
い。これにより、素子の集積度を向上させることができ
る。なお、上記した実施例では、Ｐ型半導体基板を用い
たが、本発明はこれに限らず、Ｐ型半導体基板上のＰウ
ェル，Ｎ型半導体基板上のＰウェルを用いてもよい。
【００６９】
【発明の効果】請求項１に係る発明によれば、第１の駆
動用トランジスタのゲート電極と第２の駆動用トランジ
スタのゲート電極との間に第１の駆動用トランジスタの
ソース領域と第２の駆動用トランジスタのソース領域と
を互いに電気的に接続するように形成することによっ
て、第１の駆動用トランジスタのＧＮＤ電位と第２の駆
動用トランジスタのＧＮＤ電位とが等しくなり、従来生
じていたＧＮＤ電位のアンバランスを解消することがで
きる。これにより、ＧＮＤ電位のアンバランスに起因す
るデータの反転などの不都合を有効に防止することがで
きる。
動用トランジスタのゲート電極と第２の駆動用トランジ
スタのゲート電極との間に第１の駆動用トランジスタの
ソース領域と第２の駆動用トランジスタのソース領域と
を互いに電気的に接続するように形成することによっ
て、第１の駆動用トランジスタのＧＮＤ電位と第２の駆
動用トランジスタのＧＮＤ電位とが等しくなり、従来生
じていたＧＮＤ電位のアンバランスを解消することがで
きる。これにより、ＧＮＤ電位のアンバランスに起因す
るデータの反転などの不都合を有効に防止することがで
きる。
【００７０】また、第１および第２の駆動用トランジス
タのソース領域上に低抵抗層を形成すればソース領域の
抵抗値を有効に低減することができる。
タのソース領域上に低抵抗層を形成すればソース領域の
抵抗値を有効に低減することができる。
【００７１】さらに、第１および第２の負荷用トランジ
スタとして半導体基板上の層間絶縁膜上に形成された第
１および第２の薄膜トランジスタを使用し、その第１お
よび第２の薄膜トランジスタの上方に延びる第１および
第２のビット線を第１および第２のアクセストランジス
タにそれぞれ電気的に接続し、その上部が第１および第
２の薄膜トランジスタと第１および第２のビット線との
間に延びるように形成された接地配線層を第１および第
２の駆動用トランジスタの共通のソース領域に電気的に
接続することによって、その接地配線層により第１およ
び第２のビット線の電位変動によって第１および第２の
薄膜トランジスタが誤動作するのを有効に防止すること
ができる。
スタとして半導体基板上の層間絶縁膜上に形成された第
１および第２の薄膜トランジスタを使用し、その第１お
よび第２の薄膜トランジスタの上方に延びる第１および
第２のビット線を第１および第２のアクセストランジス
タにそれぞれ電気的に接続し、その上部が第１および第
２の薄膜トランジスタと第１および第２のビット線との
間に延びるように形成された接地配線層を第１および第
２の駆動用トランジスタの共通のソース領域に電気的に
接続することによって、その接地配線層により第１およ
び第２のビット線の電位変動によって第１および第２の
薄膜トランジスタが誤動作するのを有効に防止すること
ができる。
【００７２】また、メモリセルが形成される領域の上方
にビット線と接地配線層になる金属配線層とを所定の間
隔を隔ててメモリセルの第２の辺（短辺）に沿った方向
に延びるように形成することにより、接地配線層となる
抵抗の小さい金属配線層と第１および第２の駆動用トラ
ンジスタの共通のソース領域とを直接接続することがで
きる。これより、接地配線層と第１および第２の駆動用
トランジスタのソース領域とを金属配線層に比べて抵抗
が大きいポリシリコン層を介して接続していた従来に比
べて、ポリシリコン層がない分接地配線層全体の抵抗を
小さくすることができる。この結果、従来の抵抗の大き
いポリシリコン層によるＧＮＤ電位の上昇を防止するこ
とができ、ＧＮＤ電位の固定が容易になる。
にビット線と接地配線層になる金属配線層とを所定の間
隔を隔ててメモリセルの第２の辺（短辺）に沿った方向
に延びるように形成することにより、接地配線層となる
抵抗の小さい金属配線層と第１および第２の駆動用トラ
ンジスタの共通のソース領域とを直接接続することがで
きる。これより、接地配線層と第１および第２の駆動用
トランジスタのソース領域とを金属配線層に比べて抵抗
が大きいポリシリコン層を介して接続していた従来に比
べて、ポリシリコン層がない分接地配線層全体の抵抗を
小さくすることができる。この結果、従来の抵抗の大き
いポリシリコン層によるＧＮＤ電位の上昇を防止するこ
とができ、ＧＮＤ電位の固定が容易になる。
【００７３】請求項５に係る半導体記憶装置によれば、
半導体基板の主表面上に形成された不純物領域に電気的
に接続されるとともに素子分離絶縁膜上に形成された駆
動用トランジスタのゲート電極上に絶縁膜を介して延び
るように第１の導電層を形成し、その第１の導電層上と
ゲート電極上とに第１の導電層とゲート電極とを電気的
に接続するように第２の導電層を形成することにより、
ゲート電極の端部の位置と無関係に第１の導電層と不純
物領域とのコンタクト領域を形成することができるの
で、ゲート電極の端部の位置がずれて素子分離絶縁膜上
にきたとしても第１の導電層と不純物領域とのコンタク
トホール形成時のエッチングによって素子分離絶縁膜が
削られることがない。この結果、従来のシェアード直接
コンタクト構造を用いた場合に生じていた接合リーク電
流の発生を有効に防止することができる。
半導体基板の主表面上に形成された不純物領域に電気的
に接続されるとともに素子分離絶縁膜上に形成された駆
動用トランジスタのゲート電極上に絶縁膜を介して延び
るように第１の導電層を形成し、その第１の導電層上と
ゲート電極上とに第１の導電層とゲート電極とを電気的
に接続するように第２の導電層を形成することにより、
ゲート電極の端部の位置と無関係に第１の導電層と不純
物領域とのコンタクト領域を形成することができるの
で、ゲート電極の端部の位置がずれて素子分離絶縁膜上
にきたとしても第１の導電層と不純物領域とのコンタク
トホール形成時のエッチングによって素子分離絶縁膜が
削られることがない。この結果、従来のシェアード直接
コンタクト構造を用いた場合に生じていた接合リーク電
流の発生を有効に防止することができる。
【００７４】請求項６に係る半導体記憶装置によれば、
第１および第２のアクセストランジスタのゲート電極を
構成するワード線の延びる方向とほぼ直交する方向に延
びるように電源電圧配線層を形成することによって、メ
モリセルを充電する場合に従来に比べて小数のメモリセ
ルを充電するだけでよいので、従来多数のメモリセルを
充電するために必要であった電源電圧用の金属配線層が
不要になる。これにより、その電源電圧用の金属配線層
と電源電圧配線層とを接続するための接続領域を新たに
設ける必要がなく、素子の集積度を向上させることがで
きる。
第１および第２のアクセストランジスタのゲート電極を
構成するワード線の延びる方向とほぼ直交する方向に延
びるように電源電圧配線層を形成することによって、メ
モリセルを充電する場合に従来に比べて小数のメモリセ
ルを充電するだけでよいので、従来多数のメモリセルを
充電するために必要であった電源電圧用の金属配線層が
不要になる。これにより、その電源電圧用の金属配線層
と電源電圧配線層とを接続するための接続領域を新たに
設ける必要がなく、素子の集積度を向上させることがで
きる。
【００７５】請求項７および８に係る半導体記憶装置の
製造方法によれば、半導体基板と第１および第２の駆動
用トランジスタのゲート電極とを覆うとともに第１およ
び第２の駆動用トランジスタの共通のソース領域上に開
口を有する絶縁膜を形成し、その開口内のソース領域表
面上に金属シリサイド層を形成することによって、ソー
ス領域の抵抗値を有効に低下させることができる。さら
に、ソース領域に不純物を導入することによってソース
領域の抵抗値をより低下させることができる。
製造方法によれば、半導体基板と第１および第２の駆動
用トランジスタのゲート電極とを覆うとともに第１およ
び第２の駆動用トランジスタの共通のソース領域上に開
口を有する絶縁膜を形成し、その開口内のソース領域表
面上に金属シリサイド層を形成することによって、ソー
ス領域の抵抗値を有効に低下させることができる。さら
に、ソース領域に不純物を導入することによってソース
領域の抵抗値をより低下させることができる。
【図１】本発明の第１実施例によるＳＲＡＭのメモリセ
ルの第１段階の平面構造図である。
ルの第１段階の平面構造図である。
【図２】本発明の第１実施例によるＳＲＡＭのメモリセ
ルの第２段階の平面構造図である。
ルの第２段階の平面構造図である。
【図３】本発明の第１実施例によるＳＲＡＭのメモリセ
ルの第３段階の平面構造図である。
ルの第３段階の平面構造図である。
【図４】本発明の第１実施例によるＳＲＡＭのメモリセ
ルの第４段階の平面構造図である。
ルの第４段階の平面構造図である。
【図５】図１〜図４に示した第１実施例のメモリセルの
Ｂ−Ｂにおける断面構造図である。
Ｂ−Ｂにおける断面構造図である。
【図６】図１〜図４に示した第１実施例のメモリセルの
Ｃ−Ｃにおける断面構造図である。
Ｃ−Ｃにおける断面構造図である。
【図７】図１〜図６に示した第１実施例のメモリセルの
動作を説明するための等価回路図である。
動作を説明するための等価回路図である。
【図８】本発明の第２実施例によるＳＲＡＭのメモリセ
ルの平面構造図である。
ルの平面構造図である。
【図９】図８に示した第２実施例のメモリセルのＤ−Ｄ
における断面構造図である。
における断面構造図である。
【図１０】本発明の第３実施例によるＳＲＡＭのメモリ
セルの平面構造図である。
セルの平面構造図である。
【図１１】図１０に示した第３実施例のメモリセルのＥ
−Ｅにおける断面構造図である。
−Ｅにおける断面構造図である。
【図１２】図１０に示した第３実施例のメモリセルのＦ
−Ｆにおける断面構造図である。
−Ｆにおける断面構造図である。
【図１３】本発明の第４実施例によるＳＲＡＭのメモリ
セルの製造プロセスの第１工程を説明するための断面構
造図である。
セルの製造プロセスの第１工程を説明するための断面構
造図である。
【図１４】本発明の第４実施例によるＳＲＡＭのメモリ
セルの製造プロセスの第２工程を説明するための断面構
造図である。
セルの製造プロセスの第２工程を説明するための断面構
造図である。
【図１５】本発明の第４実施例によるＳＲＡＭのメモリ
セルの製造プロセスの第３工程を説明するための断面構
造図である。
セルの製造プロセスの第３工程を説明するための断面構
造図である。
【図１６】本発明の第５実施例によるＳＲＡＭのメモリ
セルの図５に対応する断面構造図ある。
セルの図５に対応する断面構造図ある。
【図１７】本発明の第５実施例によるＳＲＡＭのメモリ
セルの図６に対応する断面構造図ある。
セルの図６に対応する断面構造図ある。
【図１８】本発明の第６実施例によるＳＲＡＭのメモリ
セルの第１段階の平面構造図である。
セルの第１段階の平面構造図である。
【図１９】本発明の第６実施例によるＳＲＡＭのメモリ
セルの第２段階の平面構造図である。
セルの第２段階の平面構造図である。
【図２０】本発明の第６実施例によるＳＲＡＭのメモリ
セルの第３段階の平面構造図である。
セルの第３段階の平面構造図である。
【図２１】図１８〜図２０に示した第６実施例のメモリ
セルのＧ−Ｇにおける断面構造図である。
セルのＧ−Ｇにおける断面構造図である。
【図２２】図１８〜図２０に示した第６実施例のメモリ
セルのＨ−Ｈにおける断面構造図である。
セルのＨ−Ｈにおける断面構造図である。
【図２３】従来の１６個分のメモリセルのアレイを示し
た平面概略図である。
た平面概略図である。
【図２４】図１８〜図２２に示した第６実施例の１６個
分のメモリセルのアレイを示した平面概略図である。
分のメモリセルのアレイを示した平面概略図である。
【図２５】従来のＳＲＡＭのメモリセルの等価回路図で
ある。
ある。
【図２６】従来のＳＲＡＭのメモリセルの第１段階の平
面構造図である。
面構造図である。
【図２７】従来のＳＲＡＭのメモリセルの第２段階の平
面構造図である。
面構造図である。
【図２８】従来のＳＲＡＭのメモリセルの第３段階の平
面構造図である。
面構造図である。
【図２９】図２６〜図２８に示した従来のメモリセルの
Ａ−Ａにおける断面構造図である。
Ａ−Ａにおける断面構造図である。
【図３０】従来の負荷トランジスタを構成するＴＦＴ
（薄膜トランジスタ）の断面構造図である。
（薄膜トランジスタ）の断面構造図である。
【図３１】図３０に示した従来の負荷トランジスタを構
成するＴＦＴの特性図である。
成するＴＦＴの特性図である。
【図３２】従来のＳＲＡＭのメモリセルの読出動作を説
明するための等価回路図である。
明するための等価回路図である。
【図３３】駆動用トランジスタのゲート電極と不純物領
域との接続にシェアード直接コンタクト構造を用いた従
来のＳＲＡＭのメモリセルを示した断面構造図である。
域との接続にシェアード直接コンタクト構造を用いた従
来のＳＲＡＭのメモリセルを示した断面構造図である。
【図３４】図３３に示したシェアード直接コンタクト構
造の問題点を説明するための断面構造図である。
造の問題点を説明するための断面構造図である。
【図３５】図２９に示した負荷トランジスタＱ6 の部分
拡大図である。
拡大図である。
１〜３：素子分離酸化膜 ４：ソース／ドレイン領域 ５：ドレイン領域またはソース／ドレイン領域 ６：ソース／ドレイン領域 ７：ソース／ドレイン領域 ８：ドレイン領域 ９：ソース領域 １０：ワード線（第１ポリシリコン層） １１：ゲート電極（第１ポリシリコン層） １２：ゲート電極（第１ポリシリコン層） １３：ワード線（第１ポリシリコン層） １４〜１８：第１直接コンタクト部 １９〜２３：パッド層（第２ポリシリコン層） ２４〜２７：第２直接コンタクト部 ２８、２９：ゲート電極（第３ポリシリコン層） ３０、３１：第３直接コンタクト部 ３２：Ｐ型ソース／ドレイン領域（第４ポリシリコン
層） ３３：チャネル領域（第４ポリシリコン層） ３４：Ｐ型ソース／ドレイン領域（第４ポリシリコン
層） ３５：チャネル領域（第４ポリシリコン層） ３６：Ｐ型ソース／ドレイン領域（第４ポリシリコン
層） ３９、４０：ビット線 ４４：第１直接コンタクト部 ４５：ポリサイド配線層 ４６：コンタクト部 ４７：配線層 なお、各図中、同一符号は同一または相当部分を示す。
層） ３３：チャネル領域（第４ポリシリコン層） ３４：Ｐ型ソース／ドレイン領域（第４ポリシリコン
層） ３５：チャネル領域（第４ポリシリコン層） ３６：Ｐ型ソース／ドレイン領域（第４ポリシリコン
層） ３９、４０：ビット線 ４４：第１直接コンタクト部 ４５：ポリサイド配線層 ４６：コンタクト部 ４７：配線層 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｋ
Claims (8)
- 【請求項１】 フリップフロップ回路を構成する１対の
第１導電型の第１および第２の駆動用トランジスタおよ
び１対の第２導電型の第１および第２の負荷用トランジ
スタと、１対の第１および第２のアクセストランジスタ
とを有するメモリセルを備えた半導体記憶装置であっ
て、 前記メモリセルは、 所定の方向に延びる前記第１の駆動用トランジスタのゲ
ート電極と、 前記第１の駆動用トランジスタのゲート電極と所定の間
隔を隔ててほぼ同じ方向に延びるように形成された前記
第２の駆動用トランジスタのゲート電極と、 前記第１の駆動用トランジスタのゲート電極と所定の間
隔を隔てて前記第１の駆動用トランジスタのゲート電極
の延びる方向とほぼ同じ方向に延びて形成されるととも
に前記第１および第２のアクセストランジスタのゲート
電極を構成する１本のワード線とを含み、 前記第１の駆動用トランジスタのゲート電極と前記第２
の駆動用トランジスタのゲート電極との間には、前記第
１の駆動用トランジスタのソース領域と前記第２の駆動
用トランジスタのソース領域とが互いに電気的に接続す
るように形成されている、半導体記憶装置。 - 【請求項２】 前記第１および第２の駆動用トランジス
タのソース領域上には、低抵抗層が形成されている、請
求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１および第２の負荷用トランジス
タは、半導体基板上の層間絶縁膜上に形成された第１お
よび第２の薄膜トランジスタを含み、 前記第１および第２のアクセストランジスタには、前記
第１および第２の薄膜トランジスタの上方に延びる第１
および第２のビット線がそれぞれ電気的に接続されてお
り、 前記第１および第２の駆動用トランジスタのソース領域
には、その上部が前記第１および第２の薄膜トランジス
タと前記第１および第２のビット線との間に延びるよう
に形成された接地配線層が電気的に接続されている、請
求項１に記載の半導体記憶装置。 - 【請求項４】 前記メモリセルは、第１の辺と前記第１
の辺よりも短い第２の辺とからなる長方形領域に形成さ
れており、 前記長方形領域の上方には、ビット線と接地配線層とが
所定の間隔を隔てて前記第２の辺に沿った方向に延びる
ように形成されている、請求項１に記載の半導体記憶装
置。 - 【請求項５】 フリップフロップ回路を構成する１対の
第１導電型の第１および第２の駆動用トランジスタおよ
び１対の第２導電型の第１および第２の負荷用トランジ
スタと、１対の第１および第２のアクセストランジスタ
とを有するメモリセルを備えた半導体記憶装置であっ
て、 主表面を有する第２導電型の半導体基板と、 前記半導体基板の主表面上に形成された素子分離絶縁膜
と、 前記素子分離絶縁膜に隣接する前記半導体基板の主表面
上に形成された第１導電型の不純物領域と、 前記素子分離絶縁膜上に形成された前記第１の駆動用ト
ランジスタのゲート電極と、 前記不純物領域に電気的に接続されるとともに前記第１
の駆動用トランジスタのゲート電極上に絶縁膜を介して
延びるように形成された第１の導電層と、 前記第１の導電層上と前記ゲート電極上とに前記第１の
導電層と前記ゲート電極とを電気的に接続するように形
成された第２の導電層とを備えた、半導体記憶装置。 - 【請求項６】 フリップフロップ回路を構成する一対の
第１導電型の第１および第２の駆動用トランジスタおよ
び１対の第２導電型の第１および第２の負荷用トランジ
スタと、１対の第１および第２のアクセストランジスタ
とを有するメモリセルを備えた半導体記憶装置であっ
て、 前記第１および第２のアクセストランジスタのゲート電
極を構成し、所定の方向に延びるように形成されたワー
ド線と、 前記ワード線の延びる方向とほぼ直交する方向に延びる
ように形成された電源電圧配線層とを備えた、半導体記
憶装置。 - 【請求項７】 フリップフロップ回路を構成する１対の
第１導電型の第１および第２の駆動用トランジスタおよ
び１対の第２導電型の第１および第２の負荷用トランジ
スタと、１対の第１および第２のアクセストランジスタ
とを有するメモリセルを備えた半導体記憶装置の製造方
法であって、 半導体基板の主表面上に所定の間隔を隔てて前記第１お
よび第２の駆動用トランジスタのゲート電極をそれぞれ
形成する工程と、 前記第１の駆動用トランジスタのゲート電極と前記第２
の駆動用トランジスタのゲート電極との間に、前記第１
および第２の駆動用トランジスタの共通のソース領域を
形成する工程と、 前記半導体基板と前記第１および第２の駆動用トランジ
スタのゲート電極とを覆うとともに前記ソース領域上に
開口を有する絶縁膜を形成する工程と、 前記開口内の前記ソース領域表面上に金属シリサイド層
を形成する工程とを備えた、半導体記憶装置の製造方
法。 - 【請求項８】 さらに前記絶縁膜をマスクとして前記ソ
ース領域に第１導電型の不純物を導入する工程を含む、
請求項７に記載の半導体記憶装置の製造方法。
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|---|---|---|---|
| JP5192159A JP3059607B2 (ja) | 1992-09-04 | 1993-08-03 | 半導体記憶装置およびその製造方法 |
| KR1019930017672A KR0119927B1 (ko) | 1992-09-04 | 1993-09-03 | 반도체기억장치 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23724992 | 1992-09-04 | ||
| JP5-58764 | 1993-03-18 | ||
| JP5876493 | 1993-03-18 | ||
| JP4-237249 | 1993-03-18 | ||
| JP5192159A JP3059607B2 (ja) | 1992-09-04 | 1993-08-03 | 半導体記憶装置およびその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2000028188A Division JP3558945B2 (ja) | 1992-09-04 | 2000-02-04 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH06326274A true JPH06326274A (ja) | 1994-11-25 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5192159A Expired - Fee Related JP3059607B2 (ja) | 1992-09-04 | 1993-08-03 | 半導体記憶装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3059607B2 (ja) |
| KR (1) | KR0119927B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113764422A (zh) * | 2016-12-28 | 2021-12-07 | 联华电子股份有限公司 | 静态随机存取存储元件 |
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-
1993
- 1993-08-03 JP JP5192159A patent/JP3059607B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR0119927B1 (ko) | 1997-10-27 |
| JP3059607B2 (ja) | 2000-07-04 |
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