JPH06188388A

JPH06188388A - 半導体記憶装置

Info

Publication number: JPH06188388A
Application number: JP43A
Authority: JP
Inventors: Toshiaki Yamanaka; 俊明山中; Kiyotsugu Ueda; 清嗣植田; Naotaka Hashimoto; 直孝橋本; Koji Hashimoto; 孝司橋本; Akihiro Shimizu; 昭博清水; Nagatoshi Ooki; 長斗司大木; Hiroshi Ishida; 浩石田; Katsuro Sasaki; 勝朗佐々木
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1992-12-17
Filing date: 1992-12-17
Publication date: 1994-07-08

Abstract

(57)【要約】【目的】小メモリセル面積、高集積化が可能で、誤動
作が無く、ソフトエラー耐性の高い低電圧動作のＳＲＡ
Ｍを有する半導体装置を提供すること。【構成】第１の駆動用ＭＯＳＴ１、第１の転送用ＭＯ
ＳＴ３、第２の駆動用ＭＯＳＴ２、第２の転送用ＭＯＳ
Ｔ４のゲート電極２５ａ、２５ｂ、２５ｃ、２５ｄを平
行に配置し、駆動用ＭＯＳトランジスタＴ１、Ｔ２のソ
ースにはそ接地配線２７ｃを接続する。また、その上部
に積層される負荷用ＭＯＳＴ５、Ｔ６は抵抗値の高いゲ
ート電極を用いた構成とする。【効果】高集積化で、ソフトエラー耐性が高く、低電
圧動作が可能な高信頼度のスタティック型ランダムアク
セスメモリを有する半導体装置が提供できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に高集積でソフトエラー耐性の高いスタティック
型ランダムアクセスメモリ装置に関する。

【０００２】

【従来の技術】絶縁ゲート型電界効果トランジスタ（Ｉ
ＧＦＥＴ、以下最も一般的なＭＯＳトランジスタと略
す）を用いた従来のスタティック型ランダムアクセスメ
モリのうち、特に高集積で低消費電力のものは第５図の
等価回路に示すように、２個の駆動用ＭＯＳトランジス
タＴ₁、Ｔ₂と多結晶シリコン膜に形成した２個の負荷用
ＭＯＳトランジスタＴ₅、Ｔ₆とからなる一対のインバー
タ回路をそれぞれ交差接続して成るフリップフロップ回
路と、このフリップフロップ回路の２個の記憶ノードＮ
₁、Ｎ₂に関してデータの読み出し、書き込みの動作を行
うための２個の転送用ＭＯＳトランジスタＴ₃、Ｔ₄で構
成されており、フリップフロップ回路には電源電圧Ｖｃ
ｃと接地電位Ｖｓｓとが供給されており、転送用ＭＯＳ
トランジスタにはデータ線１、１’が接続されており、
ゲートはワード線２、２’となっている。

【０００３】図６、図７は上記のスタティック型ランダ
ムアクセスメモリセルの従来技術の平面図を示すもの
で、例えば、IEDM. Technical Digest、Dec. 1991、 pp.4
81-482に、記載されている。ここで、図６はｎチャネル
の駆動用ＭＯＳトランジスタおよび転送用ＭＯＳトラン
ジスタおよび接地配線および電極配線の部分を示す平面
図であり、図７は多結晶シリコン膜内に形成されたｐチ
ャネルの負荷用ＭＯＳトランジスタの部分を示す平面図
である。以下、図６および図７を用いて、従来の技術に
ついてさらに詳しく述べる。

【０００４】図６において、ゲート電極５ａ、５ｂはそ
れぞれ第５図の等価回路における駆動用ＭＯＳトランジ
スタＴ₁、Ｔ₂のゲート電極であり、ゲート電極５ｃ、５
ｄはそれぞれ図５の等価回路における転送用ＭＯＳトラ
ンジスタＴ₃、Ｔ₄のゲート電極である。なお、ゲート電
極５ａ、５ｂ、５ｃ、５ｄは第１層目の多結晶シリコン
膜を用いて形成する。また、駆動用ＭＯＳトランジスタ
Ｔ₁、Ｔ₂のドレインとなる高濃度のｎ型不純物領域３
ｂ、３ａはそれぞれ転送用ＭＯＳトランジスタのＴ₃、
Ｔ₄のｎ型不純物領域と共通であり、それぞれのｎ型不
純物領域３ｂ、３ａには駆動用ＭＯＳトランジスタ
Ｔ₂、Ｔ₁のゲート電極５ｂ、５ａが接続されている。こ
の接続方法としては、本従来例のようにゲート酸化膜に
接続孔４ａ、４ｂを開口し、ゲート電極５ａ、５ｂを直
接ｎ型不純物領域３ａ、３ｂに接続する方法や、図８に
示すようにゲート電極１７ｂとｎ型不純物領域１６ｂの
上部の絶縁膜１８にそれぞれ共通の接続孔を開口し、負
荷用ＭＯＳトランジスタのソース領域２１ｃ、ドレイン
領域２１ａ、チャネル領域２１ｂとなる第３層目の多結
晶シリコン膜の一部に形成したｎ型の多結晶シリコン層
２１ｄで接続する方法等がある。この後者の従来例は、
Symposium on VLSI Technology、 Digest of Technical
Papers 1991、pp.25-26に記載されている。一方、図６に
おいて転送用ＭＯＳトランジスタＴ₃、Ｔ₄のゲート電極
５ｃ、５ｄはそれぞれ隣接するメモリセルに共用されて
おり、ワード線となっている。また、転送用ＭＯＳトラ
ンジスタＴ₃、Ｔ₄のソース・ドレインとなる高濃度ｎ型
不純物領域３ｆ、３ｅには金属配線８ｂ、８ａが接続さ
れておりデータ線となっている。従って、本従来技術に
よるスタティック型ランダムアクセスメモリセルは、メ
モリセル内に２本のワード線５ｃ、５ｄと２本のデータ
線８ａ、８ｂを含んでいる。

【０００５】また、図７において、負荷用のｐチャネル
ＭＯＳトランジスタＴ₅、Ｔ₆は、第２層目の多結晶シリ
コン膜に形成されたｎ型のゲート電極１０ａ、１０ｂ
と、その上部にあるゲート絶縁膜、並びに第３層目の多
結晶シリコン膜に形成されたドレイン領域１２ａ、１２
ｂおよびチャネル領域１２ｃ、１２ｄおよびソース領域
１２ｅ、１２ｆで構成されている。さらに、上記負荷用
のｐチャネルＭＯＳトランジスタＴ₅、Ｔ₆のゲート電極
１０ｂ、１０ａは、それぞれ接続孔９ｂ、９ａを介して
記憶ノードを形成している駆動用ＭＯＳトランジスタＴ
₁、Ｔ₂のドレイン領域の高濃度ｎ型不純物領域３ｂ、３
ａまたは駆動用ＭＯＳトランジスタＴ₂、Ｔ₁ゲート電極
５ｂ、５ａに接続されている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来のスタティック型ランダムアクセスメモリセルには下
記の如き問題点が有ることが、本発明者等の検討により
明らかとされた。（１）上記従来のスタティック型ランダムアクセスメモ
リセルはシリコン基板表面に形成された転送用ＭＯＳト
ランジスタおよび駆動用ＭＯＳトランジスタのゲート電
極がそれぞれメモリセルのＸ方向およびＹ方向に延在し
て形成されているため、これらのゲート電極の配置が集
積度向上の障害となっている。（２）駆動用ＭＯＳトランジスタのソース電位を固定す
るための給電線は隣接するメモリセルと共用して接続さ
れているために、メモリセルへのデータ書き込み時に流
れる電流により、接地電位給電部の抵抗起因の電位降下
によって接地電位が上昇し、その結果隣接するメモリセ
ルの接地電位も上昇し、隣接するメモリセルのデータが
反転してしまうという問題がある。（３）メモリチップの封止に用いるセラミック材料や、
レジン材料中に微量に含まれているウラニウム（Ｕ）や
トリウム（Ｔｈ）が崩壊するときに発生するα線がメモ
リセルに入射すると、α線の飛程に沿って電子−正孔対
が発生し、記憶ノードＮ₁、Ｎ₂を形成しているｐｎ接合
に混入して記憶ノードＮ₁、Ｎ₂の電位を変動させ、その
結果メモリの情報が破壊される。この現象はソフトエラ
ーとして知られている。従来のスタティック型ランダム
アクセスメモリでは、駆動用ＭＯＳトランジスタＴ₁、
Ｔ₂のドレイン領域の高濃度ｎ型不純物領域とｐ型シリ
コン基板との間に形成されるｐｎ接合容量や、ゲート絶
縁膜による絶縁膜容量によって、α線による電荷消失を
補うだけの電荷を蓄積できた。ところが、メモリセル面
積が縮小されるとｐｎ接合容量も減少し、α線による電
荷の消失を補う為に必要な電荷量を蓄積できない。従っ
て、高集積のスタティック型ランダムアクセスメモリで
はメモリセルの微細化に伴いソフトエラー率が増加し、
メモリの信頼度が著しく低下するという問題がある。（４）駆動用のｎチャネルＭＯＳトランジスタのドレイ
ン（ｎ型領域）と負荷用のｐチャネルＭＯＳトランジス
タのドレイン（Ｐ型領域）間にｐｎ接合が形成されるた
めに、メモリセルの“Ｈｉｇｈ”ノードの電位が低下
し、データ保持時のような低電圧時のデータ安定性が悪
くなるという問題がある。

【０００７】従って本発明の第１の目的とするところ
は、メモリセル面積が小さく高集積化が可能で、誤動作
しないスタティック型ランダムアクセスメモリを有する
半導体装置を提供することにある。また、本発明の第２
の目的とするるところは、ソフトエラー耐性が高く、低
電圧時のデータ安定性の良い高信頼度のスタティック型
ランダムアクセスメモリを有する半導体装置を提供する
ことにある。

【０００８】

【課題を解決するための手段】上記第１の目的は、
（１）フリップフロップ回路の二つの駆動用ＭＯＳトラ
ンジスタと二つの転送用ＭＯＳトランジスタのゲート電
極の延在する方向がそれぞれ平行であり、一方の駆動用
ＭＯＳトランジスタと一方の転送用ＭＯＳトランジスタ
とを第１の活性領域上に、他方の駆動用ＭＯＳトランジ
スタと他方の転送用ＭＯＳトランジスタとを第２の活性
領域上にそれぞれ形成し、（２）メモリセル内の駆動用
ＭＯＳトランジスタの夫々のソース領域を直接、接地配
線に接続することによって達成される。上記第２の目的
は、（１）フリップフロップ回路の一方の駆動用ＭＯＳ
トランジスタのゲート電極と他方の駆動用電界効果トラ
ンジスタのドレイン領域とを電気的に短絡する第１の導
電膜に、多結晶シリコン膜に形成した負荷用ＭＯＳトラ
ンジスタのゲート電極を接続し、ゲート電極に添加され
ている不純物濃度を１０¹⁷／ｃｍ³から１０¹⁹／ｃｍ³の
濃度にする、（２）ｎ型またはｐ型の不純物イオンの拡
散バリアとなる第２の導電膜に、多結晶シリコン膜に形
成した負荷用ＭＯＳトランジスタのゲート電極とフリッ
プフロップ回路の一方の駆動用ＭＯＳトランジスタのゲ
ート電極と他方の駆動用電界効果トランジスタのドレイ
ン領域を電気的に短絡する第３の導電膜を接続すること
をによって達成される。

【０００９】

【作用】従って、二つの駆動用および二つの転送用ＭＯ
Ｓトランジスタのゲート電極の延在する方向を平行に配
置することによって、メモリセル内のゲート電極の無用
な領域が排除でき、メモリセルを効率的に縮小できる。
同時に、駆動用ＭＯＳトランジスタのソース電位を固定
する接地配線を接続する孔を隣接するメモリセルの駆動
用ＭＯＳトランジスタのそれと共用しないことにより、
メモリセル動作が安定になる。また、多結晶シリコン膜
に形成した負荷用ＭＯＳトランジスタのゲート電極を、
フリップフロップ回路の一方の駆動用ＭＯＳトランジス
タのゲート電極と他方の駆動用電界効果トランジスタの
ドレイン領域を電気的に短絡する第１の導電膜に接続す
ることにより、負荷用ＭＯＳトランジスタのゲート電極
に添加する不純物イオンを１０¹⁷／ｃｍ³から１０¹⁹／
ｃｍ³の濃度にしてもフリップフロップ回の一方の駆動
用ＭＯＳトランジスタのゲート電極と他方の駆動用電界
効果トランジスタのドレイン領域を電気的に接続するこ
とができる。従って、このような負荷用ＭＯＳトランジ
スタのゲート電極は、メモリセルにα線が照射されてメ
モリセルの記憶ノードの電位が急激に変化したときにフ
リップフロップ回路を安定に保持するように働き、ソフ
トエラー耐性の高い高信頼度のスタティック型ランダム
アクセスメモリを有する半導体装置が提供できる。さら
に、多結晶シリコン膜に形成した負荷用ＭＯＳトランジ
スタのゲート電極と、フリップフロップ回路の一方の駆
動用ＭＯＳトランジスタのゲート電極と他方の駆動用電
界効果トランジスタのドレイン領域を電気的に短絡して
いる第３の導電膜とに接続された、ｎ型またはｐ型の不
純物イオンの拡散バリアとなる第２の導電膜は、負荷用
ＭＯＳトランジスタのドレインと駆動用ＭＯＳトランジ
スタのドレインの接続をオーミック接続になるように
し、“Ｈｉｇｈ”状態にある記憶ノードの電位低下を防
止している。

【００１０】

【実施例】以下、図面を参照して、本発明の実施例を、
詳細に説明する。

【００１１】〈実施例１〉図１および図２、図３は本発
明の実施例１におけるＳＲＡＭセルの１ビットの部分を
示す平面図であり、図４は図１、図２、図３のＡ−Ａ’
線の断面構造を示している。なお、図１はｎチャネルの
駆動用ＭＯＳトランジスタおよび転送用ＭＯＳトランジ
スタおよび接地配線の部分を示す平面図であり、図２は
多結晶シリコン膜内に形成されたｐチャネルの負荷用Ｍ
ＯＳトランジスタの部分を示す平面図であり、図３は電
極配線を示す平面図である。図１、図２、図３、および
図４おいて、ｎチャネルの駆動用ＭＯＳトランジスタＴ
₁、Ｔ₂およびｎチャネルの転送用ＭＯＳトランジスタＴ
₃、Ｔ₄はｎ型シリコン基板１３内のｐ型ウェル（ｐ型不
純物の島領域）１３０内に形成されており（図４参
照）、それぞれのゲート電極２５ａ、２５ｂ、２５ｃ、
２５ｄはいずれもｎ型の不純物が添加された第１層目の
多結晶シリコン膜であり、これらゲート電極の延在する
方向はすべてＸ方向（同図の左右方向）であり、互いに
平行になっている（図１参照）。また、これらのゲート
電極の平面的な位置は、フリップフロップ回路の一方の
駆動用ＭＯＳトランジスタＴ₁のゲート電極２５ａと一
方の転送用ＭＯＳトランジスタＴ₃のゲート電極２５ｃ
の間に他方の駆動用ＭＯＳトランジスタＴ₂のゲート電
極２５ｂがはさまれるように配置し、他方の駆動用ＭＯ
ＳトランジスタＴ_２のゲート電極２５ｂと他方の転送用
ＭＯＳトランジスタＴ_４のゲート電極２５ｄの間に一方
の駆動用ＭＯＳトランジスタＴ₁のゲート電極２５ａが
はさまれるように配置する（図１参照）。例えば、駆動
用ＭＯＳトランジスタＴ₁のゲート電極２５ａと転送用
ＭＯＳトランジスタＴ₃のゲート電極２５ｃの間に他方
の駆動用ＭＯＳトランジスタＴ₂のゲート電極２５ｂが
はさまれている。また、一方の駆動用ＭＯＳトランジス
タＴ₁のドレイン領域の高濃度ｎ型不純物領域２４ａ
は、一方の転送用ＭＯＳトランジスタＴ₃のソース・ド
レイン領域と共通であり、同様に他方の駆動用ＭＯＳト
ランジスタＴ₂のドレイン領域の高濃度ｎ型不純物領域
２４ｂは他方の転送用ＭＯＳトランジスタＴ₄のソース
・ドレイン領域と共通になっている（図１参照）。な
お、上記ゲート電極２５ａ、２５ｂ、２５ｃ、２５ｄの
材料は、ゲート電極の低抵抗化のためにタングステンな
どの高融点金属とシリコンとの化合物（シリサイド；例
えばＷＳｉ₂、ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂など）
と多結晶シリコン膜との複合膜やタングステンなどの高
融点金属を用いた方が好ましい。

【００１２】また、転送用ＭＯＳトランジスタＴ₃、Ｔ₄
のゲート電極２５ｃ、２５ｄは、それぞれワード線２、
２’（図５）となっている。さらに、ｎチャネルの駆動
用ＭＯＳトランジスタＴ₁、Ｔ₂のソースとなる高濃度の
ｎ型不純物領域２４ｃ、２４ｄには接続孔２６ａ、２６
ｂが開口されており、メモリセル内のすべての駆動用Ｍ
ＯＳトランジスタのソース電位を接地電位に固定するた
めの第２層目の多結晶シリコン膜２７ｃが、隣接するメ
モリセルとは独立に上記接続孔２６ａ、２６ｂを介して
上記高濃度のｎ型不純物領域２４ｃ、２４ｄにそれぞれ
接続されている（図１参照）。また、データ線となるア
ルミニウム電極３５ａ、３５ｂ（図３）が接続される部
分では、コンタクトパッド用の第２層目の多結晶シリコ
ン膜２７ａ、２７ｂが転送用のＭＯＳトランジスタ
Ｔ₃、Ｔ₄の高濃度のｎ型不純物領域２４ｅ、２４ｆに接
続孔２６ｃ、２６ｄを介して接続されており、上記アル
ミニウム電極３５ａ、３５ｂは接続孔３４ａ、３４ｂを
介してタングステン電極３３ａ、３３ｂに接続され、さ
らにこれらのタングステン電極は接続孔３２ａ、３２ｂ
を介して上記第２層目の多結晶シリコン膜２７ａ、２７
ｂに接続されている。ここで第２層目の多結晶シリコン
膜２７ａ、２７ｂ、２７ｃはすべてｎ型不純物が高濃度
に添加されている。なお、少なくとも上記第２層目の多
結晶シリコン膜２７ｃは低抵抗材料を用いることが好ま
しく、駆動ＭＯＳトランジスタや転送ＭＯＳトランジス
タのゲート電極と同様に、例えばタングステンやチタン
などの高融点金属とシリコンとの化合物やこれらの化合
物と多結晶シリコン膜との複合膜などが挙げられる（図
１、図３参照）。

【００１３】つぎに、ＳＲＡＭセルのフリップフロップ
回路の交差接続の方法について図１、図２および図４を
用いて説明する。例えば、第２層目の多結晶シリコン膜
２７ｃの上部には図４に示すように第３層目の多結晶シ
リコン膜２９ａおよび２９ｂが形成されており、第３層
目の多結晶シリコン膜２９ａは接続孔２８ａを介して高
濃度ｎ型不純物領域２４ａとゲート電極２５ｂを接続
し、第３層目の多結晶シリコン膜２９ｂは接続孔２８ｂ
を介して高濃度ｎ型不純物領域２４ｂとゲート電極２５
ｄを接続している。これら第３層目の多結晶シリコン膜
２９ａ、２９ｂにはリン等のｎ型の不純物イオンが添加
され、１０¹⁹／ｃｍ³から１０²⁰／ｃｍ³の不純物濃度の
低抵抗多結晶シリコンになっていることが好ましい。さ
らに、上記第３層目の多結晶シリコン膜２９ａ、２９ｂ
の少なくとも一部は、多結晶シリコン膜に形成されたｐ
チャネルの負荷用ＭＯＳトランジスタＴ₅、Ｔ₆のゲート
電極となっており、これらのゲート電極が延在する方向
は駆動用ＭＯＳトランジスタや転送用ＭＯＳのゲート電
極の延在する方向と同じで、少なくともその上部には図
４に示すように上記負荷用ＭＯＳトランジスタＴ₅、Ｔ₆
のゲート絶縁膜４０が形成されており、さらに少なくと
もその上部には図２に示すように負荷用ＭＯＳトランジ
スタＴ₅、Ｔ₆のチャネル領域３１ｃ、３１ｄとなる第４
層目の多結晶シリコン膜が形成されている。従って、積
層化された負荷用ＭＯＳトランジスタＴ₅、Ｔ₆のゲート
電極２９ａ、２９ｂはチャネル領域３１ｃ、３１ｄより
下に位置することになる。さらに上記負荷用ＭＯＳトラ
ンジスタＴ₅、Ｔ₆のドレイン領域３１ａ、３１ｂは、上
記チャネル領域３１ｃ、３１ｄと同一層内、即ち第４層
目の多結晶シリコン膜内に形成されており、それぞれの
ドレイン領域３１ａ、３１ｂは接続孔３０ａ、３０ｂを
介して互いにフリップフロップ回路の他方の負荷用ＭＯ
Ｓトランジスタのゲート電極２９ａ、２９ｂに接続され
ている。また、上記負荷用ＭＯＳトランジスタＴ₅、Ｔ₆
のソース領域３１ｅ、３１ｆも第４層目の多結晶シリコ
ン膜内に形成され、メモリ内の給電用の配線となってお
り、メモリ内すべての負荷用ＭＯＳトランジスタのソー
スに一定電圧が供給されている。

【００１４】次に、図９、図１０、図１１を用いて本実
施例の製造工程について説明する。図９〜１０は本実施
例によるＳＲＡＭセルの各製造工程を説明するための断
面図であり、図１および図２、図３の平面図におけるＡ
−Ａ’線の断面を表している。本実施例ではメモリセル
に用いられているシリコン基板表面に形成されたＭＯＳ
トランジスタはすべてｐ型ウェル１３０内に形成された
ｎチャネルＭＯＳトランジスタであり、メモリ周辺回路
にはダブルウェルを用いた相補形ＭＯＳ（ＣＭＯＳ）回
路を用いているが、ｐ型ウェルまたはｎ型ウェルの単一
構造でも良く、また、メモリ周辺回路に複数の電源電圧
が供給できるように基板と同じ導電形のウェルはそれと
反対導電型のウェルで囲まれ、基板と電気的に分離され
ているような３種類以上のウェル構造でも良い。さら
に、本実施例ではメモリセル部の製造工程だけについて
述べるが、周辺のＣＭＯＳ回路の製造方法については公
知の技術を用いることができる。まず、図９の（ａ）に
示すように、比抵抗１０Ωｃｍ程度のｎ型シリコン基板
１３内に公知の方法を用いて不純物濃度約１０¹⁶／ｃｍ
³、深さ２μｍのｐ型ウェル１３０を形成した後、選択
酸化法により厚さ４００ｎｍの素子分離用のシリコン酸
化膜（フィールド酸化膜）１４を形成し、続いてＭＯＳ
トランジスタの能動領域となる部分に厚さ約６ｎｍのゲ
ート酸化膜１５を形成する。ここでフィールド酸化膜１
４を形成する際に通常Ｎ反転防止用のチャネルストッパ
層をｐ型ウェル１３０内のフィールド酸化膜下に形成す
るが、ここではこれを省略した図面を用いている。な
お、このチャネルストッパ層はフィールド酸化膜を形成
してからイオン打ち込み法により形成しても良い。ま
た、ウェルの不純物濃度分布は深さ方向に不純物濃度が
高くなるような分布でも良く、この場合、ｐウェルを形
成するためのイオン打ち込みのエネルギーは複数の種類
になる。つぎにＭＯＳトランジスタのしきい値電圧調整
用のイオン打ち込みを行なう。イオン打ち込みとしては
例えばＢＦ₂イオンを４０ｋｅＶのエネルギーで約１０
¹³／ｃｍ²の打ち込み量が適当である。なお、このしき
い値電圧調整用のイオン打ち込みはゲート酸化工程前に
実施するとイオン打ち込み工程でのゲート酸化膜へのダ
メージや汚染の混入が防止できる。次に、図９の（ｂ）
に示すように、例えば厚さ1００ｎｍのポリシリコン膜
を減圧気相化学成長法（ＬＰＣＶＤ）により堆積し、リ
ンなどのｎ型不純物を例えば気相拡散により導入した
後、例えば１００ｎｍの厚さのタングステンシリサイド
（ＷＳｉ₂）膜をスパッタリング法により堆積する。引
き続いてシリコン酸化膜などの絶縁膜３７をＬＰＣＶＤ
法により例えば２００ｎｍの厚さに堆積し、ホトリソグ
ラフィとドライエッチングにより上記絶縁膜３７と上記
タングステンポリサイド膜をゲート電極２５ａ〜２５ｄ
のパターンに加工する。続いて、これらのゲート電極を
イオン打ち込みのマスクとして例えば２×１０¹⁵／ｃｍ
²程度の打ち込み量でヒ素等のｎ型不純物イオンのイオ
ン打ち込みを行い、８００〜９００℃の窒素雰囲気中で
アニールすることにより深さ約０．１μｍの高濃度ｎ型
不純物領域２４ａ、２４ｃ、２４ｅを形成する。なお、
本実施例では述べていないが、ＭＯＳトランジスタの長
期信頼性低下を防止するために、ＭＯＳトランジスタの
ソース、ドレインに低濃度ｎ型不純物領域を設けたいわ
ゆるＬＤＤ（Lightly Doped Drain）構造を用いてもよ
い。また、ゲート電極２５ａ〜２５ｄおよびその上部に
形成されたシリコン酸化膜等の絶縁膜３７の厚さは加工
寸法やドライエッチングの条件に応じて最適な厚さにす
ることが望ましい。さらにゲート電極の多結晶シリコン
膜への不純物添加方法はイオン打ち込み法や多結晶シリ
コン膜の形成時に導入するような方法（ドープトポリシ
リコン）でもよい。次に、図９の（ｃ）に示すように、
厚さ約１５０ｎｍのシリコン酸化膜をＬＰＣＶＤ法で堆
積した後、異方性のドライエッチングによりエッチング
し、ゲート電極２５ａ〜２５ｄの側壁にスペーサ絶縁膜
３６を形成する。続いて厚さ約１００ｎｍのシリコン酸
化膜３８をＬＰＣＶＤ法により堆積し、上記シリコン酸
化膜３８に接続孔（図１の２６ａ〜２６ｄ）をホトリソ
グラフィとドライエッチングにより開口し、続いて厚さ
約１００ｎｍの第２層目の多結晶シリコン膜を堆積し、
この多結晶シリコン膜の不純物濃度が１０¹⁹〜１０²¹／
ｃｍ³になるように例えばリンなどのイオン打ち込み法
でｎ型不純物を導入した後、ホトリソグラフフィとドラ
イエッチングにより接地配線２７ｃとコンタクトパッド
２７ａの形状にパターンニングする。ここで、上記イオ
ン打ち込みの際には多結晶シリコン膜上に薄いシリコン
酸化膜が形成されていることが好ましい。また、多結晶
シリコン膜の厚さによってイオン打ち込み量やエネルギ
ーは最適の値にすることが望ましい。また、不純物元素
の導入方法は多結晶シリコン膜の形成時に導入するよう
な方法（ドープトポリシリコン）のほうが好ましい。さ
らに、本実施例では接地配線の材料に多結晶シリコンを
用いているが、タングステンやモリブデン、チタンタン
タルなどの高融点金属とシリコンの化合物（シリサイ
ド；ＷＳｉ₂、ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂）と多
結晶シリコン膜との複合膜（ポリサイド膜）などを用い
た方が配線抵抗が小さくなり好ましい。続いて、所定の
アニールにより不純物イオンの活性化とシリサイド膜の
結晶化を行う。次に、図１０の（ａ）に示すように、Ｌ
ＰＣＶＤ法によりシリコン酸化膜３９を約３０ｎｍの厚
さに堆積し、高濃度ｎ型不純物領域２４ａ上およびゲー
ト電極２５ｂに共通の接続孔を開口するために、ゲート
電極２５ｂ上の絶縁膜３７、並びにシリコン酸化膜３
８、３９上に接続孔（図１の２８ａ）を開口する。次
に、ＬＰＣＶＤ法を用いて厚さ約１００ｎｍの第３層目
の多結晶シリコン膜２９ａ、２９ｂを堆積した後に例え
ば５０ｋｅＶ、５×１０¹⁵／ｃｍ²のリンのイオン打ち
込みにより該第３層目のポリシリコン膜２９ａ、２９ｂ
にｎ型不純物を添加し、所定のアニールにより活性化し
た後所望の形状に加工する。これによって、一方の駆動
用ＭＯＳトランジスタのゲート電極２５ｂと他方の駆動
用ＭＯＳトランジスタのドレイン領域の高濃度ｎ型不純
物領域２４ａが接続され、多結晶シリコン膜に形成する
負荷用ＭＯＳトランジスタ（多結晶シリコンＰＭＯＳト
ランジスタ）のゲート電極２９ａ、２９ｂが形成でき
る。さらに、図１０の（ｂ）に示すように、シリコン酸
化膜等の絶縁膜をＬＰＣＶＤ法により１０ｎｍの厚さに
堆積し、８５０℃１０分程度のアニールを窒素雰囲気中
で行い、多結晶シリコンＰＭＯＳトランジスタのゲート
絶縁膜４０を形成する。引き続き、絶縁膜４０に図２に
示されている接続孔３０ａをホトリソグラフィとドライ
エッチングにより開口し、ＬＰＣＶＤ法により５０ｎｍ
の第４層目の多結晶シリコン膜を堆積した後、イオン打
ち込み用のホトマスクを用いて多結晶シリコンＰＭＯＳ
トランジスタのソース領域３１ｅ、ドレイン領域３１
ａ、チャネル領域３１ｃを形成する。ソース、ドレイン
領域を形成するためのイオン打ち込み条件は例えばエネ
ルギー２５ｋｅＶ、打ち込み量１０¹⁴〜１０¹⁵ｃｍ／²
のＢＦ₂イオンなどが適当である。なお、本実施例では
多結晶シリコンＰＭＯＳトランジスタの低リーク化の為
に、ゲートとドレイン間にオフセット部３１ａ’を設け
ている。続いてホトリソグラフィとドライエッチングに
より所望の形状に加工し、所定のアニールにより活性化
する。次に、図１１に示すように、例えば厚さ１００ｎ
ｍのシリコン酸化膜と厚さ３００ｎｍのボロンリンガラ
スなどの酸化膜との複合化されたシリコン酸化膜４１を
堆積し、所定のアニールを施し上記ボロンリンガラスを
フローさせてメモリセル内の段差を緩和し、接続孔（図
３の３２ａ）を開口する。続いて、スパッタリング法に
よりタングステン電極３３ａを約０．５μｍの厚さに堆
積し、ホトリソグラフィを用いて所定のパターンにドラ
イエッチングを行う。さらに、エッチバックや、低温の
シリコン酸化膜形成技術など、公知の平坦化技術を用い
て上記タングステン電極３３ａにシリコン酸化膜４２を
形成し、続いて、ホトリソグラフィとドライエッチング
を用いて接続孔（図３の３４ａ）を開口し、スパッタリ
ング法によりデータ線となるアルミニウム電極３５ａを
約０．５μｍの厚さに堆積し、所定のパターンにドライ
エッチングを行う。なお、以降のパッシベーション工程
や、ボンディング工程などはここでは省略する。なお、
本実施例では駆動用ＭＯＳトランジスタのゲート電極は
負荷用ＭＯＳトランジスタのゲート電極を介して高濃度
ｎ型不純物領域に接続されているが、駆動用ＭＯＳトラ
ンジスタのゲート電極を直接高濃度ｎ型不純物領域に接
続することもできる。この場合には、接続部のゲート絶
縁膜１５に、予め開口部を設けておく。また、図１、図
２、図３においてメモリセルを複数個配置する方法につ
いてはＸ方向は全ての層についてそのままの状態で、Ｙ
方向についてはアルミニウム電極３５ａ、３５ｂ、タン
グステン電極３３ａ、３３ｂ、およびアルミニウム電極
の接続孔３４ａ、３４ｂ以外はＸ軸に対して鏡面対称に
なるように配置する。さらにデータ線のアルミニウム電
極はタングステン電極を介さないで直接ＭＯＳトランジ
スタに接続してもよい。

【００１５】この実施例１によれば、駆動用及び転送用
ＭＯＳトランジスタのゲート電極の延在する方向が平行
に位置しているため、メモリセル内のゲート電極の無用
なスペースが排除でき、メモリセルを効率的に縮小でき
る。同時に、駆動用ＭＯＳトランジスタのソース電位を
固定する接地配線を一つの駆動用ＭＯＳトランジスタに
対して１個の接続孔を用いてメモリセルに接続すること
によって隣接するメモリセルへの影響が無くなり、低電
圧でのメモリセル動作が安定になる。

【００１６】〈実施例２〉この実施例２は、実施例１に
おけるフリップフロップ回路の交差接続の方法で別の方
法に関するものである。

【００１７】図１２はこの実施例２の断面図でありフリ
ップフロップ回路の交差接続の部分を示している。同図
において、一方の駆動用ＭＯＳトランジスタのゲート電
極２５ｂと他方の駆動用ＭＯＳトランジスタのドレイン
領域の高濃度ｎ型不純物領域２４ａはゲート電極２５
ｃ、２５ｂの隙間に埋め込まれたｎ型の多結晶シリコン
膜４５によって接続されている。また、上記ｎ型の多結
晶シリコン膜４５の上部には負荷用ＭＯＳトランジスタ
のゲート電極２９ａが接続されている。また、本実施例
では同時に第２層目の多結晶シリコン膜２７ａ、２７ｃ
も上記ｎ型の多結晶シリコン膜４５に接続される。

【００１８】次に、図１３を用いて本実施例の製造工程
を説明する。図１３（ａ）〜（ｃ）はこの実施例３の製
造工程の断面図であり、フリップフロップ回路の交差接
続の部分の製造工程を示すものである。シリコン基板上
に形成するＭＯＳトランジスタのゲート電極の形成工程
までは図９（ｂ）と同様である。次に、図１３の（ａ）
に示すように、約１５０ｎｍのシリコン酸化膜をＬＰＣ
ＶＤ法で堆積した後、異方性のドライエッチングにより
エッチングし、ゲート電極２５ａ〜２５ｄの側壁にスペ
ーサ絶縁膜３６を堆積する。続いて、厚さ３０ｎｍのシ
リコン酸化膜４３を高温のＬＰＣＶＤ法で堆積した後、
厚さ４００ｎｍのシリコン窒化膜４４を堆積し、ドライ
エッチングにより約２００ｎｍエッチバックし、ゲート
電極２５ａ〜２５ｄのすきまだけに上記シリコン窒化膜
４４を残存させる。次に、図１３の（ｂ）に示すよう
に、ホトリソグフィとドライエッチングにより、高濃度
ｎ型不純物領域２４ｅ、２４ａ、２４ｃ上のシリコン窒
化膜４４の一部にホトリソグラフとドライエッチングに
より所定の開口部を設け、さらに該開口部の底部にある
シリコン酸化膜４３をドライエッチングにより取り除
く。また、駆動用ＭＯＳトランジスタのゲート電極２５
ｂ上のシリコン酸化膜３７にも同様に開口部を設ける。
次に、およそ４００ｎｍの多結晶シリコン膜をＬＰＣＶ
Ｄ法で全面に堆積した後、ドライエッチングにより該多
結晶シリコン膜をエッチバックし、上記開口部内に該多
結晶シリコン膜４５を残存させる。さらに上記多結晶シ
リコン膜を低抵抗にするために、リンなどのｎ型の不純
物イオンのイオン打込みを行い所定のアニールを施し不
純物イオンの活性化を行う。イオン打込みの条件として
は、例えば１００ｋｅＶの打込みエネルギーで、２×１
０¹⁵／ｃｍ²の打込み量が適当である。これによって、
駆動用ＭＯＳトランジスタのゲート電極２５ｂとドレイ
ン領域の高濃度ｎ型不純物領域２４ａが接続される。続
いて、図１３の（ｃ）に示すように、厚さ３０ｎｍのシ
リコン酸化膜３９をＬＰＣＶＤ法により堆積した後、該
シリコン酸化膜３９に接続孔をホトリソグラフィとドラ
イエッチングにより開口し、図１の実施例１と同様に、
第２層目の多結晶シリコン膜を堆積し接地配線２７ｃと
コンタクトパッド２７ａを形成する。さらに、ＬＰＣＶ
Ｄ法により、シリコン酸化膜を約３０ｎｍの厚さに堆積
し、高濃度ｎ型不純物領域２４ａ上の上記多結晶シリコ
ン膜４５に接続孔を開口し、図２の実施例１と同様に負
荷用のＭＯＳトランジスタのゲート電極２９ａを形成す
る。以降の多結晶シリコンＭＯＳトランジスタの製造工
程や、電極配線の製造工程などは実施例１と同様であ
る。なお、実施例２では一方の駆動用ＭＯＳトランジス
タのゲート電極と他方の駆動用ＭＯＳトランジスタのド
レイン領域はｎ型の多結晶シリコン４５で接続されてい
るため、負荷用ＭＯＳトランジスタのゲート電極の導電
型はｎ型でもｐ型でも何れでもよく負荷用ＭＯＳトラン
ジスタの電気的な特性に応じて選択できる。また、図１
４に示すように負荷用ＭＯＳトランジスタのゲート電極
２９ａの下層にｎ型ないしはｐ型の不純物拡散に対して
拡散バリアとなるチタンシリサイド（ＴｉＳｉ₂）膜な
どのバリア材料４６を形成することもできる。なお、こ
の製造方法としては、図１５の（ａ）に示すように、ゲ
ート電極段差の隙間に埋め込まれた上記低抵抗の多結晶
シリコン４５の上にスパッタリング法によりチタン（Ｔ
ｉ）４７を堆積し、所定のアニールを施し多結晶シリコ
ン４５とチタン４７を反応させることによってチタンシ
リサイド４６を形成し、未反応のチタン４７をヒドラジ
ンを用いて除去することによって図１５（ｂ）に示すよ
うに選択的にチタンシリサイド４６を形成する方法があ
る。

【００１９】この実施例２によれば、メモリセル内のア
イソレーションやゲート電極材料によって生じた段差を
緩和することができ、ドライエッチングを行う際に段差
部でエッチング残りを起こすことがなくなり、製造歩留
まりを向上することができる。また、多結晶シリコン膜
に形成した負荷用ＭＯＳトランジスタのドレインと、フ
ロップ回路の一方の駆動用ＭＯＳトランジスタのゲート
電極と他方の駆動用電界効果トランジスタのドレイン領
域を電気的に短絡している多結晶シリコン膜をオーミッ
クに接続でき、低電圧動作に適したＳＲＡＭを提供でき
る。

【００２０】＜実施例３＞この実施例３は、負荷用ＭＯ
Ｓトランジスタのゲート電極を高抵抗にし、メモリセル
のソフトエラー耐性を高める方法に関する。

【００２１】図１６（ａ）は、図１６（ｂ）の等価回路
に示した負荷用ＭＯＳトランジスタにｐチャネルの多結
晶シリコンＰＭＯＳトランジスタを用いたＳＲＡＭセル
に於いて、多結晶シリコンＭＯＳトランジスタのゲート
電極の抵抗Ｒ１、Ｒ３とソフトエラーの生ずる臨界電荷
量Ｑｃの関係を計算したものである。図１６（ａ）に於
いて、負荷用ＭＯＳトランジスタのゲート電極と記憶ノ
ード間に抵抗Ｒ１、Ｒ３を設けた場合は、２０ｋΩ以上
で急激に臨界電荷量が大きくなり、ソフトエラー耐性が
極めて強くなる。この理由について、図１６（ｂ）を用
いて説明する。メモリセルにα線が入射し電子が記憶ノ
ードＮ１に収集されることにより、記憶ノードＮ１の電
位が低下した場合、多結晶シリコンＭＯＳトランジスタ
Ｔ₆のゲート電位は、ほぼ抵抗Ｒ３とＴ₆のゲート容量で
決まる時定数によって指数関数的に低下する。従って、
Ｔ₆を流れる電流はこの時定数で徐々に増加するため、
記憶ノードＮ２の電位は直ちには上昇しない。これに対
して、記憶ノードＮ２に接続されている多結晶シリコン
ＭＯＳトランジスタＴ₅のゲート電位は、これに接続さ
れている記憶ノードＮ２の電位が接地電位にあって変化
せず、従ってＴ₅を流れる電流は減少しない。この結
果、記憶ノードＮ１の電位は再び高電位に回復し、記憶
ノードＮ２の電位は接地電位に保持され、ソフトエラー
は生じない。

【００２２】次に、実施例１のＳＲＡＭセルに関し、負
荷用ＭＯＳトランジスタのゲート電極を高抵抗にする方
法について述べる。ここでは、実施例１で説明した図１
０（ａ）を再び引用して説明する。すなわち、第３層目
の多結晶シリコン膜の抵抗値を１０ＫΩ以上の抵抗値に
するために、第３層目の多結晶シリコン膜２９ａ、２９
ｂを５０ｎｍ程度に薄く堆積し、リンなどのｎ型不純物
イオンのイオン打込みを行う。イオン打込は５０ｋｅＶ
の加速電圧と５×１０¹⁴／ｃｍ²の打込み条件で行う。
なおこの第３層目の多結晶シリコン膜２９ａ、２９ｂの
膜厚は３０ｎｍから７０ｎｍの範囲にすることが望まし
い。またイオン打込み条件は２×１０¹⁴から１×１０¹⁵
／ｃｍ²の範囲が適当である。この時、第３層目の多結
晶シリコン中の不純物濃度は１０¹⁷〜１０¹⁹／ｃｍ²に
することが望ましい。なお、以降の工程については実施
例１と全く同じである。本実施例の特徴は、多結晶シリ
コンＭＯＳトランジスタのチャネル直下のゲート電極と
なる第３層目の多結晶シリコン膜２９ａ、２９ｂが必ず
しも低抵抗でなくてもよく、従って図１７の等価回路に
示すように、ゲート電極となる第３層目の多結晶シリコ
ン膜を全面を高抵抗することができ、高抵抗部と低抵抗
部を分けて形成する方法に比べて、製造工程やメモリセ
ル面積を低減できる。この実施例３の等価回路は図１７
のようになり、また図１８に示すように、多結晶シリコ
ンＭＯＳトランジスタのしきい値電圧を変動させずに、
図１９に示すように１０ｋΩ／□以上の抵抗値を持つゲ
ート電極を形成できるため、ソフトエラー耐性のあるＳ
ＲＡＭセルを提供することができる。

【００２３】＜実施例４＞次に、実施例３の負荷用ＭＯ
Ｓトランジスタのゲート電極を高抵抗にすることに関し
て、実施例２のＳＲＡＭセルに適用した場合について説
明する。ここでも、実施例２で説明した図１２を再び引
用して説明する。即ち、実施例３と同様に第３層目の多
結晶シリコン膜の抵抗値を１０ＫΩ以上の抵抗値にする
ために、第３層目の多結晶シリコン膜２９ａ、２９ｂを
５０ｎｍ程度に薄く堆積し、ＢＦ₂などのｐ型不純物イ
オンのイオン打込みを行う。イオン打込は２０ｋｅＶの
加速電圧と、、５×１０¹⁴／ｃｍ²の打込み条件で行
う。なおこの第３層目の多結晶シリコン膜２９ａ、２９
ｂの膜厚は３０ｎｍから７０ｎｍの範囲にすることが望
ましい。またイオン打込み条件は２×１０¹⁴から１×１
０¹⁵／ｃｍ²の範囲が適当である。この時、第３層目の
多結晶シリコン中の不純物濃度は１０¹⁷〜１０¹⁹／ｃｍ
²にすることが望ましい。

【００２４】この実施例４によれば、図１２において駆
動用ＭＯＳトランジスタのゲート電極２５ｂとドレイン
領域の高濃度不純物領域２４ａは別に埋め込まれたｎ型
の低抵抗多結晶シリコン膜４５で接続されているため
に、これらの接続をオーミックにすることに対して負荷
用ＭＯＳトランジスタのゲート電極２９ａが高抵抗でも
ｐ型でも何れにしてもなんら問題がない。また、負荷用
ＭＯＳトランジスタのゲート電極をｐ型にすることによ
って負荷用ＭＯＳトランジスタのしきい値電圧を小さく
することができるため、低電源電圧でもドレイン電流の
オン／オフ比を大きくすることができ、低電圧動作が可
能なＳＲＡＭを提供できる。

【００２５】〈実施例５〉この実施例５は実施例１のＳ
ＲＡＭセルにおいて、データ線が１本のＳＲＡＭセルに
関する。図２０、図２１、図２２は本実施例の１ビット
の部分を示す平面図であり、図２３はその等価回路であ
る。なお、図２０はｎチャネルの駆動用ＭＯＳトランジ
スタおよび転送用のＭＯＳトランジスタおよび接地配線
の部分を示す平面図であり、図２１は多結晶シリコン膜
内に形成されたｐチャネルの負荷用ＭＯＳトランジスタ
の部分を、図２２は電極配線の部分を示している。図２
０、図２１、図２２において、メモリセル内の２個の転
送用ＭＯＳトランジスタＴ₃、Ｔ₄のソース・ドレイン領
域を形成する高濃度ｎ型不純物領域に接続されているコ
ンタクトパッド２７ａ、２７ｂに図２２に示すようには
接続孔３２ａ、３２ｂを介してタングステン電極３３ｃ
が接続されている。さらにこのタングステン電極上の絶
縁膜には１個の接続孔３４ｃが開口されており、該接続
孔３４ｃを介してアルミニウム電極３５ｃが接続されて
いる。

【００２６】この実施例５によれば、メモリセル面積を
増大することなくアルミニウム電極配線の配線幅を広く
することができるため、電極材料のエレクトロマイグレ
ーションやストレスマイグレーションに対する耐性が強
くなる。さらに、メモリセル内のワード線の使用本数が
１本少ないためメモリセルの所要面積が小さく高集積の
ＳＲＡＭセルを提供することができる。

【００２７】〈実施例６〉この実施例６は、実施例１の
ＳＲＡＭセルにおいて、データ線が１本のＳＲＡＭセル
に関する。図２４、図２５は本実施例の１ビットの部分
を示す平面図であり、図２６はその等価回路である。な
お、図２４はｎチャネルの駆動用ＭＯＳトランジスタお
よび転送用のＭＯＳトランジスタおよび接地配線および
電極配線の部分を示す平面図であり、図２５は多結晶シ
リコン膜内に形成されたｐチャネルの負荷用ＭＯＳトラ
ンジスタの部分を示している。この種のメモリセルは、
図２６の等価回路に示されているワード線２の開閉によ
り、１本のデータ線１で記憶ノードＮ１へデータ書き込
み動作を行う。図２４において、メモリセル内の１個の
転送用ＭＯＳトランジスタＴ₃のソース・ドレイン領域
を形成する高濃度ｎ型不純物領域２４ｅには接続孔２６
ｃを介してコンタクトパッド２７ａが接続されている。
さらにコンタクトパッド２７ａは接続孔３２ａを介して
タングステン電極３３ｄに接続されており、このタング
ステン電極３３ｄには１個の接続孔３４ｄが開口されて
おり、該接続孔３４ｄを介してアルミニウム電極３５ｄ
が接続されている。

【００２８】本実施例によれば、メモリセル面積を増大
することなくアルミニウム電極配線の配線幅を広くする
ことができるため、電極材料のエレクトロマイグレーシ
ョンやストレスマイグレーションに対する耐性が強くな
る。さらに、メモリセル内の送用ＭＯＳトランジスタお
よびワード線の使用個数が、それぞれ１個づつ少ないた
め、メモリセルの所要面積が小さく高集積のＳＲＡＭセ
ルを提供することができる。

【００２９】以上説明した本発明は、上記の具体的な実
施例に限定されるものではなく、種々の変形が可能であ
ることは言うまでも無い。例えば、本発明は、ＣＭＯＳ
構成のＳＲＡＭに限らず、ＢｉＣＭＯＳ構成のＳＲＡＭ
にも適用できる。

【００３０】

【発明の効果】本発明によれば、メモリセル面積が小さ
く高集積化が可能で、誤動作が無く、ソフトエラー耐性
が高く、低電圧動作が可能な高信頼度のスタティック型
ランダムアクセスメモリを有する半導体装置が提供でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置の平面
図である。

【図２】本発明の第１の実施例の半導体記憶装置の平面
図である。

【図３】本発明の第１の実施例の半導体記憶装置の平面
図である。

【図４】本発明の第１の実施例の半導体記憶装置の断面
図である。

【図５】スタティック型ランダムアクセスメモリセルの
等価回路図である。

【図６】従来のスタティック型ランダムアクセスメモリ
セルの平面図である。

【図７】従来のスタティック型ランダムアクセスメモリ
セルの平面図である。

【図８】従来のスタティック型ランダムアクセスメモリ
セルの断面図である。

【図９】本発明の第１の実施例の半導体記憶装置の製造
工程を説明するための断面図である。

【図１０】本発明の第１の実施例の半導体記憶装置の製
造工程を説明するための断面図である。

【図１１】本発明の第１の実施例の半導体記憶装置の製
造工程を説明するための断面図である。

【図１２】本発明の第２の実施例の半導体記憶装置の断
面図である。

【図１３】本発明の第２の実施例の半導体記憶装置の製
造工程を説明するための断面図である。

【図１４】本発明の第２の実施例の半導体記憶装置の断
面図である。

【図１５】本発明の第２の実施例の半導体記憶装置の製
造工程を説明するための断面図である。

【図１６】本発明の第３の実施例のスタティック型ラン
ダムアクセスメモリセルの動作特性を説明するための図
と等価回路を示す図である。

【図１７】本発明の第３の実施例のスタティック型ラン
ダムアクセスメモリセルの等価回路図である。

【図１８】本発明の第３の実施例のスタティック型ラン
ダムアクセスメモリセルの負荷用ＭＯＳトランジスタの
特性を示す線図である。

【図１９】本発明の第３の実施例のスタティック型ラン
ダムアクセスメモリセルの負荷用ＭＯＳトランジスタの
特性を示す線図である。

【図２０】本発明の第５の実施例の半導体記憶装置の平
面図である。

【図２１】本発明の第５の実施例の半導体記憶装置の平
面図である。

【図２２】本発明の第５の実施例の半導体記憶装置の平
面図である。

【図２３】本発明の第５の実施例の等価回路図である。

【図２４】本発明の第６の実施例の半導体記憶装置の平
面図である。

【図２５】本発明の第６の実施例の半導体記憶装置の平
面図である。

【図２６】本発明の第６の実施例の等価回路図である。

【符号の説明】１、１’…データ線、２…ワード線、３ａ、３ｂ、３
ｃ、３ｄ、３ｅ、３ｆ…高濃度ｎ型不純物領域、４ａ、
４ｂ、６ａ、６ｂ、７ａ、７ｂ、９ａ、９ｂ、１１ａ、
１１ｂ…接続孔、５ａ、５ｂ、５ｃ、５ｄ…ゲート電
極、８ａ、８ｂ…金属配線、１０ａ、１０ｂ…負荷用ｐ
チャネルＭＯＳトランジスタのゲート電極、１２ａ、１
２ｂ…負荷用ｐチャネルＭＯＳトランジスタのドレイン
領域、１２ｃ、１２ｄ…負荷用ｐチャネルＭＯＳトラン
ジスタのチャネル領域、１２ｅ、１２ｆ…負荷用ｐチャ
ネルＭＯＳトランジスタのソース領域、１３…シリコン
基板、１３０…ｐ型ウェル、１４…フィールド酸化膜、
１５…ゲート酸化膜、１６ａ、１６ｂ…高濃度ｎ型不純
物領域、１７ａ…転送用ＭＯＳトランジスタのゲート電
極、１７ｂ…駆動用ＭＯＳトランジスタのゲート電極、
１７ｃ…接地配線、１８、２２…シリコン酸化膜、２０
…負荷用ｐチャネルＭＯＳトランジスタのゲート絶縁
膜、１９ａ…コンタクトパッド（第２層目多結晶シリコ
ン膜）、１９ｂ…負荷用ｐチャネルＭＯＳトランジスタ
のゲート電極、２１ａ…負荷用ｐチャネルＭＯＳトラン
ジスタのドレイン領域、２１ｂ…負荷用ｐチャネルＭＯ
Ｓトランジスタのチャネル領域、２１ｃ…負荷用ｐチャ
ネルＭＯＳトランジスタのソース領域、２１ｄ…負荷用
ｐチャネルＭＯＳトランジスタのドレイン領域と共通の
ｎ型多結晶シリコン膜、２３…アルミニウム電極、２４
ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ…高濃度
ｎ型不純物領域、２５ａ、２５ｂ…駆動用ＭＯＳトラン
ジスタのゲート電極、２５ｃ、２５ｄ…転送用ＭＯＳト
ランジスタのゲート電極、２３ａ、２６ｂ、２６ｃ、２
６ｄ、２８ａ、２８ｂ、３０ａ、３０ｂ、３２ａ、３２
ｂ、３４ａ、３４ｂ、３４ｃ…接続孔、２７ａ、２７ｂ
…コンタクトパッド(第２層目多結晶シリコン膜）、２
７ｃ…接地配線(第２層目多結晶シリコン膜）、２９
ａ、２９ｂ…第３層目多結晶シリコン膜（負荷用ｐチャ
ネルＭＯＳトランジスタのゲート電極）、３１ａ、３１
ｂ…負荷用ｐチャネルＭＯＳトランジスタのドレイン領
域、３１ａ’…ゲート−ドレインオフセット領域、３１
ｃ、３１ｄ…負荷用ｐチャネルＭＯＳトランジスタのチ
ャネル領域、３１ｅ、３１ｆ…負荷用ｐチャネルＭＯＳ
トランジスタのソース領域、３３ａ、３３ｂ、３３ｃ、
３３ｄ…タングステン電極(第1層目金属配線)、３５
ａ、３５ｂ、３５ｃ、３５ｄ…アルミニウム電極(第２
層目金属配線)、３６…スペーサ絶縁膜、３７、３８、
３９、４１、４２…シリコン酸化膜、４０…負荷用ｐチ
ャネルＭＯＳトランジスタのゲート絶縁膜、４４…シリ
コン窒化膜、４５…多結晶シリコン膜、４６…バリア材
料（チタンシリサイド膜）、４７…チタン（Ｔｉ）膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者植田清嗣東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者橋本直孝東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者橋本孝司東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者清水昭博東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者大木長斗司東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者石田浩東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者佐々木勝朗東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】第１導電型の第１と第２の駆動用電界効果
トランジスタと第１と第２の負荷素子とからなるフリッ
プフロップ回路と、該フリップフロップ回路の記憶ノー
ドに接続された第１導電型の第１と第２の転送用電界効
果トランジスタとを含むスタティックランダムアクセス
メモリセルを有する半導体記憶装置において、上記第１と第２の駆動用電界効果トランジスタと上記第
１と第２の転送用電界効果トランジスタのゲート電極の
延在する方向が互いに平行であり、上記第１の駆動用電界効果トランジスタのゲート電極と
上記第１の転送用電界効果トランジスタのゲート電極と
の間に上記第２の駆動用電界効果トランジスタのゲート
電極が配置され、上記第２の駆動用電界効果トランジスタのゲート電極と
上記第２の転送用電界効果トランジスタのゲート電極と
の間に上記第１の駆動用電界効果トランジスタのゲート
電極が配置されていることを特徴とする半導体記憶装
置。
【請求項２】上記第１の転送用電界効果トランジスタの
ゲート電極と上記第２の転送用電界効果トランジスタの
ゲート電極との間に上記第１と第２の駆動用電界効果ト
ランジスタのゲート電極が配置され、上記第１と第２の駆動用電界効果トランジスタのソース
領域を接続する配線層を具備したことを特徴とする請求
項１に記載の半導体記憶装置。
【請求項３】上記第１と第２の負荷素子は、上記第１と
第２の駆動用電界効果トランジスタと上記第１と第２の
転送用電界効果トランジスタの上部に積層されてなるこ
とを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】上記第１と第２の負荷素子は第２導電型の
第１と第２の負荷用電界効果トランジスタであることを
特徴とする請求項２に記載の半導体記憶装置。
【請求項５】上記転送用電界効果トランジスタのソース
・ドレイン領域の一方の領域が上記フリップフロップ回
路の上記記憶ノードに接続され、他方の領域は第１の金
属配線で電気的に接続され、該第１の金属配線上の絶縁膜に１個の接続孔が開口され
ており、該接続孔を介して第２の金属配線が接続されて
いることを特徴とする請求項４に記載の半導体記憶装
置。
【請求項６】上記第１と第２の負荷用電界効果トランジ
スタ負荷用電界効果トランジスタのゲート電極に添加さ
れている不純物が１０¹⁷／ｃｍ³から１０¹⁹／ｃｍ³の濃
度を有することを特徴とする請求項４に記載の半導体記
憶装置。