JP2000174142A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置において、安定した動作を実
現する。 【解決手段】 フリップフロップ回路を構成する１対の
第１導電型の第１および第２の駆動用トランジスタおよ
び１対の第２導電型の第１および第２の負荷用トランジ
スタと、１対の第１および第２のアクセストランジスタ
とを有する複数のメモリセルがマトリックス状に配置さ
れた半導体記憶装置であって、所定の方向に延びるよう
に形成され、第１および第２のアクセストランジスタの
ゲート電極にゲート電位を与えるワード線６９と、この
ワード線６９の延びる方向とほぼ直交する方向に延びる
ように形成された複数の電源電圧配線層７５ａを備え
る。各電源電圧配線層７５ａは直交方向に並べられたメ
モリセル同士でつながっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモ
リセルの構造およびその製造方法に関する。

【０００２】

【従来の技術】従来、半導体記憶装置の１つとして、Ｓ
ＲＡＭが知られている。図２５は、従来のＳＲＡＭの１
つのメモリセルの等価回路図である。このメモリセル
は、負荷としてＰ型ＭＯＳトランジスタを用いた６つの
トランジスタで構成されている。すなわち、１対のドラ
イバ（駆動用）トランジスタＱ₁ 、Ｑ₂ （Ｎ型ＭＯＳト
ランジスタ）と１対の負荷トランジスタＱ₅ 、Ｑ₆ （Ｐ
型ＭＯＳトランジスタ）とが相互に接続されてフリップ
フロップ回路を構成している。１対の負荷トランジスタ
Ｑ₅ 、Ｑ₆ のソース領域１１０および１１１は、Ｖ_{C C}
電源に接続されており、ドライバトランジスタＱ₁ 、Ｑ
₂ のソース領域はＧＮＤ１１２および１１３に接続され
ている。

【０００３】さらに、１対のアクセストランジスタＱ
₃ 、Ｑ₄ （Ｎ型ＭＯＳトランジスタ）は各々記憶ノード
１１４および１１５に接続されている。そしてアクセス
トランジスタＱ₃ のソース／ドレイン領域の一方にはビ
ット線１０７が接続されており、アクセストランジスタ
Ｑ₄ のソース／ドレイン領域の一方にはビット線１０８
が接続されている。また、アクセストランジスタＱ₃ 、
Ｑ₄ のゲート電極はワード線１０９に接続されている。

【０００４】図２６〜図２８は、ＳＲＡＭのメモリセル
の平面構造図であり、各々基板表面の下層から順に３段
階に分割して示したものである。図２９は、図２６〜図
２８中の切断線Ａ−Ａに沿った方向からの断面構造図で
ある。図２５〜図２９を参照して、従来のメモリセルで
は、シリコン基板１４８の主表面に１対のドライバトラ
ンジスタＱ₁ 、Ｑ₂ と１対のアクセストランジスタＱ
₃ 、Ｑ₄ が形成されている。ドライバトランジスタＱ₁
は、ドレイン領域１２１およびソース領域１２２とゲー
ト電極１２５とを有する。ドライバトランジスタＱ₂
は、ドレイン領域１１７およびソース領域１１８とゲー
ト電極１２６とを有する。

【０００５】また、アクセストランジスタＱ₃ は、１対
のソース／ドレイン領域１１９および１２０とゲート電
極１０９とを有する。アクセストランジスタＱ₄ は、１
対のソース／ドレイン領域１１６および１１７とゲート
電極１０９とを有する。

【０００６】これらのトランジスタは、Ｐ型シリコン基
板１４８の主表面に形成されたソース／ドレイン領域を
有するＮ型ＭＯＳトランジスタで構成されている。ドラ
イバトランジスタＱ₂ のゲート電極１２６とアクセスト
ランジスタＱ₃ のソース／ドレイン領域１２０とは、コ
ンタクト部１２８を通して接続されている。また、ドラ
イバトランジスタＱ₂ のゲート電極１２６とドライバト
ランジスタＱ₁ のドレイン領域１２１とはコンタクト部
１２９によって接続されている。さらにドライバトラン
ジスタＱ₁ のゲート電極１２５は、アクセストランジス
タＱ₄ のソース／ドレイン領域１１７とドライバトラン
ジスタＱ₂ のドレイン領域１１７とにコンタクト部１２
７を介して接続されている。

【０００７】また、負荷トランジスタＱ₅ のゲート電極
１３０は、コンタクト部１３９を介して負荷トランジス
タＱ₆ のソース／ドレイン領域１３７に接続されてい
る。負荷トランジスタＱ₆ のゲート電極１３１は、コン
タクト部１３８を介して負荷トランジスタＱ₅ のソース
／ドレイン領域１３４に接続されている。

【０００８】ビット線１０７は、コンタクト部１４６を
介してアクセストランジスタＱ₃ のソース／ドレイン領
域１１９に接続されている。ビット線１０８は、コンタ
クト部１４７を介してアクセストランジスタＱ₄ のソー
ス／ドレイン領域１１６に接続されている。

【０００９】上記のように、従来のＳＲＡＭのメモリセ
ルは、シリコン基板上に４つのＮ型ＭＯＳトランジスタ
を配列し、さらにその上層にＰ型の薄膜トランジスタを
負荷として用いている。図３０は、負荷トランジスタＱ
₅ およびＱ₆ に用いられる薄膜トランジスタの典型的な
断面構造を示した断面図である。図３０を参照して、薄
膜トランジスタは、多結晶シリコンなどの半導体層の中
にチャネル領域１４２と１対のソース／ドレイン領域１
４１、１４３とを形成する。そして、絶縁層を介在して
チャネル領域１４２に対向する位置にゲート電極１４０
を配置する。図３１は、上記した薄膜トランジスタの電
流特性を示した特性図である。図において、Ｖｄはドレ
イン電圧、Ｖｇはゲート電圧、Ｉｄはドレイン電流であ
る。

【００１０】

【発明が解決しようとする課題】図３２は、ＳＲＡＭの
メモリセルの読出動作を説明するための等価回路図であ
る。図３２を参照して、図２５で示した負荷トランジス
タＱ₅ およびＱ₆ はこれらに流れる電流が十分小さいの
で等価回路図には示されていない。また、ビット線１０
７および１０８にはＰ型ＭＯＳトランジスタで形成され
るビット線負荷１６０および１６１がそれぞれ接続され
ている。

【００１１】ここで、記憶ノードＡをＬレベル、記憶ノ
ードＢをＨレベルとする。読出動作時には、ビット線負
荷１６０からＬレベル側の記憶ノードＡを通ってＧＮＤ
１１２へ電流ｉが流れる。この一方、Ｈレベル側の記憶
ノードＢにおいては、ビット線負荷１６１からＧＮＤ１
１３への電流は流れない。

【００１２】ここで、図２６に示したようにドライバト
ランジスタＱ₁ のソース領域１２２とドライバトランジ
スタＱ₂ のソース領域１１８とは異なる領域に形成され
ている。そして、ソース領域１１８とＧＮＤ１１３との
間および、ソース領域１２２とＧＮＤ１１２との間に
は、それぞれ寄生抵抗ｒが形成されている。したがっ
て、図３２に示す状態では、ノードＣは、ｒ×ｉ分だけ
電位が上昇する。これに対して、ノードＤには電流が流
れないため、ノードＤの電位は上昇しない。このため、
１つのメモリセル内でノードＣとノードＤとで電位のア
ンバランスが発生し、読出動作を正確に行なえないとい
う問題点があった。すなわち、ノードＣの電位が上昇す
ると、これに伴って記憶ノードＡの電位も上昇するた
め、記憶ノードＡがＬレベルからＨレベルに逆転すると
ともに記憶ノードＢがＨレベルからＬレベルに逆転する
という不都合が生じる場合があった。このような場合に
はデータの読出動作において誤ったデータを読出してし
まうという問題点があった。

【００１３】また、次のような問題点もある。図３３
は、図２６および図２９に示した第１直接コンタクト部
１２７、１２８および１２９をシェアード直接コンタク
ト構造にした場合の断面構造図である。図３３を参照し
て、従来ではこのようなシェアードコンタクト構造も頻
繁に用いられる。すなわち、ドライバトランジスタＱ₂
のゲート電極１２６を素子分離酸化膜１２４上にゲート
酸化膜１６２を介して形成する。そして、シリコン基板
１４８およびゲート電極１２６上に層間絶縁膜１６４を
形成する。ゲート電極１２６と駆動用トランジスタＱ₁
のドレイン領域１２１上とに位置する層間絶縁膜１６４
にコンタクトホール１６４ａを形成する。コンタクトホ
ール内でゲート電極１２６とドレイン領域１２１とを電
気的に接続するように第２ポリシリコン層１６５を形成
する。

【００１４】このようにしてシェアード直接コンタクト
部１６３が形成されるが、ゲート電極１２６の端部の形
成位置がずれた場合には、次のような問題点が発生す
る。図３４は、駆動用トランジスタＱ₂ のゲート電極１
２６の端部の位置がずれた場合の問題点を説明するため
の断面構造図である。図３４を参照して、このようにゲ
ート電極１２６の端部の位置が素子分離酸化膜１２４の
上に位置する場合には、コンタクトホール１６４ａの形
成時のエッチングによって素子分離酸化膜１２４の端部
が削られてしまうという不都合が生じる。このような場
合には、その素子分離酸化膜１２４が削れた部分からリ
ーク電流ｉ₀ が発生するという問題点があった。

【００１５】さらに、次のような問題点もある。図３５
は、図２９に示した負荷トランジスタＱ₆ の部分拡大図
である。図３５を参照して、実際の動作においてはビッ
ト線１０７の電位が変化する。このため、ビット線１０
７が負荷トランジスタＱ₆ のゲート電極として働き、こ
の結果負荷トランジスタＱ₆ を誤動作させるという問題
点があった。この現象はクロストーク現象と呼ばれてい
る。

【００１６】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、半導
体記憶装置において、１対の駆動用トランジスタのＧＮ
Ｄ電位のアンバランスを低減するとともに、安定した動
作を実現することが可能な半導体記憶装置を提供するこ
とである。

【００１７】この発明のもう１つの目的は、半導体記憶
装置において、駆動用トランジスタのゲート電極と不純
物領域との接続にシェアード直接コンタクト構造を用い
た場合に接合リーク電流を低減することである。

【００１８】この発明のさらにもう１つの目的は、半導
体記憶装置において、駆動用トランジスタのソース領域
の抵抗を低減することである。

【００１９】この発明のさらにもう１つの目的は、半導
体記憶装置の製造方法において、駆動用トランジスタの
ソース領域の抵抗を有効に低減し得る半導体記憶装置を
容易に製造することである。

【００２０】

【課題を解決するための手段】この発明の１の局面にお
ける半導体記憶装置は、フリップフロップ回路を構成す
る１対の第１導電型の第１および第２の駆動用トランジ
スタおよび１対の第２導電型の第１および第２の負荷用
トランジスタと、１対の第１および第２のアクセストラ
ンジスタとを有する複数のメモリセルがマトリックス状
に配置された半導体記憶装置であって、所定の方向に延
びるように形成され、第１および第２のアクセストラン
ジスタのゲート電極にゲート電位を与えるワード線と、
このワード線の延びる方向とほぼ直交する方向に延びる
ように形成された複数の電源電圧配線層を備える。各電
源電圧配線層は直交方向に並べられたメモリセル同士で
つながっている（請求項１）。

【００２１】上記１の局面における半導体記憶装置で
は、ワード線の延びる方向とほぼ直交する方向に延びる
ように形成された複数の接地配線層を備えることが好ま
しく、各接地配線層は直交方向に並べられたメモリセル
同士でつながっていることが好ましい（請求項２）。

【００２２】この発明の他の局面における半導体記憶装
置は、フリップフロップ回路を構成する１対の第１導電
型の第１および第２の駆動用トランジスタおよび１対の
第２導電型の第１および第２の負荷用トランジスタと、
１対の第１および第２のアクセストランジスタとを有す
る複数のメモリセルがマトリックス状に配置された半導
体記憶装置であって、所定の方向に延びるように形成さ
れ、第１および第２のアクセストランジスタのゲート電
極にゲート電位を与えるワード線と、ワード線の延びる
方向とほぼ直交する方向に延びるように形成された複数
の電源電圧配線層と、電源電圧配線層の上層にメモリセ
ルの接地配線層を備える。各電源電圧配線層は直交方向
に並べられたメモリセル同士でつながっている（請求項
３）。

【００２３】上記１の局面または他の局面における半導
体記憶装置では、第１および第２のアクセストランジス
タに接続されるビット線が接地配線層と同一の配線層で
形成されていることが好ましい（請求項４）。

【００２４】上記１の局面または他の局面における半導
体記憶装置では、接地配線層が金属を含む導電層で形成
されていることが好ましい（請求項５）。

【００２５】上記１の局面または他の局面における半導
体記憶装置では、電源電圧配線層は、ワード線方向に隣
接するメモリセルの一方の負荷用トランジスタに共通に
接続されることが好ましい（請求項６）。

【００２６】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は、本発明の第１実施例によるＳＲＡ
Ｍのメモリセルを示した平面構造図である。具体的に
は、図１〜図４は、それぞれ基板面の下層から順に４段
階に分割して示した平面図である。図５は、図１〜図４
の切断線Ｂ−Ｂに沿った断面構造図であり、図６は図１
〜図４の切断線Ｃ−Ｃに沿った断面構造図である。

【００２７】図１には、Ｎ型の不純物領域（ソース／ド
レイン領域）４〜９、素子分離酸化膜１〜３、第１ポリ
シリコン層１０〜１３、第１直接コンタクト部１４〜１
８および第２ポリシリコン層１９〜２３が示されてい
る。

【００２８】すなわち、ドライバトランジスタＱ₁ は、
所定の方向に延びるゲート電極（第１ポリシリコン層）
１１と、ゲート電極１１に直交する方向に所定の間隔を
隔てて形成されたＮ型のソース領域９およびドレイン領
域５から構成されている。また、ドライバトランジスタ
Ｑ₂ は、ドライバトランジスタＱ₁ のゲート電極１１と
所定の間隔を隔ててほぼ同じ方向に延びて形成されたゲ
ート電極１２と、ゲート電極１２とほぼ直交する方向に
所定の間隔を隔てて形成されたＮ型のソース領域９およ
びドレイン領域８から構成されている。つまり、駆動用
トランジスタＱ ₁ と駆動用トランジスタＱ₂ とは共通の
ソース領域９を有している。

【００２９】また、アクセストランジスタＱ₃ は１対の
Ｎ型のソース／ドレイン領域４および５とゲート電極
（ワード線）１０とから構成されており、アクセストラ
ンジスタＱ₄ は１対のＮ型のソース／ドレイン領域６お
よび７とゲート電極（ワード線）１０とから構成されて
いる。つまり、アクセストランジスタＱ₃ とアクセスト
ランジスタＱ₄ とは共通のゲート電極（ワード線）１０
を有している。そして、そのワード線１０は、ドライバ
トランジスタＱ₁ のゲート電極と所定の間隔を隔ててほ
ぼ同じ方向に延びるように形成されている。また、第１
直接コンタクト部１４〜１８は、Ｎ型の不純物領域４〜
８と第２ポリシリコン層１９〜２３とをそれぞれ接続す
る部分である。なお、第１ポリシリコン層１３は、隣接
する別のメモリセルのアクセストランジスタのゲート電
極である。

【００３０】図２には、第１ポリシリコン層１０〜１
３、第２ポリシリコン層１９〜２３、第２直接コンタク
ト部２４〜２７および第３ポリシリコン層２８〜２９が
示されている。第２直接コンタクト部２４〜２７は、第
３ポリシリコン層２８〜２９と、第２ポリシリコン層２
０、２２、２３または第１ポリシリコン層１１とを接続
するための部分である。第３ポリシリコン層２８および
２９はそれぞれ後述する負荷トランジスタＱ₆ 、Ｑ₅ の
ゲート電極を構成する。

【００３１】図３には、第３ポリシリコン層２８〜２
９、第４ポリシリコン層３２〜３６および第３直接コン
タクト部３０〜３１が示されている。第３直接コンタク
ト部３０および３１は、第４ポリシリコン層３２〜３６
と第３ポリシリコン層２８〜２９とを接続するための部
分である。負荷トランジスタＱ₅ は、Ｐ型ソース／ドレ
イン領域（第４ポリシリコン層）３２および３６と、チ
ャネル領域（第４ポリシリコン層）３５と、ゲート電極
（第３ポリシリコン層）２９とによって構成されてい
る。負荷トランジスタＱ₆ は、Ｐ型ソース／ドレイン領
域（第４ポリシリコン層）３２および３４と、チャネル
領域（第４ポリシリコン層）３３と、ゲート電極（第３
ポリシリコン層）２８とによって構成されている。

【００３２】次に、図４には、第１ポリシリコン層１０
〜１３、第２ポリシリコン層１９〜２３、コンタクト部
３７〜３８および、アルミまたはタングステンなどの金
属配線からなるビット線３９〜４０が示されている。コ
ンタクト部３７および３８は、ビット線３９〜４０と第
２ポリシリコン層１９〜２３とを接続する役割を果たす
ものである。

【００３３】図５および図６を参照して、次に第１実施
例のメモリセルの断面構造について説明する。まず、図
５を参照して、Ｐ型半導体基板（Ｐウェル）３９の主表
面上には所定の間隔を隔ててゲート電極１０、１１、１
２および１３が紙面と垂直方向に延びるように形成され
ている。また、Ｐ型半導体基板４１の主表面上の所定領
域には素子分離酸化膜３が形成されている。素子分離酸
化膜３とドライバトランジスタＱ₁ のゲート電極１１と
の間にはソース領域９が形成されている。ドライバトラ
ンジスタＱ₁ のゲート電極１１とアクセストランジスタ
Ｑ₃ のゲート電極１０との間にはドライバトランジスタ
Ｑ₁ のドレイン領域とアクセストランジスタＱ₃ のソー
ス／ドレイン領域を兼用するＮ型の不純物領域５が形成
されている。アクセストランジスタＱ₃ のゲート電極１
０と隣接するメモリセルのアクセストランジスタのゲー
ト電極１３との間にはアクセストランジスタＱ₃ のソー
ス／ドレイン領域４が形成されている。不純物領域５上
とソース／ドレイン領域（不純物領域）４上とにはパッ
ド層（第２ポリシリコン層）２０および１９がそれぞれ
形成されている。

【００３４】パッド層２０は第１直接コンタクト部１５
を介して不純物領域５と電気的に接続されており、パッ
ド層１９は第１直接コンタクト部１４を介して不純物領
域４と電気的に接続されている。パッド層２０とドライ
バトランジスタＱ₂ のゲート電極１２とを第２直接コン
タクト部２４および２５を介して電気的に接続するよう
に第３ポリシリコン層２８が形成されている。この第３
ポリシリコン層２８は、負荷トランジスタＱ₆ のゲート
電極としての役割を果たす。第３ポリシリコン層２８の
上には第３直接コンタクト部３０を介して第４ポリシリ
コン層３６が形成されている。また、第３ポリシリコン
層２８上には層間絶縁膜４２を介して第４ポリシリコン
層３２および３３が形成されている。第４ポリシリコン
層３６は負荷トランジスタＱ₅ のソース／ドレイン領
域、第４ポリシリコン層３２は負荷トランジスタＱ₅ 、
Ｑ₆ のソース／ドレイン領域を構成し、第４ポリシリコ
ン層３３は負荷トランジスタＱ₆ のチャネル領域を構成
する。また、パッド層１９には負荷トランジスタＱ₆ の
上方に延びるビット線３９がコンタクト部３７を介して
電気的に接続されている。

【００３５】次に、図６を参照して、このＣ−Ｃ断面で
は、Ｐ型半導体基板の主表面上に所定の間隔を隔ててゲ
ート電極１０、１１、１２および１３が形成されてい
る。また、ゲート電極１１の下には素子分離酸化膜２が
形成されている。ドライバトランジスタＱ₂ のゲート電
極１２に隣接するようにドライバトランジスタＱ₂ のド
レイン領域８が形成されている。ゲート電極１２と素子
分離酸化膜２との間にはドライバトランジスタＱ₂ のソ
ース領域９が形成されている。素子分離酸化膜２とアク
セストランジスタＱ₄ のゲート電極１０との間にはアク
セストランジスタＱ₄ のソース／ドレイン領域７が形成
されている。アクセストランジスタＱ₄ のゲート電極１
０と隣接するメモリセルのアクセストランジスタのゲー
ト電極１３との間にはアクセストランジスタＱ₄ のソー
ス／ドレイン領域６が形成されている。アクセストラン
ジスタＱ₄ のソース／ドレイン領域６、７上およびドラ
イバトランジスタＱ₂ のドレイン領域８上には、それぞ
れ第１直接コンタクト部１６、１７および１８を介して
それぞれパッド層（第２ポリシリコン層）２１、２２お
よび２３が形成されている。パッド層２２とドライバト
ランジスタＱ₁ のゲート電極１１とは第３ポリシリコン
層２９によって電気的に接続されている。

【００３６】すなわち、本実施例では、駆動用トランジ
スタＱ₁ のゲート電極１１とアクセストランジスタＱ₄
のソース／ドレイン領域７との電気的接続をパッド層
（第２ポリシリコン層）２２および第３ポリシリコン層
２９の２つのポリシリコン層を用いて行なっている。ま
た、第３ポリシリコン層２９はパッド層２３とも第２直
接コンタクト部２７を介して電気的に接続されている。
第３ポリシリコン層２９上には第３直接コンタクト部３
１を介して第４ポリシリコン層３４が形成されている。
さらに、第３ポリシリコン層２９上には層間絶縁膜４３
を介して第４ポリシリコン層３２および３５が形成され
ている。第４ポリシリコン層３４は負荷トランジスタＱ
₆ のソース／ドレイン領域を構成し、第４ポリシリコン
層３５は負荷トランジスタＱ₅ のチャネル領域を構成す
る。また、第３ポリシリコン層２９は負荷トランジスタ
Ｑ₅ のゲート電極を構成する。パッド層２１には負荷ト
ランジスタＱ₅ の上方に延びるビット線４０がコンタク
ト部３８を介して電気的に接続されている。

【００３７】図７は、図１〜図６に示した第１実施例の
メモリセルの読出動作を説明するための等価回路図であ
る。ここで、負荷トランジスタＱ₅ およびＱ₆ はそれら
に流れる電流が小さいためこの等価回路図には示してい
ない。また、ビット線４９および４０にはそれぞれビッ
ト線負荷１６０および１６１が接続されている。記憶ノ
ードＡがＬレベル、記憶ノードＢがＨレベルの場合を考
える。この場合には、ビット線負荷１６０からアクセス
トランジスタＱ₃ 、記憶ノードＡ、ドライバトランジス
タＱ₁ およびノードＥを経てＧＮＤ１１２へ電流が流れ
る。

【００３８】ここで、この第１実施例では、図１、図５
および図６にも示したようにドライバトランジスタＱ₁
とドライバトランジスタＱ₂ とのソース領域９が共通で
ある。したがって、ノードＥからＧＮＤ１１２に向かっ
て電流が流れた場合にノードＥの電位がｉ×ｒ₀ 分だけ
上昇したとしても、記憶ノードＡと記憶ノードＢとは同
じだけ電位が上昇するため、ドライバトランジスタＱ₁
とドライバトランジスタＱ₂ とのＧＮＤ電位が等しくな
る。したがって、ドライバトランジスタＱ₁ とドライバ
トランジスタＱ₂ とのＧＮＤ電位のアンバランスを解消
することができる。この結果、従来ＧＮＤ電位のアンバ
ランスに基づいて生じていたデータの反転を有効に防止
することができる。

【００３９】また、この第１実施例のメモリセルでは、
図６に示したように、ドライバトランジスタＱ₁ のゲー
ト電極１１とアクセストランジスタＱ₄ のソース／ドレ
イン領域７との電気的接続を第２ポリシリコン層２２お
よび第３ポリシリコン層２９の２つのポリシリコン層を
用いて行なうことによって、図３４に示した従来のシェ
アード直接コンタクト構造で生じていた問題点を解消す
ることができる。

【００４０】すなわち、図６に示した第１実施例のコン
タクト構造では、ゲート電極１１の端部と第２ポリシリ
コン層２２とを直接接触させる必要がないため、第１直
接コンタクト部１７をゲート電極１１の端部の位置に関
係なく形成することができる。したがって、ゲート電極
１１の端部の位置がずれて素子分離酸化膜２の上にきた
としても、第１直接コンタクト部１７を従来のように素
子分離酸化膜２上の領域に形成する必要がない。この結
果、第１直接コンタクト部１７の形成時のエッチングに
よって素子分離酸化膜２が削られることがなく、図３４
に示した従来のシェアード直接コンタクト構造のように
リーク電流が発生することもない。

【００４１】図８は、本発明の第２実施例のＳＲＡＭの
メモリセルを示した平面図である。この図８の平面図は
図１に示した第１実施例の平面図に対応する。図９は図
８のＤ−Ｄに沿った断面構造図である。図８および図９
を参照して、この第２実施例のメモリセルでは、図１に
示した第１実施例のメモリセルと異なりドライバトラン
ジスタＱ₁ およびＱ₂ の共通のソース領域９に第１直接
コンタクト部４４を介して第２ポリサイド配線４５が形
成されている。このように第２ポリサイド配線４５をソ
ース領域９上に形成することによって、第１実施例の効
果に加えてさらにソース領域９の抵抗を低減することが
できるという効果を奏する。これにより、図７に示した
寄生抵抗ｒ₀ を低減することができるので寄生抵抗ｒ₀
に電流が流れた場合のノードＥの電位上昇分を減少させ
ることができる。

【００４２】図１０は、本発明の第３実施例によるＳＲ
ＡＭのメモリセルの平面構造図である。この図１０の平
面構造図は図３に示した第１実施例の平面構造図に対応
するものである。図１１は図１０に示したメモリセルの
Ｅ−Ｅにおける断面構造図であり、図１２はＦ−Ｆにお
ける断面構造図である。図１０〜図１２を参照して、こ
の第３実施例のメモリセルでは、図１〜図６に示した第
１実施例のメモリセルと異なり、その上部が負荷トラン
ジスタＱ₅ 、Ｑ₆ とビット線３９、４０との間に延びる
ように形成された配線層がコンタクト部４６を介してソ
ース領域９に電気的に接続されている。この配線層４７
は、金属配線層またはポリサイド配線層からなる。

【００４３】この第３実施例の配線層４７の製造方法と
しては、第４ポリシリコン層３２に開口部を形成した後
全面にシリコン酸化膜を形成して異方性エッチングす
る。これによりコンタクト部４６を形成することができ
る。その後コンタクト部４６においてソース領域９と電
気的に接続するとともに第４ポリシリコン層３２の上方
に延びる配線層４７を形成する。

【００４４】このようにこの第３実施例では、ビット線
３９、４０と負荷トランジスタＱ₅、Ｑ₆ を構成する第
４ポリシリコン層３２、３３との間に延びるように配線
層４７を形成することにより、ビット線３９の電位変動
により負荷トランジスタＱ₆が誤動作を起こすいわゆる
クロストーク現象を有効に防止することができる。ま
た、配線層４７は第４ポリシリコン層３２、３３、３５
および３６の形成後に形成できるため、配線層４７とし
て金属配線層を用いることができる。すなわち、ポリシ
リコン層形成時には８００℃以上の温度になるため、融
点の低い金属配線層をポリシリコン層形成前に形成する
ことは困難である。しかし、この第３実施例では、第４
ポリシリコン層３２、３３、３５および３６形成後に配
線層４７を形成するため、配線層４７として金属配線層
を使用することができる。この結果、抵抗値の非常に低
い金属配線層をソース領域９に接続することができ、ソ
ース領域９の抵抗値を有効に低減することができる。

【００４５】図１３〜図１５は、本発明の第４実施例の
メモリセルの製造プロセスを説明するための断面構造図
である。この第４実施例のメモリセルでは、図１５に示
すように、ソース領域９の表面上にチタンシリサイド層
５２が形成されている。さらに、チタンシリサイド層５
２の形成時に同時にソース領域９に不純物を注入するた
め、ソース領域９の抵抗を有効に低減することができ
る。以下、図１３〜図１５を参照してこの第４実施例の
メモリセルの製造プロセスについて説明する。

【００４６】まず、図１３に示すように、Ｐ型半導体基
板（Ｐウェル）４１の主表面上に所定の間隔を隔ててド
ライバトランジスタＱ₁ およびＱ₂ のゲート電極１１お
よび１２を形成する。ゲート電極１１および１２をマス
クとして不純物をイオン注入することによってｎ^- ソー
ス／ドレイン領域４９ａ、４９ｂ、４９ｃおよび４９ｄ
を形成する。ゲート電極１１および１２の両側壁部分に
サイドウォール４８ａ、４８ｂ、４８ｃおよび４８ｄを
形成する。ゲート電極１１、１２とサイドウォール４８
ａ、４８ｂ、４８ｃおよび４８ｄとをマスクとして不純
物をイオン注入することによってドライバトランジスタ
Ｑ₁ のドレイン領域５、ドライバトランジスタＱ₁ 、Ｑ
₂ の共通のソース領域９およびドライバトランジスタＱ
₂ のドレイン領域８を形成する。全面にシリコン酸化膜
５０を形成する。

【００４７】次に、図１４に示すように、シリコン酸化
膜５０上の所定領域にレジスト５１を形成する。レジス
ト５１をマスクとしてシリコン酸化膜５０、サイドウォ
ール４８ｂおよび４８ｃを異方性エッチングする。これ
により、図１５に示すようなコンタクトホール６０が形
成される。コンタクトホール６０内の露出されたソース
領域９表面をチタンシリサイド化する。これにより、チ
タンシリサイド層５２を形成する。またこのとき斜めイ
オン注入法を用いてソース領域９に不純物をイオン注入
する。このチタンシリサイド層５２とイオン注入とによ
ってソース領域９の抵抗値を有効に低減することができ
る。なお、ソース領域９のチタンシリサイド化は一般に
接合リーク電流を増大させる。しかし、ドライバトラン
ジスタＱ ₁ 、Ｑ₂ のソース領域９は、ＧＮＤ電位である
ため、接合リーク電流が生じても問題はない。

【００４８】図１６および図１７は、本発明の第５実施
例によるＳＲＡＭのメモリセルの断面構造図である。図
１６および図１７は、それぞれ第１実施例の図５および
図６に対応する。図１６および図１７を参照して、この
第５実施例のメモリセルが、図５および図６に示した第
１実施例のメモリセルと異なる点は、負荷トランジスタ
Ｑ₅ 、Ｑ₆ を構成するゲート電極（第５ポリシリコン
層）５４および５３をそれぞれチャネル領域３５および
３３の上方に配置している点である。このように構成す
ることによって、ビット線３９および４０の電位変動に
よって負荷トランジスタＱ₆、Ｑ₅が誤動作するのを有効
に防止することができる。

【００４９】図１８〜図２０は、本発明の第６実施例に
よるＳＲＡＭのメモリセルを示した平面構造図である。
具体的には、図１８〜図２０は、それぞれ基板面の下層
から順に３段階に分割した平面図である。図２１は図１
８〜図２０の切断線Ｇ−Ｇに沿った断面構造図であり、
図２２は図１８〜図２０の切断線Ｈ−Ｈに沿った断面構
造図である。

【００５０】図１８には、Ｎ型不純物領域（ソース／ド
レイン領域）６４〜６８と、素子分離酸化膜６１〜６３
と、第１ポリシリコン層６９〜７１と、第１直接コンタ
クト部７２〜７４と、第２ポリシリコン層７５、７６と
が示されている。

【００５１】すなわち、ドライバトランジスタＱ₁は、
ドレイン領域６５と、ゲート電極７０と、ソース領域６
６とから構成されている。ドライバトランジスタＱ₂
は、ドレイン領域６８と、ゲート電極７１と、ドライバ
トランジスタＱ₁ と共通のソース領域６６とから構成さ
れている。

【００５２】また、アクセストランジスタＱ₃ は、ドレ
イン領域（ソース領域）６４と、ゲート電極６９と、ソ
ース領域（ドレイン領域）６５とから構成されている。
アクセストランジスタＱ₄ は、ドレイン領域（ソース領
域）６７と、ゲート電極６９と、ソース領域（ドレイン
領域）６８とによって構成されている。

【００５３】第１直接コンタクト部７２は、第２ポリシ
リコン層７５とＮ型不純物領域６５とを接続する部分で
あり、第１直接コンタクト部７４は第１ポリシリコン層
７６とＮ型不純物領域６８とを接続する部分である。第
１直接コンタクト部７３は、第２ポリシリコン層７６と
第１ポリシリコン層７０とを接続する部分である。

【００５４】図１９には、第２ポリシリコン層７５、７
６と、第３ポリシリコン層７９、８０と、第４ポリシリ
コン層８３と、第２直接コンタクト部７７、７８と、第
３直接コンタクト部８１、８２とが示されている。

【００５５】すなわち、第２直接コンタクト部７７は、
第２ポリシリコン層７６と第３ポリシリコン層７９とを
接続する部分であり、第２直接コンタクト部７８は第１
ポリシリコン層７１（図１８参照）と第３ポリシリコン
層８０とを接続する部分である。第３直接コンタクト部
８１は、第２ポリシリコン層７５と第４ポリシリコン層
８３とを接続する部分である。第３直接コンタクト部８
２は、第３ポリシリコン層８０と第４ポリシリコン層８
３とを接続する部分である。

【００５６】負荷トランジスタＱ₅ は、Ｐ型ソース／ド
レイン領域（第２ポリシリコン層）７５ａ、７５ｃと、
チャネル領域（第２ポリシリコン層）７５ｂと、ゲート
電極（第３ポリシリコン層）７９とによって構成されて
いる。負荷トランジスタＱ₆は、Ｐ型ソース／ドレイン
領域（第２ポリシリコン層）７６ａ、７６ｃと、チャネ
ル領域（第２ポリシリコン層）７６ｂと、ゲート電極
（第３ポリシリコン層）８０とによって構成されてい
る。この第６実施例では、第１実施例〜第５実施例と異
なり、負荷トランジスタＱ₅ およびＱ₆ のゲート電極７
９および８０は、それぞれチャネル領域７５ｂおよび７
６ｂの上方に形成されている。

【００５７】図２０は、Ｎ型不純物領域６４〜６８と、
素子分離酸化膜６１〜６３と、第１ポリシリコン層６９
〜７１と、コンタクト部８４〜８６と、アルミまたはタ
ングステンなどの金属配線からなるビット線８７、８８
と、アルミまたはタングステンなどの金属配線からなる
ＧＮＤ線８９とが示されている。コンタクト部８４は、
Ｎ型不純物領域６４とビット線８７とを接続する部分で
あり、コンタクト部８５はＮ型不純物領域６７とビット
線８８とを接続する部分である。コンタクト部８６は、
ドライバトランジスタＱ₁ およびＱ₂ の共通のソース領
域（Ｎ型不純物領域）６６と、ＧＮＤ線８９とを接続す
る部分である。

【００５８】この第６実施例では、第１実施例と同様
に、ドライバトランジスタＱ₁ とドライバトランジスタ
Ｑ₂ とが共通のソース領域（Ｎ型不純物領域）６６を有
している。これにより、ドライバトランジスタＱ₁ とド
ライバトランジスタＱ₂ とのＧＮＤ電位が等しくなる。
この結果、ドライバトランジスタＱ₁ とドライバトラン
ジスタＱ₂ とのＧＮＤのアンバランスを解消することが
できる。これにより、従来ＧＮＤ電位のアンバランスに
基づいて生じていたデータの反転を有効に防止すること
できる。

【００５９】また、この第６実施例では、第１実施例〜
第５実施例と異なり、図２０に示すように、メモリセル
２００の短辺方向に沿ってビット線８７および８８を配
列している。これにより、メモリセル２００の長辺方向
の長さが、メモリセル２００の上方に形成される各金属
配線間の間隔を決めることになる。この結果、ビット線
８７および８８を長辺方向に沿って配列する場合に比べ
てメモリセル２００の上方に形成される金属配線の間隔
を大きくとることができる。これにより、この第６実施
例では、メモリセル２００の上方にビット線８７および
８８のみならず金属配線からなるＧＮＤ線８９をも配置
することかできる。したがって、この第６実施例では、
アルミまたはタングステンなどの抵抗の小さい金属配線
からなるＧＮＤ線８９とドライバトランジスタＱ₁ およ
びＱ₂ の共通のソース領域６６とを直接接続することが
できる。これにより、この第６実施例では、従来のＧＮ
Ｄ線とドライバトランジスタＱ₁ またはＱ₂ のソース領
域とを金属配線に比べて抵抗の大きいポリシリコン層を
介在させて接続する構造に比べてそのポリシリコン層が
ない分抵抗を低減することかできる。これにより、従来
に比べてＧＮＤ線８９の電位上昇を有効に低減すること
かできる。また、この第６実施例では、ＧＮＤ線と第１
または第２のドライバトランジスタとの間に介在させる
ためのポリシリコン層を必要としないので、そのポリシ
リコン層とＧＮＤ線とを接続するための領域を新たに設
ける必要がない。これにより、素子の集積度を向上させ
ることができる。

【００６０】図２３は従来の１６個分のメモリセル４０
０のアレイを示した平面概略図であり、図２４は図１８
〜図２２に示した第６実施例の１６個分のメモリセル２
００のアレイを示した平面概略図である。

【００６１】まず、図２３を参照して、従来では、ワー
ド線３６９に対してほぼ平行に延びるようにポリシリコ
ン層からなるＶ_{C C} （電源電圧）配線３７５および３７
６が配置されていた。このような構成において、従来で
はワード線３６９を選択した後そのワード線３６９に繋
がる１６個のメモリセル４００をＶ_{C C} 電位に上昇させ
るためにポリシリコンからなるＶ_{C C} 配線３７５および
３７６によって１６個のメモリセル４００を充電してい
た。しかし、一度に多くのメモリセルを充電するため、
Ｖ_{C C} 電源を安定的に供給することが困難であった。こ
のため、従来では、Ｖ_{C C} 用の金属配線層３８１を新た
に設ける必要があった。このＶ_{C C} 用の金属配線層３８
１とポリシリコンからなるＶ_{C C} 配線３７５とはコンタ
クト部３８２ａにおいて接続されており、Ｖ_{C C} 用の金
属配線層３８１とポリシリコンからなるＶ_{C C} 配線３７
６とはコンタクト部３８２ｂにおいて接続されている。
このコンタクト部３８２ａおよび３８２ｂは、メモリセ
ル４００が形成される領域とは別個の領域に設ける必要
があった。

【００６２】これに対して、本発明の第６実施例では、
図２４に示すように、ポリシリコンからなるＶ_{C C} 配線
７５ａがワード線６９に対してほぼ直交するように形成
されている。これにより、ワード線６９を選択した後１
本のＶ_{C C} 配線７５ａによって２つのメモリセル２００
のみを充電すればよい。この結果、この第６実施例で
は、従来のようにＶ_{C C} 電位強化のための金属配線層３
８１（図２３参照）を新たに設ける必要がない。したが
って、図２３に示すような従来のコンタクト部３８２ａ
および３８２ｂのための領域を新たに設ける必要もな
い。これにより、素子の集積度を向上させることができ
る。なお、上記した実施例では、Ｐ型半導体基板を用い
たが、本発明はこれに限らず、Ｐ型半導体基板上のＰウ
ェル，Ｎ型半導体基板上のＰウェルを用いてもよい。

【００６３】

【発明の効果】請求項１に係る発明によれば、第１およ
び第２のアクセストランジスタのゲート電極にゲート電
位を与えるワード線とほぼ直交する方向に複数の電源電
圧配線層が形成され、各電源電圧配線層は直交方向に並
べられたメモリセル同士でつながっているので、ワード
線に平行に延びる１本の電源電圧配線層のようにゲート
電位を与えられたワード線につながるすべてのメモリセ
ルを一度に充電する必要はなく、ワード線に直交する方
向に並べられたメモリセルのうち、アクセストランジス
タのゲート電極にゲート電位を与えられたメモリセルを
充電することになるので、一度に充電するメモリセルの
数が少なくなり、電源電圧を安定して供給することがで
きる。

【００６４】請求項２に係る発明によれば、ワード線の
延びる方向とほぼ直交する方向に延びるように形成され
た複数の接地配線層を備え、各接地配線層は直交方向に
並べられたメモリセル同士でつながっているので、アク
セストランジスタのゲート電極にゲート電位を与えられ
たワード線につながるメモリセルすべてから１本の接地
配線層に電流が流れるのではなく、ワード線に直交する
方向に並べられたメモリセルのうち、アクセストランジ
スタのゲート電極にゲート電位を与えられたメモリセル
から接地配線層に電流が流れるので、電流量が減り、寄
生抵抗の影響によるメモリセル内のＧＮＤの電位の上昇
を抑制できる。

【００６５】請求項３に係る発明によれば、電源電圧配
線層の上層にメモリセルの接地配線層を備えるので、上
層に接地配線層が形成されることで接地配線層を抵抗値
の低い配線層にでき、接地電位を安定してメモリセルへ
供給できるので、メモリセル動作が安定する。

【００６６】請求項４に係る発明によれば、第１および
第２のアクセストランジスタに接続されるビット線が接
地配線層と同一の配線層で形成されているので、同一メ
モリセル内もしくは隣接するメモリセル間のビット線間
に接地配線層が通ることになるので、ビット線間ノイズ
を低減できる。

【００６７】請求項５に係る発明によれば、接地配線層
が金属を含む導電層で形成されているので、安定したＧ
ＮＤ電位が供給できる。

【００６８】請求項６に係る発明によれば、電源電圧配
線層がワード線方向に隣接するメモリセルの一方の負荷
用トランジスタに共通に接続されるので、共通化するこ
とで、電源電圧配線層のメモリセル内に占める面積を縮
小でき、微小なメモリセルが実現できる。

【図面の簡単な説明】

【図１】 本発明の第１実施例によるＳＲＡＭのメモリ
セルの第１段階の平面構造図である。

【図２】 本発明の第１実施例によるＳＲＡＭのメモリ
セルの第２段階の平面構造図である。

【図３】 本発明の第１実施例によるＳＲＡＭのメモリ
セルの第３段階の平面構造図である。

【図４】 本発明の第１実施例によるＳＲＡＭのメモリ
セルの第４段階の平面構造図である。

【図５】 図１〜図４に示した第１実施例のメモリセル
のＢ−Ｂにおける断面構造図である。

【図６】 図１〜図４に示した第１実施例のメモリセル
のＣ−Ｃにおける断面構造図である。

【図７】 図１〜図６に示した第１実施例のメモリセル
の動作を説明するための等価回路図である。

【図８】 本発明の第２実施例によるＳＲＡＭのメモリ
セルの平面構造図である。

【図９】 図８に示した第２実施例のメモリセルのＤ−
Ｄにおける断面構造図である。

【図１０】 本発明の第３実施例によるＳＲＡＭのメモ
リセルの平面構造図である。

【図１１】 図１０に示した第３実施例のメモリセルの
Ｅ−Ｅにおける断面構造図である。

【図１２】 図１０に示した第３実施例のメモリセルの
Ｆ−Ｆにおける断面構造図である。

【図１３】 本発明の第４実施例によるＳＲＡＭのメモ
リセルの製造プロセスの第１工程を説明するための断面
構造図である。

【図１４】 本発明の第４実施例によるＳＲＡＭのメモ
リセルの製造プロセスの第２工程を説明するための断面
構造図である。

【図１５】 本発明の第４実施例によるＳＲＡＭのメモ
リセルの製造プロセスの第３工程を説明するための断面
構造図である。

【図１６】 本発明の第５実施例によるＳＲＡＭのメモ
リセルの図５に対応する断面構造図ある。

【図１７】 本発明の第５実施例によるＳＲＡＭのメモ
リセルの図６に対応する断面構造図ある。

【図１８】 本発明の第６実施例によるＳＲＡＭのメモ
リセルの第１段階の平面構造図である。

【図１９】 本発明の第６実施例によるＳＲＡＭのメモ
リセルの第２段階の平面構造図である。

【図２０】 本発明の第６実施例によるＳＲＡＭのメモ
リセルの第３段階の平面構造図である。

【図２１】 図１８〜図２０に示した第６実施例のメモ
リセルのＧ−Ｇにおける断面構造図である。

【図２２】 図１８〜図２０に示した第６実施例のメモ
リセルのＨ−Ｈにおける断面構造図である。

【図２３】 従来の１６個分のメモリセルのアレイを示
した平面概略図である。

【図２４】 図１８〜図２２に示した第６実施例の１６
個分のメモリセルのアレイを示した平面概略図である。

【図２５】 従来のＳＲＡＭのメモリセルの等価回路図
である。

【図２６】 従来のＳＲＡＭのメモリセルの第１段階の
平面構造図である。

【図２７】 従来のＳＲＡＭのメモリセルの第２段階の
平面構造図である。

【図２８】 従来のＳＲＡＭのメモリセルの第３段階の
平面構造図である。

【図２９】 図２６〜図２８に示した従来のメモリセル
のＡ−Ａにおける断面構造図である。

【図３０】 従来の負荷トランジスタを構成するＴＦＴ
（薄膜トランジスタ）の断面構造図である。

【図３１】 図３０に示した従来の負荷トランジスタを
構成するＴＦＴの特性図である。

【図３２】 従来のＳＲＡＭのメモリセルの読出動作を
説明するための等価回路図である。

【図３３】 駆動用トランジスタのゲート電極と不純物
領域との接続にシェアード直接コンタクト構造を用いた
従来のＳＲＡＭのメモリセルを示した断面構造図であ
る。

【図３４】 図３３に示したシェアード直接コンタクト
構造の問題点を説明するための断面構造図である。

【図３５】 図２９に示した負荷トランジスタＱ₆ の部
分拡大図である。

【符号の説明】

１〜３ 素子分離酸化膜、４，６，７ ソース／ドレイ
ン領域、５ ドレイン領域またはソース／ドレイン領
域、８ ドレイン領域、９ ソース領域、１０ワード線
（第１ポリシリコン層）、１１ ゲート電極（第１ポリ
シリコン層）、１２ ゲート電極（第１ポリシリコン
層）、１３ ワード線（第１ポリシリコン層）、１４〜
１８ 第１直接コンタクト部、１９〜２３ パッド層
（第２ポリシリコン層）、２４〜２７ 第２直接コンタ
クト部、２８，２９ ゲート電極（第３ポリシリコン
層）、３０，３１ 第３直接コンタクト部、３２ Ｐ型
ソース／ドレイン領域（第４ポリシリコン層）、３３
チャネル領域（第４ポリシリコン層）、３４ Ｐ型ソー
ス／ドレイン領域（第４ポリシリコン層）、３５ チャ
ネル領域（第４ポリシリコン層）、３６ Ｐ型ソース／
ドレイン領域（第４ポリシリコン層）、３９，４０ ビ
ット線、４４ 第１直接コンタクト部、４５ ポリサイ
ド配線層、４６ コンタクト部、４７ 配線層、なお、
各図中、同一符号は同一または相当部分を示す。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 フリップフロップ回路を構成する１対の
   第１導電型の第１および第２の駆動用トランジスタおよ
   び１対の第２導電型の第１および第２の負荷用トランジ
   スタと、１対の第１および第２のアクセストランジスタ
   とを有する複数のメモリセルがマトリックス状に配置さ
   れた半導体記憶装置であって、 所定の方向に延びるように形成され、前記第１および第
   ２のアクセストランジスタのゲート電極にゲート電位を
   与えるワード線と、 前記ワード線の延びる方向とほぼ直交する方向に延びる
   ように形成された複数の電源電圧配線層を備え、 前記各電源電圧配線層は前記直交方向に並べられたメモ
   リセル同士でつながっている、半導体記憶装置。
2. 【請求項２】 ワード線の延びる方向とほぼ直交する方
   向に延びるように形成された複数の接地配線層を備え、 前記各接地配線層は前記直交方向に並べられたメモリセ
   ル同士でつながっている、請求項１に記載の半導体記憶
   装置。
3. 【請求項３】 フリップフロップ回路を構成する１対の
   第１導電型の第１および第２の駆動用トランジスタおよ
   び１対の第２導電型の第１および第２の負荷用トランジ
   スタと、１対の第１および第２のアクセストランジスタ
   とを有する複数のメモリセルがマトリックス状に配置さ
   れた半導体記憶装置であって、 所定の方向に延びるように形成され、前記第１および第
   ２のアクセストランジスタのゲート電極にゲート電位を
   与えるワード線と、 前記ワード線の延びる方向とほぼ直交する方向に延びる
   ように形成された複数の電源電圧配線層と、 前記電源電圧配線層の上層にメモリセルの接地配線層を
   備え、 前記各電源電圧配線層は前記直交方向に並べられたメモ
   リセル同士でつながっている、半導体記憶装置。
4. 【請求項４】 第１および第２のアクセストランジスタ
   に接続されるビット線が接地配線層と同一の配線層で形
   成されている請求項２もしくは請求項３に記載の半導体
   記憶装置。
5. 【請求項５】 接地配線層が金属を含む導電層で形成さ
   れている請求項２から請求項４のいずれかに記載の半導
   体記憶装置。
6. 【請求項６】 電源電圧配線層は、ワード線方向に隣接
   するメモリセルの一方の負荷用トランジスタに共通に接
   続される請求項１から５のいずれかに記載の半導体記憶
   装置。