JPH04145656A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にＳ　ＲＡＭメモリ
セルの構造及び製造方法に関する。

〔従来の技術〕

半導体基板、特にシリコン基板上に形成される集積回路
は高密度、大容量化の一途を辿り、特に半導体記憶装置
の様な集積回路では、４Ｍ、１６Ｍビットまたはそれ以
上へと集積度が増大してきている。大規模集積回路では
１チツプ上に多くの素子を形成する必要がある一方、歩
留まりやコストの観点からは１チツプの面積をなるべく
小さくする必要がある。この三者の要請を満たすには１
素子当りの面積を縮小するのが最も有効である。

スタティックＲＡＭ　（ＳＲＡＭ）においては、第５図
のような、メモリセルが２個の駆動用ＭＯ３トランジス
タ１７ａ、１７ｂと２個の転送用ＭＯＳトランジスタ１
８ａ、１８ｂおよび２個の抵抗素子１９ａ、１９ｂから
構成される方式がこのような大容量化に適しており主流
となっているが、この様なメモリセルで例えば４Ｍビッ
トＳＲＡＭを実現しようとすれば、１セルの面積は２０
μｍ２程度にしなくてはならず、これにより抵抗素子の
長さは２μｍぐらいとなる。このように抵抗素子が微小
になると電源配線部の構造及び形成方法が問題となって
くる。

一般にＳＲＡＭの抵抗素子には高抵抗ポリシリコンが用
いられてきた。この高抵抗ポリシリコンの一端は駆動用
ＭＯＳトランジスタのゲート電極に接続し、ゲート電極
から不純物がポリシリコン内に拡散しており、またもう
一端は電源配線部として不純物が１０１９〜１０２１０
２Ｏ’の濃度でドープされている。電圧をかけると両端
から高抵抗ポリシリコン内に空乏層が延びるが、高抵抗
ポリシリコンの長さが短かくなるとこの空乏層が互いに
重なりはじめ、過大な電流が流れるといらいわゆるパン
チスルー現象が起きてしまう。

また電源配線部への不純物導入をイオン注入によって行
う場合、高いドーズ量で打ち込むと、チャージアップに
よってゲート酸化膜の絶縁耐圧に不良が生じるという問
題もある。

さらに、ＳＲＡＭの待機電流を小さく抑えるために、ポ
リシリコンよりも抵抗の高い物質、例えば、ポリシリコ
ンに酸素をドープしたＳ　Ｉ　ＰＯ３（Ｓｅｍｉ　Ｉｎ
ｓｕｌａｔｉｎｇ　Ｐｏ１ｙ　５ｉｌｉｃｏｎ）と呼ば
れるような高抵抗材料を用いるとすると、不純物ドープ
によって電源配線部の抵抗が十分に下がるとは限らない
。その抵抗が抵抗素子のそれと近くなると、セル部の電
源電圧が電源配線部の電位降下により下がり、ノードの
ハイレベルの電位も低くなってセルの動作が不安定にな
ってしまう。

第４図にそれらの問題を解決する従来の方法を示す、第
４図（Ａ）は従来の技術によるＳＲＡＭメモリセルを示
す断面図、第４図（Ｂ）はその抵抗素子と電源配線部の
平面レイアウト図であり、第４図（Ａ）は第４図（Ｂ）
のｎ−ｎ’に沿った断面に相当する。その構造を第５図
の回路図と対応させながら説明する。

第４図（Ａ）において、シリコン基板１上に素子分離酸
化膜２及びゲート酸化膜３を介して、駆動用ＭＯ５ｔ−
ラｔ−ランジッタ（あるいは１７ｂ）のゲートにあたる
ゲート電極５が、またシリコン基板１表面には転送用Ｍ
ＯＳトランジスタ１８ｂ（あるいは１８ａ）の拡散層に
あたる拡散層６が形成されていて、その上に眉間膜７を
介して抵抗素子１９ｂ（あるいは１９ａ）にあたる高抵
抗膜９が形成されている。拡散層６とゲート電極５とは
接続孔４で、ゲート電極５と高抵抗膜９とは接続孔８で
接続され、ノード２０ｂ　（あるいは２０ａ）を構成す
る。高抵抗膜９の上は層間膜１０が覆っていて、高抵抗
膜９の一端上に開口部１１が開いている。その上をシリ
サイド電極１６が走行しており、開口部１１で高抵抗膜
９と接続し、第４図（Ｂ）のように抵抗素子１９ａ、１
９ｂの電源配線部となっている（第５図の電源２１に相
当）。さらにその上には層間膜１３を介してアルミニウ
ム電極１４が形成されている。

次に、以上述べたようなＳＲＡＭメモリセルの製造方法
を説明することにする。ここではＮチャネル型のメモリ
について述べるが、Ｐチャネル型のメモリセルも全く同
様に形成でき、不純物のタイプをＮをＰに、ＰをＮに置
き換えればよい。これは後の実施例においても同様であ
る。

まずＰ型のシリコン基板ｌの表面に周知のＬＯＣＯ８工
程により厚さ３００〜１００００ｍの素子分離酸化膜２
を形成し、ＭＯＳトランジスタのしきい値電圧を制御す
るためのボロン原子をイオン注入法により打ち込む０次
に厚゛さ５〜１１００ｎのゲート酸化膜３を形成し、接
続孔４をホトエツチングにより開口した後、タングステ
ンポリサイドを２００〜５００ｎｍ被着、ホトエツチン
グによりゲート電極５を形成する８次にＭＯＳ）ランジ
スタのソース、トレインとなるＮ型の拡散層６を形成す
るために砒素原子を１０１５〜１０１６ｃｍ−２のドー
ズ量でイオン注入し、窒素雰囲気中でアニールした後、
眉間膜７として周知のＬＰＧＶＤ法によりＳｉＯ２膜を
５０〜５０００ｍ被着する。さらにホトエツチングによ
り接続孔８を開口し、ＬＰＣＶＤ法によってポリシリコ
ンあるいはＳ　Ｉ　ＰＯＳなどの高抵抗膜９を５０〜２
００ｎｍ堆積し、ホトエツチングによりパターニングし
た後、その上にＬＰＣＶＤ法により層間膜１０として厚
さ５０〜５００ｎｍのＳ　ｉ　０２膜を被着する。

次に高抵抗膜９の一端上に開口部１１をホトエツチング
により形成し、その上にスパッタリングによりタングス
テンシリサイドを１００〜５００ｎｍ堆積して、ホトエ
ツチングによりパターニングすることによりシリサイド
電極１６を形成する。そしてＣＶＤ法による４ｍｏ　１
％の燐をふくむＰＳＧ膜などの眉間膜１３を厚さ１００
〜１１０００ｎ被着し、Ｓｔを含むアルミニウムを被着
しホトエツチングによるパターニングでアルミニウム電
極１４を形成して第４図（Ａ）の構造ができる。

以上説明したような構造及び製造方法によれば、電源配
線部に不純物ドープを行っていないためパンチスルー現
象が抑えられ、チャージアップも生じず、抵抗素子の抵
抗値が高くなっても電源配線部の抵抗を低くすることが
できる。

〔発明が解決しようとする課題〕

上述した従来の抵抗素子の電源配線部構造及び形成方法
はシリサイド電極のホトエツチング工程が必要であり、
工程の増加は歩留まりの低下を引き起こす、また電源配
線部を形成した後の平坦性も悪いので、アルミニウム配
線の際に断線等を引き起こす元となるという問題点もあ
った。

〔課題を解決するための手段〕

本発明のＳＲＡＭメモリセルは、一端が駆動用ＭＯＳト
ランジスタのゲートに接続された抵抗素子を覆う絶縁膜
が、抵抗素子の他の一端上で開口し、その開口部が選択
ＣＶＤ法による金属で埋め込まれ、それが抵抗素子の電
源配線部となっているという構造を有し、また抵抗素子
を覆う絶縁膜の、抵抗素子の一端上における開口部を形
成する工程と、その開口部に選択ＣＶＤ法により金属を
埋め込み、抵抗素子の電源配線部を形成する工程とを有
する。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図（Ａ）は本発明の第１の実施例によるＳＲＡＭメ
モリセルの断面図、第１図（Ｂ）は抵抗素子及び電源配
線部の平面レイアウト図で、第１図（Ａ）は第１図（Ｂ
）のＩ−１’に沿った断面を示している。まず第１図（
Ａ）、（Ｂ）によってこのＳＲＡＭメモリセルの構造を
説明する。

基本的に従来の技術で示した構造と同じである。ただ従
来の技術では開口部１１を覆うようにシリサイド電極が
ホトエツチングにより形成されているのに対し、この実
施例では、開口部１１が選択ＣＶＤにより形成されたタ
ングステン電極で埋め込まれているという所が違う、そ
して選択ＣＶＤのため、第１図（Ｂ）のように電源配線
部となる部分の下には高抵抗膜９の一部が走行している
。

次に第２図によって本発明の第１の実施例の製造方法を
説明する。まず従来の技術と同様にして層間膜１０まで
を被着する〔第２図（Ａ）〕。次に高抵抗膜９の一端上
に開口部１１をホトエツチングにより開口する。このと
き第１図（Ｂ）のように高抵抗膜９の一部は電源配線部
となる部分の下を走行し、開口部１１はその部分に沿っ
た溝のようになっている〔第２図（Ｂ）〕。そしてその
開口部１１に公知の選択タングステンＣＶＤ法により、
層間Ｊｉ！１０と同じぐらいの厚さにタングステンｔ＆
１２を埋め込む〔第２図（Ｃ）：］　、以後従来の技術
と同様にして眉間膜１３、アルミニウム電極１４を形成
して一部１図（Ａ）の構造が完成する。

本実施例では電源配線部を選択ＣＶＤ工程のみで形成で
きるので、従来の技術のようなホトエツチングの工程が
不要となっている。また第１図（Ａ）と第４図（Ａ）と
を比較してみるとわかるように、本実施例は従来のもの
よりも平坦性に優れている０例えば従来の技術ではシリ
サイド電極の厚さが１００〜５００ｎｍであるので、こ
の分だけ段差ができるのに対し、本実施例では電源配線
部の段差はほぼ０であり、この部分におけるアルミニウ
ム配線の断線はほとんどＯとすることができる。

次に本発明の第２の実施例を説明する０本実施例は高抵
抗膜９の上の層間膜を平坦化することに特徴がある。構
造としては第１の実施例とほぼ同じであるが、層間膜１
０の代わりに、ＰＳＧ膜からの不純物が高抵抗膜９に拡
散するのを防ぐＳｉＯ２膜と、ＰＳＧ膜との２層からな
る層間膜１５が用いられ、その眉間膜１５が平坦化され
ている。

第３図によって本実施例の製造方法を説明する。まず第
１の実施例と同様にして高抵抗膜９までを形成し、その
上にＬＰＣＶＤ法による厚さ５０〜２０００ｍの５ｉ０
２膜と、ＣＶＤ法による４ｍ０１％のリンを含む厚さ１
００〜１１０００ｎのＰＳＧ膜との、２層からなる層間
膜１５を被着する〔第３図（Ａ）〕。その後、９００〜
１０００℃で公知のりフローを行い、さらにエッチバッ
ク等を組み合わせて眉間膜１５の平坦化を行う〔第３図
（Ｂ）〕。そして第１の実施例と同様にして開口部１１
を開け〔第３図（Ｃ）〕、選択ＣＶＤによりタングステ
ン電極１２を埋め込み〔第３図（Ｄ）〕層間膜１３を堆
積してアルミニウム電極１４を形成する。

本実施例は平坦化をしているため工程数は若干増加する
が、もともと平坦性の良い選択ＣＶＤによる埋め込みに
加えているため非常に平坦性に優れている。

〔発明の効果〕

以上説明したように、本発明によれば抵抗素子の電源配
線部を形成するのに選択ＣＶＤを用いるため、ホトエツ
チングの工程が不要となり、工程の簡略化ができ、歩留
まりの向上につながる。また電源配線部が溝に埋め込ま
れたようになっているので平坦性が良く、段差によるア
ルミニウム電極の断線を防止する効果もある。

【図面の簡単な説明】

第１図（Ａ）は本発明の第１の実施例を示す断面図、第
１図（Ｂ）は本発明の第１の実施例の抵抗素子及び電源
配線部の平面レイアウト図、第２図（Ａ）、（Ｂ）、（
Ｃ）は本発明の第１の実施例の製造方法をしめず断面図
、第３図（Ａ）（Ｂ）、（Ｃ）、（Ｄ）は本発明の第２
の実施例の製造方法を示す断面図、第４図（Ａ）は従来
の半導体記憶装置の断面図、第４図（Ｂ）は従来の半導
体記憶装置の抵抗素子及び電源配線部の平面レイアウト
図、第５図は本発明および従来技術を説明するためのＳ
ＲＡＭメモリセルの回路図である。 １・・・シリコン基板、２・・・素子分離酸化膜、３・
・・ゲート酸化膜、４，８・・・接続孔、５・・・ゲー
ト電極６・・・拡散層、７，１０，１３．１５・・・層
間膜、９・・・高抵抗膜、１１・・・開口部、１２・・
・タングステン電極、１６・・・シリサイド電極、１７
ａ、１７ｂ・・・駆動用ＭＯＳ）ランジスタ、１８ａ、
１８ｂ・・・転送用ＭＯＳトランジスタ、１９ａ、１９
ｂ・・・抵抗素子、 ２０　ａ。 ０ｂ・・・ノード、 １・・・電源。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成された２つの駆動用ＭＯＳトラ
   ンジスタと、そのドレインに接続された２つの転送用Ｍ
   ＯＳトランジスタ及び２つの抵抗素子を持つ、スタティ
   ック型メモリセルから成る半導体記憶装置において、駆
   動用ＭＯＳトランジスタのゲートに接続された抵抗素子
   を覆う絶縁膜が、前記抵抗素子の一端上で開口しており
   、前記開口部が選択ＣＶＤ法により形成された金属電極
   で埋め込まれ、前記金属電極が抵抗素子の電源配線部を
   形成していることを特徴とする半導体記憶装置。 ２、前記抵抗素子を覆う絶縁膜の、前記抵抗素子の一端
   上における開口部を形成する工程と、前記開口部に選択
   ＣＶＤ法により金属を埋め込み、前記電極配線部を形成
   する工程とを有することを特徴とする請求項１記載の半
   導体記憶装置の製造方法。