JPH0697392A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0697392A JPH0697392A JP4269417A JP26941792A JPH0697392A JP H0697392 A JPH0697392 A JP H0697392A JP 4269417 A JP4269417 A JP 4269417A JP 26941792 A JP26941792 A JP 26941792A JP H0697392 A JPH0697392 A JP H0697392A
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Abstract
(57)【要約】
【目的】 スタティック半導体記憶装置において、ＬＯ
ＣＯＳ酸化膜を用いることなく素子分離ができるように
する。駆動トランジスタと負荷トランジスタとで同一の
ゲート電極を共有できるようにして、工数の削減と段差
の縮小を図る。 【構成】 ｐ型シリコン基板１０１の表面にボロンを導
入してチャネルストッパとなるｐ型拡散層１０２を形成
する。基板１０１上に絶縁膜を介してグランド配線１０
３を形成し、グランド配線１０３をマスクにヒ素をイオ
ン注入して駆動トランジスタのソース・ドレイン領域と
なるｎ型拡散層１０４を形成する。層間絶縁膜１０６を
形成し、ゲート電極形成箇所の層間絶縁膜１０６を除去
してそこにゲート絶縁膜を形成しボロンを導入してチャ
ネル領域１０５を形成する。ゲート電極１０６を形成
し、その上に負荷トランジスタのソース・ドレイン領域
およびチャネル領域を構成する半導体薄膜１１０を形成
する。
ＣＯＳ酸化膜を用いることなく素子分離ができるように
する。駆動トランジスタと負荷トランジスタとで同一の
ゲート電極を共有できるようにして、工数の削減と段差
の縮小を図る。 【構成】 ｐ型シリコン基板１０１の表面にボロンを導
入してチャネルストッパとなるｐ型拡散層１０２を形成
する。基板１０１上に絶縁膜を介してグランド配線１０
３を形成し、グランド配線１０３をマスクにヒ素をイオ
ン注入して駆動トランジスタのソース・ドレイン領域と
なるｎ型拡散層１０４を形成する。層間絶縁膜１０６を
形成し、ゲート電極形成箇所の層間絶縁膜１０６を除去
してそこにゲート絶縁膜を形成しボロンを導入してチャ
ネル領域１０５を形成する。ゲート電極１０６を形成
し、その上に負荷トランジスタのソース・ドレイン領域
およびチャネル領域を構成する半導体薄膜１１０を形成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、分離領域によって分離された活性領域に駆動トラ
ンジスタが形成されているスタティック型半導体記憶装
置に関する。
特に、分離領域によって分離された活性領域に駆動トラ
ンジスタが形成されているスタティック型半導体記憶装
置に関する。
【０００２】
【従来の技術】図３は、薄膜トランジスタを負荷とした
従来のスタティック型半導体記憶装置の断面図である。
この従来例は次のように作製される。ｐ型シリコン基板
２０１上に選択的にボロンをイオン注入してチャネルス
トッパとなるｐ+ 型拡散層２０２を形成しその上にＬＯ
ＣＯＳ法によりフィールド酸化膜２０３を形成する。フ
ィールド酸化膜の形成されていない半導体基板上にゲー
ト酸化膜２０４を形成した後、ボロンを軽く打ち込んで
チャネル領域２０５を形成する。次に、コンタクト形成
箇所のゲート酸化膜を除去し多結晶シリコン膜およびシ
リサイド膜からなる第１のゲート電極２０６を形成した
後、ヒ素をイオン注入してソース・ドレイン領域となる
ｎ+ 型拡散層２０７を形成する。
従来のスタティック型半導体記憶装置の断面図である。
この従来例は次のように作製される。ｐ型シリコン基板
２０１上に選択的にボロンをイオン注入してチャネルス
トッパとなるｐ+ 型拡散層２０２を形成しその上にＬＯ
ＣＯＳ法によりフィールド酸化膜２０３を形成する。フ
ィールド酸化膜の形成されていない半導体基板上にゲー
ト酸化膜２０４を形成した後、ボロンを軽く打ち込んで
チャネル領域２０５を形成する。次に、コンタクト形成
箇所のゲート酸化膜を除去し多結晶シリコン膜およびシ
リサイド膜からなる第１のゲート電極２０６を形成した
後、ヒ素をイオン注入してソース・ドレイン領域となる
ｎ+ 型拡散層２０７を形成する。
【０００３】次に、層間絶縁膜を介してグランド配線２
０８を形成し、さらにその上に層間絶縁膜を形成し、第
１のゲート電極２０６との接触をとるために層間絶縁膜
の一部を除去した後、多結晶シリコン膜の堆積とそのパ
ターニングにより第２のゲート電極２０９を形成する。
第２のゲート電極２０９上にゲート絶縁膜２１０を形成
し、第２のゲート電極とのコンタクトをとるためにその
一部を除去した後、半導体薄膜２１１を形成し、薄膜ト
ランジスタのチャネル領域、ソース・ドレイン領域を形
成するために必要な不純物導入を行う。
０８を形成し、さらにその上に層間絶縁膜を形成し、第
１のゲート電極２０６との接触をとるために層間絶縁膜
の一部を除去した後、多結晶シリコン膜の堆積とそのパ
ターニングにより第２のゲート電極２０９を形成する。
第２のゲート電極２０９上にゲート絶縁膜２１０を形成
し、第２のゲート電極とのコンタクトをとるためにその
一部を除去した後、半導体薄膜２１１を形成し、薄膜ト
ランジスタのチャネル領域、ソース・ドレイン領域を形
成するために必要な不純物導入を行う。
【０００４】その後全面に層間絶縁膜２１２を形成し
（図では、下層の層間絶縁膜と区別せずに層間絶縁膜は
全て２１２で示されている）、ｎ+ 型拡散層２０７とコ
ンタクトをとるためのコンタクト孔を開口した後、Ａｌ
層を形成し、これをパターニングしてビット線２１３を
形成する。
（図では、下層の層間絶縁膜と区別せずに層間絶縁膜は
全て２１２で示されている）、ｎ+ 型拡散層２０７とコ
ンタクトをとるためのコンタクト孔を開口した後、Ａｌ
層を形成し、これをパターニングしてビット線２１３を
形成する。
【０００５】
【発明が解決しようとする課題】上述した従来のスタテ
ィック半導体記憶装置では、素子間を分離するためにフ
ィールド酸化膜を用いているが、これはいわゆるＬＯＣ
ＯＳ法と呼ばれる手法により形成されるものであるた
め、多大の工数を要する他、バースビークによって有効
面積が減少し高集積化が困難になるという問題点があっ
た。また、長時間の熱酸化によって基板にストレスが加
わるため基板リークが増大するという欠点があった。さ
らにウェハの反りや表面での段差が大きくなることによ
り、ホトリソ工程での歩留りの向上が困難であった。
ィック半導体記憶装置では、素子間を分離するためにフ
ィールド酸化膜を用いているが、これはいわゆるＬＯＣ
ＯＳ法と呼ばれる手法により形成されるものであるた
め、多大の工数を要する他、バースビークによって有効
面積が減少し高集積化が困難になるという問題点があっ
た。また、長時間の熱酸化によって基板にストレスが加
わるため基板リークが増大するという欠点があった。さ
らにウェハの反りや表面での段差が大きくなることによ
り、ホトリソ工程での歩留りの向上が困難であった。
【０００６】上述した完全ＣＭＯＳ型スタティック半導
体記憶装置では、ビット線の下に、第１のゲート電極、
グランド配線、第２のゲート電極および半導体薄膜の４
層の配線層が必要となるため、工程数が多くなる欠点が
あった。また、段差も大きくなるため、製造工程が一層
困難となり歩留りの低下は避けがたかった。
体記憶装置では、ビット線の下に、第１のゲート電極、
グランド配線、第２のゲート電極および半導体薄膜の４
層の配線層が必要となるため、工程数が多くなる欠点が
あった。また、段差も大きくなるため、製造工程が一層
困難となり歩留りの低下は避けがたかった。
【０００７】よって、本発明の目的とするところは、第
１に、ＬＯＣＯＳ法に寄らない素子分離技術を提案し
て、ＬＯＣＯＳ法に基づく上記諸欠点を一気に解消して
信頼性の高いスタティック半導体記憶装置を高歩留りで
製造しうるようにすることであり、第２に、必要な配線
層を一層減らすことができるようにして、工数の削減と
段差の緩和を図り、もって製造コストの削減と歩留りの
向上を図ることである。
１に、ＬＯＣＯＳ法に寄らない素子分離技術を提案し
て、ＬＯＣＯＳ法に基づく上記諸欠点を一気に解消して
信頼性の高いスタティック半導体記憶装置を高歩留りで
製造しうるようにすることであり、第２に、必要な配線
層を一層減らすことができるようにして、工数の削減と
段差の緩和を図り、もって製造コストの削減と歩留りの
向上を図ることである。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上の活性領域以外の領域に素子分離用の
高濃度不純物領域が形成され、前記高濃度不純物領域上
に絶縁膜を介してクランド配線が形成され、前記活性領
域上にバルク型のＭＯＳトランジスタが形成されたもの
である。さらに、素子分離領域によって区画された活性
領域上に形成されたバルク型ＭＯＳトランジスタを駆動
トランジスタとし、その上に形成された薄膜トランジス
タを負荷トランジスタとするものにおいて、前記バルク
型ＭＯＳトランジスタと前記薄膜トランジスタとが同一
のゲート電極を共有している。
は、半導体基板上の活性領域以外の領域に素子分離用の
高濃度不純物領域が形成され、前記高濃度不純物領域上
に絶縁膜を介してクランド配線が形成され、前記活性領
域上にバルク型のＭＯＳトランジスタが形成されたもの
である。さらに、素子分離領域によって区画された活性
領域上に形成されたバルク型ＭＯＳトランジスタを駆動
トランジスタとし、その上に形成された薄膜トランジス
タを負荷トランジスタとするものにおいて、前記バルク
型ＭＯＳトランジスタと前記薄膜トランジスタとが同一
のゲート電極を共有している。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の一実施例を示す
平面図であり、図１の（ｂ）はそのＡ−Ａ′線の断面図
である。また、図２はその等価回路図である。図２に示
されるように、メモリセルは一対の駆動トランジスタＱ
3 、Ｑ4 と、一対の負荷トランジスタＱ5 、Ｑ6 とから
なるフリップフロップにより構成されている。メモリセ
ル内に記憶されているデータおよびメモリセルに書き込
むべきデータは、メモリセルの記憶ノードＮ1 、Ｎ2 に
接続されたトランスファトランジスタＱ1 、Ｑ2 を介し
て読み出され、また書き込まれる。トランスファトラン
ジスタＱ1 、Ｑ2 および駆動トランジスタＱ3 、Ｑ4 は
ｎチャネルＭＯＳトランジスタで構成され、負荷トラン
ジスタＱ5 、Ｑ6 はｐチャネル薄膜トランジスタによっ
て構成されている。これらのトランジスタの形成箇所は
図１の（ａ）に示されている。
て説明する。図１の（ａ）は、本発明の一実施例を示す
平面図であり、図１の（ｂ）はそのＡ−Ａ′線の断面図
である。また、図２はその等価回路図である。図２に示
されるように、メモリセルは一対の駆動トランジスタＱ
3 、Ｑ4 と、一対の負荷トランジスタＱ5 、Ｑ6 とから
なるフリップフロップにより構成されている。メモリセ
ル内に記憶されているデータおよびメモリセルに書き込
むべきデータは、メモリセルの記憶ノードＮ1 、Ｎ2 に
接続されたトランスファトランジスタＱ1 、Ｑ2 を介し
て読み出され、また書き込まれる。トランスファトラン
ジスタＱ1 、Ｑ2 および駆動トランジスタＱ3 、Ｑ4 は
ｎチャネルＭＯＳトランジスタで構成され、負荷トラン
ジスタＱ5 、Ｑ6 はｐチャネル薄膜トランジスタによっ
て構成されている。これらのトランジスタの形成箇所は
図１の（ａ）に示されている。
【００１０】図１の（ａ）、（ｂ）において、１０１は
ｐ型シリコン基板、１０２はチャネルストッパとなるｐ
型拡散層、１０３は、ｐ型拡散層１０２上に絶縁膜を介
して形成されたグランド配線、１０４はＭＯＳトランジ
スタのソース・ドレイン領域となるｎ型拡散層、１０５
は、ＭＯＳトランジスタのチャネル領域、１０６はＣＶ
ＤＳｉＯ2 膜からなる第１の層間絶縁膜、１０７は、ｎ
型拡散層１０４を記憶ノードに接続するために第１の層
間絶縁膜１０６に開孔されたコンタクト孔、１０８はゲ
ート電極、１０９は薄膜トランジスタのソース・ドレイ
ン領域を記憶ノードに接続するためにゲート絶縁膜に開
孔されたコンタクト孔、１１０は、薄膜トランジスタの
チャネル領域およびソース・ドレイン領域を構成する半
導体薄膜、１１１はＢＰＳＧ膜からなる第２の層間絶縁
膜、１１２は、ビット線をｎ型拡散層１０４に接触させ
るために第１、第２の層間絶縁膜１０６、１１１に開孔
されたコンタクト孔、１１３はビット線である。
ｐ型シリコン基板、１０２はチャネルストッパとなるｐ
型拡散層、１０３は、ｐ型拡散層１０２上に絶縁膜を介
して形成されたグランド配線、１０４はＭＯＳトランジ
スタのソース・ドレイン領域となるｎ型拡散層、１０５
は、ＭＯＳトランジスタのチャネル領域、１０６はＣＶ
ＤＳｉＯ2 膜からなる第１の層間絶縁膜、１０７は、ｎ
型拡散層１０４を記憶ノードに接続するために第１の層
間絶縁膜１０６に開孔されたコンタクト孔、１０８はゲ
ート電極、１０９は薄膜トランジスタのソース・ドレイ
ン領域を記憶ノードに接続するためにゲート絶縁膜に開
孔されたコンタクト孔、１１０は、薄膜トランジスタの
チャネル領域およびソース・ドレイン領域を構成する半
導体薄膜、１１１はＢＰＳＧ膜からなる第２の層間絶縁
膜、１１２は、ビット線をｎ型拡散層１０４に接触させ
るために第１、第２の層間絶縁膜１０６、１１１に開孔
されたコンタクト孔、１１３はビット線である。
【００１１】本実施例の半導体記憶装置に以下のように
して作製される。ｐ型シリコン基板１０１上に全面的に
ボロンを導入してチャネルストッパとなるｐ型拡散層１
０２を形成し、その上に絶縁膜を介してグランド配線１
０３を形成する。次にグランド配線１０３をマスクにヒ
素をイオン注入してｎ型拡散層１０４を形成する。次に
全面にＳｉＯ2 を成長させて第１の層間絶縁膜１０６を
形成し、ＭＯＳトランジスタのチャネル領域となる領域
の第１の層間絶縁膜をエッチング除去しそこにゲート絶
縁膜を形成する。第１の層間絶縁膜をマスクにボロンを
イオン注入してチャネル領域１０５を形成し、第１の層
間絶縁膜にコンタクト孔１０７を形成した後、多結晶シ
リコン膜とシリサイド膜との複合膜からなるゲート電極
１０８を形成する。
して作製される。ｐ型シリコン基板１０１上に全面的に
ボロンを導入してチャネルストッパとなるｐ型拡散層１
０２を形成し、その上に絶縁膜を介してグランド配線１
０３を形成する。次にグランド配線１０３をマスクにヒ
素をイオン注入してｎ型拡散層１０４を形成する。次に
全面にＳｉＯ2 を成長させて第１の層間絶縁膜１０６を
形成し、ＭＯＳトランジスタのチャネル領域となる領域
の第１の層間絶縁膜をエッチング除去しそこにゲート絶
縁膜を形成する。第１の層間絶縁膜をマスクにボロンを
イオン注入してチャネル領域１０５を形成し、第１の層
間絶縁膜にコンタクト孔１０７を形成した後、多結晶シ
リコン膜とシリサイド膜との複合膜からなるゲート電極
１０８を形成する。
【００１２】次に、ＣＶＤ法によりゲート絶縁膜を形成
し、薄膜トランジスタのソース・ドレイン領域を記憶ノ
ードに接続するためのコンタクト孔１０９を開設した
後、Ｐドープされた多結晶シリコン膜からなる半導体薄
膜１１０を形成し、さらに半導体薄膜のソース・ドレイ
ン領域となる部分にボロンを導入する。次に、第２の層
間絶縁膜１１１を形成し、ｎ型拡散層１０４をビット線
と接続するためのコンタクト孔１１２を開孔した後、Ａ
ｌ膜をＰＶＤ法により被着しこれをパターニングしてビ
ット線１１３を形成する。
し、薄膜トランジスタのソース・ドレイン領域を記憶ノ
ードに接続するためのコンタクト孔１０９を開設した
後、Ｐドープされた多結晶シリコン膜からなる半導体薄
膜１１０を形成し、さらに半導体薄膜のソース・ドレイ
ン領域となる部分にボロンを導入する。次に、第２の層
間絶縁膜１１１を形成し、ｎ型拡散層１０４をビット線
と接続するためのコンタクト孔１１２を開孔した後、Ａ
ｌ膜をＰＶＤ法により被着しこれをパターニングしてビ
ット線１１３を形成する。
【００１３】このようにして作製された半導体記憶装置
では、ＭＯＳトランジスタのチャネル領域およびソース
・ドレイン領域が形成される活性領域以外の領域はグラ
ンド配線によって覆われ、その下にはチャネルストッパ
となる拡散層が形成されているため、この領域で寄生ト
ランジスタが動作することは防止される。即ち、この構
造により、フィールド酸化膜を用いることなく素子分離
の目的を達成することが可能となり、ＬＯＣＯＳ酸化膜
に起因する不都合を一気に解消することができる。そし
て、素子分離に用いられるグランド配線はもともとスタ
ティックなメモリセルに必要な配線であるから、本発明
では素子分離のために新たに追加される工程はなく、Ｌ
ＯＣＯＳ法の諸工程が正味削減されるのみである。
では、ＭＯＳトランジスタのチャネル領域およびソース
・ドレイン領域が形成される活性領域以外の領域はグラ
ンド配線によって覆われ、その下にはチャネルストッパ
となる拡散層が形成されているため、この領域で寄生ト
ランジスタが動作することは防止される。即ち、この構
造により、フィールド酸化膜を用いることなく素子分離
の目的を達成することが可能となり、ＬＯＣＯＳ酸化膜
に起因する不都合を一気に解消することができる。そし
て、素子分離に用いられるグランド配線はもともとスタ
ティックなメモリセルに必要な配線であるから、本発明
では素子分離のために新たに追加される工程はなく、Ｌ
ＯＣＯＳ法の諸工程が正味削減されるのみである。
【００１４】また、駆動トランジスタと負荷トランジス
タのゲート電極を共通にしたことにより配線層を一つ少
なくすることができ、この点からも工数の削減と段差の
縮小が可能となる。
タのゲート電極を共通にしたことにより配線層を一つ少
なくすることができ、この点からも工数の削減と段差の
縮小が可能となる。
【００１５】
【発明の効果】以上説明したように、本発明はスタティ
ック半導体記憶装置において、各メモリセル毎にコンタ
クトをとる必要のあるグランド配線を用いて素子分離を
行うものであるので、本発明によれば、フィールド酸化
膜を形成する必要がなくなる。従って、本発明によれ
ば、フィールド酸化膜をＬＯＣＯＳ法により形成するこ
とに付随する、段差の増大、およびウェハ反りによる歩
留りの低下、バースビークによる有効面積の縮小、基板
ストレスに起因するリーク電流の増大等の不都合を解消
することができる。また、ＬＯＣＯＳ法の一連の工程を
省略できることから、大幅な工数削減が達成できる。さ
らにグランド配線の面積が増大したことによる接地抵抗
の低減化という副次的効果も期待できる。
ック半導体記憶装置において、各メモリセル毎にコンタ
クトをとる必要のあるグランド配線を用いて素子分離を
行うものであるので、本発明によれば、フィールド酸化
膜を形成する必要がなくなる。従って、本発明によれ
ば、フィールド酸化膜をＬＯＣＯＳ法により形成するこ
とに付随する、段差の増大、およびウェハ反りによる歩
留りの低下、バースビークによる有効面積の縮小、基板
ストレスに起因するリーク電流の増大等の不都合を解消
することができる。また、ＬＯＣＯＳ法の一連の工程を
省略できることから、大幅な工数削減が達成できる。さ
らにグランド配線の面積が増大したことによる接地抵抗
の低減化という副次的効果も期待できる。
【００１６】さらに、本発明によれば、スタティック型
メモリセルの駆動トランジスタと負荷トランジスタとが
同一のゲート電極を共有しているため、配線層を一層分
少なくすることができ、一層の工数の削減と段差の縮小
が可能となり歩留りをさらに改善することができる。
メモリセルの駆動トランジスタと負荷トランジスタとが
同一のゲート電極を共有しているため、配線層を一層分
少なくすることができ、一層の工数の削減と段差の縮小
が可能となり歩留りをさらに改善することができる。
【図１】本発明の一実施例の平面図と断面図。
【図２】図１の実施例の等価回路図。
【図３】従来例の断面図。
１０１ ｐ型シリコン基板 １０２ ｐ型拡散層 １０３ グランド配線 １０４ ｎ型拡散層 １０５ チャネル領域 １０６ 第１の層間絶縁膜 １０７ コンタクト孔（ゲート電極−ｎ型拡散層間） １０８ ゲート電極 １０９ コンタクト孔（半導体薄膜−ゲート電極間） １１０ 半導体薄膜 １１１ 第２の層間絶縁膜 １１２ コンタクト孔（ビット線−ｎ型拡散層間） １１３ ビット線
Claims (2)
- 【請求項１】 半導体基板上の活性領域以外の領域に素
子分離用の高濃度不純物領域が形成され、前記高濃度不
純物領域上に絶縁膜を介してクランド配線が形成され、
前記活性領域上にバルク型のＭＯＳトランジスタが形成
されている半導体記憶装置。 - 【請求項２】 素子分離領域によって区画された活性領
域上に形成されたバルク型ＭＯＳトランジスタを駆動ト
ランジスタとし、その上に形成された薄膜トランジスタ
を負荷トランジスタとする半導体記憶装置において、前
記バルク型ＭＯＳトランジスタと前記薄膜トランジスタ
とが同一のゲート電極を共有していることを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269417A JPH0697392A (ja) | 1992-09-11 | 1992-09-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269417A JPH0697392A (ja) | 1992-09-11 | 1992-09-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697392A true JPH0697392A (ja) | 1994-04-08 |
Family
ID=17472131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4269417A Pending JPH0697392A (ja) | 1992-09-11 | 1992-09-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731618A (en) * | 1995-04-24 | 1998-03-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
-
1992
- 1992-09-11 JP JP4269417A patent/JPH0697392A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731618A (en) * | 1995-04-24 | 1998-03-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
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