JPH02268424A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の製造方法に関し、特に、ダイレク
トコンタクト領域を有する半導体装置の製造方法に関す
る。

［従来の技術］ 半導体装置の１つにＳＲＡＭ　（スタティックランダム
アクセスメモリ）がある。ＳＲＡＭのメモリセルはフリ
ップフロップで構成されるため、ＳＲＡＭの記憶情報は
電源が投入されている間は時間的に消滅することはない
。したがって、ＳＲＡＭではＤＲＡＭ　（ランダムアク
セスメモリ）のように、記憶情報の再書込、すなわち、
リフレッシュを行なう必要がない。また、ＳＲＡＭは一
般的に動作時・データ保持時の消費電力が小さく高速動
作が可能である。これらの利点からＳＲＡＭは多くの分
野で使われている。このようなＳＲＡＭにおいても、記
憶容量の大容量化、すなわち、１チツプ上のメモリセル
の数の増大化が着々と進んでいる。これに伴ないメモリ
セルの微細化が必須となっている。ＳＲＡＭのメモリセ
ルを大別すると、Ｐチャネルトランジスタ２個とＮチャ
ネルトランジスタ４個とで構成されたＣＭＯ５型と、Ｎ
チャネルトランジスタ４個と高抵抗２本とで構成された
高抵抗負荷型とに分けられる。後者は前者と比較して３
次元構造が可能なため人容ｆｆｉｓＲＡＭに有利である
。したがって、６４ｋＳＲＡＭより大容量なＳＲＡＭに
はこの型が主に用いられている。

第４図は高抵抗負荷型のメモリセルの等価回路を示す回
路図である。図を参照して、この回路はＮチャネルＭＯ
３）ランジスタであるアクセストランジスタ１ａおよび
１ｂと、ＮチャネルＭＯＳトランジスタであるインバー
タトランジスタ２ａおよび２ｂと、高抵抗３ａおよび３
ｂと、互いに相補な信号を伝達するビット線４および５
と、トランジスタ１ａおよび１ｂのゲートに接続される
ワード線８と、トランジスタ１ａのソース（またはドレ
イン）およびトランジスタ２ｂのゲートを接続するクロ
スカップル配線６ａと、トランジスタ１ｂのソース（ま
たはドレイン）およびトランジスタ２ａのゲートを接続
するクロスカップル配線６ｂと、トランジスタ１ａのソ
ース（またはドレイン）、トランジスタ２ａのソース（
またはドレイン）、および高抵抗３ａの共通接続点であ
る記憶ノード７ａと、トランジスタ１ｂのソース（また
はドレイン）、トランジスタ２ｂのソース（またはドレ
イン）、および高抵抗３ｂの共通接続点である記憶ノー
ド７ｂとを含む。なお、トランジスタ１ａは記憶ノード
７ａとビット線４との間に設けられ、トランジスタ１ｂ
は記憶ノード７ｂとビット線５との間に設けられる。ま
た、上記のようにクロスカップリングされたトランジス
タ７ａおよび７ｂと、高抵抗３ａおよび３ｂとから構成
される回路は電源電圧ＶＣＣが与えられるＶ。Ｃ配線４
１と接地電位が与えられるグランド配線４０との間に設
けられる。データ書込時にはワード線に与えられた電圧
によりアクセストランジスタ１ａおよび１ｂが導通しビ
ット線４および５に与えられた信号電圧は各々記憶ノー
ド７ａおよび７ｂに伝達される。上記信号電圧は互いに
相補であるためインバータトランジスタ２ａまたは２ｂ
のどちらか一方が導通し、他の一方は非導通となる。し
たがって、記憶ノード７ａおよび７ｂには、ビット線４
および５に与えられた相補信号電圧が保持されデータ書
込が終了する。データ書込が終了すると、アクセストラ
ンジスタが再び非導通となる。なお、データ読出時には
アクセストランジスタ１ａおよび１ｂが共に導通し記憶
ノード７ａおよび７ｂに保持されている電圧が各々ビッ
ト線４および５から取出される。

上記のような構成のメモリセルを１チツプ上で微細化す
るためには次のような点に留意する必要がある。まず、
アルミ配線の本数を最少にする必要がある。また、デー
タ書込みおよびデータ読出しに要するアクセス時間の遅
延を小さくするためにビット線４および５ならびにワー
ド線８の配線抵抗をできるだけ小さくする必要がある。

さらに、このメモリセルはフリップフロップで構成され
ているため、できるだけ左右対称にすることがメモリセ
ルの安定化のため重要である。したがって、特に配置的
に対称化が困難なりロスカップル配線６ａおよび６ｂの
レイアウトがｆｆ［である。

以上のことを考慮にいれると、このメモリセルをＰ型半
導体基板上に形成する際、ビット線４および５をアルミ
配線層、ワード線８をトランジスタ１ａおよび１ｂのゲ
ート電極である第１の多結晶シリコン層、Ｖｃｃ配線４
１を第１の多結晶シリコン層の上部に絶縁層を介して形
成される第２の多結晶シリコン層の低抵抗部、グランド
配線４０をトランジスタ２ａおよび２ｂのソース（また
はドレイン）であるｎ＋拡散層たは第１の多結晶シリコ
ン層、高抵抗３ａおよび３ｂを第２の多結晶シリコン層
の高抵抗部、クロスカップル配線部６ａおよび６ｂの一
方をｎ＋拡散層、他の一方を第１の多結晶シリコン層ま
たは第２の多結晶シリコン層の低抵抗部を用いるとレイ
アウト的に楽である。

このような場合、記憶ノード７ａおよび７ｂはｎ＋拡散
層と、第１および第２の多結晶シリコン層との共通接続
領域となる。

一般に、小面積中に多くの配線を設けねばならない場合
、トランジスタのゲートを形成する多結晶シリコン層と
ソースおよびドレインを形成する拡散層との接続はアル
ミニウム等の金属配線層により引出を行なわずになされ
る。すなわち、多結晶シリコン層と拡散層とを直接に接
触させる、いわゆる、ダイレクトコンタクトによってト
ランジスタのゲートと、ソースまたはドレインとを接続
する。したがって、半導体装置の微細化にあたってはこ
のようなダイレクトコンタクト領域の微細化が重要とな
る。そこで、半導体装置の製造においては、ダイレクト
コンタクト領域を最少にするために第１の多結晶シリコ
ン層とｎ＋拡散層とに穴をあけ、この穴を覆うように第
２の多結晶シリコン層を形成しこれを配線とするシェア
ド型（共有型）ダイレクトコンタクトが用いられること
が多い。したがって、第４図に示されたメモリセルの記
憶ノード７ａおよび７ｂもこのシェアド型ダイレクトに
よって形成される。

第５図は第４図に示されたメモリセルを上記のようなシ
ェアド型ダイレクトコンタクトを用いてＰ型半導体基板
上に形成する場合の実際のレイアウトの一例を示す図で
ある。図中、（）内は第４図の対応部分の番号である。

図のように、ワード線８はアクセストランジスタ１ａお
よび１ｂのゲートを形成する第１の多結晶シリコン層５
１（図中斜線部）と共通である。

また、インバータトランジスタ２ａおよび２ｂのゲート
も第１の多結晶シリコン層５１にて形成される。但し、
第１の多結晶シリコン層のインバータトランジスタ２ａ
および２ｂのゲートに相当する部分と、アクセストラン
ジスタ１ａおよび１ｂのゲートに相当する部分とは接続
されない。ｖ。

。配線４１ならびに高抵抗３ａおよび３ｂは第２の多結
晶シリコン層５２（図中破線で囲まれた部分）によって
形成され（但しＶＣＣ配線４１となるべき部分の第２の
多結晶シリコン層は低抵抗化される。）、高抵抗３ａお
よび３ｂは各々インバー・タトランジスタ１ａおよび１
ｂの下部に位置する。クロスカップル配線６ａはアクセ
ストランジスタ１ｂのソースおよびドレインを形成する
ｎ＋拡散層領域５３（図中実線で囲まれた部分）と共通
であり、クロスカップル配線６ｂはインバータトランジ
スタ２ａのゲートを形成する第１の多結晶シリコン層５
１とアクセストランジスタ２ｂのソースおよびドレイン
を形成するｎ＋拡散層領域５３とにダイレクトコンタク
ト部分Ｄ１で共通に接続される第２の多結晶シリコン層
５２によって形成される。記憶ノード７ａおよび７ｂは
各々、第１および第２の多結晶シリコン層５１および５
２とｎ＋拡散領域５３とが重なり合うダイレクトコンタ
クト部Ｄ１およびＤ２である。なお、メモリセルに用い
られるトランジスタはホットキャリアの発生を抑制する
ためソースおよびドレインが共に不純物濃度の異なる拡
散層にて形成される、いわゆるＬＤＤ　（ｌ　ｉｇｈｔ
　ｌｙ　　ｄｏｐｅｄｄｒａｉｎ）構造を有するものと
する。

以下、第６図を参照して、従来のシェアド型ダイレクト
コンタクト領域を含む半導体装置の製造方法について説
明する。第６図は第５図のようにレイアウトされたメモ
リセルを第５図における直線ａ−ａ’で切断した場合の
部分断面図である。

まず、Ｐ型基板６３上にフィールド酸化膜５４を選択的
に形成する。このとき、Ｐ型基板６３の極性反転防止の
ために、フィールド酸化膜５４下にはＰ型不純物を注入
しＰ＋アイソレーション領域５８を作っておく。

次に、フィールド酸化膜５４上を除くＰ型基板６３上に
ゲート酸化膜５６となるべき薄い酸化膜を形成し、続い
てこの薄い酸化膜上およびフィールド酸化膜５４上に第
１の多結晶シリコン層５１となるべき多結晶シリコンを
堆積する。さらに、堆積された多結晶シリコンにリンデ
ポジションによってリンを導入しこれを低抵抗化する。

このようにして形成された低抵抗多結晶シリコンおよび
薄い酸化膜を、通常行なわれるリソグラフィによってバ
ターニングした後、異方性エツチングし不要な部分を除
去し第１の多結晶シリコン層５１およびゲート酸化膜５
６を得る。これによって、トランジスタ１ａおよび２ａ
のゲート電極が完成する。

次に、第１の多結晶シリコン層５１をマスクにＰ型基板
６３上に少量のリンをイオン注入によって添加し、ｎ−
拡散層領域５５を形成する。

次に、第１の多結晶シリコン層５１上を含むＰ型基板１
５上全面にＣＶＤ　（ｃｈｅｍｉ　ｃａ　１ｖａｐｏｕ
ｒ　　ｄｅｐｏｓｉｓｉｏｎ）によって高温酸化膜を形
成する。続いて、形成された高温酸化膜を第１の多結晶
シリコン層５１が露出するまで異方性エツチングする。

これによって、第１の多結晶シリコン層５１の周囲側壁
（図においては端部）に高温酸化膜が残る。これがサイ
ドスペーサ（側壁絶縁膜）６３である。。

次に、サイドスペーサ１０をマスクにＰ型基板６３上に
大量の砒素をイオン注入によって添加しｎ÷拡散層領域
５３を形成する。

次に、熱処理によってロー拡散層５５およびｎ＋拡散層
５３を活性化する。これによって、トランジスタ１ａお
よび２ａのソースおよびドレインが完成する。

その後、第１の多結晶シリコン層５１上およびｎ＋拡散
層領域５３上を含むＰ型基板６３上全面にＣＶＤ等によ
って層間酸化膜６０となるべき絶縁酸化膜を形成する。

次に、通常のりソグラフィによるバターニング後不要な
絶縁酸化膜をドライエツチングにて除去し、層間酸化膜
６０を得る。

次に、層間酸化膜６０上を含むＰ型基板６５上全面に第
２の多結晶シリコン層５２となるべき多結晶シリコン層
をＣＶＤにて形成する。これによって、第１の多結晶シ
リコン層５１とｎ＋拡散層領域５３とがこの多結晶シリ
コン層を介して接続される（ダイレクトコンタクト部Ｄ
１の部分）。

続いて、この多結晶シリコン層のうち高抵抗となるべき
部分をマスクし、それ以外の部分に大量の砒素をイオン
注入によって添加し、その部分を低抵抗化する。これに
よって、この多結晶シリコン層は高抵抗３ａとなる部分
とＶＣＣ配線となる部分とに分離される。次に、この多
結晶シリコン層の不要な部分をエツチングにより除去し
第２の多結晶シリコン層５２を得る。これによって、高
抵抗３ａおよびｖｏ。配線４１が完成する。

最後に、ＣＶＤにより保護膜であるＰＳＧ（ｐｈｏｓｐ
ｈｏ−ｓｉｌｉｃａｔｅ　　ｇｌａｓｓ）膜６１を形成
する。最後にこれを熱処理によってリフローさせ表面を
滑らかにする。

以上のようにしてダイレクトコンタクト領域を含む半導
体装置が完成する。

［発明が解決しようとする課題］ 従来のシェアド型ダイレクトコンタクトは以上のような
工程で形成されるため、次のような問題点があった。

第６図かられかるように、ダイレクトコンタクト領域内
には絶縁膜であるサイドスペーサが残存する。このため
、サイドスペーサの分だけダイレクトコンタクト内にお
ける第１および第２の多結晶シリコン層とｎ＋拡散層領
域との接触面積が実効的に小さくなる。このためダイレ
クトコンタクトにおける接触抵抗が太き（なる。ＳＲＡ
Ｍのメモリセルの場合には、これは、記憶ノードに、信
号が伝達されにくくなるなどの問題を引き起こす。

もちろん、このような、本来導通されるべき部分の抵抗
の増大はＳＲＡＭのメモリセルの場合に限らずダイレク
トコンタクトを用いた半導体装置にとって好ましくない
ことは言うまでもない。なお、従来例においてサイドス
ペーサはＬＤＤ構造のトランジスタを得るために形成さ
れたものとしたが、サイドスペーサの形成目的はこれに
限定されない。

従来、ダイレクトコンタクト内に残るサイドスペーサを
フッ酸水等を用いた湿式エツチングによって除去する方
式も考えられた。しかし、このような方法ではサイドス
ペーサのみを除去することが困難であり、必然的にサイ
ドスペーサの周囲までエツチングされてしまう。このた
め、ダイレクトコンタクト面積が大きくなり層間酸化膜
形成後に第２の多結晶シリコン層を形成する際、これに
よってダイレクトコンタクト部分を完全に覆うことが困
難となる。

本発明の目的は上記のような問題点を解決し、サイドス
ペーサの接触抵抗への影響のないダイレクトコンタクト
領域を含む半導体装置の製造方法を提供することである
。

［課題を解決するための手段］ 上記のような目的を達成するために本発明に係る半導体
装置の製造方法は、 第１導電型の半導体基板上に分離層を形成する１−程と
、 半導体基板の一部分上に所定のパターンの第１導電層を
形成する工程と、 第１導電層に隣接する基板の露出面に第２導電型の拡散
層領域を形成する工程と、 第１導電層の周辺に沿ってサイドスペーサを形成する工
程と、 第１導電層上を含む全面上に層間絶縁膜を形成する工程
と、 ダイレクトコンタクト領域になるべき、絶縁層、第１導
電層およびサイドスペーサのそれぞれに対応する部分を
除去して、拡散層領域を含む基板表面を露出する工程と
、 露出した拡散層領域を活性化してこの拡散層領域を少な
くとも第１導電層の端部近辺まで拡大する工程と、 露出した表面の拡散層領域と、露出表面に面した第１導
電層とに直接接続するように第２導電層を形成する工程
とを含む。

［作用］ 本発明に係る半導体装置の製造方法はダイレクトコンタ
クト領域に対応するサイドスペーサの一部分を除去する
工程を含む。このため、ダイレクトコンタクト領域内に
サイドスペーサが残存せず製造後のダイレクトコンタク
ト領域に絶縁層が占有する面積がなくなる。さらに、本
発明に係る半導体装置の製造方法は拡散層領域を第１導
電層の端部近辺まで拡大する工程を含むため、製造後の
ダイレクトコンタクト領域における第２導電層と拡散層
との接触面積が拡大される。

［実施例］ 第１図および第２図は本発明の一実施例を示す図である
。第１図（ａ）はシェアド型ダイレクトコンタクトを用
いてレイアウトされた半導体装置の部分平面図である。

図を参照して、第１の多結晶シリコン層９はＬＤＤトラ
ンジスタＴＲＩおよ“びＴＲ２のゲートを形成し、サイ
ドスペーサ領域１０はトランジスタＴＲＩおよびＴＲ２
のゲートの両側壁絶縁膜を形成する。ｎ＋拡散層領域１
２ａおよび１２ｂは各々、トランジスタＴＲＩおよびＴ
Ｒ２のソースおよびドレインを形成する。さらに、トラ
ンジスタＴＲ２およびＴＲＩのゲートとトランジスタＴ
Ｒ２のソース（またはドレイン）と、高抵抗を形成する
第２の多結晶シリコン層１３とを共通接続点で接続する
ために、ダイレクトコンタクト部１１が形成される。な
お、トランジスタＴＲＩおよびＴＲ２ならびに他の回路
素子（図示せず）を分離形成するためにこれら回路素子
の間にはフィールド酸化膜１４が形成される。

ただし、従来と大きく異なり、ダイレクトコンタクト部
１１に含まれる、第１の多結晶シリコン層９ａおよびサ
イドスペーサ１０ａの部分はその製造工程において除去
される。さらに、基板１５表面のダイレクトコンタク・
ト部１１に含まれる部分全面にｎ型拡散層領域（ｎ＋１
拡散層領域２１）が形成される。

第１図（ｂ）は第１図（ａ）で示される部分を直線ｂ−
ｂ’で切断した場合の断面図である。図に示すように、
ダイレクトコンタクト部１１には従来と異なりサイドス
ペーサが残存しない。したがって、ダイレクトコンタク
ト内の接触面積が従来のようにサイドスペーサによって
実効的に減少しない。このため、ダイレクトコンタクト
内の接触抵抗は従来よりも小さくなる。さらに、ダイレ
クトコンタクト部１１に含まれる基板１５表表面体にｎ
＋“拡散層領域２１が形成される。ここで、ｎ＋　＋拡
散層領域２１はトランジスタＴＲ２のソース（またはド
レイン）であるｎ＋拡散層領域１２ｂの一部である。し
たがって、ダイレクトコンタクト１１において、第２の
多結晶シリコン層１３とｎ＋拡散層領域１２ｂとの接触
面積は従来よりも大きくなる。したがって、これら両者
間の接触抵抗も従来よりも小さくなる。つまり、ダイレ
クトコンタクトにおける第１および第２の多結晶シリコ
ン層とｎ＋拡散層領域１２ｂとの接触抵抗は従来よりも
小さくなる。

第２図は第１図（ｂ）に示されるようなダイレクトコン
タクト部１］を含む半導体装置の製造工程を示す断面図
である。

第２図（ａ）を考慮して、まず、Ｐ型シリコン基板１５
上にＬＯＣＯ８（選択酸化法）によりフィールド酸化膜
１４を形成する。このとき、フィールド酸化膜１４下に
ボロンをイオン注入により添加しＰ＋アイソレーション
領域１８を形成する。

これは従来と同様に基板１５の極性反転防止のためであ
る。次に、トランジスタＴＲＩおよびＴＲ２のしきい値
電圧が所望の値となるように、基板１５の、トランジス
タＴＲＩおよびＴＲ２のゲート電極下となるべき部分に
にイオン注入によりボロンを添加しチャネルドープ領域
（図示せず）を形成する。次に、熱酸化によりフィール
ド酸化膜１４上を除く基板１５上に２０　ｎ　ｍ程度の
厚さのゲート酸化膜となるべき薄い酸化膜１６を形成す
る。続いて、ＣＶＤにより第１の多結晶シリコン層とな
るべき多結晶シリコンを基板１５上全面に堆積した後、
これを低抵抗化するためにリンデポジションによって、
これに高濃度のリンを注入する。次に、通常のりソグラ
フィによるパターニング後、堆積された多結晶シリコン
層９および薄い酸化膜１６をフッ素系ガスでエツチング
し不要な部分を除去して第１の多結晶シリコン層および
ゲート酸化膜が得られる。これによって、トランジスタ
ＴＲＩおよびＴＲ２のゲート電極が完成する。

次に、第２図（ｂ）を参照して、第１の多結晶シリコン
層９をマスクにイオン注入によって１×１０”　ｃｍ−
２程度の濃度のリンを基板１５に注入しｎ−拡散層１７
を形成する。続いて、ＣｖＤによって第１の多結晶シリ
コン層９上を含む基板１５上全面に３００ｎｍ程度の厚
さの絶縁酸化膜（図示せず）を堆積し、これをＣＨＦ、
と酸素との混合ガスによって第１の多結晶シリコン層９
が露出するまで異方性エツチングする。これによって、
第１の多結晶シリコン層９の周囲側壁、すなわち、トラ
ンジスタＴＲＩのゲート電極の側壁にサイドスペーサ１
０が形成される。

次に、第２図（ｃ）を参照して、第１の多結晶シリコン
層９およびサイドスペーサ１０をマスクにイオン注入に
よって３Ｘ１０”　ｃｍ−２程度の濃度の砒素を基板１
５に注入しｎ十拡散層領域１２を形成する。続いて、高
温熱処理によって、イオン注入で添加されたイオンを活
性化する。これによって、トランジスタＴＲＩおよびＴ
Ｒ２のソースおよびドレインが完成する。次に、ＣＶＤ
によって２００ｎｍ程度の厚さの層間酸化膜１９を第１
の多結晶シリコン層９上およびフィールド酸化膜１４上
ならびにｎ＋拡散層領域１２上に形成する。次に、この
酸化膜１９上全面にレジスト膜を形成し、通常のりソグ
ラフィでパターニングを行ない、ダイレクトコンタクト
部１１となるべき部分のレジスト膜を除去する。その結
果、図のようなパターンのレジスト膜２４が得られる。

このとき、リソグラフィ時に、所望のレジストパターン
と実際に得られるレジストパターンとの間にずれが生じ
ることを考慮し、ダイレクトコンタクト部１１の位置を
次のように設定することが望ましい。つまり、ダイレク
トコンタクト部１１となるべき領域において第１の多結
晶シリコン層９と基板１５との接触面積と、サイドスペ
ーサ１０およびｎ十拡散層１２と基板１５との接触面積
とがほぼ等しくなるようにダイレクトコンタクト部１１
を設定する（第２図（ｃ）参照）。こうすることによっ
て、得られたレジストパターンにおいてダイレクトコン
タクト部１１となるべき部分、すなわち、レジスト膜が
除去される部分が所定の位置から若干ずれた場合でも、
後に形成される第２の多結晶シリ；ン層に接触されるべ
き第１の多結晶シリコン層９およびｎ十拡散層１２がダ
イレクトコンタクト部１１からはみ出し第２の多結晶シ
リコン層と接触されなくなるというような事態を防止で
きる。

次に、第２図（ｃ）および（ｄ）を参照して、パターニ
ングされたレジスト膜２４をマスクにフレオン系のガス
等を用い、多結晶シリコンの選択率の高いエツチングを
行なう。この結果、ダイレクトコンタクト部１１の層間
酸化膜１９が削られた後、第１の多結晶シリコン層が削
られ、多結晶シリコンとの選択比の大きい酸化膜にて形
成されるサイドスペーサ１０が残る。これによって、第
１の多結晶シリコン層９のダイレクトコンタクト部１１
に対応する部分９ａのみが削除される。このとき、サイ
ドスペーサ１０が形成されていないｎ＋＋散層領域１２
はシリコンにて形成されており多結晶シリコンとの選択
比が小さいため、エツチングガスにさらされて削られる
。この結果削除領域２２ができる。

次に、第２図（ｅ）を参照してダイレクトコンタクト内
に残存するサイドスペーサ１ｏをＣＨＦ、と酸素との混
合ガスを用いて除去する。これによって、サイドスペー
サ１ｏのダイレクトコンタクト部１】に対応する部分１
０ｂのみが除去される。その後、層間酸化膜１９をマス
クにリンまたは砒素をイオン注入によってダイレクトコ
ンタクト部から基板１５に注入し、ｎ＋１領域２１を形
成する。次に、高温熱処理によって、ｎ＋十領領域２１
注入された不純物イオンを活性化する。これによって、
ダイレクトコンタクト部１１内の基板１５表表面体にｎ
型拡散層領域が拡大される。

なお、これは削除領域２２による問題の発生を回避する
効果もある。つまり、このようなｎ型拡散層の再形成を
行なわずに第２の多結晶シリコン層１３を形成した場合
、削除領域２２において基板１５と第２の多結晶シリコ
ン層１３とが直接接触し接合リークが生じる。

次に、第２図（ｆ）を参照して、高濃度のリンを含んだ
多結晶シリコンを層間酸化膜１９上およびダイレクトコ
ンタクト部１１上に堆積し第２の多結晶シリコン層１３
を形成する。これによって、ダイレクトコンタクト部１
１において第１および第２の多結晶シリコン層９および
１３とｎ＋＋拡散層領域２１とが接続される。

最後に、第２の多結晶シリコン層１３上を含む基板１５
上全面に保護膜であるＰＳＧ膜２０を形成し第１図（ｂ
）示される断面形状を得る。

第３図は本発明の他の実施例を示す図である。

第３図（ａ）は第１図（ｂ）と同様に、第１図（ａ）で
示される部分の断面図である。図を参照して、本実施例
におけるダイレクトコンタクト部１１は先の実施例と異
なり、第２の多結晶シリコン層１３とｎ＋＋拡散層領域
２１との間にリンをドープされた多結晶シリコン層２３
を有する。リンをドープされた多結晶シリコンは不純物
を含まない多結晶シリコンに比べて抵抗値が小さい。し
たがって、リンドープド多結晶シリコン層２３を設ける
ことにより、第２の多結晶シリコン層１３とｎ＋＋拡散
層領域２１との間の接触抵抗を小さくすることができる
。また、ダイレクトコンタクト部１１と層間酸化膜１９
との間の段差が小さくなるため第２の多結晶シリコン層
１３が形成される際その厚みが均一になりやすい。

第３図（ｂ）は上記のようなダイレクトコンタクトが形
成される途中の状態を示す断面図である。

次に、上記のようなダイレクトコンタクトを形成する工
程を第３図（ｂ）を用いて簡単に説明する。

まず、先の実施例の場合と同様の工程で、基板１５上に
ｎ＋　＋拡散層領域２１を形成する（第２図（ｅ）参照
）。次に、先の実施例と異なり、第３図（ｂ）に示すよ
うに、リンがドープされた多結晶シリコンを層間酸化膜
１９上およびｎ＋＋散層領域２１上に形成する。その後
、これをエッチバックによってダイレクトコンタクト部
１１のみに残しリンドープト多結晶シリコン層２３を形
成する。以後、先の実施例と同様に第２の多結晶シリコ
ン層１３およびＰＳＧ膜２０を順次形成し第３図（ａ）
に示される断面形状を得る。

本実施例においてはｎ＋十十数散層領域第２の多結晶シ
リコン層との間に設ける導電層をリンド−ブト多結晶シ
リコンによって形成したが、他の導電材料を用いてもよ
い。たとえば、ｎ＋“拡散層を形成した後選択エピタキ
シャル成長によって高濃度シリコン層をダイレクトコン
タクト部のみに形成し、これを上記導電層として用いて
もよい。

また、同じくｎ＋１拡散層領域を形成した後、シリコン
上にのみタングステンを析出させることができるＷＦ６
ガスを用いたＣＶＤによってダイレクトコンタクト部１
１のみにタングステン層を形成し、これを上記導電層と
して用いてもよい。

なお、上記すべての実施例においては共にトランジスタ
のゲート電極を単一層の多結晶シリコンにて形成したが
ゲート抵抗を下げるために多結晶シリコン層とタングス
テンシリサイド等の高融点金属層との２層にて形成する
、ポリサイド構造としてもよい。もちろん、この場合に
もダイレクトコンタクトの構造は上記実施例と同様とす
ることができる。上記実施例はＰ型基板を用いた場合の
ものであるが、もちろんＰウェルを用いてもよくＮ型基
板またはＮウェルを用いた場合にも上記実施例と同様の
効果が得られる。

［発明の効果］ 本発明にかかるダイレクトコンタクト領域を含む半導体
装置の製造方法は、以上のような工程により構成される
ため以下のような効果をもたらす。

すなわち、ダイレクトコンタクトにおける接触抵抗が小
さくなり接続されるべき各層の間の電気的接続を確実に
することができる。また、製造工程上ダイレクトコンタ
クトの面積が大きくなることはないため微細化にも十分
に対応できる半導体集積装置を得ることが可能となる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示す半導体装
置の部分平面図および部分断面図、第３図は本発明の他
の実施例を示す半導体装置の部分断面図、第４図はＳＲ
ＡＭのメモリセルの等価回路を示す回路図、第５図は第
４図で示される回路を半導体基板上に形成する場合のレ
イアウトを示す平面図、第６図は第５図の一部に対応す
る断面図である。 図において、９は第１の多結晶シリコン層、１０はサイ
ドスペーサ、１１はダイレクトコンタクト、１２はｎ＋
拡散層領域、１３は第２の多結晶シリコン層、１４はフ
ィールド酸化膜、１５はＰ型基板、１６はゲート酸化膜
、１７はｎ−拡散層領域、１９は層間酸化膜、２１はｎ
＋１拡散層、２２は削除領域、２３はリンドープド多結
晶シリコン層である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 ダイレクトコンタクト領域を含む半導体装置の製造方法
   であって、 第１導電型の半導体基板上に分離層を形成する工程と、 前記半導体基板の一部分上に所定のパターンの第１導電
   層を形成する工程と、 前記第１導電層に隣接する前記基板の露出面に第２導電
   型の拡散層領域を形成する工程と、前記第１導電層の周
   辺に沿ってサイドスペーサを形成する工程と、 前記第１導電層上を含む全面上に層間絶縁膜を形成する
   工程と、 前記ダイレクトコンタクトの領域になるべき、前記絶縁
   層、前記第１導電層および前記サイドスペーサのそれぞ
   れに対応する部分を除去して、前記拡散層領域を含む前
   記基板表面を露出する工程と、 前記露出した拡散層領域を活性化してこの拡散層領域を
   、少なくとも前記第１導電層の端部近辺まで拡大する工
   程と、 前記露出した表面の拡散層領域と、前記露出表面に面し
   た第１導電層とに直接接続するように第２導電層を形成
   する工程とを含む半導体装置の製造方法。