JPS6237961A - 読み出し専用半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は製造時にデータが書き込まれ、製造［発明の
技術的背景］ 一般にデータの読み出しのみを行なう読み出し専用メモ
リ（以下、ＲＯＭと称する）は、ウェハ■程の途中でデ
ータの書き込みが行われるためマスク・プログラムＲＯ
Ｍと呼ばれている。この種のＲＯＭのデータ書き込みに
広く採用される方式として、（ａ）コンタクト方式、（
ｂ）ＳＤＧ方式、（Ｃ）トランジスタの閾値電圧の違い
による方式、の３種類がある。上記（ａ）の方式はデー
タ線とメモリセルトランジスタのトレインとをコンタク
トによって接続する、しないの選択によりデータの゛１
″レベル、゛０″レベルを書き込むものである。上記（
ｂ）の方式はメモリセルトランジスタのゲート領域にゲ
ート酸化膜を形成するか、もしくはフィールド酸化膜を
形成するによりデータの′１″、“０″を書き込むもの
である。

さらに上記（Ｃ）の方式はメモリセルトランジスタの閾
値電圧を高くするか、もしくは低いままにしておくかに
よりデータを書き込むものである。

上記（ａ）のコンタクト方式を採用したＲＯＭではメモ
リセル１個につき１個のコンタクトが必要となるので、
上記（ｂ）もしくは（Ｃ）の方式を採用したＲＯＭに比
べてメモリセルの面積が大きくなるという欠点がある。

第４図は上記（ｂ）および（Ｃ）の方式を用いてデータ
書き込みを行なった従来のＲＯＭの回路図であり、第５
図はこのＲＯＭのメモリセル２個分のパターン平面図で
ある。図中４１はメモリセルのゲート配線、４２はＲＯ
Ｍデータ線、４３は接地線、４４はそれぞれメモリセル
を構成し、書き込みデータに応じてその閾値電圧が選択
的に高められているＭＯＳトランジスタ、４５はデータ
線４２と各メモリセル用ＭＯ８Ｉ−ランジスタ４４のド
レインとを接続するコンタクトである。また、第５図に
おいて２点鎖線で囲まれた部分が一つのメモリセル領域
４６である。そしてメモリセルのゲート配線４１は例え
ば不純物が導入され、低抵抗化された多結晶シリコンで
構成され、データ＠４２はアルミニューム等の金属で構
成されている。

このように上記（ｂ）のＳＤＧ方式、（Ｃ）のトランジ
スタの閾値電圧の違いによる方式を用いてデータ書き込
みを行なったＲＯＭでは、２個のメモリセル毎に１個の
コンタクトを設ければよいので、上記（ａ）のコンタク
ト方式を採用したＲＯＭに比較してメモリセルの大きさ
を小さくすることができる。この方式のＲＯＭでは、メ
モリセルの図中の縦方向での大きさは、コンタクト４５
の大きさと、第５図中の寸法１で示されるコンタクト４
５とゲート配線４１との間隔で決定される。そこでメモ
リセルの占有面積を小さくするためにコンタクト４５の
大きさを小さくしようとすると、コンタクト部分の抵抗
が無視できない大きさになってしまう。このため、コン
タクト４５の大きさを小さくすることには限界があり、
メモリセルサイズの縮小化が制限されている。

このためにさらに従来では、メモリセルの占有面積が小
さく、大容量化が実現できるＲＯＭが開発されている。

このＲＯＭはシリコン半導体基板内に形成されたメモリ
セルトランジスタのドレイン領域にこのドレイン領域と
同じ材質であるシリコンで構成された配線を接続し、こ
の配線をゲート電極構造の上方にまで延在させることに
より、データ線を構成する金属配線と上記配線、とのコ
ンタクト部を大きくとれるようにしたものである。

このようなＲＯＭのメモリセル２個分のパターン平面図
を第６図に、そのａ−ａ’線に沿った断面図を第７図に
示す。第６図および第７図において、５１はＰ型のシリ
コン半導体基板、５２はＮ＋型のドレイン領域、５３は
Ｎ＋型のソース領域、５４は不純物が導入され、低抵抗
化された第１層目の多結晶シリコンからなるゲート電極
、５５はこのゲート電極５４上および基板５１上を覆う
絶縁膜、５６は第２層目の多結晶シリコンからなる配線
、５７はドレイン領域５２と配線５６間のコンタクトホ
ール、５８は配線５６とアルミニュームからなるデータ
線５９間のコンタクトホールである。そして一点鎖線で
囲んだ部分が一つのメモリセル領域６０であり、また６
１はＭＯＳトランジスタである。

上記構造のＲＯＭにあっては、シリコン半導体基板５１
内に形成されたトランジスタのドレイン領域５２とシリ
コンで構成された配線５６とをいわゆるベリード方式に
よるコンタクトホール５７を通じて直接に接続しており
、同じシリコンどうしが接触しているのでコンタクト抵
抗が小さくなり、コンタクトホール５７の面積も小さく
できる。そしてこのＲＯＭによれば、アルミニュームに
よるデータ線とメモリセルのトレイン領域とを接続する
ＳＤＧ方式またはイオン注入方式のメモリセルに比べ、
メモリセルの占有面積を８５％程度に縮小化することが
できる。また、アルミニュームによるデータ線５９と第
２層目の多結晶シリコンによる配線５６間のコンタクト
ホール５８の面積は大きくとることができるので、この
部分のコンタク１−抵抗が小さくなり、従って、コンタ
クト抵抗によるトランジスタ特性の劣化も生じない。

［背頻技術の問題点］ ところが、第６図および第７図のＲＯＭにおいても、さ
らに大容量化が進むとコンタクトホール５７の形成に際
しての、第７図中の距離ｄで示されるミス・アライメン
トのための各寸法余裕がメモリセルの一方向のサイズの
大きな部分を占めることが問題となってくる。マスク・
アライメントの精度を上げることにも限界があるため、
この問題を解決しなければさらに大幅な高密度化は望め
ない。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、メモリセルの占有面積が縮小化でき、
もって大幅な高密度化が実現できる読み出し専用半導体
記憶装置を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあっては、一導電型
の半導体基体上に、上下を第１および第２の絶縁膜で挟
まれた三層構造のゲート電極構造を形成し、上記ゲート
電極構造をマスクとして用いて自己整合的に上記半導体
基体内に逆導電型の第１および第２の半導体領域を互い
に離間して形成し、また書き込み情報に応じて上記第１
および第２の半導体領域相互間のチャネル領域に閾値電
圧制御のための不純物注入領域を選択的に形成し、上記
ゲート電極構造の少なくとも上記一方の半導体領域と接
する側壁上に第３の絶縁膜を形成し、上記第３の絶縁膜
をマスクとして用いて自己整合的に上記第１および第２
の半導体領域の少なくとも一方の領域内に、第１および
第２の半導体領域よりも深くかつ不純物濃度が高くされ
た逆導電型の第３の半導体領域を形成し、少なくともそ
の一部が上記ゲート構造の上方に延在し、上記第３の半
導体領域の表面と接触するように第１の導電体層を形成
し、上記第１の導電体層と接触するように第２の導電体
層を形成するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の詳細な説明する。第１
ａ図ないし第１ｆ図はこの発明に係る読み出し専用半導
体記憶装置の製造工程を順次示す断面図である。この実
施例の記憶装置はＮチャネルＭＯＳトランジスタをメモ
リセルとして使用するＲＯＭにこの発明を実施したもの
である。

まず、第１ａ図に示すように、Ｐ型のシリコン半導体基
板１１に選択酸化を施してフィールド絶縁膜（図示せず
）を形成し、素子分離を行なう。なお、必要があれば上
記フィールド絶縁膜を形成する前にこの部分の基板表面
に反転防止用不純物を導入し、フィールド絶縁膜の形成
時に反転防止層を形成するようにしてもよい。次に基板
１１の露出面に、熱酸化法によってゲート酸化膜１２を
形成する。このゲート絶縁膜１２の形成後、この上に例
えばＣＶＤ法（化学的気相成長法）により、リン（Ｐ）
を含有し、低抵抗化した第１層目の多結晶シリコン層１
３を４０００人ないし６０００人の厚みに堆積形成する
。なお、この第１層目の多結晶シリコン層１３は、初め
は不純物がドープされていない状態で形成し、その後、
不純物としてリンをドープして低抵抗化するようにして
もよい。次にこの状態で全面に図示しないマスク部材を
堆積し、さらにこのマスク部材をＰＥＰ　（写真蝕刻）
技術により書き込みデータ（ＲＯＭデータ）に応じてパ
ターニングし、さらにこのパターニングされたマスクを
イオン注入用のマスクとして用いて多結晶シリコン層１
３およびゲート酸化膜１２を通じて基板１１にボロン（
Ｂ）イオンを選択的に注入してイオン注入領域１４を形
成する。引き続き、多結晶シリコンの熱酸化もしくはＣ
ＶＤ法により、上記多結晶シリコン層１３上の全面に厚
さ４０００人程度０酸化膜１５を形成する。

次に第１ｂ図に示すように、ＰＦＰ技術により＝１０− 形成したレジスト・パターン（図示せず）をマスクとし
、ＲＩＥ（リアクティブ・イオン・エツチング〉法によ
り、上記ゲート酸化膜１２、多結晶シリコン層１３およ
び酸化膜１５からなる三層構造膜を選択的に除去し、多
結晶シリコン層１３の上下をゲート酸化膜１２および酸
化膜１５で挟まれた三層構造のゲート電極構造１６Ａ、
　１６Ｂを形成する。この後、上記ゲート電極構造１６
Ａ、　１（３ＢをマスクにしてＮ型不純物、例えばリン
またはヒ素（Ａｓ）等のイオン注入を行ない、基板１１
の表面にＮ型半導体領域１７および１８を自己整合的に
形成する。続いてＣＶＤ法により、基板全面に厚さ５０
００人程度０低温酸化膜１９を堆積する。

次に第１Ｃ図に示すように、ＲＩＥ法の持つ異方性エツ
チング作用を利用して上記低温酸化ｍ１９のエツチング
を行ない、上記ゲート電極構造１６Ａ、１６３それぞれ
の、半導体領域１７および１８と接する方向の両側壁上
にのみこの低温酸化ｐＪ１９を残す。

またこれと同時にベリード・コンタクトホール２゜を上
記Ｎ型半導体領域１７上に形成する。

この後、第１ｄ図に示すように、不純物がドープされて
いない第２層目の多結晶シリコン層２１をＣＶＤ法によ
り全面に堆積形成し、次に例えば低温のリン拡散等によ
りこの第２層目の多結晶シリコン層２１に不純物拡散を
行なってこの多結晶シリコン層２１を低抵抗化しつつ、
上記ベリード・コンタクトホール２０を通じて接触して
いる上記半導体領域１１と上記半導体領域１８にリン拡
散を行ない、これら領域内にこれらの領域よりも深くか
つ高濃度のＮ“型の半導体領域２２．２３をそれぞれ形
成する。これにより、Ｎ型半導体領域１７と上記Ｎ＋型
半導体領域２２とからなる２段構造のドレイン領域２４
と、Ｎ型半導体領域１８と上記Ｎ＋型半導体領域２３と
からなる２段構造のソース領域２５とが形成される。

次に第１ｅ図に示すように、ＰＥＰ技術により形成した
図示しないレジストパターンをマスクとして用いて上記
第２層目の多結晶シリコン層２１をパターニングし、上
記ベリード・コンタクトホール２０を通じてＭＯＳトラ
ンジスタのドレイン領域２４の表面と接触するとともに
、少なくともその一部が上記ゲート電極構造１６Ａ、１
６Ｂ上に延在するコンタクトパッド２６を形成する。

次に第１ｆ図に示すように、ＣＶＤ法により全面に厚さ
１ｏｏｏｏ人程度の酸化膜２１を堆積し、さらにＰＥＰ
法により形成した図示しないレジストパターンをマスク
としてこの酸化膜２１にコンタクトホール２８を開孔し
た後、真空蒸着法等によりアルミニューム層２９を被着
し、さらにこのアルミニューム層２９を所定の形状にパ
ターニングする。

このような工程で製造されたＲＯＭにおいて、左側のＭ
ＯＳトランジスタではドレイン、ソース領域間のチャネ
ル領域にイオン注入領域１４が形成されているので、そ
の間値電圧は高い値にされている。これに対し、右側の
ＭＯＳトランジスタではドレイン、ソース領域間のチャ
ネル領域にはイオン注入領域が形成されていないので、
その間値電圧は元々の低い値にされ、これにより゛１゛
ルベル、“０″レベルのデータ書き込みがなされている
。

第２図は上記のようにして製造されたＲＯＭのメモリセ
ル２個分のパターン平面図である。図において第１層目
の多結晶シリコン層１３は前記第４図のＲＯＭのゲート
配線４１として、またパターニングされたアルミニュー
ム層２９は同じ＜ＲＯＭデータ線４２としてそれぞれ使
用され、一点鎖線で囲こんだ部分が一つのメモリセル領
域となる。そしてデータ線４２となるアルミニコーム層
２９はコンタクトホール２８を通じて第２層目の多結晶
シリコンＨ２１で構成されたコンタクトパッド２６に接
続され、さらにこのコンタクトパッド２６はコンタクト
ホール２０（第２図では図示せず）を通じてドレイン領
域２４に接続されている。ここでコンタクトホール２０
はゲート電極構造１６Ａ、１６Ｂに対して自己整合的（
セルフ・アライン）に形成される。このため、第７図に
示す従来のＲＯＭの場合に必要であったマスク・アライ
メント誤差を補償するための寸法余裕ｄはこの実施例装
置ではほぼ不要となる。しかも、コンタクトホール２０
は第２図中に示す素子分離用のフィールド絶縁膜３０に
対しても自己整合的に形成されるので、この方向でもア
ライメント誤差を補償するための寸法余裕は不要となる
。従って、上記実施例のＲＯＭにおけるメモリセルの占
有面積は、第５図に示す従来セルに対しては３０％ない
し４０％程度、また第７図に示す従来セルに対しては１
０％ないし２０％程度それぞれ低減でき、これによりセ
ルサイズの縮小化が達成される。このため、従来のＲＯ
Ｍと同−設計基準で製造してもかなり大幅な高密度化が
達成されることになる。

また、このような装置を実現するための製造プロセスは
従来技術の延長でよく、従ってＲＯＭの信頼性も十分高
くすることができる。

さらに上記実施例によれば、ドレイン領域２４およびソ
ース領域２５がそれぞれ、互いにセルフ・アラインの二
重拡散による２段構造にされており、深さ方向になだら
かな勾配を持つ領域となっている。このため、耐圧の高
いＭＯＳトランジスタおよび低い抵抗値の拡散層配線を
持つメモリセルを得ることができる。

第３８図ないし第３ｅ図はこの発明に係る読み出し専用
半導体記憶装置の、上記とは異なる製造工程を順次示す
断面図である。なお、この場合もメモリセルとしてＮチ
ャネルＭＯＳトランジスタが使用されている。

第３ａ図および第３ｂ図までの工程は第１図の場合と同
様なので説明は省略する。

次に第３Ｃ図に示すように、ＲＩＥ法の持つ異方性エツ
チング作用を利用して低温酸化膜１９のエツチングを行
なう際、Ｎ型半導体領域１７側にのみこの酸化膜１９を
側壁状に残すようにする。具体的にはＮ型半導体領１８
側を耐エツチング性マスクで虐択的に覆い、この後、Ｒ
ＩＥ法によるエツチングを行なう。この工程により、側
壁状の低温酸化膜１９はゲート電極構造１６Ａ、　１６
Ｂそれぞれの半導体領域１７と接する側の側壁上にのみ
残し、半導体領域１８と接する側ではゲート電極構造１
６Ａ、１６Ｂそれぞれの上方まで延在した状態で低温酸
化膜１９を残す。またこれと同時にベリード・コンタク
トホール２０を上記Ｎ型半導体領域１７上に形成する。

この後、上記工程で残された酸化膜１９に対し、ＰＥＰ
技術によって上記Ｎ型半導体領域１７に通じるコンタク
トホール３１を開孔する。なお、このコンタクトホール
３１はへリード・コンタクトホール２０と同時に形成す
るようにしてもよい。次に不純物がドープされていない
第２層目の多結晶シリコン層２１をＣＶＤ法により全面
に堆積形成し、例えば低温のリン拡散等によりこの多結
晶シリコン層２１に不純物拡散を行なってこの多結晶シ
リコン層２１を低抵抗化し、かつ上記ベリード・コンタ
クトホール２０を通じて接触している上記半導体領域１
７と、上記コンタクトホール３１を通じて接触している
上記半導体領域１８にリン拡散を行ない、これら領域内
にこれらの領域よりも深くかつ高濃度のＮ＋型の半導体
領域２２．２３をそれぞれ形成する。これにより、Ｎ型
半導体領域１７と上記Ｎ＋型半導体領域２２とからなる
２段構造のドレイン領域２４と、Ｎ型半導体領域１８と
上記Ｎ＋型半導体領域２３とからなる２段構造のソース
領域２５とが形成される。

次に第３ｄ図に示すように、ＰＥＰ技術により形成した
図示しないレジストパターンをマスクとして用いて上記
第２層目の多結晶シリコン層２１をパターニングし、上
記ベリード・コンタクトホール２０を通じてＭＯＳトラ
ンジスタのドレイン領域２４の表面と接触し、少なくと
もその一部が上記ゲート電極構造１６Ａ、　１６Ｂ上に
延在するコンタクトパッド２６および上記コンタクトホ
ール３１を通じてＭＯＳトランジスタのソース領域２５
の表面と接触するコンタクトパッド３２を形成する。

次に第３ｅ図に示すように、ＣＶＤ法により全面に厚さ
１００００人程度の酸化膜２７を堆積し、さらにＰＥＰ
法により形成した図示しないレジストパターンをマスク
としてこの酸化膜２７にコンタクトホール２８および３
３を開孔した後、真空蒸着法等によりアルミニューム層
２９を被着し、さらにこのアルミニューム層２９を所定
の形状にパターニングする。

このような工程で製造されたＲＯＭは、前記接地線４３
（第４図）に接続される各メモリセルのソース領域２５
そのものを配線として使用するのではなく、アルミニュ
ーム層２９で構成された配線（接地線）を用いて各ソー
スを接地するようにしたものである。

なお、この発明は上記の実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例ではメモリセル用ＭＯＳトランジスタのゲ
ート電極およびコンタクトパッドそれぞれを多結晶シリ
コンで構成する場合について説明したが、これはその他
に例えばモリブデン・シリサイド、タングステン・シリ
サイド等、高融点金属とシリコンとの混合物もしくは高
融点金属とシリコンとの二層膜を用いて構成するように
してもよい。すなわち、このような層が使用できる理由
としては、拡散用の不純物を含有。

することができ、比較的導電率が高く配線として使用で
き、また各工程における熱履歴に対して溶融する恐れが
ないからである。

さらに上記実施例では、Ｐ型シリコン半導体基板を用い
、メモリセルがＮチャネルＭＯＳトランジスタで構成さ
れたＲＯＭにこの発明を実施する場合について説明した
が、これはＰ型シリコン半導体基板を用いたＮウェル０
ＭＯ８（相補ＭＯＳ型）構造のＲＯＭ、あるいはＮ型シ
リコン半導体基板を用いたＰウェルＣＭＯ８構造のＲＯ
Ｍ等にも実施が可能であることはいうまでもない。

［発明の効果］ 以上説明したようにこの発明によれば、一導電型の半導
体基体上に、上下を第１お゛よび第２の絶縁膜で挟まれ
た三層構造のゲート電極構造を形成し、上記ゲート電極
構造をマスクとして用いて自己整合的に上記半導体基体
内に逆導電型の第１および第２の半導体領域を互いに離
間して形成し、また書き込み情報に応じて上記第１およ
び第２の半導体領域相互間のチャネル領域に閾値電圧制
御のための不純物注入領域を選択的に形成し、上記ゲー
ト電極構造の少なくとも上記一方の半導体領域と接する
側壁上に第３の絶縁膜を形成し、上記第３の絶縁膜をマ
スクとして用いて自己整合的に上記第１および第２の半
導体領域の少なくとも一方の領域内に、第１および第２
の半導体領域よりも深くかつ不純物濃度が高くされた逆
導電型の第３の半導体領域を形成し、少なくともその一
部が上記ゲート構造の上方に延在し、上記第３の半導体
領域の表面と接触するように第１の導電体層を形成し、
上記第１の導電体層と接触するように第２の導電体層を
形成するようにし、余分な寸法余裕を不要としたので、
メモリセルの占有面積が縮小化でき、もって大幅な高密
度化が実現できる読み出し専用半導体記憶装置が提供で
きる。

【図面の簡単な説明】

第１図はこの発明に係る読み出し専用半導体記憶装置の
製造工程を順次示す断面図、第２図は上記工程で製造さ
れたこの発明の一実施例に係るＲＯＭのメモリセルのパ
ターン平面図、第３図はこの発明に係る読み出し専用半
導体記憶装置の上記とは異なる製造工程を順次示す断面
図、第４図は従来のＲＯＭの回路図、第５図は第４図の
ＲＯＭのメモリセルのパターン平面図、第６図は従来の
他のＲＯＭのメモリセルのパターン平面図、第７図はそ
の断面図である。 １１・・・Ｐ型のシリコン半導体基板、１２・・・ゲー
ト酸化膜、１３・・・第１層目の多結晶シリコン層、１
４・・・イオン注入領域、１５・・・酸化膜、１６Ａ、
　１６３・・・ゲート電極構造、１７．１８．２２．２
３・・・Ｎ型半導体領域、１９・・・低温酸化膜、２０
・・・ベリード・コンタクトホール、２１・・・第２層
目の多結晶シリコン層、２４・・・ドレイン領域、２５
・・・ソース領域、２６・・・コンタクトパッド、２１
・・・酸化膜２８・・・コンタクトホール、２９・・・
アルミニューム層。 出願人代理人　弁理士　鈴江武彦 第１ｅ図 丁 箪　２　図 第４図 、４２ ４４　、’、’、Ｐ三、。 ’、、’、４５ ／、／、−ゾ°０゜ 第６図

Claims (2)

【特許請求の範囲】
1. （１）一導電型の半導体基体と、上記基体上に形成され
   上下を第１および第２の絶縁膜で挟まれた三層構造のゲ
   ート電極構造と、上記ゲート電極構造に対し自己整合的
   にかつ互いに離間して上記半導体基体内に形成される逆
   導電型の第１および第２の半導体領域と、書き込み情報
   に応じて上記第１および第２の半導体領域相互間のチャ
   ネル領域に選択的に形成される不純物注入領域と、上記
   ゲート電極構造の少なくとも上記一方の半導体領域と接
   する側壁上に形成される第３の絶縁膜と、上記第３の絶
   縁膜に対し自己整合的に上記第１および第２の半導体領
   域の少なくとも一方の領域内に形成され、第１および第
   ２の半導体領域よりも深くかつ不純物濃度が高くされた
   逆導電型の第３の半導体領域と、少なくともその一部が
   上記ゲート構造の上方に延在し、上記第３の半導体領域
   の表面と接触するように形成される第１の導電体層と、
   上記第１の導電体層と接触するように形成される第２の
   導電体層とを具備したことを特徴とする読み出し専用半
   導体記憶装置。
2. （２）前記第１の導電体層が不純物を含有する多結晶シ
   リコンもしくは高融点金属とシリコンとの混合物のいず
   れかで構成されている特許請求の範囲第１項に記載の読
   み出し専用半導体記憶装置。