JPS6362382A - 浮遊ゲ−ト型不揮発性半導体記憶装置およびその製造方法 - Google Patents
浮遊ゲ−ト型不揮発性半導体記憶装置およびその製造方法Info
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- JPS6362382A JPS6362382A JP61208171A JP20817186A JPS6362382A JP S6362382 A JPS6362382 A JP S6362382A JP 61208171 A JP61208171 A JP 61208171A JP 20817186 A JP20817186 A JP 20817186A JP S6362382 A JPS6362382 A JP S6362382A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は浮遊ゲート型不揮発性半導体記憶装置およびそ
の製造方法に関し、特に一導電型半導体基板上に制御ゲ
ート、浮遊ゲートおよびこの浮遊ゲートに電子をトンネ
ル注入するための半導体基板と逆導電型の不純物拡散領
域とを有する浮遊ゲート型不揮発性半導体記憶装置およ
びその製造方法に関する。
の製造方法に関し、特に一導電型半導体基板上に制御ゲ
ート、浮遊ゲートおよびこの浮遊ゲートに電子をトンネ
ル注入するための半導体基板と逆導電型の不純物拡散領
域とを有する浮遊ゲート型不揮発性半導体記憶装置およ
びその製造方法に関する。
従来のこの嶺の浮遊ゲート型不揮発性半導体記憶装置の
一例を特開昭５８−１１５８６５を引用し第６図＜ａ）
、（ｂ）に示す。第６図（ａ）は不揮発性半導体記憶装
置の平面図、第６図（ｂ）は第６図（ａ）のＡ−Ａ’断
面図であり、一導電型半導体基板１０１、第１の絶縁膜
１０２、第２の絶縁膜１０３、浮遊ゲート１０４、第３
の絶縁ｒｆＡＩ Ｏ５、制ｍケート１０６、不［ｅｊ拡
散ＪＷ１０７′、選択ゲート１０８とから成る。また、
この浮遊ゲート型不揮発性半導体記憶装置の製造方法を
第７図（ａ）〜（ｅ）に示す。第７図（ａ）〜（ｅ）は
主要工程におけるところの第６（ａ）のＡ −Ａ ’断
面図に相当する。
一例を特開昭５８−１１５８６５を引用し第６図＜ａ）
、（ｂ）に示す。第６図（ａ）は不揮発性半導体記憶装
置の平面図、第６図（ｂ）は第６図（ａ）のＡ−Ａ’断
面図であり、一導電型半導体基板１０１、第１の絶縁膜
１０２、第２の絶縁膜１０３、浮遊ゲート１０４、第３
の絶縁ｒｆＡＩ Ｏ５、制ｍケート１０６、不［ｅｊ拡
散ＪＷ１０７′、選択ゲート１０８とから成る。また、
この浮遊ゲート型不揮発性半導体記憶装置の製造方法を
第７図（ａ）〜（ｅ）に示す。第７図（ａ）〜（ｅ）は
主要工程におけるところの第６（ａ）のＡ −Ａ ’断
面図に相当する。
まず、第７図（ａ＞に示すように、例えばＰ型の半導体
基板１０１上にマスクを施し、イオン注入等によりｎ＋
不純物拡散領域１０７を形成し、次いで第１の絶縁膜１
０２を形成する。次に、第７図（ｂ）に示すように、ｎ
＋不純物拡散領域１０７上の第１の絶縁膜１０２の一部
を除去して開孔部１１１を形成する。次に、第７図（ｃ
）に示すように、開孔部１１１にトンネル電流が流れる
ような薄い第２の絶縁膜１０３を形成し、さらに浮遊ゲ
ートとなる一層目の多結晶シリコン層１０４、第３の絶
縁膜１０５、制御ゲートとなる二層目の多結晶シリコン
層１０６を順次形成する。しかる後に、第７図（ｄ）に
示すように、選択ゲートならびに制御ゲートのバターニ
ングを行ない、エツチング技術により制御ゲート１０６
、浮遊ゲート１０４、選択ゲート１０８を形成する。次
に、第７図（ｅ）に示すように、選択ゲート１０８は１
層目の多結晶シリコンと２層目の多結晶シリコンとを自
己整合的にエツチングして形成し、またこれら上下の各
層は適当な埋設された接点により電気的に一体に結合さ
れる。そして、ゲート電極が形成された後に、例えばヒ
素等のイオン注入を行ない、ゲート電極と整合させてソ
ース、ドレイン領域を形成し、上述のｎ＋不純物拡散領
域１０７と一体化した不純物拡散層１０７′を得る。
基板１０１上にマスクを施し、イオン注入等によりｎ＋
不純物拡散領域１０７を形成し、次いで第１の絶縁膜１
０２を形成する。次に、第７図（ｂ）に示すように、ｎ
＋不純物拡散領域１０７上の第１の絶縁膜１０２の一部
を除去して開孔部１１１を形成する。次に、第７図（ｃ
）に示すように、開孔部１１１にトンネル電流が流れる
ような薄い第２の絶縁膜１０３を形成し、さらに浮遊ゲ
ートとなる一層目の多結晶シリコン層１０４、第３の絶
縁膜１０５、制御ゲートとなる二層目の多結晶シリコン
層１０６を順次形成する。しかる後に、第７図（ｄ）に
示すように、選択ゲートならびに制御ゲートのバターニ
ングを行ない、エツチング技術により制御ゲート１０６
、浮遊ゲート１０４、選択ゲート１０８を形成する。次
に、第７図（ｅ）に示すように、選択ゲート１０８は１
層目の多結晶シリコンと２層目の多結晶シリコンとを自
己整合的にエツチングして形成し、またこれら上下の各
層は適当な埋設された接点により電気的に一体に結合さ
れる。そして、ゲート電極が形成された後に、例えばヒ
素等のイオン注入を行ない、ゲート電極と整合させてソ
ース、ドレイン領域を形成し、上述のｎ＋不純物拡散領
域１０７と一体化した不純物拡散層１０７′を得る。
以上説明したように、従来の浮遊ゲート型不揮発性半導
体記憶装置の構造ならびに製造方法においては、数多く
の複雑な工程を必要とし、これが工期の長期化につなが
り、また製造コストの低下の妨げともなっていた。また
第７図（ｄ）かられかるように、第２の絶縁膜であるト
ンネル絶縁膜１０３はｎ＋不純物拡散領域１０７上に形
成されているが、このｎ＋不純物拡散領域１０７は制御
ゲート１０６の外側にまで延在し、後のソース。
体記憶装置の構造ならびに製造方法においては、数多く
の複雑な工程を必要とし、これが工期の長期化につなが
り、また製造コストの低下の妨げともなっていた。また
第７図（ｄ）かられかるように、第２の絶縁膜であるト
ンネル絶縁膜１０３はｎ＋不純物拡散領域１０７上に形
成されているが、このｎ＋不純物拡散領域１０７は制御
ゲート１０６の外側にまで延在し、後のソース。
ドレイン領域形成によりｎ＋不純物拡散領域１０７′と
して一体化される必要がある。同時にｎ＋不純物拡散領
域１０７は隣り合うトランジスタ（メモリトランジスタ
の読出し部および選択用トランジスタ）のチャンネル領
域にまで延在してはいけない。つまりｎ＋不純物拡散領
域１０７の端部は、メモリトランジスタの読出し部の制
御ゲートおよび選択用トランジスタのゲートとメモリト
ランジスタの書込み部の制御ゲートとの間に位置させな
ければならない。このため、メモリ・セルの設計を行な
う際にメモリ・セルの読出し部の制御ゲート、選択用ト
ランジスタとメモリ・セルの書込み部の制御ゲートとの
距離を単にリソグラフィ技術、エツチング技術等から定
まる最小間隔とすることができず、ｎ＋不純物拡散層の
熱処理による横方向への拡散距離あるいはパターニング
の位置合せ精度等も考慮に入れなければならず、メモリ
・セル・サイズの縮小化を妨げる一つの要因ともなって
いた。
して一体化される必要がある。同時にｎ＋不純物拡散領
域１０７は隣り合うトランジスタ（メモリトランジスタ
の読出し部および選択用トランジスタ）のチャンネル領
域にまで延在してはいけない。つまりｎ＋不純物拡散領
域１０７の端部は、メモリトランジスタの読出し部の制
御ゲートおよび選択用トランジスタのゲートとメモリト
ランジスタの書込み部の制御ゲートとの間に位置させな
ければならない。このため、メモリ・セルの設計を行な
う際にメモリ・セルの読出し部の制御ゲート、選択用ト
ランジスタとメモリ・セルの書込み部の制御ゲートとの
距離を単にリソグラフィ技術、エツチング技術等から定
まる最小間隔とすることができず、ｎ＋不純物拡散層の
熱処理による横方向への拡散距離あるいはパターニング
の位置合せ精度等も考慮に入れなければならず、メモリ
・セル・サイズの縮小化を妨げる一つの要因ともなって
いた。
本発明の目的はトンネル注入を行なう領域の不純物拡散
領域を画成する工程とトンネル電流を流すための薄い絶
縁膜領域を画成する工程とを同一のパターニングで行な
うことによりパターニング回数を１回削減して工程を簡
略化すると同時に、メモリ・セル・サイズを縮小化して
大容量化を実現しうるメモリトランジスタの構造および
製造方法を提供することにある。
領域を画成する工程とトンネル電流を流すための薄い絶
縁膜領域を画成する工程とを同一のパターニングで行な
うことによりパターニング回数を１回削減して工程を簡
略化すると同時に、メモリ・セル・サイズを縮小化して
大容量化を実現しうるメモリトランジスタの構造および
製造方法を提供することにある。
本発明の第１の発明の浮遊ゲート型不揮発性半導体記憶
装置は、浮遊ゲートに電子をトンネル注入する領域が矩
形形状であり、その相平行する二辺がトンネル絶縁膜下
の不純物拡散領域で整合され他の相平行する二辺が浮遊
ゲートで整合されて決定されかつこのトンネル注入領域
が素子分離絶縁膜の端部を含まないことを特徴とする。
装置は、浮遊ゲートに電子をトンネル注入する領域が矩
形形状であり、その相平行する二辺がトンネル絶縁膜下
の不純物拡散領域で整合され他の相平行する二辺が浮遊
ゲートで整合されて決定されかつこのトンネル注入領域
が素子分離絶縁膜の端部を含まないことを特徴とする。
また、本発明の第２の発明の浮遊ゲート型不揮発性半導
体記憶装置の製造方法は、一導電型半導体基板上に第１
の絶縁膜を有する素子領域および素子分離絶縁膜を有す
る素子分離領域を形成する工程と、前記第１の絶縁膜の
一部を除去し、その開孔部の半導体基板表面に半導体基
板と逆導電型の不純物を拡散して選択的に不純物拡散層
を形成し、この開孔部の半導体基板表面に第２の絶縁膜
と形成する工程と、第１の絶縁膜、第２の絶縁膜、素子
分離絶縁膜の上に浮遊ゲートを選択的に形成する工程と
、浮遊ゲート上に第３の絶縁膜を形成する工程と、第３
の絶縁膜を介して浮遊ゲートの少なくとも一部を覆うが
如く制御ゲートを形成する工程とを有することを特徴と
する。
体記憶装置の製造方法は、一導電型半導体基板上に第１
の絶縁膜を有する素子領域および素子分離絶縁膜を有す
る素子分離領域を形成する工程と、前記第１の絶縁膜の
一部を除去し、その開孔部の半導体基板表面に半導体基
板と逆導電型の不純物を拡散して選択的に不純物拡散層
を形成し、この開孔部の半導体基板表面に第２の絶縁膜
と形成する工程と、第１の絶縁膜、第２の絶縁膜、素子
分離絶縁膜の上に浮遊ゲートを選択的に形成する工程と
、浮遊ゲート上に第３の絶縁膜を形成する工程と、第３
の絶縁膜を介して浮遊ゲートの少なくとも一部を覆うが
如く制御ゲートを形成する工程とを有することを特徴と
する。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）は本発明による浮遊ゲート型不揮発性半
導体記憶装置の一実施例の平面図、第１図（ｂ）は第１
図（ａ）のＡ−Ａ’断面図、第１図（Ｃ）は第１図（ａ
）のＢ−Ｂ’断面図である。
。第１図（ａ）は本発明による浮遊ゲート型不揮発性半
導体記憶装置の一実施例の平面図、第１図（ｂ）は第１
図（ａ）のＡ−Ａ’断面図、第１図（Ｃ）は第１図（ａ
）のＢ−Ｂ’断面図である。
第１図（ａ）に示すように、浮遊ゲート６に電子をトン
ネル注入する領域１０は素子分離絶縁膜２の端部を含ま
ず、またこの領域１０は不純物拡散領域４と浮遊ゲート
６とで自己整合的に決定されている。第２図（ａ＞、（
ｂ）から第５図（ａ）、（ｂ）は第１図に示した浮遊ゲ
ート型不揮発性半導体装置の製造方法の主要工程の断面
構造を示すものであり、第２図（ａ＞、（ｂ）から第５
図（ａ）、（ｂ）のそれぞれの（ａ）、（ｂ）図は第１
図の（ｂ）、（Ｃ”）図に対応する断面図である。
ネル注入する領域１０は素子分離絶縁膜２の端部を含ま
ず、またこの領域１０は不純物拡散領域４と浮遊ゲート
６とで自己整合的に決定されている。第２図（ａ＞、（
ｂ）から第５図（ａ）、（ｂ）は第１図に示した浮遊ゲ
ート型不揮発性半導体装置の製造方法の主要工程の断面
構造を示すものであり、第２図（ａ＞、（ｂ）から第５
図（ａ）、（ｂ）のそれぞれの（ａ）、（ｂ）図は第１
図の（ｂ）、（Ｃ”）図に対応する断面図である。
まず、第２図（ａ＞、（ｂ）に示すように、第１の絶縁
膜３を有する素子領域および素子分離絶縁膜２を有する
素子分離領域を従来のＬＯＣＯ３法により形成する。次
に、第３図（ａ）、（ｂ）に示すように、フォトレジス
ト２１をマスクとして第１の絶縁膜３の一部を除去し、
その開孔部の半導体基板表面に基板とは逆導電型の不純
物拡散領域４を形成する。この方法としてはフォトレジ
スト２１をマスクとしてヒ素のイオン注入を行なった後
、第１の絶縁膜３を除去してからフォトレジスト２１を
除去する方法、あるいはフォトレジスト２１をマスクと
して第１の絶縁膜３を除去し、フォトレジスト２１を除
去した後、ヒ素硅酸ガラス等を気相成長法等により堆積
し熱処理を施すことによって基板表面に不純物を拡散し
、しかる後に熱酸化膜とヒ素硅酸ガラスとエツチング速
度が大きく異なる希釈フッ酸等によりヒ素硅酸ガラスの
みを除去する方法等がある。
膜３を有する素子領域および素子分離絶縁膜２を有する
素子分離領域を従来のＬＯＣＯ３法により形成する。次
に、第３図（ａ）、（ｂ）に示すように、フォトレジス
ト２１をマスクとして第１の絶縁膜３の一部を除去し、
その開孔部の半導体基板表面に基板とは逆導電型の不純
物拡散領域４を形成する。この方法としてはフォトレジ
スト２１をマスクとしてヒ素のイオン注入を行なった後
、第１の絶縁膜３を除去してからフォトレジスト２１を
除去する方法、あるいはフォトレジスト２１をマスクと
して第１の絶縁膜３を除去し、フォトレジスト２１を除
去した後、ヒ素硅酸ガラス等を気相成長法等により堆積
し熱処理を施すことによって基板表面に不純物を拡散し
、しかる後に熱酸化膜とヒ素硅酸ガラスとエツチング速
度が大きく異なる希釈フッ酸等によりヒ素硅酸ガラスの
みを除去する方法等がある。
続いて、第４図（ａ）、（ｂ）に示すように、不純物拡
散層４の上の半導体基板表面にトンネル電流を流すため
の薄い第２の絶縁膜５を形成し、さらに浮遊ゲートとな
る１層目の多結晶シリコン層６、第３の絶縁膜７、制御
ゲートとなる２層目の多結晶シリコン層８を順次形成す
る。このとき、先の従来例と同様に選択ゲート８′を形
成する領域では１層目の多結晶シリコン層と２層目の多
結晶シリコン層とを電気的に接続するための適当な埋設
された接点を設けておく必要がある。
散層４の上の半導体基板表面にトンネル電流を流すため
の薄い第２の絶縁膜５を形成し、さらに浮遊ゲートとな
る１層目の多結晶シリコン層６、第３の絶縁膜７、制御
ゲートとなる２層目の多結晶シリコン層８を順次形成す
る。このとき、先の従来例と同様に選択ゲート８′を形
成する領域では１層目の多結晶シリコン層と２層目の多
結晶シリコン層とを電気的に接続するための適当な埋設
された接点を設けておく必要がある。
次に、第５図（ａ）、（ｂ）に示すように選択ゲート８
′および制御ゲート８のパターニングを行ない、２層目
の多結晶シリコン層８、第３の絶縁膜７．１層目の多結
晶シリコン層６、第２の絶縁膜３を順次エツチング除去
し、ゲート電極に整合させてソース、ドレイン領域９を
形成する。
′および制御ゲート８のパターニングを行ない、２層目
の多結晶シリコン層８、第３の絶縁膜７．１層目の多結
晶シリコン層６、第２の絶縁膜３を順次エツチング除去
し、ゲート電極に整合させてソース、ドレイン領域９を
形成する。
このソース、ドレイン領域つと上記の不純物拡散領域４
とは第１図（ａ）に示されるところの不純物拡散領域４
のうち、トンネル注入領域１０以外の部分においてつな
がれることになる。
とは第１図（ａ）に示されるところの不純物拡散領域４
のうち、トンネル注入領域１０以外の部分においてつな
がれることになる。
また、トンネル注入領域１０は以上説明したように不純
物拡散領域４と浮遊ゲート６とで自己整合的に決定され
るため、トンネル注入領域部分の浮遊ゲート６を素子分
離絶縁膜２の端部に触れないように設置することにより
、電流ストレスに対して耐性の低い素子分離絶縁膜の端
部をトンネル注入領域が含まないようにすることが可能
となる。
物拡散領域４と浮遊ゲート６とで自己整合的に決定され
るため、トンネル注入領域部分の浮遊ゲート６を素子分
離絶縁膜２の端部に触れないように設置することにより
、電流ストレスに対して耐性の低い素子分離絶縁膜の端
部をトンネル注入領域が含まないようにすることが可能
となる。
さらに、第５図（ａ＞かられかるように、不純物拡散層
４はトンネル絶縁膜５の下に形成され制御ゲート８の外
部にまで延在させる必要がないため、従来例とは異なり
制御ゲート８と選択ゲート８′とのパターン上の距離を
リソグラフィ技術。
４はトンネル絶縁膜５の下に形成され制御ゲート８の外
部にまで延在させる必要がないため、従来例とは異なり
制御ゲート８と選択ゲート８′とのパターン上の距離を
リソグラフィ技術。
エツチング技術等から定まる最小間隔にまで短くするこ
とが可能となる。
とが可能となる。
以上説明したように本発明ではトンネル注入を行なう領
域の不純物拡散領域を画成する工程とトンネル電流を流
すための薄い絶縁膜領域を画成する工程とを同一のバタ
ーニングで行なうことによりバターニング回数を１回削
減して工程を簡略化することが可能となる。
域の不純物拡散領域を画成する工程とトンネル電流を流
すための薄い絶縁膜領域を画成する工程とを同一のバタ
ーニングで行なうことによりバターニング回数を１回削
減して工程を簡略化することが可能となる。
また、これと同時に不純物拡散層はトンネル絶縁ｆｌ！
（第２の絶縁膜）の下に形成されているので、メモリト
ランジスタの制御ゲートと選択トランジスタのゲートと
のパターン上の距離をリングラフィ技術、エツチング技
術等から定まる最小間隔にまで短くすることが可能とな
り、メモリ・セル・サイズの縮小化、メモリ・セルの大
容量化が可能となる。
（第２の絶縁膜）の下に形成されているので、メモリト
ランジスタの制御ゲートと選択トランジスタのゲートと
のパターン上の距離をリングラフィ技術、エツチング技
術等から定まる最小間隔にまで短くすることが可能とな
り、メモリ・セル・サイズの縮小化、メモリ・セルの大
容量化が可能となる。
第１図（ａ）〜（ｃ）は本発明の第１の発明の一実施例
の浮遊ゲート型不揮発性半導体記憶装置の平面図および
Ａ−Ａ’並びにＢ−Ｂ’の断面図、第２図（ａ）、（ｂ
）がら第５図（ａ）。 （ｂ）は本発明の第２の発明の一実施例を説明するため
に工程順に示した第１図（ａ）〜（Ｃ）に示した浮遊ゲ
ート型不揮発性半導体記憶装置のペレットの断面図、第
６図（ａ＞、（ｂ）は従来の浮遊ゲート型不揮発性半導
体装置の一例の平面図およびそのＡ−Ａ’の断面図、第
７図（ａ）〜（ｅ）は第６図（ａ）、（ｂ）に示した従
来例の製造方法を説明するために工程順に示したベレッ
トの断面図である。 １．１０１・・・半導体基板、２・・・素子分離絶縁膜
、３，１０２・・・第１の（ゲート）絶縁膜、４゜９．
１０１，１０７’・・・不純物拡散領域、５，１０３・
・・第２のくゲート）絶縁膜、６，１０４・・・浮遊ゲ
ート、７，１０５・・・第３の（ゲート）絶縁膜、８，
１０６・・・制御ゲート、１０・・・トンネル注入領域
、６’ 、８’ 、１０８・・・選択ゲート、２１・・
・ホトレジスト。 茅 ／ 凹 濠 ２Ｔ！ｉ！Ｊ ＃ ３ ｍ 井 ４Ｗｉ 薯 ｇ 遠 ＬＡ・ ｂｌ ギ 乙 外］ 第 ７ 図
の浮遊ゲート型不揮発性半導体記憶装置の平面図および
Ａ−Ａ’並びにＢ−Ｂ’の断面図、第２図（ａ）、（ｂ
）がら第５図（ａ）。 （ｂ）は本発明の第２の発明の一実施例を説明するため
に工程順に示した第１図（ａ）〜（Ｃ）に示した浮遊ゲ
ート型不揮発性半導体記憶装置のペレットの断面図、第
６図（ａ＞、（ｂ）は従来の浮遊ゲート型不揮発性半導
体装置の一例の平面図およびそのＡ−Ａ’の断面図、第
７図（ａ）〜（ｅ）は第６図（ａ）、（ｂ）に示した従
来例の製造方法を説明するために工程順に示したベレッ
トの断面図である。 １．１０１・・・半導体基板、２・・・素子分離絶縁膜
、３，１０２・・・第１の（ゲート）絶縁膜、４゜９．
１０１，１０７’・・・不純物拡散領域、５，１０３・
・・第２のくゲート）絶縁膜、６，１０４・・・浮遊ゲ
ート、７，１０５・・・第３の（ゲート）絶縁膜、８，
１０６・・・制御ゲート、１０・・・トンネル注入領域
、６’ 、８’ 、１０８・・・選択ゲート、２１・・
・ホトレジスト。 茅 ／ 凹 濠 ２Ｔ！ｉ！Ｊ ＃ ３ ｍ 井 ４Ｗｉ 薯 ｇ 遠 ＬＡ・ ｂｌ ギ 乙 外］ 第 ７ 図
Claims (2)
- （１）一導電型半導体基板表面に設けられた該半導体基
板と逆導電のソースおよびドレイン領域と、該ソースお
よびドレインの両領域間の前記半導体基板上に第１のゲ
ート絶縁膜を介して設けられかつ前記ドレイン領域の少
なくとも一部の領域で薄い第２のゲート絶縁膜を介して
該ドレイン領域と対向するが如く形成された浮遊ゲート
と、該浮遊ゲート上に第３のゲート絶縁膜を介して形成
された制御ゲートとを有する不揮発性半導体記憶装置に
おいて、前記第２のゲート絶縁膜領域が矩形形状であり
その相平行する二辺が前記第２のゲート絶縁膜下のドレ
イン領域で整合され他の相平行する二辺が前記浮遊ゲー
トで整合されて決定されかつ前記第２のゲート絶縁膜が
素子分離絶縁膜と接しないことを特徴とする浮遊ゲート
型不揮発性半導体記憶装置。 - （２）一導電型半導体基板に第１のゲート絶縁膜を有す
る素子領域および素子分離絶縁膜を有する素子分離領域
を形成する工程と、前記第１のゲート絶縁膜の一部を選
択的に除去し、その開孔部の前記半導体基板表面に前記
半導体基板と逆導電型の不純物を拡散して選択的に不純
物拡散層を形成し、該開孔部の半導体基板表面に第２の
絶縁膜を形成する工程と、前記第１の絶前膜と前記第２
の絶前膜と前記素子分離絶縁膜とにわたつて浮遊ゲート
を選択的に形成する工程と、前記浮遊ゲート上に第３の
絶縁膜を形成する工程と、前記第３の絶縁膜を介して前
記浮遊ゲートの少なくとも一部を覆うが如く制御ゲート
を形成する工程とを有することを特徴とする浮遊ゲート
型不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208171A JPS6362382A (ja) | 1986-09-03 | 1986-09-03 | 浮遊ゲ−ト型不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208171A JPS6362382A (ja) | 1986-09-03 | 1986-09-03 | 浮遊ゲ−ト型不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362382A true JPS6362382A (ja) | 1988-03-18 |
Family
ID=16551834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208171A Pending JPS6362382A (ja) | 1986-09-03 | 1986-09-03 | 浮遊ゲ−ト型不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362382A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132239A (en) * | 1989-09-04 | 1992-07-21 | Sgs-Thomson Microelectronics S.R.L. | Process for manufacturing eeprom memory cells having a single level of polysilicon and thin oxide by using differential oxidation |
| EP0542575A2 (en) * | 1991-11-14 | 1993-05-19 | Fujitsu Limited | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality |
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| US5397725A (en) * | 1993-10-28 | 1995-03-14 | National Semiconductor Corporation | Method of controlling oxide thinning in an EPROM or flash memory array |
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| US6373093B2 (en) | 1989-04-28 | 2002-04-16 | Nippondenso Corporation | Semiconductor memory device and method of manufacturing the same |
-
1986
- 1986-09-03 JP JP61208171A patent/JPS6362382A/ja active Pending
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