JPH01309381A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有し。

トンネル電流により電気的書替えを可能とした不揮発性
半導体記憶装置とその製造方法に関する。

（従来の技術） 電気的書替えを可能とした不揮発性半導体記憶装置（Ｅ
２　ＦＲＯＭ）が種々提案されている。

代表的なメモリセル構造として、浮遊ゲート直下のゲー
ト絶縁膜のドレイン拡散層と重なる位置に部分的にトン
ネル電流を流し得る書替え領域を設けた構造（ＦＬＯＴ
ＯＸ型）と、浮遊ゲート直下全面にトンネル電流が流れ
る薄いゲート絶縁膜を形成した構造（ＦＥＴＭＯ３型）
とが知られている。第３図は前者のセル構造例である。

ｐ型Ｓｉ基板３１に第１ゲート絶縁膜３２を介して浮遊
ゲート３３が形成され、この上に第２ゲート絶縁膜３４
を介して制御ゲート３５が形成されている。

基板にはｎ中型のソース２　ドレイン拡散層３６１゜３
６２が形成されている。ドレイン拡散層３６２は浮遊ゲ
ート３３と所定距離オーバラップし、そのオーバラップ
部に局部的に薄い書替え用のトンネル絶縁膜３７が形成
されている。この様なオーバーラツプ部を形成するため
に、ドレイン拡散層３６□の一部即ち書替え領域に位置
する部分は。

浮遊ゲート３３を形成する前に予め不純物を拡散形成す
ることが行われる。第４図は後者のメモリセル構造例で
ある。ｐ型Ｓｔ基板４１に全面薄い第１ゲート絶縁膜４
２を介して浮遊ゲート４３が形成され、この上に第２ゲ
ート絶縁膜４４を介して制御ゲート４５が形成されてい
る。基板にはｎ＋型ソース、ドレイン拡散層４６１，４
６２が形成されている。

これら従来のメモリセル構造には、それぞれ次のような
問題がある。第３図のＦＬＯＴＯＸ型の場合、トンネル
絶縁膜をもつ書替え領域を形成するに当たってマスク合
わせずれのマージンを必要とする。ドレイン拡散層の一
部となる書替え領域の拡散層は浮遊ゲート形成前に形成
することが必要で、その領域に書替え用のトンネル絶縁
膜を形成しなければならないからである。このためメモ
リセルの微細化に向かない。そしてセルの微細化が進む
と、マスク合わせずれに起因して各部の容量比のずれが
大きくなり、書込み、消去特性が一定しない。第４図の
ＦＥＴＭＯ８型の場合、チャネル領域上全面が薄いトン
ネル絶縁膜であり、ソース、ドレイン拡散層は制御ゲー
トおよび浮遊ゲートに自己整合させて形成されるため、
マスク合わせずれの問題はない。しかし、微細化が進ん
でゲート絶縁膜が薄くなるにつれて、書替え特性に問題
が生じている。ドレイン拡散層に正の高電圧を印加して
浮遊ゲートの電子を基板側に放出させる時（データ書込
み時）に、基板電流およびドレイン電流が異常に大きく
流れる。という現象が見られる。これは、ドレイン拡散
層と浮遊ゲート間でゲート絶縁膜をトンネリングして流
れる電流とは別に、ゲート直下の拡散層の伝導帯と価電
子帯間のトンネリング（ｂａｎｄ　ｔｏ　ｂａｎｄ　ｔ
ｕｎｎｅｌｉｎｇ）に起因するツェナー・ブレークダウ
ンが生じるためである。

（発明が解決しようとする課題） 以上のように従来のトンネル書込みを行なうＥ２　ＦＲ
ＯＭは、素子の微細化に伴って１合わせずれによる書込
み、消去特性の劣化が見られ、またゲート直下のドレイ
ン拡散層領域内でのブレークダウンに起因して基板電流
およびドレイン電流が増大する。といった問題があった
。

本発明は、このような問題を解決した Ｅ２　ＦＲＯＭおよびその製造方法を提供することを目
的とする。

［発明の構成］ （課題を解決するための手段） 本発明にかかるＥ２　ＦＲＯＭは、ドレイン拡散層の一
部が第１ゲート絶縁膜を介して浮遊ゲートに対向するよ
うにドレイン拡散層と浮遊ゲートとがオーバラップし、
かつドレイン拡散層のチャネル側の接合終端部上で第１
ゲート絶縁膜が局部的に他より厚く形成されていること
を特徴とする。

本発明はまた。その様なＥ２　ＦＲＯＭを製造するに当
り、第１ゲート絶縁膜中のドレイン拡散層の接合終端位
置の局部的に厚い酸化膜を、予め選択酸化法によるフィ
ールド酸化膜形成工程で同時に形成することを特徴とす
る。

（作用） 本発明のＥ２　ＦＲＯＭセル構造は、原理的には第４図
に示すＦ　Ｅ　ＴＭＯＳ型と同種であるが。

第１ゲート絶縁膜中に局部的に厚い絶縁膜（局部絶縁膜
）を設けたことにより、微細化した場合にもデータ書込
み時の基板電流やドレイン電流の異常な増大が防止され
る。これは次のような理由による。いま素子がｎチャネ
ルとし、ドレイン拡散層に正の高電圧を印加して浮遊ゲ
ートの電子を基板側に放出させる書込み時を考えると、
薄い第１ゲート絶縁膜直下のドレイン拡散層内でブレー
クダウンが生じて電子・正孔対が生成されても、そのう
ち基板に流れ出ようとする正孔はドレイン接合終端部の
局部絶縁膜直下で閉じこめられる。これは、ゲート絶縁
膜の形状から、厚い局部絶縁膜下には正孔に対する電位
のポケットが形成されるためである。そして更にこの正
孔の閉じ込めにより、ドレイン端子側の薄いゲート絶縁
膜直下のｎ十型ドレイン拡散層表面のバンド・ベンディ
ングが抑制され、ブレークダウンに対して負のフィード
バックがかかる。こうして基板電流およびドレイン電流
の異常増大を防止することができるから１本発明によれ
ば、セルの微細化を進めるに当たって浮遊ゲート下の第
１ゲート絶縁膜を従来のものより薄くすることが可能に
なる。

また本発明の方法によれば、第３図に示すＦＬＯＴＯＸ
型の場合のようなマスク合わせは必要なく、ドレイン接
合終端部上の局部絶縁膜を。

フィールド酸化膜形成工程で同時に形成するから。

書込み特性や消去特性が安定化し、セルの微細化も容易
になる。

（実施例） 以下１本発明の詳細な説明する。

第１図（ａ）（ｂ）（ｃ）は、一実施例のＥ２　ＰＲＯ
Ｍの構造を示す平面図とそのＡ−Ａ’およびＢ−Ｂ’断
面図である。ｐ型Ｓｔ基板１のフィールド酸化膜２で囲
まれた領域に、第１ゲート絶縁膜である′熱酸化膜３を
介して第１層多結晶シリコン膜による浮遊ゲート４１が
形成され、この上に第２ゲート絶縁膜である熱酸化膜５
を介して第２層多結晶シリコン膜による制御ゲート６１
が形成され、これらゲートに自己整合的にｎ＋型ソース
、ドレイン拡散層７が形成されて、メモリセルが構成さ
れている。セルには直列に選択トランジスタが設けられ
ている。この選択トランジスタのゲート電極は、メモリ
セルの浮遊ゲート４、と同時に形成された第１層多結晶
シリコン膜４２と制御ゲート６１と同時に形成された第
２層多結晶シリコン膜６２の積層構造を利用している。

メモリセルの第１ゲート絶縁膜中、ｎ中型ドレイン拡散
層７２接合面が終端する位置には、熱酸化膜３より厚い
局部酸化ｌ１１１０が形成されている。

局部酸化膜１０は、第１図（ａ）に示すようにメモリセ
ルのチャネル領域を横切るように形成されている。熱酸
化膜３は、トンネル電流が流れ得る薄いもので例えば、
１０ｎｍ程度とし１局部酸化膜１０はこれより厚く例え
ば５０ｎ１１程度とする。

素子形成された基板面はＣＶＤ酸化膜８で覆われ、この
上にビット線９が配設されている。ビット線９は、酸化
膜８に開けたコンタクト孔を介して選択トランジスタの
ドレイン拡散層７３に接続されている。選択トランジス
タのソース拡散層はセルトランジズタのドレイン拡散層
７□と共用である。

このＥ２　ＦＲＯＭの具体的製造工程を、第２図（ａ）
〜（ｇ）を参照して説明する。第２図（ａ）〜（ｇ）で
は、第１図のセルトランジスタ部分の断面を示している
。ｐ型Ｓｉ基板１は例えば比抵抗６Ω・αのものであり
、その全面にまず１０００人程度０熱酸化膜２１を形成
し、この上ｉ：　ＣＶ　Ｄによりシリコン窒化膜２２を
堆積して。

これをリソグラフィによりパターニングして選択酸化の
ためのマスクを形成する。窒化膜２２の選択エツチング
は反応性イオンエツチング法による。

フィールド酸化膜を形成すべき部分の開口は例えば、開
口幅３μｍとし、このとき同時にセルトランジスタ内の
局部酸化膜を形成すべき部分に開口幅０．５μｍ程度の
開口２３を形成する（ａ）。

その後、窒化膜２２をマスクとして高温熱酸化を行なっ
て、０．６μｍ程度の厚みのフィールド酸化膜を形成す
る。このときセルトランジスタ内の開口２３には、その
開口幅の違いにより、フィールド領域よりは薄く０．２
μｍ程度の局部酸化膜１０が形成される（ｂ）。次に、
窒化膜２２を除去し、更にＮＨ４Ｆ溶液を用いて酸化膜
２１を除去する（Ｃ）。ここまでの工程で酸化膜の膜減
りが０．１５μｍ程度であり、この結果フィールド酸化
膜は０．４５μｍとなり、セルトランジスタ領域の局部
酸化膜１０は５０ｎＩｌ！程度となる。

この後、熱酸化により第１ゲート絶縁膜となる１０ｎ１
程度のごく薄い酸化膜３を形成しくｄ）。

次いで第１層多結晶シリコン膜４の堆積、第２ゲート絶
縁膜となる酸化膜５の形成、第２層多結晶シリコン膜６
の堆積を経て、これらをパターン形成することにより制
御ゲート６１および浮遊ゲート４１を形成する（ｅ）。

なお、浮遊ゲート４１のセル間分離には、第２ゲート酸
化膜の形成前に予め分離用の溝形成を行なっておく。こ
の後、制御ゲート６１および浮遊ゲート４１をマスクと
してリンを加速電圧３５ｋｅＶ、　　ドーズｆｆｉ　Ｉ
　Ｘ１０”／α２でイオン注入しくｆ）、Ｎ２ガス中で
９５０℃、１００分程度の熱処理を行なって。

浮遊ゲート４とオーバラップするｎ生型ソース。

ドレイン拡散層７．．７２を形成する（ｇ）。このとき
熱処理の条件を制御することにより、ドレイン拡散層７
２の基板との接合面のチャネル側終端位置が丁度局部酸
化膜１０の直下に位置するように、横方向拡散の距離を
設定する。

この後は図示しないが２周知の技術によりＣＶＤ酸化膜
で全面を覆い、コンタクト孔を開口してビット線等を配
設して完成する。

この実施例によれば、第１ゲート酸化膜中に他より厚い
局部酸化膜１０を形成し、かつドレイン拡散層７□の接
合をこの局部酸化膜１０部分に終端させることにより、
ドレインに正の高電圧を印加したデータ書込み時の無用
な基板電流の増大やドレイン電流の増大を抑制すること
ができる。従ってまた従来のものに比べて微細化するこ
とができる。

またこの実施例の方法によれば、フィールド酸化膜形成
工程で同時にセル領域内に局部酸化膜を形成し、その後
は従来のＦＥＴＭＯ３型と同様の工程でメモリセルを作
るから、マスク合わせずれの問題もなく、特性の安定し
たＥ２　ＦＲＯＭを得ることができる。

本発明は上記実施例に限られるものではない。

例えばフィールド酸化膜および第１ゲート絶縁膜中の局
部的に厚い絶縁膜を１選択酸化法ではなく。

基板に溝を堀ってＣＶＤ絶縁膜を堆積する方法で形成す
ることもできる。その池水発明は、その趣旨を逸脱しな
い範囲で種々変形して実施することができる。

［発明の効果］ 以上述べたように本発明のＥ２　ＦＲＯＭは、そのゲー
ト絶縁膜の形状により、微細化した場合にも書込み時の
基板電流の増大やドレイン電流の増大が抑制され、優れ
た特性が得られる。

また本発明の方法によれば、簡単な工程でマスク合わせ
ずれの問題を解消して、安定な特性をもつＥ２　ＦＲＯ
Ｍを得ることができる。

【図面の簡単な説明】 第１図（ａ）（ｂ）（ｃ）は１本発明の一実施例のＥ２
　ＦＲＯＭを示す平面図とそのＡ−Ａ’　およびＢ−Ｂ
’断面図、第２図（ａ）〜（ｇ）はその製造工程を示す
断面図、第３図および第４図は従来のＥ２　ＰＲＯＭの
メモリセル構造を示す断面図である。 １・・・ｐ型Ｓｉ基板、２・・・フィールド酸化膜。 ３・・・熱酸化膜（第１ゲート絶縁膜）、４１・・・浮
遊ゲート、５・・・酸化膜（第２ゲート絶縁膜）。 ６１・・・制御ゲート、７・・・ソース、ドレイン拡散
層。 ８・・・ＣＶＤ酸化膜、９・・・ビット線、１０・・・
局部酸化膜、２１・・・熱酸化膜、２２・・・シリコン
窒化膜。 ２３・・・開口。 出願人代理人　弁理士　鈴江武彦 第１図 第１図 第２図

Claims (3)

【特許請求の範囲】
1. （１）第１導電型の半導体基板に第２導電型のソース、
   ドレイン拡散層が形成され、これら拡散層間の基板上に
   第１ゲート絶縁膜を介して浮遊ゲートが形成され、この
   上に第２ゲート絶縁膜を介して制御ゲートが形成されて
   、浮遊ゲートと基板との間でトンネル電流により電荷の
   授受を行なうようにした電気的書替え可能な不揮発性メ
   モリセルを有する半導体記憶装置において、ドレイン拡
   散層の一部が第１ゲート絶縁膜を介して浮遊ゲートに対
   向するようにドレイン拡散層と浮遊ゲートがオーバラッ
   プし、かつドレイン拡散層のチャネル側の接合終端部上
   で第１ゲート絶縁膜が局部的に他より厚く形成されてい
   ることを特徴とする不揮発性半導体記憶装置。
2. （２）第１導電型の半導体基板にゲート絶縁膜を介して
   浮遊ゲートと制御ゲートを積層形成し、基板に不純物を
   導入して熱処理して浮遊ゲートとオーバラップする第２
   導電型のソース、ドレイン拡散層を形成して、浮遊ゲー
   トと基板との間でトンネル電流により電荷の授受を行な
   う電気的書替え可能な不揮発性メモリセルを形成する不
   揮発性半導体記憶装置の製造方法において、前記浮遊ゲ
   ート下の前記ドレイン拡散層のチャネル側の接合終端位
   置に、選択酸化法によりフィールド酸化膜を形成する工
   程で同時に他より局部的に厚いゲート酸化膜を形成する
   ことを特徴とする半導体記憶装置の製造方法。
3. （３）第１導電型の半導体基板に選択酸化によりフィー
   ルド酸化膜を形成すると同時に、素子領域内の一部に局
   部酸化膜を形成する工程と、前記素子領域内の基板上に
   前記局部酸化膜と共に第１ゲート酸化膜となる薄い酸化
   膜を形成し、この上に第１ゲート電極膜を堆積してこれ
   にセル間の分離溝を形成する工程と、前記第１ゲート電
   極膜上に第２ゲート酸化膜を介して第２ゲート電極膜を
   形成する工程と、第２ゲート電極膜およびその下の第１
   ゲート電極膜を順次選択エッチングして制御ゲートおよ
   び浮遊ゲートを形成する工程と、これら制御ゲートおよ
   び浮遊ゲートをマスクとして第２導電型を与える不純物
   を基板に導入する工程と、熱処理を行なってドレイン拡
   散層のチャネル側の接合終端が前記浮遊ゲート下の局部
   酸化膜下に位置するようにソース、ドレイン拡散層を形
   成する工程とを備えたことを特徴とする半導体記憶装置
   の製造方法。