JP2564673B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2564673B2 JP2564673B2 JP2016596A JP1659690A JP2564673B2 JP 2564673 B2 JP2564673 B2 JP 2564673B2 JP 2016596 A JP2016596 A JP 2016596A JP 1659690 A JP1659690 A JP 1659690A JP 2564673 B2 JP2564673 B2 JP 2564673B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は不揮発性半導体記憶装置に関する。さらに
詳しくは、電気的にプログラム可能なアンチヒューズ型
の不揮発性半導体記憶装置に関する。
詳しくは、電気的にプログラム可能なアンチヒューズ型
の不揮発性半導体記憶装置に関する。
（ロ）従来の技術 １個のトランジスタ（Tr）と１個のキャパシタとを有
して電気的にプログラム可能に構成された不揮発性半導
体記憶装置は、ユーザ側で１回限りのプログラミングが
できるROM（以下OTPROM）として汎用されている。このO
TPROMには、その電気的書き込みの仕様によってヒュー
ズ型とアンチヒューズ型のものがある。
して電気的にプログラム可能に構成された不揮発性半導
体記憶装置は、ユーザ側で１回限りのプログラミングが
できるROM（以下OTPROM）として汎用されている。このO
TPROMには、その電気的書き込みの仕様によってヒュー
ズ型とアンチヒューズ型のものがある。
アンチヒューズ型であるOTPROMの代表的な構成として
は、チャンネルを構成しうる１対の不純物拡散領域及び
このチャンネルへ電界を付与しうる選択ゲートからなる
トランジスタ（Tr）と、上記不純物拡散領域を第１電極
としこの第１電極に絶縁層を介して積層される第２電極
とからなるキャパシタとを有し、第１電極上に特定の窓
開けをしてこの窓部で第１電極と第２電極との導通が、
第２電極への電圧印加に伴う絶縁層の絶縁破壊により達
成できるように構成されている。上記窓はプログラム窓
と呼ばれ、第２電極はプログラム電極と呼ばれている。
は、チャンネルを構成しうる１対の不純物拡散領域及び
このチャンネルへ電界を付与しうる選択ゲートからなる
トランジスタ（Tr）と、上記不純物拡散領域を第１電極
としこの第１電極に絶縁層を介して積層される第２電極
とからなるキャパシタとを有し、第１電極上に特定の窓
開けをしてこの窓部で第１電極と第２電極との導通が、
第２電極への電圧印加に伴う絶縁層の絶縁破壊により達
成できるように構成されている。上記窓はプログラム窓
と呼ばれ、第２電極はプログラム電極と呼ばれている。
このようなOTPROMは、通常その平面が第３図に示すよ
うなレイアウトに設計され（なお、同図には１対の半導
体記憶装置が作製されたレイアウトが示されている）、
フォトリソグラフィの手法により作製されている。
うなレイアウトに設計され（なお、同図には１対の半導
体記憶装置が作製されたレイアウトが示されている）、
フォトリソグラフィの手法により作製されている。
（ハ）発明が解決しようとする課題 しかしながら、上記レイアウトに基づく従来の作製手
法では、露光装置の合わせ精度や加工精度を考慮して致
命不良が生じないように、プログラム窓（20）とゲート
電極（21）及びフィールド端間のミスアライメント（a,
b）のため、余分なスペースを予め見込む必要がある。
またさらに、プログラム電極（第２電極）間のミスアラ
イメント（ｃ）のため、プログラム電極幅（Ｈ）が不純
物拡散領域（活性領域）（22）幅（いわゆるチャンネル
幅）より大きくなり、ここでも余分なスペースを必要と
することとなる。従って従来のOTPROMではこれらのミス
アライメントのためセルサイスが大きくなるという問題
がある。
法では、露光装置の合わせ精度や加工精度を考慮して致
命不良が生じないように、プログラム窓（20）とゲート
電極（21）及びフィールド端間のミスアライメント（a,
b）のため、余分なスペースを予め見込む必要がある。
またさらに、プログラム電極（第２電極）間のミスアラ
イメント（ｃ）のため、プログラム電極幅（Ｈ）が不純
物拡散領域（活性領域）（22）幅（いわゆるチャンネル
幅）より大きくなり、ここでも余分なスペースを必要と
することとなる。従って従来のOTPROMではこれらのミス
アライメントのためセルサイスが大きくなるという問題
がある。
この発明はかかる状況に鑑み為されたものであり、セ
ルサイスの小さなOTPROMを提供しようとするものであ
る。
ルサイスの小さなOTPROMを提供しようとするものであ
る。
（ニ）課題を解決するための手段 かくしてこの発明によれば、基板内にチャンネルを構
成しうる１対の不純物拡散領域と、このチャンネルへ電
界を付与しうる選択ゲートと、上記１対の不純物拡散領
域のいずれかを第１電極とするキャパシタと、該第１電
極上に電圧印加により絶縁破壊を生じうる絶縁層を介し
て積層されかつ外部からの電圧印加ができる第２電極と
を備えて電気的書き込み可能に構成されてなり、上記第
１電極は、上記チャンネル幅よりも狭幅の平面凸状の不
純物拡散領域からなり、上記第２電極は上記凸状の不純
物拡散領域を覆いかつ上記チャンネル幅と略同一幅を有
する導電層で構成されてなる不揮発性半導体記憶装置が
提供される。
成しうる１対の不純物拡散領域と、このチャンネルへ電
界を付与しうる選択ゲートと、上記１対の不純物拡散領
域のいずれかを第１電極とするキャパシタと、該第１電
極上に電圧印加により絶縁破壊を生じうる絶縁層を介し
て積層されかつ外部からの電圧印加ができる第２電極と
を備えて電気的書き込み可能に構成されてなり、上記第
１電極は、上記チャンネル幅よりも狭幅の平面凸状の不
純物拡散領域からなり、上記第２電極は上記凸状の不純
物拡散領域を覆いかつ上記チャンネル幅と略同一幅を有
する導電層で構成されてなる不揮発性半導体記憶装置が
提供される。
この発明は、レイアウト設計の工夫及びセルフアライ
メント技術の導入により、セルサイズが小さく作製され
た不揮発性半導体記憶装置であることを特徴とする。
メント技術の導入により、セルサイズが小さく作製され
た不揮発性半導体記憶装置であることを特徴とする。
この発明の不揮発性半導体記憶装置（以下この発明の
記憶装置という）において、チャンネルを構成する１対
の不純物拡散領域及び選択ゲートからなるトランジスタ
は、当該分野で公知のセルフアライメント技術に基づい
て形成される。このトランジスタの形成に先立って、半
導体基板にフィールド領域がSi基板の部分酸化により設
定されるが、この場合、予定される１対の不純物拡散領
域のうちキャパシタの一方の電極（すなわち第１電極）
となる側の拡散領域は、チャンネル幅よりも狭幅の平面
凸状となるようにパターニングされて設定される。これ
により、後述する第２電極がチャンネル幅に相当する幅
で形成されても、上記凸状の第１電極が十分にその電極
領域下に包含されることになり、従来のようにミスアラ
イメント部分を見込んで第２電極を大きくする必要がな
くなることとなる。
記憶装置という）において、チャンネルを構成する１対
の不純物拡散領域及び選択ゲートからなるトランジスタ
は、当該分野で公知のセルフアライメント技術に基づい
て形成される。このトランジスタの形成に先立って、半
導体基板にフィールド領域がSi基板の部分酸化により設
定されるが、この場合、予定される１対の不純物拡散領
域のうちキャパシタの一方の電極（すなわち第１電極）
となる側の拡散領域は、チャンネル幅よりも狭幅の平面
凸状となるようにパターニングされて設定される。これ
により、後述する第２電極がチャンネル幅に相当する幅
で形成されても、上記凸状の第１電極が十分にその電極
領域下に包含されることになり、従来のようにミスアラ
イメント部分を見込んで第２電極を大きくする必要がな
くなることとなる。
この発明の記憶装置において、ゲート電極周囲の側壁
には、SiO2のスペーサを形成しておくことが、後述する
プログラム窓形成のためのチェック時に、半導体基板が
掘れなくて良好な形状が得られる点から好ましい。
には、SiO2のスペーサを形成しておくことが、後述する
プログラム窓形成のためのチェック時に、半導体基板が
掘れなくて良好な形状が得られる点から好ましい。
この発明の記憶装置において、第２電極はチャンネル
幅と略同一幅でかつ上記平面凸状の第１電極を覆うよう
に形成される。この第２電極はキャパシタの一方の電極
である第１電極に対して、該第１電極との間に介在する
絶縁層を絶縁破壊して導通をはかるプログラム電極とし
て機能するものである。上記第２電極は、電圧印加によ
り絶縁破壊可能な絶縁層のみを介して第１電極全域上に
積層されることが好ましく、このためこの発明において
は、第２電極の形成にセルフアライメント技術が用いら
れる。すなわち、絶縁破壊に伴って導通を達成するいわ
ゆるアンチヒューズ部は、プログラム窓を設定して形成
される。このプログラム窓は、第１電極となる平面凸状
の不純物拡散領域及びこれにすでに自己整合している選
択ゲート端部を含むように設けられる。すなわちこのよ
うな領域をあけてそれ以外をマスクし、このマスク上に
絶縁破壊可能な絶縁層を積層し、更にこの絶縁層上に第
２電極層を積層することにより、第２電極は上記特定形
状の第１電極の全域と上記絶縁層を介してセルフアライ
メントコンタクトされることとなる。
幅と略同一幅でかつ上記平面凸状の第１電極を覆うよう
に形成される。この第２電極はキャパシタの一方の電極
である第１電極に対して、該第１電極との間に介在する
絶縁層を絶縁破壊して導通をはかるプログラム電極とし
て機能するものである。上記第２電極は、電圧印加によ
り絶縁破壊可能な絶縁層のみを介して第１電極全域上に
積層されることが好ましく、このためこの発明において
は、第２電極の形成にセルフアライメント技術が用いら
れる。すなわち、絶縁破壊に伴って導通を達成するいわ
ゆるアンチヒューズ部は、プログラム窓を設定して形成
される。このプログラム窓は、第１電極となる平面凸状
の不純物拡散領域及びこれにすでに自己整合している選
択ゲート端部を含むように設けられる。すなわちこのよ
うな領域をあけてそれ以外をマスクし、このマスク上に
絶縁破壊可能な絶縁層を積層し、更にこの絶縁層上に第
２電極層を積層することにより、第２電極は上記特定形
状の第１電極の全域と上記絶縁層を介してセルフアライ
メントコンタクトされることとなる。
なお、この発明の記憶装置の作製に際しては、上１個
のトランジスタ及び１個のキャパシタからなるセルを、
基板上に１対ずつまとめてレイアウトするものが工程上
好ましい。このようなレイアウト例については後述する
実施例の記載が参照される。
のトランジスタ及び１個のキャパシタからなるセルを、
基板上に１対ずつまとめてレイアウトするものが工程上
好ましい。このようなレイアウト例については後述する
実施例の記載が参照される。
（ホ）作用 この発明によれば、キャパシタの一方の電極で第１電
極となる不純物拡散領域は、その幅方向がトランジスタ
のチャンネル幅よりも狭幅の平面凸状に形成されてお
り、従って第２電極をいわゆるチャンネル幅と略同一幅
で形成してもその電極形成領域下に上記第１電極全域が
含まれ、第２電極と自己整合されることとなる。
極となる不純物拡散領域は、その幅方向がトランジスタ
のチャンネル幅よりも狭幅の平面凸状に形成されてお
り、従って第２電極をいわゆるチャンネル幅と略同一幅
で形成してもその電極形成領域下に上記第１電極全域が
含まれ、第２電極と自己整合されることとなる。
以下実施例によりこの発明を詳細に説明するが、これ
によりこの発明は限定されるものではない。
によりこの発明は限定されるものではない。
（ヘ）実施例 第１図はこの発明の不揮発性半導体記憶装置の一例で
あるOTPROM作製のレイアウトを示す平面構成説明図、第
２図はその作製方法を示す工程説明図である。
あるOTPROM作製のレイアウトを示す平面構成説明図、第
２図はその作製方法を示す工程説明図である。
第１図は１対のOTPROMを基板上にレイアウトした状態
を示している。同図において（１）（１′）はゲート電
極、（２）（３）及び（２′）（３′）はそれぞれ１対
の不純物拡散領域、（４）はプログラム電極（第２電
極）、（５）はプログラム窓である。
を示している。同図において（１）（１′）はゲート電
極、（２）（３）及び（２′）（３′）はそれぞれ１対
の不純物拡散領域、（４）はプログラム電極（第２電
極）、（５）はプログラム窓である。
同図のレイアウトから分かるように、まず第１電極と
なる不純物拡散領域（２）（２′）は、いずれもその幅
方向が狭められていわゆるチャンネル幅（Ａ）よりも狭
く設計され領域狭部をなしている。これによってプログ
ラム電極（４）をその幅がチャンネル幅と同一となるよ
うに形成しても、第１電極は充分に包含されることとな
り、従来のようにミスアライメントを見込む必要がなく
なる。
なる不純物拡散領域（２）（２′）は、いずれもその幅
方向が狭められていわゆるチャンネル幅（Ａ）よりも狭
く設計され領域狭部をなしている。これによってプログ
ラム電極（４）をその幅がチャンネル幅と同一となるよ
うに形成しても、第１電極は充分に包含されることとな
り、従来のようにミスアライメントを見込む必要がなく
なる。
次に、プログラム窓（５）は、それぞれのゲート電極
（１）（１′）上にかぶさるようにレイアウトされてい
る。従ってこのレイアウトに沿って外側にマスクを形成
することにより、マスクに囲まれた窓（５）内に上記第
１電極となる領域狭部が全て包含されることとなり、こ
の窓内に絶縁破壊可能な絶縁層を介して積層されるプロ
グラム電極（４）が自己整合的に形成されることとな
る。
（１）（１′）上にかぶさるようにレイアウトされてい
る。従ってこのレイアウトに沿って外側にマスクを形成
することにより、マスクに囲まれた窓（５）内に上記第
１電極となる領域狭部が全て包含されることとなり、こ
の窓内に絶縁破壊可能な絶縁層を介して積層されるプロ
グラム電極（４）が自己整合的に形成されることとな
る。
上記のごときレイアウトで設計されたOTPROMの作製方
法の一例について、第２図に基づいて説明する。
法の一例について、第２図に基づいて説明する。
１）Ｐ型Si基板上に、第１図のレイアウトに描かれてい
るようにチャンネル幅（Ａ）よりも小さい幅に設定され
た第１電極の形状に従って、フィールド酸化膜（10）に
よりフィールド領域を設定する。このフィールド領域が
形成されたＰ型Si基板上に、トランジスタのゲート絶縁
膜（SiO2）（11）を形成した後、多結晶シリコン（poly
-Si）（12）を堆積し、リンを熱拡散した後、その上に
絶縁膜（SiO2）（13）を堆積する（第２図（ａ））。
るようにチャンネル幅（Ａ）よりも小さい幅に設定され
た第１電極の形状に従って、フィールド酸化膜（10）に
よりフィールド領域を設定する。このフィールド領域が
形成されたＰ型Si基板上に、トランジスタのゲート絶縁
膜（SiO2）（11）を形成した後、多結晶シリコン（poly
-Si）（12）を堆積し、リンを熱拡散した後、その上に
絶縁膜（SiO2）（13）を堆積する（第２図（ａ））。
２）次いで、トランジスタのゲート電極（14）をフォト
エッチング技術により形成後、n+不純物（As+，P+等）
を注入し、熱処理を行うことにより、トランジスタのソ
ース・ドレインとなる１対のｎ型不純物拡散領域（２）
（３）を形成する。
エッチング技術により形成後、n+不純物（As+，P+等）
を注入し、熱処理を行うことにより、トランジスタのソ
ース・ドレインとなる１対のｎ型不純物拡散領域（２）
（３）を形成する。
その後、絶縁膜（SiO2）を堆積しエッチバックを行う
ことによりトランジスタのゲート電極側壁にSiO2スペー
サ（15）を形成する（同図（ｂ））。
ことによりトランジスタのゲート電極側壁にSiO2スペー
サ（15）を形成する（同図（ｂ））。
３）次いで更に絶縁膜（SiO2）（16）を堆積する（同図
（ｃ））。
（ｃ））。
４）ここで、プログラム窓用マスク（17）を用いてフォ
トエッチング技術により、プログラム窓部上の絶縁膜を
除去する（同図（ｄ））。
トエッチング技術により、プログラム窓部上の絶縁膜を
除去する（同図（ｄ））。
５）窒化膜（18）を堆積後、酸素雰囲気中で熱処理を行
い、オキシーナイトライド膜（19）を形成する。
い、オキシーナイトライド膜（19）を形成する。
この後、上記オキシーナイトライド膜上に多結晶シリ
コンを堆積し、次いでn+型不純物を拡散してこの多結晶
シリコンの低抵抗化を図ることにより、プログラム電極
（第２電極）（４）が形成されて、OTPROMが得られるこ
ととなる。
コンを堆積し、次いでn+型不純物を拡散してこの多結晶
シリコンの低抵抗化を図ることにより、プログラム電極
（第２電極）（４）が形成されて、OTPROMが得られるこ
ととなる。
（ト）発明の効果 この発明によれば、プログラム窓とゲート電極及びフ
ィールド端部間のミスアライメントを考慮する必要がな
く、また、プログラム電極幅を不純物拡散領域幅に相当
する幅で形成できるので、セルサイズの小さい不揮発性
半導体記憶装置を提供することができる。
ィールド端部間のミスアライメントを考慮する必要がな
く、また、プログラム電極幅を不純物拡散領域幅に相当
する幅で形成できるので、セルサイズの小さい不揮発性
半導体記憶装置を提供することができる。
第１図はこの発明の不揮発性半導体記憶装置の一例であ
るOTPROM作製のレイアウトを示す平面構成説明図、第２
図はその作製方法を示す工程説明図、第３図は従来例の
OTPROM作製のレイアウトを示す平面構成説明図である。 1,1′……選択ゲート、2,3……１対の不純物拡散領域、
４……プログラム電極（第２電極）、５……プログラム
窓、10……フィールド酸化膜、14……ゲート電極、15…
…SiO2スペーサ、17……プログラム窓用マスク、19……
オキシーナイトライド膜。
るOTPROM作製のレイアウトを示す平面構成説明図、第２
図はその作製方法を示す工程説明図、第３図は従来例の
OTPROM作製のレイアウトを示す平面構成説明図である。 1,1′……選択ゲート、2,3……１対の不純物拡散領域、
４……プログラム電極（第２電極）、５……プログラム
窓、10……フィールド酸化膜、14……ゲート電極、15…
…SiO2スペーサ、17……プログラム窓用マスク、19……
オキシーナイトライド膜。
Claims (1)
- 【請求項１】基板内にチャンネルを構成しうる１対の不
純物拡散領域と、このチャンネルへ電界を付与しうる選
択ゲートと、上記１対の不純物拡散領域のいずれかを第
１電極とするキャパシタと、該第１電極上に電圧印加に
より絶縁破壊を生じうる絶縁層を介して積層されかつ外
部からの電圧印加ができる第２電極とを備えて電気的書
き込み可能に構成されてなり、 上記第１電極は、上記チャンネル幅よりも狭幅の平面凸
状の不純物拡散領域からなり、上記第２電極は上記凸状
の不純物拡散領域を覆いかつ上記チャンネル幅と略同一
幅を有する導電層で構成されてなる不揮発性半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016596A JP2564673B2 (ja) | 1990-01-25 | 1990-01-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016596A JP2564673B2 (ja) | 1990-01-25 | 1990-01-25 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220767A JPH03220767A (ja) | 1991-09-27 |
| JP2564673B2 true JP2564673B2 (ja) | 1996-12-18 |
Family
ID=11920669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016596A Expired - Fee Related JP2564673B2 (ja) | 1990-01-25 | 1990-01-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564673B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
| WO2005109516A1 (en) * | 2004-05-06 | 2005-11-17 | Sidense Corp. | Split-channel antifuse array architecture |
-
1990
- 1990-01-25 JP JP2016596A patent/JP2564673B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03220767A (ja) | 1991-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071003 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081003 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |