JPH04233278A - ポリシリコンスペーサを使用した分割ゲートｅｐｒｏｍセル - Google Patents
ポリシリコンスペーサを使用した分割ゲートｅｐｒｏｍセルInfo
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- JPH04233278A JPH04233278A JP3154328A JP15432891A JPH04233278A JP H04233278 A JPH04233278 A JP H04233278A JP 3154328 A JP3154328 A JP 3154328A JP 15432891 A JP15432891 A JP 15432891A JP H04233278 A JPH04233278 A JP H04233278A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、消去可能書込み可能リ
ードオンリーメモリ（ＥＰＲＯＭ）において使用可能な
タイプのスプリットゲート（分割ゲート）メモリセルに
関するものであって、更に詳細には、仮想接地分割ゲー
トＥＰＲＯＭセルにおける直列選択トランジスタのゲー
ト長さを画定するためにポリシリコンスペーサを使用す
る分割ゲートメモリセルに関するものである。ポリシリ
コンスペーサの長さは高度の精度で制御することが可能
であるので、従来技術の分割ゲートセルに関する不整合
問題は取除かれており、その際にセル寸法を減少させる
ことを可能としている。
ードオンリーメモリ（ＥＰＲＯＭ）において使用可能な
タイプのスプリットゲート（分割ゲート）メモリセルに
関するものであって、更に詳細には、仮想接地分割ゲー
トＥＰＲＯＭセルにおける直列選択トランジスタのゲー
ト長さを画定するためにポリシリコンスペーサを使用す
る分割ゲートメモリセルに関するものである。ポリシリ
コンスペーサの長さは高度の精度で制御することが可能
であるので、従来技術の分割ゲートセルに関する不整合
問題は取除かれており、その際にセル寸法を減少させる
ことを可能としている。
【０００２】
【従来の技術】仮想接地分割ゲートＥＰＲＯＭセルは、
従来の「Ｔ」ＥＰＲＯＭセルの集積度及び歩留りを改善
するための手段として提案されている。これらのセルは
二つの重要な特徴を提供している。第一に、埋め込みＮ
＋ビットラインを使用することは、メモリアレイにおい
て必要とされるコンタクトの数を著しく減少させる。こ
のことは、直接的な歩留り上の利点を与える。なぜなら
ば、コンタクトトポロジのメタルカバレッジは、スケー
ルした集積回路技術において歩留り損失の顕著な原因だ
からである。多数のセルの間でビットラインコンタクト
を共用することにより、各セルに関連するレイアウト面
積は更に減少される。第二に、各浮遊ゲートと関連して
直列選択トランジスタを設けることは、該セルが、ドレ
インから浮遊ゲートへ供給される電圧に起因して不本意
にターンオンされることがないことを確保する。このこ
とは、従来のＴセルＥＰＲＯＭにおいて経験されている
ドレイン書込み電圧に関する拘束条件を著しく緩和する
。更に、直列選択トランジスタを各浮遊ゲートと関連さ
せることにより、該セルの動作に非対称性が与えられる
。該セルのソース端子及びドレイン端子が交換されると
、プログラミング、即ち書込みを行なうことは不可能で
ある。このことは、該アレイの書込みデコーディング動
作を著しく簡単化させる。なぜならば、書込みがなされ
ているセルの次のセルは、本来的に、書込みに対して動
作を行なうものではないからであり、それは、そのソー
スノードへ印加される高電圧によって乱されることがな
く、該ソースノードは、又、書込まれているセルのドレ
インノードとして作用する。
従来の「Ｔ」ＥＰＲＯＭセルの集積度及び歩留りを改善
するための手段として提案されている。これらのセルは
二つの重要な特徴を提供している。第一に、埋め込みＮ
＋ビットラインを使用することは、メモリアレイにおい
て必要とされるコンタクトの数を著しく減少させる。こ
のことは、直接的な歩留り上の利点を与える。なぜなら
ば、コンタクトトポロジのメタルカバレッジは、スケー
ルした集積回路技術において歩留り損失の顕著な原因だ
からである。多数のセルの間でビットラインコンタクト
を共用することにより、各セルに関連するレイアウト面
積は更に減少される。第二に、各浮遊ゲートと関連して
直列選択トランジスタを設けることは、該セルが、ドレ
インから浮遊ゲートへ供給される電圧に起因して不本意
にターンオンされることがないことを確保する。このこ
とは、従来のＴセルＥＰＲＯＭにおいて経験されている
ドレイン書込み電圧に関する拘束条件を著しく緩和する
。更に、直列選択トランジスタを各浮遊ゲートと関連さ
せることにより、該セルの動作に非対称性が与えられる
。該セルのソース端子及びドレイン端子が交換されると
、プログラミング、即ち書込みを行なうことは不可能で
ある。このことは、該アレイの書込みデコーディング動
作を著しく簡単化させる。なぜならば、書込みがなされ
ているセルの次のセルは、本来的に、書込みに対して動
作を行なうものではないからであり、それは、そのソー
スノードへ印加される高電圧によって乱されることがな
く、該ソースノードは、又、書込まれているセルのドレ
インノードとして作用する。
【０００３】１９８７年１月２７日付で発行された米国
特許第４，６３９，８９３号（Ｂｏａｚ Ｅｉｔａｎ
）は、仮想接地分割ゲートＥＰＲＯＭセルの具体例を開
示している。第二分割ゲートセルの実現は、Ａｌｉ
ｅｔ ａｌ．著「４ＭｂのＣＭＯＳ ＥＰＲＯＭに
おいて実現された新規な千鳥状の仮想接地アレイアーキ
テクチャ（Ａ ｎｅｗ Ｓｔａｇｇｅｒｅｄ Ｖ
ｉｒｔｕａｌ−Ｇｒｏｕｎｄ ａｒｒａｙ Ａｒｃ
ｈｉｔｅｃｔｕｒｅ ｉｍｐｌｅｍｅｎｔｅｄ ｉ
ｎ ａ ４ＭｂＣＭＯＳ ＥＰＲＯＭ）」、１９８
９年ＶＬＳＩサーキッツコンフェレンス、東京、日本の
文献によって報告されている。これら二つの分割ゲート
セルの具体例は、同一の断面を有しており、それを図１
（Ａ）に示してある。
特許第４，６３９，８９３号（Ｂｏａｚ Ｅｉｔａｎ
）は、仮想接地分割ゲートＥＰＲＯＭセルの具体例を開
示している。第二分割ゲートセルの実現は、Ａｌｉ
ｅｔ ａｌ．著「４ＭｂのＣＭＯＳ ＥＰＲＯＭに
おいて実現された新規な千鳥状の仮想接地アレイアーキ
テクチャ（Ａ ｎｅｗ Ｓｔａｇｇｅｒｅｄ Ｖ
ｉｒｔｕａｌ−Ｇｒｏｕｎｄ ａｒｒａｙ Ａｒｃ
ｈｉｔｅｃｔｕｒｅ ｉｍｐｌｅｍｅｎｔｅｄ ｉ
ｎ ａ ４ＭｂＣＭＯＳ ＥＰＲＯＭ）」、１９８
９年ＶＬＳＩサーキッツコンフェレンス、東京、日本の
文献によって報告されている。これら二つの分割ゲート
セルの具体例は、同一の断面を有しており、それを図１
（Ａ）に示してある。
【０００４】これらのセルは、両方とも、同一の主要な
問題を有している。即ち、シリーズ（直列）選択トラン
ジスタの長さが、埋め込みＮ＋層のマスキングによって
画定される。このことは幾つかの問題を発生する。第一
に、シリーズ選択トランジスタの長さ、従って、該セル
の電気的特性は、埋め込みＮ＋領域のポリシリコン浮遊
ゲートに対するアライメント、即ち整合状態に依存する
。このことは、ダイ毎及びウエハ毎にセル性能において
著しい変動を発生させる。第二に、埋め込みＮ＋領域の
最終的な位置における不正確性が、埋め込みビットライ
ンの直列抵抗において変動を発生し、セル性能において
更に変動を発生する。第三に、埋め込みＮ＋ビットライ
ンの抵抗値が埋め込みＮ＋領域の最悪の不整合状態の下
で許容可能な程度に低いものであることを確保するため
に、埋め込みＮ＋ビットラインの幅は、必要とされる最
小値よりも幅広に描かれねばならない。このことは、セ
ルの全体的な面積を増加させる。
問題を有している。即ち、シリーズ（直列）選択トラン
ジスタの長さが、埋め込みＮ＋層のマスキングによって
画定される。このことは幾つかの問題を発生する。第一
に、シリーズ選択トランジスタの長さ、従って、該セル
の電気的特性は、埋め込みＮ＋領域のポリシリコン浮遊
ゲートに対するアライメント、即ち整合状態に依存する
。このことは、ダイ毎及びウエハ毎にセル性能において
著しい変動を発生させる。第二に、埋め込みＮ＋領域の
最終的な位置における不正確性が、埋め込みビットライ
ンの直列抵抗において変動を発生し、セル性能において
更に変動を発生する。第三に、埋め込みＮ＋ビットライ
ンの抵抗値が埋め込みＮ＋領域の最悪の不整合状態の下
で許容可能な程度に低いものであることを確保するため
に、埋め込みＮ＋ビットラインの幅は、必要とされる最
小値よりも幅広に描かれねばならない。このことは、セ
ルの全体的な面積を増加させる。
【０００５】
【課題を解決するための手段】本発明は、シリーズ選択
トランジスタのゲート長を画定するためにポリシリコン
スペーサを使用する分割ゲートＥＰＲＯＭセルを提供し
ている。ポリシリコンスペーサの長さは、既存の集積回
路処理技術を使用して高精度で制御することが可能であ
り、従って従来技術の分割ゲートセルに関連する不整合
問題を除去することが可能である。
トランジスタのゲート長を画定するためにポリシリコン
スペーサを使用する分割ゲートＥＰＲＯＭセルを提供し
ている。ポリシリコンスペーサの長さは、既存の集積回
路処理技術を使用して高精度で制御することが可能であ
り、従って従来技術の分割ゲートセルに関連する不整合
問題を除去することが可能である。
【０００６】本発明に基づいて分割ゲートメモリセルを
製造するために、半導体基板の上側に存在する絶縁物質
層上に浮遊ゲートを形成する。次いで、該浮遊ゲート上
に第二の絶縁物質層を形成する。次いで、該浮遊ゲート
の両側を絶縁物質でシールする。次いで、該浮遊ゲート
の両側の一方に隣接して導電性スペーサを形成する。該
導電性スペーサは、該シールによって該浮遊ゲートから
分離されており且つ該第一絶縁物質層によって該基板か
ら分離されている。次いで、該スペーサを使用して、自
己整合型のソース領域を画定すると共に、該浮遊ゲート
を使用してドレイン領域を自己整合的に画定する。この
プロセスにより、従来の分割ゲートセルの態様でチャン
ネル領域の一部のみの上に延在する浮遊ゲートが得られ
、且つ該スペーサが該浮遊ゲートとソース領域との間の
チャンネルの残存部分に亘って位置される。次いで、該
導電性スペーサと電気的に接触して導電性制御ゲートが
形成される。該制御ゲートも、該浮遊ゲートの上側を延
在するが、該浮遊ゲートから該第二絶縁物質層によって
電気的に分離されている。
製造するために、半導体基板の上側に存在する絶縁物質
層上に浮遊ゲートを形成する。次いで、該浮遊ゲート上
に第二の絶縁物質層を形成する。次いで、該浮遊ゲート
の両側を絶縁物質でシールする。次いで、該浮遊ゲート
の両側の一方に隣接して導電性スペーサを形成する。該
導電性スペーサは、該シールによって該浮遊ゲートから
分離されており且つ該第一絶縁物質層によって該基板か
ら分離されている。次いで、該スペーサを使用して、自
己整合型のソース領域を画定すると共に、該浮遊ゲート
を使用してドレイン領域を自己整合的に画定する。この
プロセスにより、従来の分割ゲートセルの態様でチャン
ネル領域の一部のみの上に延在する浮遊ゲートが得られ
、且つ該スペーサが該浮遊ゲートとソース領域との間の
チャンネルの残存部分に亘って位置される。次いで、該
導電性スペーサと電気的に接触して導電性制御ゲートが
形成される。該制御ゲートも、該浮遊ゲートの上側を延
在するが、該浮遊ゲートから該第二絶縁物質層によって
電気的に分離されている。
【０００７】
【実施例】図２（Ａ）−（Ｅ）は、本発明の一実施例に
基づいて分割ゲートメモリセルを製造する場合のシーケ
ンスにおける各段階における状態を示している。図２（
Ａ）において、ゲート酸化膜上に第一ポリシリコン層が
付着形成されており、次いで従来の態様でドープされて
いる。従来の態様で酸化物−窒化物−酸化物（ＯＮＯ）
層１２を形成した後に、ＯＮＯ／ポリシリコン層をパタ
ーン形成し且つエッチングしてポリシリコン浮遊ゲート
１０を画定する。このエッチングプロセスは、典型的に
、更に、ゲート酸化物層の一部をエッチングする。 次いで、再酸化を行なって、ポリシリコンゲート１０の
側部を側壁酸化物でシールし、ゲート酸化物を再成長さ
せてゲート酸化物層１４を形成する。
基づいて分割ゲートメモリセルを製造する場合のシーケ
ンスにおける各段階における状態を示している。図２（
Ａ）において、ゲート酸化膜上に第一ポリシリコン層が
付着形成されており、次いで従来の態様でドープされて
いる。従来の態様で酸化物−窒化物−酸化物（ＯＮＯ）
層１２を形成した後に、ＯＮＯ／ポリシリコン層をパタ
ーン形成し且つエッチングしてポリシリコン浮遊ゲート
１０を画定する。このエッチングプロセスは、典型的に
、更に、ゲート酸化物層の一部をエッチングする。 次いで、再酸化を行なって、ポリシリコンゲート１０の
側部を側壁酸化物でシールし、ゲート酸化物を再成長さ
せてゲート酸化物層１４を形成する。
【０００８】次いで、図２（Ｂ）に示した如く、且つ本
発明に基づいて、第二ポリシリコン層（約２０００乃至
３０００Åの厚さ）を付着形成し、且つドープし、且つ
非等方的エッチングを行なって、ポリシリコン浮遊ゲー
ト１０の両側の端部に沿って良好に画定されたポリシリ
コンスペーサ１６，１８を残存させる。図２（Ｃ）に示
した如く、本構成体のソース側Ｓをホトレジスト２０で
マスクし、且つドレイン側Ｄのポリシリコンスペーサ１
８を選択的シリコンエッチを使用してエッチング除去す
る。
発明に基づいて、第二ポリシリコン層（約２０００乃至
３０００Åの厚さ）を付着形成し、且つドープし、且つ
非等方的エッチングを行なって、ポリシリコン浮遊ゲー
ト１０の両側の端部に沿って良好に画定されたポリシリ
コンスペーサ１６，１８を残存させる。図２（Ｃ）に示
した如く、本構成体のソース側Ｓをホトレジスト２０で
マスクし、且つドレイン側Ｄのポリシリコンスペーサ１
８を選択的シリコンエッチを使用してエッチング除去す
る。
【０００９】図２（Ｄ）に示した如く、自己整合型砒素
Ｎ＋注入を行なって、ソース領域２２及びドレイン領域
２４を形成する。即ち、ソース側Ｓにおいては、ソース
領域２２の内側端部がポリシリコンスペーサ１６の外側
端部によって画定される。同様に、ドレイン側Ｄにおい
ては、ドレイン領域２４の内側端部がポリシリコン浮遊
ゲート１０の端部によって画定される。
Ｎ＋注入を行なって、ソース領域２２及びドレイン領域
２４を形成する。即ち、ソース側Ｓにおいては、ソース
領域２２の内側端部がポリシリコンスペーサ１６の外側
端部によって画定される。同様に、ドレイン側Ｄにおい
ては、ドレイン領域２４の内側端部がポリシリコン浮遊
ゲート１０の端部によって画定される。
【００１０】砒素注入の接合深さは、埋め込みＮ＋ドレ
イン領域２４がドレイン側Ｄにおいてポリシリコン浮遊
ゲート１０の下側に重畳するように且つ埋め込みＮ＋ソ
ース領域２２がソース側Ｓにおいてポリシリコンスペー
サ１６の下側に重畳するように選択されるが、ポリシリ
コン浮遊ゲート１０の全体を横断して延在することがな
いように選択される。この様に、ゲート型チャンネル領
域がソース側Ｓにおいてポリシリコンスペーサ１６の下
側に形成される。
イン領域２４がドレイン側Ｄにおいてポリシリコン浮遊
ゲート１０の下側に重畳するように且つ埋め込みＮ＋ソ
ース領域２２がソース側Ｓにおいてポリシリコンスペー
サ１６の下側に重畳するように選択されるが、ポリシリ
コン浮遊ゲート１０の全体を横断して延在することがな
いように選択される。この様に、ゲート型チャンネル領
域がソース側Ｓにおいてポリシリコンスペーサ１６の下
側に形成される。
【００１１】図２（Ｅ）に示した如く、次いで、第三ポ
リシリコン層２６を付着形成し且つドーピングする。こ
の第三ポリシリコン層２６を、マスクし、且つエッチン
グしてセルの制御ゲートを形成する。第三ポリシリコン
層２６はポリシリコンスペーサ１６と緊密に接触してい
るので、それらの間に直接的な電気的接続が形成される
。この様に、図２（Ｅ）に示した最終的なセル構成は、
図１（Ａ）に示した従来の仮想接地ＥＰＲＯＭセルと電
気的に等価なものである。
リシリコン層２６を付着形成し且つドーピングする。こ
の第三ポリシリコン層２６を、マスクし、且つエッチン
グしてセルの制御ゲートを形成する。第三ポリシリコン
層２６はポリシリコンスペーサ１６と緊密に接触してい
るので、それらの間に直接的な電気的接続が形成される
。この様に、図２（Ｅ）に示した最終的なセル構成は、
図１（Ａ）に示した従来の仮想接地ＥＰＲＯＭセルと電
気的に等価なものである。
【００１２】図２（Ｅ）に示した構成体の顕著な利点は
、シリーズトランジスタのチャンネル長が、ポリシリコ
ンスペーサ１６の幅によって且つ埋め込みＮ＋ソース領
域２２の横方向拡散によって画定され、それらの両方が
非常に厳しく制御することの可能なパラメータであると
いう点である。従って、図２（Ｅ）の構成体は、従来技
術の分割ゲートＥＰＲＯＭセル構成体よりも著しくアラ
イメント（整合）によって影響を受けることはなく、従
って、より小さな面積内にレイアウトすることが可能で
あり、且つ電気的性能における変動は著しく小さい。 上述した基本的なプロセス（方法）及び構成体に関する
変形例を使用することも可能であるが、それら全ては、
分割ゲートメモリセルにおけるシリーズ（直列）トラン
ジスタのチャンネル長を画定するためにポリシリコンス
ペーサを使用するという中心的な概念を使用するもので
ある。
、シリーズトランジスタのチャンネル長が、ポリシリコ
ンスペーサ１６の幅によって且つ埋め込みＮ＋ソース領
域２２の横方向拡散によって画定され、それらの両方が
非常に厳しく制御することの可能なパラメータであると
いう点である。従って、図２（Ｅ）の構成体は、従来技
術の分割ゲートＥＰＲＯＭセル構成体よりも著しくアラ
イメント（整合）によって影響を受けることはなく、従
って、より小さな面積内にレイアウトすることが可能で
あり、且つ電気的性能における変動は著しく小さい。 上述した基本的なプロセス（方法）及び構成体に関する
変形例を使用することも可能であるが、それら全ては、
分割ゲートメモリセルにおけるシリーズ（直列）トラン
ジスタのチャンネル長を画定するためにポリシリコンス
ペーサを使用するという中心的な概念を使用するもので
ある。
【００１３】本発明の別の好適実施例によれば、ポリシ
リコン浮遊ゲート１０のドレイン側Ｄからポリシリコン
スペーサ１８（図２（Ｂ））をエッチング除去する必要
性を除去することが可能である。この場合、その処理は
、図２（Ａ）に対する前述した流れに続いて行なわれる
。図３（Ａ）を参照すると、この時点において、ホトレ
ジストマスキング層２８が付与されて、本構成体のソー
ス側Ｓが保護されており、且つ初期的な自己整合型Ｎ＋
注入を行なって埋め込みＮ＋ドレイン領域２４′を形成
する。ポリシリコンスペーサ１６′及び１８′を図２（
Ｂ）に関して説明した如くに形成する。しかしながら、
図２（Ｃ）に関して説明したスペーサ除去ステップは、
この場合には、除去されている。なぜならば、初期の埋
め込みＮ＋注入がドレイン側Ｄにおいてポリシリコンス
ペーサ１８′の下側に導電性層を形成しているからであ
る。次いで、処理は前述した如くに継続して行なわれ、
図３（Ｂ）に示した最終的な構成が得られる。
リコン浮遊ゲート１０のドレイン側Ｄからポリシリコン
スペーサ１８（図２（Ｂ））をエッチング除去する必要
性を除去することが可能である。この場合、その処理は
、図２（Ａ）に対する前述した流れに続いて行なわれる
。図３（Ａ）を参照すると、この時点において、ホトレ
ジストマスキング層２８が付与されて、本構成体のソー
ス側Ｓが保護されており、且つ初期的な自己整合型Ｎ＋
注入を行なって埋め込みＮ＋ドレイン領域２４′を形成
する。ポリシリコンスペーサ１６′及び１８′を図２（
Ｂ）に関して説明した如くに形成する。しかしながら、
図２（Ｃ）に関して説明したスペーサ除去ステップは、
この場合には、除去されている。なぜならば、初期の埋
め込みＮ＋注入がドレイン側Ｄにおいてポリシリコンス
ペーサ１８′の下側に導電性層を形成しているからであ
る。次いで、処理は前述した如くに継続して行なわれ、
図３（Ｂ）に示した最終的な構成が得られる。
【００１４】本発明の前述した説明において、セルの断
面のみに関して説明を行なった。図４は、該セルの平面
図を示しており、図１（Ｂ）に示した従来のアレイとト
ポロジが対応してレイアウトされている。従来技術の図
１（Ｃ）に示したものに対応する千鳥状レイアウトを有
するセルの平面図を図５に示してある。
面のみに関して説明を行なった。図４は、該セルの平面
図を示しており、図１（Ｂ）に示した従来のアレイとト
ポロジが対応してレイアウトされている。従来技術の図
１（Ｃ）に示したものに対応する千鳥状レイアウトを有
するセルの平面図を図５に示してある。
【００１５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
【図１】 （Ａ）は従来の仮想接地分割ゲートＥＰＲ
ＯＭセルを示した概略断面図、（Ｂ）は仮想接地ＥＰＲ
ＯＭアレイ形態を示した概略図、（Ｃ）は千鳥状の仮想
接地ＥＰＲＯＭアレイ形態を示した概略図。
ＯＭセルを示した概略断面図、（Ｂ）は仮想接地ＥＰＲ
ＯＭアレイ形態を示した概略図、（Ｃ）は千鳥状の仮想
接地ＥＰＲＯＭアレイ形態を示した概略図。
【図２】 （Ａ）乃至（Ｅ）は本発明の一実施例に基
づいて分割ゲートメモリセルを製造する方法の各段階に
おける状態を示した各概略断面図。
づいて分割ゲートメモリセルを製造する方法の各段階に
おける状態を示した各概略断面図。
【図３】 （Ａ）及び（Ｂ）は本発明の別の実施例に
基づいて分割ゲートメモリセルを製造する各段階におけ
る状態を示した概略断面図。
基づいて分割ゲートメモリセルを製造する各段階におけ
る状態を示した概略断面図。
【図４】 仮想接地形態における本発明に基づいて構
成した分割ゲートメモリセルを示した概略平面図。
成した分割ゲートメモリセルを示した概略平面図。
【図５】 千鳥状仮想接地形態で本発明に基づいて形
成した分割ゲートメモリセルを示した概略平面図。
成した分割ゲートメモリセルを示した概略平面図。
１０ ポリシリコン浮遊ゲート
１２ 酸化物−窒化物−酸化物（ＯＮＯ）層１４
ゲート酸化物層 １８ ポリシリコンスペーサ ２０ ホトレジスト ２２ ソース領域 ２４ ドレイン領域 ２６ 第三ポリシリコン層
ゲート酸化物層 １８ ポリシリコンスペーサ ２０ ホトレジスト ２２ ソース領域 ２４ ドレイン領域 ２６ 第三ポリシリコン層
Claims (8)
- 【請求項１】 ＥＰＲＯＭにおいて使用可能な分割ゲ
ートメモリセルにおいて、（ａ）第二導電型の離隔され
た第一及び第二領域を形成された第一導電型の半導体基
板が設けられており、前記第一及び第二領域はそれらの
間に基板チャンネル領域を画定し、（ｂ）前記チャンネ
ル領域上に第一絶縁物質層が形成されており、（ｃ）導
電性浮遊ゲートが前記絶縁物質層上に形成されており且
つ前記浮遊ゲートの第一端部と前記第一領域との間の前
記チャンネル領域の第一セクションに亘って延在してお
り、その際に前記浮遊ゲートの前記第一端部と前記第二
領域との間に前記チャンネル領域の第二セクションを画
定し、前記浮遊ゲートの第二端部は前記第一領域の端部
を画定するために使用されており、（ｄ）第二絶縁物質
層が前記浮遊ゲート上に形成されており、（ｅ）前記浮
遊ゲートに隣接し且つ前記チャンネル領域の前記第二セ
クションの上側に導電性スペーサが形成されており、前
記導電性スペーサは側壁絶縁体によって前記浮遊ゲート
から絶縁されており、前記導電性スペーサは前記第二領
域の端部を画定するために使用されており、（ｆ）前記
導電性スペーサと電気的に接触し且つ前記第二絶縁物質
層によって前記浮遊ゲートから電気的に絶縁されその上
側に導電性制御ゲートが形成されている、ことを特徴と
する分割ゲートメモリセル。 - 【請求項２】 ＥＰＲＯＭにおいて使用可能な分割ゲ
ートメモリセルにおいて、（ａ）互いに離隔された第一
及び第二のＮ＋領域が形成されており且つそれらの間に
基板チャンネル領域を画定しているＰ−シリコン基板が
設けられており、（ｂ）前記チャンネル領域の上にゲー
ト酸化物層が形成されており、（ｃ）ポリシリコン浮遊
ゲートが前記ゲート酸化物層上に形成されており且つ前
記浮遊ゲートの第一端部と前記第一のＮ＋領域との間の
前記チャンネル領域の第一セクションに亘って延在して
おり、その際に前記浮遊ゲートの前記第一端部と前記第
二のＮ＋領域との間に前記チャンネル領域の第二セクシ
ョンを画定しており、前記浮遊ゲートの第二端部は前記
第一のＮ＋領域の端部を画定するために使用されており
、（ｄ）ポリシリコンスペーサが前記浮遊ゲートに隣接
し且つ前記チャンネル領域の前記第二セクションの上側
に形成されており、前記ポリシリコンスペーサはそれら
の間に形成されている側壁酸化物によって前記浮遊ゲー
トから絶縁されており、前記ポリシリコンスペーサは前
記第二Ｎ＋領域の端部を画定するために使用されており
、（ｅ）ポリシリコン制御ゲートが前記導電性スペーサ
と電気的に接触し且つ前記浮遊ゲートの上側で且つそれ
から絶縁物質層によって電気的に絶縁されて形成されて
いる、ことを特徴とする分割ゲートメモリセル。 - 【請求項３】 請求項２において、前記ポリシリコン
制御ゲートと前記浮遊ゲートとの間に形成されている前
記絶縁物質層がＯＮＯから形成されていることを特徴と
する分割ゲートメモリセル。 - 【請求項４】 ＥＰＲＯＭにおいて使用可能な分割ゲ
ートメモリセルにおいて、（ａ）互いに離隔して第一及
び第二のＮ＋領域が形成されており且つそれらの間に基
板チャンネル領域を画定しているＰ−シリコン基板が設
けられており、（ｂ）ゲート酸化物層が前記チャンネル
領域上に形成されており、（ｃ）ポリシリコン浮遊ゲー
トが前記ゲート酸化物層上で前記浮遊ゲートの第一端部
と前記第一のＮ＋領域との間で前記チャンネル領域の第
一セクションの上側に延在して形成されており、その際
に前記浮遊ゲートの前記第一端部と前記第二のＮ＋領域
との間に前記チャンネル領域の第二セクションを画定し
ており、前記浮遊ゲートの第二端部は前記第一のＮ＋領
域の端部を画定するために使用されており、（ｄ）前記
ポリシリコン浮遊ゲートの前記第一及び第二端部にそれ
ぞれ隣接して第一及び第二のポリシリコンスペーサが形
成されており、前記第一のポリシリコンスペーサは前記
第一のＮ＋領域の上側に位置しており且つ前記浮遊ゲー
トからそれらの間に形成されている側壁酸化物によって
絶縁されており、前記第二のポリシリコンスペーサは前
記チャンネル領域の前記第二のセクションの上側に位置
しており且つ前記浮遊ゲートからそれらの間に形成され
ている側壁酸化物によって分離されており、（ｅ）ポリ
シリコン制御ゲートが前記第一及び第二のポリシリコン
スペーサと電気的に接触し且つ前記浮遊ゲートの上側に
位置し前記浮遊ゲートからそれらの間に形成されている
ＯＮＯ層によって電気的に分離されている、ことを特徴
とする分割ゲートメモリセル。 - 【請求項５】 第一導電型の半導体基板内に分割ゲー
トメモリセルを製造する方法において、（ａ）前記基板
の上側に位置し前記基板から第一絶縁物質層によって電
気的に分離して導電性浮遊ゲートを形成し、前記浮遊ゲ
ートはその上側に第二絶縁物質層が形成されており、（
ｂ）前記浮遊ゲートの第一端部上に側壁絶縁体を形成し
、（ｃ）前記浮遊ゲートの前記第一端部に隣接し且つそ
れから前記側壁絶縁体によって分離されて導電性スペー
サを形成し、（ｄ）前記浮遊ゲートの第二端部を使用し
て前記基板内に第二導電型の第一及び第二の領域を形成
して前記第一領域の端部を画定し、且つその際に前記導
電性スペーサの端部を使用して前記第二の領域の端部を
画定し、（ｅ）前記導電性スペーサと電気的に接触し且
つ前記浮遊ゲートの上側に位置し且つ前記浮遊ゲートか
ら第二絶縁性物質層によって電気的に分離して導電性制
御ゲートを形成する、上記各ステップを有することを特
徴とする方法。 - 【請求項６】 Ｐ−シリコン基板内に分割ゲートメモ
リセルを製造する方法において、（ａ）前記基板の上側
に位置し且つそれからゲート酸化物層によって電気的に
分離してポリシリコン浮遊ゲートを形成し、前記浮遊ゲ
ートはその上にＯＮＯ層が形成されており、（ｂ）前記
浮遊ゲートの第一端部上に側壁酸化物を形成し、（ｃ）
前記浮遊ゲートの前記第一端部に隣接し且つそれから前
記側壁酸化物によって絶縁してポリシリコンスペーサを
形成し、（ｄ）前記基板内に第一及び第二のＮ＋領域を
形成し、その際に前記第一のＮ＋領域の端部を画定する
ために前記浮遊ゲートの第二端部を使用し且つ前記第二
のＮ＋領域の端部を画定するために前記ポリシリコンス
ペーサの端部を使用し、（ｅ）前記ポリシリコンスペー
サと電気的に接触し且つ前記浮遊ゲートの上側に位置し
且つそれからＯＮＯ層によって電気的に分離して導電性
制御ゲートを形成する、上記各ステップを有することを
特徴とする方法。 - 【請求項７】 第一導電型の半導体基板内に分割ゲー
トメモリセルを製造する方法において、（ａ）前記基板
の上側に位置し且つそれから第一絶縁物質層によって電
気的に分離して導電性浮遊ゲートを形成し、前記浮遊ゲ
ートはその上に第二絶縁物質層が形成されており、（ｂ
）前記基板内に第二導電型の第一領域を形成し、その際
に前記第一領域の端部を画定するために前記浮遊ゲート
の第一端部を使用し、（ｃ）前記浮遊ゲートの前記第一
端部及び反対側の第二端部上に第一及び第二側壁絶縁体
をそれぞれ形成し、（ｄ）前記浮遊ゲートの前記第一及
び第二端部に隣接し且つそれからそれぞれの第一及び第
二側壁絶縁体によって分離されて第一及び第二の導電性
スペーサを形成し、（ｅ）前記基板内に第二導電型の第
二領域を形成し、その際に前記第二領域の端部を画定す
るために前記第二の導電性スペーサの端部を使用し、（
ｆ）前記第一及び第二の導電性スペーサと電気的に接触
し且つ前記浮遊ゲートの上側に位置し且つそれから前記
第二の絶縁物質層によって電気的に分離して導電性制御
ゲートを形成する、上記各ステップを有することを特徴
とする方法。 - 【請求項８】 Ｐ−シリコン基板内に分割ゲートメモ
リセルを製造する方法において、（ａ）前記基板の上側
に位置し且つそれからゲート酸化物層によって電気的に
分離してポリシリコン浮遊ゲートを形成し、前記浮遊ゲ
ートはその上にＯＮＯ層が形成されており、（ｂ）前記
基板内に第一のＮ＋領域を形成し、その際に前記第一の
Ｎ＋領域の端部を画定するために前記浮遊ゲートの第一
端部を使用し、（ｃ）前記浮遊ゲートの前記第一端部及
びそれと反対側の第二端部上に第一及び第二の側壁酸化
物層をそれぞれ形成し、（ｄ）前記浮遊ゲートの前記第
一及び第二端部に隣接し且つそれらからそれぞれの第一
及び第二側壁酸化物層によって分離されて第一及び第二
のポリシリコンスペーサを形成し、（ｅ）前記基板内に
第二のＮ＋領域を形成し、その際に前記第二のＮ＋領域
の端部を画定するために前記第二のポリシリコンスペー
サの端部を使用し、（ｆ）前記第一及び第二のポリシリ
コンスペーサと電気的に接触し且つ前記浮遊ゲートの上
側に位置し且つそれからＯＮＯ層によって電気的に分離
してポリシリコン制御ゲートを形成する、上記各ステッ
プを有することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54539790A | 1990-06-28 | 1990-06-28 | |
| US545397 | 1990-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233278A true JPH04233278A (ja) | 1992-08-21 |
| JP3086282B2 JP3086282B2 (ja) | 2000-09-11 |
Family
ID=24176053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03154328A Expired - Lifetime JP3086282B2 (ja) | 1990-06-28 | 1991-06-26 | ポリシリコンスペーサを使用した分割ゲートｅｐｒｏｍセル |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0463511B1 (ja) |
| JP (1) | JP3086282B2 (ja) |
| KR (1) | KR100236009B1 (ja) |
| DE (1) | DE69131032T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213488A (ja) * | 1994-11-05 | 1996-08-20 | Lg Semicon Co Ltd | 非揮発性メモリ半導体素子およびその製造方法 |
| US5880499A (en) * | 1994-11-11 | 1999-03-09 | Nec Corporation | Memory cell of a nonvolatile semiconductor device |
| US6017793A (en) * | 1994-11-11 | 2000-01-25 | Nec Corporation | Method of forming a memory cell of a nonvolatile semiconductor memory device |
| JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| KR100554833B1 (ko) * | 1999-10-11 | 2006-02-22 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그의 제조방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5900657A (en) * | 1997-05-19 | 1999-05-04 | National Semiconductor Corp. | MOS switch that reduces clock feed through in a switched capacitor circuit |
| CN1309426A (zh) * | 1999-11-12 | 2001-08-22 | 密克罗奇普技术公司 | 用于独立阀值电压控制的存储单元和选择栅的装置及方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4639893A (en) * | 1984-05-15 | 1987-01-27 | Wafer Scale Integration, Inc. | Self-aligned split gate EPROM |
| JPS61136274A (ja) * | 1984-12-07 | 1986-06-24 | Toshiba Corp | 半導体装置 |
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| JPH01248670A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | 不揮発性半導体記憶装置ならびにその動作方法および製造方法 |
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
-
1991
- 1991-06-14 EP EP91109796A patent/EP0463511B1/en not_active Expired - Lifetime
- 1991-06-14 DE DE69131032T patent/DE69131032T2/de not_active Expired - Fee Related
- 1991-06-26 JP JP03154328A patent/JP3086282B2/ja not_active Expired - Lifetime
- 1991-06-27 KR KR1019910010781A patent/KR100236009B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213488A (ja) * | 1994-11-05 | 1996-08-20 | Lg Semicon Co Ltd | 非揮発性メモリ半導体素子およびその製造方法 |
| US5880499A (en) * | 1994-11-11 | 1999-03-09 | Nec Corporation | Memory cell of a nonvolatile semiconductor device |
| US6017793A (en) * | 1994-11-11 | 2000-01-25 | Nec Corporation | Method of forming a memory cell of a nonvolatile semiconductor memory device |
| KR100554833B1 (ko) * | 1999-10-11 | 2006-02-22 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그의 제조방법 |
| JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100236009B1 (ko) | 1999-12-15 |
| EP0463511A2 (en) | 1992-01-02 |
| EP0463511A3 (en) | 1993-04-07 |
| EP0463511B1 (en) | 1999-03-24 |
| DE69131032D1 (de) | 1999-04-29 |
| DE69131032T2 (de) | 1999-10-21 |
| JP3086282B2 (ja) | 2000-09-11 |
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