JPS61136274A - 半導体装置 - Google Patents

半導体装置

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JPS61136274A
JPS61136274A JP59258515A JP25851584A JPS61136274A JP S61136274 A JPS61136274 A JP S61136274A JP 59258515 A JP59258515 A JP 59258515A JP 25851584 A JP25851584 A JP 25851584A JP S61136274 A JPS61136274 A JP S61136274A
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gate electrode
film
silicon
oxide film
semiconductor device
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Masaki Sato
正毅 佐藤
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Toshiba Corp
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は浮遊ゲート電極および制御ゲート電橋からな
る二重ゲート構造を有する半導体装置に関する。
［発明の技術的背景とその問題点１ 浮遊ゲート電極（フローティングゲート電極）およびＭ
ｉｌｌゲート電極（コントロールゲート電極）からなる
二重ゲート構造を有する半導体装置は、しきいｉＩ電圧
の状態を外部から制御することができるので記憶装置等
でデータ記憶素子として用いられている。
第５図（ａ）、［））はこのような二重ゲート型の半導
体装置の従来の構造を、互いに直交する異なる断面で示
したものである。この半導体装置では、ｐ型の半導体基
板１１の表面領域にｎ型のソース、ドレイン領域１２．
１３が形成されている。上記ソース、ドレイン領域１２
．１３間のチャネル領域１４上には絶縁膜１５を介して
例えば多結晶シリコンからなる浮遊ゲート電極１６が形
成されている。さらに上記浮遊ゲート電極１６上には絶
縁膜１７を介して例えば多結晶シリコンからなる制御ゲ
ート電極１８が形成されている。そして上記制御ゲート
電極１８を含む表面全面はシリコン酸化膜等からなる絶
縁膜１９によって被覆されている。なお、第５図（ｂ）
の断面図中、２０は基板の素子流域を分離するためのフ
ィールド絶縁膜である。
このような半導体装置において、浮遊ゲート電橋１６は
どこにも接続されておらず電気的に浮遊状態にされてい
る。このため、例えば制御ゲート電極１８と浮遊ゲート
電１ｉ１６との間に存在している容重のカップリング等
を利用して絶縁膜１７内に強電界を誘発せしめ、ファウ
ラーノルドハイム（ＦＯｗｌｅｒ　　Ｎｏｌｄｈｅｉｍ
）のトンネル電流を流すことにより浮遊ゲート電極１６
内に選択的に電荷を注入したり、あるいはソース、ドレ
イン領域１２、１３間に電圧を印加してチャネル電流を
流し、ドレイン近傍でホットエレクトロンを発生させこ
れを浮遊ゲート電極１６内に選択的に注入することによ
ってしきい値電圧を上昇させ、データの書込み、すなわ
ちプログラムを行なっている。そして、このようにして
浮遊ゲート電極１６内に注入された電荷はデータの再プ
ログラムを行なわない限り保持され続けるので、一度プ
ログラムされたデータは不揮発的に記憶され続ける。
ところで、このような半導体装置では、データの書込み
または読み出し状態にない非選択のものについての電荷
の流出および注入が問題となる。
すなわち、非選択のものに電荷が出入したのでは誤った
データがこの半導体装置から読み出される恐れがある。
このような誤動作は、半導体装置の高集積化、微細化に
伴う絶縁膜の薄膜化並びに製造プロセスの低温化により
今後、多発する傾向にある。すなわち、通常、浮遊ゲー
ト電極に使用される多結晶シリコンは絶縁膜としての熱
酸化膜で覆われるが、この熱酸化膜の薄膜化と酸化濃度
の低温化とにより局所的な凹凸の拡大などによる電荷の
集中により、リーク電流が発生し易いと考えられている
。
このような問題を解消する目的で本発明者は次のような
半導体装置を開発した。この半導体装置はｒ１９８４　
　ＳＹＭＰＯ８ｒＵＭ　　ＯＮ　　ＶＬＳＩ　　ＴＥＣ
ＨＮＯＬＯＧＹ　　ＤＩＧＥＳＴ　　ＯＦ　丁ＥＣＨＮ
ＩＣＡＬ　　ＰＡＰＥＲ３Ｊの第４０頁ないし４２頁に
詳細に説明されているものであり、その構成を第６図（
ａ）、（ｂ）の断面図に示す。
この半導体装置は浮遊ゲート電極１６と制御ゲート１ｉ
ｌｉ１８との間に存在している絶縁膜を、多結晶シリ′
コンの酸化Ｈ２１、シリコン窒化膜２２およびこのシリ
コン窒化膜の酸化膜２３からなる複合膜で構成したもの
、である。このような構成の半導体装置では、従来の多
結晶シリコンの熱酸化膜に比べてはるかにリーク電流を
低減することが可能になった。
しかしながら、このような構造を採用しても、製造プロ
セスのさらなる低温化により、第６図（ａ）のＸ点や第
６図（ｂ）のＹ点等において比較的大きなリーク電流の
発生が確認された。
素子の高集積化とウェハサイズの大口径化は集積回路の
高機能化と低価格化にとって必須な条件であり、それに
伴い製造プロセスの低温化は避けて通ることができない
問題である。このため、低温プロセスでも上記のような
リーク電流はできるだけ低く抑制しなければならない。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、浮遊ゲート電極と制御ゲート電極との
間に生じるリーク電流を十分に抑制することができる半
導体装置を提供することにある。
［発明の概要］ 上記目的を達成するためこの発明の半導体装置にあって
は、ソースおよびドレイン領域、少なくとも上記ソース
およびドレイン領域間のチャネルｗＡｗ、上に形成され
電気的に浮遊状態にされた浮遊ゲート電極、上記浮遊ゲ
ート電極上に形成された第１の絶帽り上記第１の絶縁膜
上に形成された制御ゲート電極を備え、上記第１の絶縁
膜とは異なる第２の絶ａ！ｌｌにより周囲が被覆された
半導体装置において、上記ソースおよびドレイン領域の
配列方向で上記第１の絶縁膜を上記浮遊ゲート電極から
張出して形成するようにしたものである。
このような構成とすることにより、最もリーク電流が発
生し易い前記第６図（１））のＹ点だけではなく、第６
図（ａ）のＸ点においても電界の集中を避けることがで
き、これによりリーク電流の発生が大幅に抑制される。
［発明の実施例］ 以下、図面を参照してこの発明に係る半導体装置の一実
施例を説明する。
第１図（ａ）ないしくｅ）および第２図（ａ）ないしく
ｅ）はこの発明に係る半導体装置をＥＰＲＯＭ（電気的
にデータプログラム可能な読み出し専用メモリ）のメモ
リセルに実施した場合の製造工程を示す断面図、第３図
（ａ）、（ｂ）はそのパターン平面図であり、第１図と
第２図とて対応する図面は互いに直交する異なる断面で
のものが示されている。
まず、第１図（ａ）および第２図（ａ）に示す−ように
、ｐ型で［１００］結晶面、比抵抗２０Ω・ＣＩのシリ
コン半導体基板３１上に熱酸化膜３２を形成し、ざらに
シリコン窒化膜３３を気相成長法により１＃積形成する
。次に活性領域となる部分をフォトリソグラフィー技術
によりパターニングし、さらに通常のＭＯＳトランジス
タ製造技術を用いてチャネルストップ用の不純物、例え
ばボロンをイオン注入し、次に選択酸化を行なってフィ
ールド酸化ｇ３４を１μｍ程度形成する。
次に上記シリコン窒化膜３３および熱酸化膜３２を除去
した後、第１図（ｂ）および第２図（ｂ）に示すように
、シリコン基板３１の表面に新たにシリコン酸化膜３５
を２００人程レジ積形成する。次にしきいｉｌ電圧制御
のための不純物として、ボロンを７０Ｋ　ｅ　Ｖ、３　
ｘｉｏｔ　”　ｃｍ−２でイオン注入した後、全面に気
相成長法により多結晶シリコンＩＩ！Ｉ３６を４０００
人程度堆積形成する。そしてこの多結晶シリコン膜３６
に不純物としてリンを３　ｘｌＯ２０ｃｍ−３ドープす
る。このドーピング方法としては通常のＰＯＣｌ３拡散
を９５０℃で２０分間程度行なうのが好ましいが、イオ
ン注入法で行なってもよい。
次に第３図（ａ＞のパターン平面図に示すように、各セ
ル間の浮遊ゲート電極の分離を行なうために上記多結晶
シリコン膜３６をフォトリソグラフィー技術を用いてパ
ターニングし、図中斜線を付した［にのみ多結晶シリコ
ン膜３６を残す。なお、第３図、（ａ）中、３７は前記
フィールド酸化膜３４により分離され、この後、活性＠
域となる部分である。
次に第１図（Ｃ）および第２図（Ｃ）に示すよう′に、
多結晶シリコンＩａ３６上にシリコン酸化ｇ！３８を３
００人程変形成した後、気相成長法によりシリコン窒化
膜３９を１５０人程レジ成し、ざらにその表面に６０人
程度の厚みのシリコン酸化膜４ｏを形成する。このシリ
コン酸化膜４０は例えば、９５０”Ｃでの水素燃ＴＡＭ
Ｉ化法により形成する。ざらに続いて全面に気相成長法
により多結晶シリコン膜４１を形成し、この多結晶シリ
コン８１４１に不純物としてリンを５ｘ１０２０　ｃｍ
−’程度ドープする。そしてこの上にレジストパターン
４２を形成する。
次に第１図（ｄ）および第２図（ｄ）に示すように、異
方性ドライエツチング技術を用い、上記レジストパター
ン４２をマスクとして上記多結晶シリコン膜４１を選択
的にエツチングする。この際のエツチングガスはＣＣｌ
４を主成分としたものを利用することができる。これに
続いて、上記レジストパターン４２をマスクとし、ＣＦ
４ガスを主成分としたエツチングガス中で異方性ドライ
エツチング技術によるエツチングを行なって、上記シリ
コン酸化膜４０、シリコン窒化膜３９およびシリコン酸
化膜３８を順次選択的にエツチングする。次にＣＣｌ４
を主成分としたエツチングカス中で多結晶シリコン膜３
６を選択的にエツチングする。すなわち、上記多結晶シ
リコン膜３Ｇは第３図（ｂ）において斜線を付した部分
にのみ残され、これら各多結晶シリコン族は各セルの浮
遊ゲート電極４３にされる。また第３図（ｂ）において
横方向に配列して形成された各多結晶シリコン躾４１は
各セルの制御ゲート電極４４にされる。ざらに次にＣＦ
４ガスを主成分としたエツチングガス中で等方性ドライ
エツチングを行ない、上記浮遊ゲート電ｔ！１ｉ４３お
よび制御ゲート電極４４それぞれを約５００レジ度横方
向にエツチングして、第２図（ｄ）に示すように予め選
択的にエツチングされたシリコン酸化膜４０、シリコン
窒化ＷＡ３９およびシリコン酸化膜３８からなる多層膜
構造が上記浮遊ゲート電極４３および制御ゲート電極４
４それぞれから張出すような構造にする。
次に上記レジストパターン４２を除去した後、ソース、
ドレイン拡散領域を形成するためにヒ素を４、ＯＫ　ｅ
　Ｖで２Ｘ１０１６　ＣＩ−２の濃度で基板３１にイオ
ン注入する。この後、拡散を行なって、第１図（ｅ）お
よび第２図（ｅ）に示すようにｎ型のソース、ドレイン
＠ＶＬ４５．４６を形成する。さらにその後、９５０℃
、０２雰囲気中でシリコン酸化膜４１を全面に堆積形成
する。
この後は通常のＭＯ３半導体装置の製造方法に従い、気
相成長法によりシリコン酸化膜（図示せず）を５０００
人の厚みで堆積形成し、ざらにリンガラス（図示せず）
を７０００人の厚みで堆積形成した後、９５０℃で３０
分間アニール処理し、ざらにコンタクト孔の開口および
アルミニューム等による配線を形成することによりＥＰ
ＲＯＭセルが完成される。
この半導体装置では、気相成長法により形成されたシリ
コン窒化膜３９がソース、ドレイン領域４５゜４６の配
列方向で浮遊ゲート電極４３から張出した構造となって
いる。このため、この浮遊ゲート電極４３から制御ゲー
ト電極４４へのリーク電流の経路の距離は従来よりも長
くなる。すなわち、シリコン窒化膜の誘電率がシリコン
酸化膜に比べて高いので、シリコン窒化膜３９内におけ
る電界はシリコン酸化膜に比べて弱くなっているので、
シリコン窒化膜３９を設けたことにより、浮遊ゲート電
極４３と！ｌＪｔ！ｌゲート電極４４との間の距離が実
効的に長くなった場合と等価になる。しかもシリコン窒
化膜３９が浮遊ゲート電極４３から張出した構造となっ
ているので、第２図（ｅ）におけるシリコン窒化膜３９
のエツジ点２においても浮遊ゲート電極４３と制御ゲー
トＮ極４４との間の距離は実効的に長くなっている。こ
のため、このエツジ点Ｚで゛の電界の集中がなくなり、
リーク電流の発生を極めて低く抑制することができる。
ここで前記第６図の構造と比較した場合、第６図のもの
は上記エツジ点Ｚより内側の部分では上記実施例のもの
と同様のリーク電流の抑制効果を有している。ところが
、シリコン窒化膜２２とシリコン酸化膜等からなる絶縁
膜１９との界面付近では浮遊ゲート電極１６と制御ゲー
ト電極１８との間には絶縁膜１９シか存在していないの
で、絶縁膜の実効的な上昇が望めないばかりか、界面ト
ラップを介してのリークが発生し易く、リークＮＮは増
大してしまう。
これらのことから、上記実施例の半導体装置によれば、
単位エツジ長当りのリーク電流の発生は従来の１／１０
から１／１００に抑制された。
第４図（ａ）ないしくＣ）はこの発明の他の実施例に係
る半導体装置の製造工程を示す断面図である。上記実施
例の場合に、シリコン窒化膜３９はソース、ドレイン領
域４５．４６の配列方向と直交する方向では複数のセル
に対して共通に形成しているが、この実施例の装置では
各セル毎にシリコン窒化ｉ！３９を分離するようにして
いる。
以下、その製造工程を順次説明する。まず、シリコン半
導体基板３１上に熱酸化１１３２を形成し、ざらにシリ
コン窒化！ａ３３を気相成長法により堆積形成する。次
に活性ｔ１４ｍとなる部分をフォトリソグラフィー技術
によりバターニングし、ざらに通常のＭＯＳトランジス
タ製造技術を用いてチャネルストップ用の不純物、例え
ばボロンをイオン注入し、次に選択酸化を行なってフィ
ールド酸化膜３４を１μｍ程度形成するところまでは上
記実施例と同様である。
次に第４図（ａ）に示すように、上記シリコン窒化膜３
３および熱酸化膜３２を除去した後、シリ」ン基板°３
１の表面にシリコン酸化１１ｕ５１を２０００人の厚み
に形成する。次にしきい値電圧制御のための不純物とし
て、ボロンを７０Ｋ　ｅ　Ｖで３　ｘ　１０１２　ｃｒ
２イオン注入した後、全面に気相成長法により多結晶シ
リコン躾５２を４０００人程度堆積形成し、さらにこの
多結晶シリコン１ｌＩ５２に不純物としてリンを３　ｘ
１０２０　ｃ＋ａ−３ドープする。次に上記多結晶シリ
コン膜５２の表面を熱酸化して　２００人程レジ厚みの
シリコン酸化膜５３を形成する。この際、酸化温度は９
５０℃以下とすることがチャネル部分に予め注入されて
いるボロンの熱拡散を防止し、チャネル表面で濃度が薄
り、チャネルの深部で濃度が濃いプロファイルを得るた
めに有効である。このようなチャネル濃度分布はセルの
微細化に伴うショートチャネル効果を防止し、またチャ
ネルホットエレクトロンの発生効率の＾いセル構造を達
成するためには必要である。
次に上記シリコン酸化膜５３上に、気相成長法によりシ
リコン窒化膜５４を　１５０人程レジ厚みに形成した後
、その表面に６０人の厚みのシリコン酸化膜５５を形成
する。その後、前記第３図（ａ）の場合と同様に多結晶
シリコン模５２の分離を行なうため、シリコン酸化膜５
５、シリコン窒化膜５４、シリコン酸化膜５３および多
結晶シリコン膜５２からなる多層膜構造をフォトリソグ
ラフィー技術を用いて選択的に除去する。このとき、図
示していないが、セル以外の周辺回路形成予定領域部分
のシリコン酸化膜５５、シリコン窒化［９５４、シリコ
ン酸化膜５３および多結晶シリコン＠５２からなる多層
膜構造も除去する。
次に基板表面を洗浄した後、周辺回路形成予定領域部分
にシリコン酸化膜を９００℃程度の低温で３００人程レ
ジ積形成する（図示せず）。そしてここで形成されたシ
リコン酸化膜は、この後、周辺回路を構成するトランジ
スタのゲート酸化膜として利用される。
このとき、シリコン酸化膜はセル部分の露出面にも同時
に形成されるものであるが、低温成長により形成される
ため、多結晶シリコン膜５２の露出面におけるシリコン
酸化膜の成長速度が速くなり、第４図（ｂ）に示すよう
に、多結晶シリコン［１５２の端部には８００人の厚み
のシリコン酸化膜５６が形成され、これと同時に多結晶
シリコンＩｌ！５２の端部は後退する。
次に周辺回路を構成するトランジスタのしきい直電圧制
御のため、通常のイオン注入技術を用いて所望領域に選
択的に不純物イオンを注入した後。
再び基板表面を洗浄する。
次に第４５Ｊ　（ｃ）に示すように、全面に制御ゲート
電極用の多結晶シリコン膜５１を堆積形成する。
その後、前記第２図（ｅ）と同様のゲート構造を得るた
め、上記多結晶シリコン膜５１、シリコン酸化ａＳＳ、
シリコン窒化躾５４、シリコン酸化膜５３および多結晶
シリコン１１５２からなる多層膜を異方性ドライエツチ
ング技術により順次選択的に除去し、ざらに続いて、浮
遊ゲート電極および制帥ゲート電極として利用される上
記多結晶シリコンＭ５２および５１それぞれを約５００
レジ度横方向にエツチングして、シリコン酸化＠５５、
シリコン窒化膜５４およびシリコン酸化膜５３からなる
多層膜構造が上記多結晶シリコンｌｌ５２および５７そ
れぞれから張出すような構造にする。
この後は、周辺回路形成予定領域部分における多結晶シ
リコン躾５７をフォトリソグラフィー技術を用いて選択
的に除去し、次にソース、ドレイン拡散領域を形成する
ための不純物をドープし、９５０℃の０２雰囲気中でシ
リコン酸化膜を形成する。
゛さらに通常のＭＯ８半導体装置の製造プロセスに従い
、気相成長法により５０００人の厚みのシリコン酸化膜
を形成し、続いてリンガラス膜を７０００人形成し、９
５０℃で３０分間アニール処理する。ざらにコンタクト
孔の開口およびアルミニューム等による配線を形成する
ことによりＥＰＲＯＭセルが完成される。
この実施例による半導体装置でも上記実施例のものと同
様に、浮遊ゲート電Ｉのエツジでの電界の集中がなくな
り、リーク電流の発生を極めて低く抑制することができ
る。しかもこの実施例の装置では、周辺回路に用いるト
ランジスタのゲート酸化膜とセルのゲート酸化膜の膜厚
をそれぞれ独自に設定することができるので、設計の自
由度が増すのみではなく、プロセスの低温化が実現され
るため、素子の微細化並びにセルの古き込み特性の向上
が計れる。
なお、この発明は上記の実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記シリコン窒化ＷＡ３９もしくは５４の代わりに気
相成長法により形成された膜を用いるようにしても効果
がある。
［発明の効果］ 以上説明したようにこの発明によれば、浮遊ゲート電極
と＄１１１１１ゲート電極との間に生じるリーク電流を
十分に抑制することができる半導体装置を提供すること
ができる。
【図面の簡単な説明】
第１図および第２図はそれぞれこの発明の一実流′例に
係る半導体装置を製造する際の工程を示す断面図、第３
図は上記実施例の半導体装置のパターン平面図、第４図
はこの発明の他の実施例に係る半導体装置を製造する際
の工程を示す断面図、第５図および第６図はそれぞれ従
来装置の断面図である。 ３１・−０型のシリコン半導体基板、　３５．３８．４
０゜４１、５３．５５・・・シリコン酸化膜、３６．４
１・・・多結晶シリコン膜、３９．５４・・・シリコン
窒化膜、４３・・・浮遊ゲートＮ極、４４・・・制御ゲ
ート電極、４５・・・ソース領域、４６・・・ドレイン
領域。 出願人代理人　弁理士　鈴　江　武　彦第１図 （ｂ） （Ｃ） 第１図 （ｄ） （ｅ） 第２図 （ａ） （ｂ） 第２図 （ｄ） （ｅ） 第５図 （ａ） 第６図 （ａ） １１゜ （ｂ）

Claims (4)

    【特許請求の範囲】
  1. （１）ソースおよびドレイン領域と、少なくとも上記ソ
    ースおよびドレイン領域間のチャネル領域上に形成され
    電気的に浮遊状態にされた浮遊ゲート電極と、上記浮遊
    ゲート電極上に形成された第１の絶縁膜と、上記第１の
    絶縁膜上に形成された制御ゲート電極とを備え、上記第
    １の絶縁膜とは異なる第２の絶縁膜により周囲が被覆さ
    れた半導体装置において、上記ソースおよびドレイン領
    域の配列方向で上記第１の絶縁膜が上記浮遊ゲート電極
    から張出して形成されていることを特徴とする半導体装
    置。
  2. （２）前記第１の絶縁膜が窒化シリコン膜を含む膜で構
    成されている特許請求の範囲第１項に記載の半導体装置
    。
  3. （３）前記第１の絶縁膜が気相成長法により形成された
    シリコン酸化膜を含む膜で構成されている特許請求の範
    囲第１項に記載の半導体装置。
  4. （４）前記第１の絶縁膜が窒化シリコン膜およびこの窒
    化シリコン膜の表面を酸化して得られたシリコン酸化膜
    との多層膜から構成されている特許請求の範囲第１項に
    記載の半導体装置。
JP59258515A 1984-12-07 1984-12-07 半導体装置 Pending JPS61136274A (ja)

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JP59258515A JPS61136274A (ja) 1984-12-07 1984-12-07 半導体装置
US06/805,628 US4768080A (en) 1984-12-07 1985-12-06 Semiconductor device having floating and control gates
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