JPS59105371A - 不揮撥性半導体装置 - Google Patents
不揮撥性半導体装置Info
- Publication number
- JPS59105371A JPS59105371A JP21390282A JP21390282A JPS59105371A JP S59105371 A JPS59105371 A JP S59105371A JP 21390282 A JP21390282 A JP 21390282A JP 21390282 A JP21390282 A JP 21390282A JP S59105371 A JPS59105371 A JP S59105371A
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- JP
- Japan
- Prior art keywords
- film
- oxide film
- insulating film
- thermal nitride
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は読み出し、壱き込み特性の向上を図った不揮撥
性半導体装置に関するものである。
性半導体装置に関するものである。
一般にメモリ素子として使用されている不揮撥性半導体
装置として、ゲート構造をゲート絶縁膜、７０−ティン
グゲート、眉間絶縁膜、コントロールゲートにより構成
した所謂７０−テイングゲー）型ＭＯ８）ランリスタが
ある。これは、ドレイン領域近傍の空乏層中で発生した
ホントキャリアをゲート絶縁膜を通して注入するか、あ
るいは基板側からゲート絶縁膜ヲ連してキャリアをトン
ネル注入することにより、７０−ティングゲートへの電
荷の蓄積（＠き込み）を行ない、蓄積された電荷″ｆｒ
、第１ｊ用して読み出しを行なうようになっている。
装置として、ゲート構造をゲート絶縁膜、７０−ティン
グゲート、眉間絶縁膜、コントロールゲートにより構成
した所謂７０−テイングゲー）型ＭＯ８）ランリスタが
ある。これは、ドレイン領域近傍の空乏層中で発生した
ホントキャリアをゲート絶縁膜を通して注入するか、あ
るいは基板側からゲート絶縁膜ヲ連してキャリアをトン
ネル注入することにより、７０−ティングゲートへの電
荷の蓄積（＠き込み）を行ない、蓄積された電荷″ｆｒ
、第１ｊ用して読み出しを行なうようになっている。
ところでこの種の不揮撥性半導体装慣において前述しｆ
Ｃ書き込み、読み出しを良好に行なうためには、第１図
に示すフローティングゲート１の電位Ｖア。を基漁矩′
位（接地電位）である半導体基板５の電位ｖｓｕｂに対
してできるだけ太きくすることが好ましい。そして、こ
の電位Ｖｐｏｋ大にするためには、同図にゲート構造を
等測的に示すように、ゲート絶縁膜２のキャパシタＯＬ
、眉間絶縁膜３のキャパシタＣ２およびコントロールゲ
ート４の印加電圧ｖ。ｏの関係式■Ｆ。＝ ０２７ （
Ｃ（＋０２）×■ｏｏに基づいて、層間絶縁膜３のキャ
パシタ０２にキャパシタＣＩに対して太きくすればよい
ことが判る。
Ｃ書き込み、読み出しを良好に行なうためには、第１図
に示すフローティングゲート１の電位Ｖア。を基漁矩′
位（接地電位）である半導体基板５の電位ｖｓｕｂに対
してできるだけ太きくすることが好ましい。そして、こ
の電位Ｖｐｏｋ大にするためには、同図にゲート構造を
等測的に示すように、ゲート絶縁膜２のキャパシタＯＬ
、眉間絶縁膜３のキャパシタＣ２およびコントロールゲ
ート４の印加電圧ｖ。ｏの関係式■Ｆ。＝ ０２７ （
Ｃ（＋０２）×■ｏｏに基づいて、層間絶縁膜３のキャ
パシタ０２にキャパシタＣＩに対して太きくすればよい
ことが判る。
このため、従来装置にあっては、キャパシタｃｚを増大
するために層間絶縁膜３の（１）薄型化、（２）誘電座
の増大、（３）面積の増大のいずれかの対策を施す試み
がなされている。しかしながら、（１）の薄型化ではフ
ローテングゲート１とコントロールゲート４間のリーク
電流が増大してフローテングゲート１に蓄積した電荷の
保持性が悪く、かえって省き込み読み出し特性が悪化す
る。また、（２）の誘電Ｊ−内向上せるために層間絶縁
膜全ＣＶＤ法にょ多形成し７’ｃ ５１３Ｎ４膜或いは
これを８１０２膜でサンドイッチした膜構造とし穴もの
では、Ｓ ｉ３Ｎ４膜が籾な構造で不安定であシかっト
ラップ刺位が存在するために前述と同様にリーク電流が
増大し、書き込み、読み出し特性が低下される。更に（
３）の面積の増大ではトランジスタ面積、即ちセル面積
の増大音生じ、高集積化に適しないという問題がある。
するために層間絶縁膜３の（１）薄型化、（２）誘電座
の増大、（３）面積の増大のいずれかの対策を施す試み
がなされている。しかしながら、（１）の薄型化ではフ
ローテングゲート１とコントロールゲート４間のリーク
電流が増大してフローテングゲート１に蓄積した電荷の
保持性が悪く、かえって省き込み読み出し特性が悪化す
る。また、（２）の誘電Ｊ−内向上せるために層間絶縁
膜全ＣＶＤ法にょ多形成し７’ｃ ５１３Ｎ４膜或いは
これを８１０２膜でサンドイッチした膜構造とし穴もの
では、Ｓ ｉ３Ｎ４膜が籾な構造で不安定であシかっト
ラップ刺位が存在するために前述と同様にリーク電流が
増大し、書き込み、読み出し特性が低下される。更に（
３）の面積の増大ではトランジスタ面積、即ちセル面積
の増大音生じ、高集積化に適しないという問題がある。
したがって本発明の目的は、コントロールゲートとフロ
ーティングゲートとの間の眉間絶縁膜におけるリーク電
流の低減を図って書き込み、読み出し特性の向上を実現
することができる不揮損性半導体装置を提供することに
ある。
ーティングゲートとの間の眉間絶縁膜におけるリーク電
流の低減を図って書き込み、読み出し特性の向上を実現
することができる不揮損性半導体装置を提供することに
ある。
この目的を達成するために本発明は上述の層間絶縁膜全
シリコン酸化膜と、このシリコン酸化膜の熱窒化膜との
二重構造にしたものである。
シリコン酸化膜と、このシリコン酸化膜の熱窒化膜との
二重構造にしたものである。
以下、本発明を図示の実施例により欽明する。
第２図は本発明の不揮損性半導体装置の一実施例を示す
。第２図において、Ｐ型シリコン半導体基板１０にフィ
ールド酸化膜１１を形成して素子形成領域を形成し、こ
の素子形成領域にはＮ型のソース領域１２とドレイン領
域１３を拡散或いはイオン打込みによシ瘤成している。
。第２図において、Ｐ型シリコン半導体基板１０にフィ
ールド酸化膜１１を形成して素子形成領域を形成し、こ
の素子形成領域にはＮ型のソース領域１２とドレイン領
域１３を拡散或いはイオン打込みによシ瘤成している。
そして、これら両領域１２．１３上にわたって酸化シリ
コン（Ｓｔ、Ｏ，）からなるゲート絶縁膜１４を形成し
、その上にはポリシリコンにょシフローティングゲ−ト
１５’ｉ形成している。このフローティングゲート１５
は局面および上面を酸化させて形成した酸化シリコン膜
によシ被覆されるが、特に上面側の酸化シリコン膜１６
はこれに７ｆｉ定の厚さに形成している。その上で、こ
の酸化シリコン［１６の表面側を窒化させて熱窒化膜１
７を形成し、これら酸化シリコン膜１６と、熱窒化膜１
７とで二層（二重）構造の層間絶縁膜１８を構成してい
る。
コン（Ｓｔ、Ｏ，）からなるゲート絶縁膜１４を形成し
、その上にはポリシリコンにょシフローティングゲ−ト
１５’ｉ形成している。このフローティングゲート１５
は局面および上面を酸化させて形成した酸化シリコン膜
によシ被覆されるが、特に上面側の酸化シリコン膜１６
はこれに７ｆｉ定の厚さに形成している。その上で、こ
の酸化シリコン［１６の表面側を窒化させて熱窒化膜１
７を形成し、これら酸化シリコン膜１６と、熱窒化膜１
７とで二層（二重）構造の層間絶縁膜１８を構成してい
る。
この熱窒化膜１７の形成は、例えばＮＨ３（アンモニア
）ガス雰囲気内において酸化シリコン膜１６−ｉ１１０
０〜１２００℃に加熱することによ多形成することがで
きる。そして、その厚さは酸化シリコン膜１６の厚さ５
００Ａに対して熱窒化膜１７の厚さが１００Ａ程度が好
ましい。なお、このようにして形成されπ熱窒化膜はＯ
ＶＤ窒化膜と異なってトラップ皇位がなくかつ緻密な膜
となり、リーク電流の低減に有効となる。また、周知の
ように誘電土は酸化シリコンの約２倍ある。
）ガス雰囲気内において酸化シリコン膜１６−ｉ１１０
０〜１２００℃に加熱することによ多形成することがで
きる。そして、その厚さは酸化シリコン膜１６の厚さ５
００Ａに対して熱窒化膜１７の厚さが１００Ａ程度が好
ましい。なお、このようにして形成されπ熱窒化膜はＯ
ＶＤ窒化膜と異なってトラップ皇位がなくかつ緻密な膜
となり、リーク電流の低減に有効となる。また、周知の
ように誘電土は酸化シリコンの約２倍ある。
前記層間絶縁膜１８の上には、ポリシリコンにてコント
ロールゲート１９を形成し、これによシ所謂フローティ
ングゲート型のＭＯＳ）ランリスタを構成する。図中、
２０はＰａ（）等の絶縁膜、２１はソース領域１２、ド
レイン領域１３に導通するアルミニウムの配線層、２２
はファイナルパッシベーションである。
ロールゲート１９を形成し、これによシ所謂フローティ
ングゲート型のＭＯＳ）ランリスタを構成する。図中、
２０はＰａ（）等の絶縁膜、２１はソース領域１２、ド
レイン領域１３に導通するアルミニウムの配線層、２２
はファイナルパッシベーションである。
したがって以上の構成によれば、第１図に示したキャパ
シタＯ，，ＯｆｉのうちのＣｚｋｘその誘電体膜である
層間絶縁膜１８を醇化シリコン膜１６と熱窒化膜１７の
二重構造とすることにより増大することができる。即ち
、熱窒化膜１７の緻密性によシその安定性全高めて膜の
薄型化を可能にすると共に、熱窒化膜の高誘電出により
層間絶縁膜１８の薄型化、冨銹電座化を図シ、これによ
シ、リーク電流の低減を可能にする一方でキャパシタＣ
２の増大を達成できる。この結果、削成によシ与えられ
る書込み時の７０−ティングゲートの電位聞。の増大を
図りで７０−ティングゲート１５への電荷の蓄積、即ち
書き込み特性の向上を図シ、かつ一方ではリークの低減
によシミ荷の保持性能を向上して書き込みおよび読み出
し特性の向上を図ることができるのである。
シタＯ，，ＯｆｉのうちのＣｚｋｘその誘電体膜である
層間絶縁膜１８を醇化シリコン膜１６と熱窒化膜１７の
二重構造とすることにより増大することができる。即ち
、熱窒化膜１７の緻密性によシその安定性全高めて膜の
薄型化を可能にすると共に、熱窒化膜の高誘電出により
層間絶縁膜１８の薄型化、冨銹電座化を図シ、これによ
シ、リーク電流の低減を可能にする一方でキャパシタＣ
２の増大を達成できる。この結果、削成によシ与えられ
る書込み時の７０−ティングゲートの電位聞。の増大を
図りで７０−ティングゲート１５への電荷の蓄積、即ち
書き込み特性の向上を図シ、かつ一方ではリークの低減
によシミ荷の保持性能を向上して書き込みおよび読み出
し特性の向上を図ることができるのである。
なお、前記実施例は本発明の一例であり、その構造お゛
よび製法、特に熱窒化膜の製造方法には種々の変形が考
えられることは言うまでもない。また、Ｐチャンネル型
のＭＯＥＩ、或いはゲート絶縁膜がシリコン酌化膜以外
の所謂ＭＩＳ型電界効果トランジスタにも同様にして適
用することができる。
よび製法、特に熱窒化膜の製造方法には種々の変形が考
えられることは言うまでもない。また、Ｐチャンネル型
のＭＯＥＩ、或いはゲート絶縁膜がシリコン酌化膜以外
の所謂ＭＩＳ型電界効果トランジスタにも同様にして適
用することができる。
以上のように本発明の不揮撥性半導体装置によれば、フ
ローティングゲート構造の層間絶縁膜全酸化シリコンと
、その熱窒化膜との二層構造としているので、層間絶縁
膜の薄型化および高誘電率化を図って“キャパシタの増
大を実現する一方でリーク電流の低減を実現でき、これ
によりフローティングゲートにおける＠き込み、読み出
し特性の向上を図ると共に同時にメモリ保持の安定性の
向上を図ることができるという効果を奏する。
ローティングゲート構造の層間絶縁膜全酸化シリコンと
、その熱窒化膜との二層構造としているので、層間絶縁
膜の薄型化および高誘電率化を図って“キャパシタの増
大を実現する一方でリーク電流の低減を実現でき、これ
によりフローティングゲートにおける＠き込み、読み出
し特性の向上を図ると共に同時にメモリ保持の安定性の
向上を図ることができるという効果を奏する。
第１図はフローティングゲート構造の模式図、第２図は
本発明の不揮撥性半導体装置の断面図である。 １０・・・半導体基板、１２・・ソース領域、１３・・
・ドレイン領域、１４・・・ゲート絶縁膜、１５・・・
フローティングゲート、１６・・・酸化シリコン膜、１
７・・・熱窒化膜、１８・・・層間絶縁膜、１９・・・
コン）。 −ルゲート、２ｏ・・・ＰｓＧ、２２・・・ファイナル
パッシベーション ・ ＋１ 、′−，ン ＋ −
本発明の不揮撥性半導体装置の断面図である。 １０・・・半導体基板、１２・・ソース領域、１３・・
・ドレイン領域、１４・・・ゲート絶縁膜、１５・・・
フローティングゲート、１６・・・酸化シリコン膜、１
７・・・熱窒化膜、１８・・・層間絶縁膜、１９・・・
コン）。 −ルゲート、２ｏ・・・ＰｓＧ、２２・・・ファイナル
パッシベーション ・ ＋１ 、′−，ン ＋ −
Claims (1)
- 【特許請求の範囲】 １、 フローティングゲートとコントロールゲート間に
層間絶縁膜を介在させてなる不揮撥性半導体装箇におい
て、前記層間絶縁膜は酸化シリコン膜と、この酸化シリ
コン膜の熱窒化膜との二層構造として構成したことを特
徴とする不揮撥性半導体装置。 ２、酸化シリコン膜を下層に、熱窒化膜を上層とした二
層構造の層間絶縁膜として構成してなる特許請求の範囲
第１項記載の不揮撥性半導体装曾。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21390282A JPS59105371A (ja) | 1982-12-08 | 1982-12-08 | 不揮撥性半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21390282A JPS59105371A (ja) | 1982-12-08 | 1982-12-08 | 不揮撥性半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105371A true JPS59105371A (ja) | 1984-06-18 |
Family
ID=16646909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21390282A Pending JPS59105371A (ja) | 1982-12-08 | 1982-12-08 | 不揮撥性半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105371A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2572211A1 (fr) * | 1984-10-23 | 1986-04-25 | Sgs Microelettronica Spa | Cellule de memoire permanente du type " merged " (fusionne) a grille flottante superposee a la grille de commande et de selection |
| EP0187278A2 (en) * | 1984-12-07 | 1986-07-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JPS61222159A (ja) * | 1985-01-30 | 1986-10-02 | テキサス インスツルメンツ インコ−ポレイテツド | 電気的にプログラム可能なメモリ・セル |
| US5172200A (en) * | 1990-01-12 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | MOS memory device having a LDD structure and a visor-like insulating layer |
| WO2001069673A1 (fr) * | 2000-03-13 | 2001-09-20 | Tadahiro Ohmi | Dispositif de memoire flash et son procede de fabrication et procede de formation de pellicule dielectrique |
-
1982
- 1982-12-08 JP JP21390282A patent/JPS59105371A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2572211A1 (fr) * | 1984-10-23 | 1986-04-25 | Sgs Microelettronica Spa | Cellule de memoire permanente du type " merged " (fusionne) a grille flottante superposee a la grille de commande et de selection |
| EP0187278A2 (en) * | 1984-12-07 | 1986-07-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US4720323A (en) * | 1984-12-07 | 1988-01-19 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device |
| US4768080A (en) * | 1984-12-07 | 1988-08-30 | Kabushiki Kaisha Toshiba | Semiconductor device having floating and control gates |
| JPS61222159A (ja) * | 1985-01-30 | 1986-10-02 | テキサス インスツルメンツ インコ−ポレイテツド | 電気的にプログラム可能なメモリ・セル |
| US5172200A (en) * | 1990-01-12 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | MOS memory device having a LDD structure and a visor-like insulating layer |
| US6838394B2 (en) | 2000-03-13 | 2005-01-04 | Tadahiro Ohmi | Flash memory device and a fabrication process thereof, method of forming a dielectric film |
| US6551948B2 (en) | 2000-03-13 | 2003-04-22 | Tadahiro Ohmi | Flash memory device and a fabrication process thereof, method of forming a dielectric film |
| WO2001069673A1 (fr) * | 2000-03-13 | 2001-09-20 | Tadahiro Ohmi | Dispositif de memoire flash et son procede de fabrication et procede de formation de pellicule dielectrique |
| US6846753B2 (en) | 2000-03-13 | 2005-01-25 | Tadahiro Ohmi | Flash memory device and a fabrication process thereof, method of forming a dielectric film |
| US6998355B2 (en) | 2000-03-13 | 2006-02-14 | Tadahiro Ohmi | Flash memory device and a fabrication process thereof, method of forming a dielectric film |
| US6998354B2 (en) | 2000-03-13 | 2006-02-14 | Tadahiro Ohmi | Flash memory device and fabrication process thereof, method of forming a dielectric film |
| US7001855B2 (en) | 2000-03-13 | 2006-02-21 | Tadahiro Ohmi | Flash memory device and fabrication process thereof, method of forming a dielectric film |
| US7026681B2 (en) | 2000-03-13 | 2006-04-11 | Tadahiro Ohmi | Flash memory device and fabrication process thereof, method of forming a dielectric film |
| US7109083B2 (en) | 2000-03-13 | 2006-09-19 | Tadahiro Ohmi | Flash memory device and a fabrication process thereof, method of forming a dielectric film |
| KR100833406B1 (ko) | 2000-03-13 | 2008-05-28 | 다다히로 오미 | 플래시 메모리 소자 및 그 제조 방법, 유전체막의 형성 방법 |
| JP4987206B2 (ja) * | 2000-03-13 | 2012-07-25 | 公益財団法人国際科学振興財団 | フラッシュメモリ素子の製造方法 |
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