KR100833406B1 - 플래시 메모리 소자 및 그 제조 방법, 유전체막의 형성 방법 - Google Patents

플래시 메모리 소자 및 그 제조 방법, 유전체막의 형성 방법 Download PDF

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Abstract

플래시 메모리의 제조 방법은, Kr와 산화 가스 혹은 질화 가스에 의해 이루어지는 혼합 가스에 고밀도 플라즈마를 마이크로파 여기에 의해 형성하고, 형성된 플라즈마에 수반하는 원자상태 산소 O* 혹은 질화 수소 라디칼 NH*에 의해, 폴리실리콘 전극 표면을 질화 혹은 산화한다. 또, 이 플라즈마 처리에 의한 폴리실리콘막 상에의 산화막 및 질화막의 형성 방법을 개시한다.

Description

플래시 메모리 소자 및 그 제조 방법, 유전체막의 형성 방법{FLASH MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME, AND METHOD FOR FORMING DIELECTRIC FILM}
본 발명은 일반적으로 반도체 장치 및 그 제조 방법과 관한 것으로, 특히 유전체막의 형성 방법, 및 플래시 메모리 소자를 포함하는 전기적으로 정보의 개서가 가능한 비휘발성 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치에는 휘발성 메모리 장치인 DRAM나 SRAM, 비휘발성 메모리인 마스크(mask) ROM나 PROM, EPROM, EEPROM 등이 포함되지만, 메모리 셀 1개당 1개의 트랜지스터(transistor)를 갖는 EEPROM인 이른바 플래시 메모리는 소형·대용량·저소비 전력을 특징으로 하고 그 개량을 위해 막대한 노력이 이루어지고 있다. 특히, 플래시 메모리를 저전압으로 장기간에 걸쳐 안정하게 구동하는데는 균일하고 뛰어난 막질의 절연막이 필요 불가결하다.
우선, 종래의 플래시 메모리 소자를 일반적인 적층형 게이트(stacked-gate) 구조를 갖는 플래시 메모리 소자의 개념을 나타내는 도 1을 참조하면서 설명한다.
도 1을 참조하면, 플래시 메모리 소자는 실리콘 기판(1700) 상에 구성되어 있고, 상기 실리콘 기판(1700) 중에 형성된 소스 영역(1701) 및 드레인 영역(1702)과, 상기 실리콘 기판(1700) 상에 있어서 상기 소스 영역(1701)과 드레인 영역(1702)의 사이에 형성된 터널 게이트 산화막(1703)과, 상기 터널 게이트 산화막(1703) 상에 형성된 플로팅 게이트(1704)를 포함하고, 상기 플로팅 게이트(1704) 상에는 실리콘 산화막(1705)과 실리콘 질화막(1706)과 실리콘 산화막(1707)이 순차 적층되고, 또한 상기 실리콘 산화막(1707) 상에는 컨트롤 게이트(1708)가 형성되어 있다. 즉, 이 적층 구조의 플래시 메모리 셀에서는, 도 1에 나타내듯이, 플로팅 게이트(1704)와 컨트롤 게이트(1708)가 절연막(1705, 1706 및 1707)에 의해 이루어지는 절연 구조를 사이에 끼우듯이 적층되어 있다.
상기 플로팅 게이트(1704)와 컨트롤 게이트(1705) 사이에 설치되는 상기 절연 구조는, 플로팅 게이트(1704)와 컨트롤 게이트(1705)의 사이의 누설 전류를 억제하기 위해, 이와 같이 질화물막(1706)을 산화물막(1705 및 1707)으로 사이에 끼워 가지는, 이른바 ONO(Oxide Nitride Oxide) 구조를 가지는 것이 일반적이다. 통상의 플래시 메모리 소자에서는 터널 게이트 산화막(1703) 및 실리콘 산화막(1705)은 열산화법으로, 또 실리콘 질화막(1706) 및 실리콘 산화막(1707)은 CVD법으로 형성된다. 실리콘 산화막(1705)은 CVD로 형성되는 경우도 있다. 터널 게이트 산화막(1703)의 막 두께는 8㎚ 정도이고 및 절연막(1705, 1706, 1707)의 막 두께의 총계는 산화막 두께 환산으로 15㎚ 정도이다. 또, 이 메모리 셀 이외 3∼7㎚ 정도의 두께의 게이트 산화막을 갖는 저전압용 트랜지스터와 15∼30㎚ 두께의 게이트 산화막을 갖는 고전압용 트랜지스터가 동일 실리콘 상에 형성된다.
이와 같이 구성된 적층 구조의 플래시 메모리 셀에서는, 예를 들면 일례로서 정보의 기입시에 드레인(1702)에 약 5∼7V를 인가하고, 또한, 컨트롤 게이트(1708)에 12V 정도 이상의 고전압을 인가함으로써, 드레인 영역(1702) 부근에 발생하는 채널 핫 전자(channel hot electron)를 터널 절연막(1703)을 통해 플로팅 게이트에 축적한다. 또, 이와 같이 하여 축적된 전자를 소거할 때에는, 드레인 영역(1702)을 플로팅(floating)으로 하고, 컨트롤 게이트(control gate)(1708)를 접지하고, 소스 영역(1701)에 12V 정도 이상의 고전압을 인가함으로써, 상기 플로팅 게이트(1704)에 축적된 전자를 상기 소스 영역(1701)으로 뽑아 낸다.
그러나, 이 종래의 플래시 메모리 소자는, 정보의 기입 및 소거 동작시에 고전압을 필요로 하고, 이 고전압의 인가에 의해 다량의 기판 전류가 발생하여 터널 절연막이 열화하고, 소자 특성의 저하를 초래한다고 하는 문제점이 있었다. 또, 고전압 인가가 원인으로 되어, 개서 회수의 제한이나 과소거(過消去 ) 등의 문제가 내포되어 있다.
종래의 플래시 메모리 소자에 있어서 고전압을 인가하지 않으면 안되는 원인은, 절연막(1705, 1706 및 1707)으로 이루어지는 ONO(Oxide Nitride Oxide) 막의 막 두께가 두꺼운데 있다.
종래의 막 형성 기술에서는, 플로팅 게이트(1704) 상에 상기 절연막(1705)으로서 산화막을 형성할 때에 열산화 등의 고온 처리를 사용하면, 폴리 실리콘 게이트(1704)와 상기 산화막의 계면(界面)이 서말 버짓(thermal budget) 등의 영향으로 투박하게 되어 버리는 문제가 생기고 있었다. 한편, 이 문제를 회피하기 위해서 CVD 등의 저온 처리로 이 산화막을 형성하려고 할 경우, 고품질로 박막의 산화막을 형성하는 것이 곤란했다. 이러한 이유로 종래의 플래시 메모리 소자에서는 절연막(1705, 1706, 1707)의 막 두께를 두껍게 함으로써 절연막의 누설 전류를 억제하지 않을 수 없었다.
그러나, 절연막(1705, 1706, 1707)의 막 두께를 두껍게 하지 않으면 안되기 때문에, 이 종래의 플래시 메모리 소자에서는 기입 및 소거 전압이 필연적으로 높아져 버리고, 그 결과 상기 터널 게이트 절연막(1703)도 고전압에 견디도록 두껍게 할 필요가 있었다.
그래서, 본 발명은 상기의 과제를 해결한 신규하고 유용한 플래시 메모리 소자 및 그 제조 방법, 및 절연막의 형성 방법을 제공하는 것을 개괄적인 과제로 한다.
본 발명의 보다 구체적인 과제는, 누설 전류를 일으키는 일 없이 터널 게이트 절연막이나 플로팅 게이트와 컨트롤 게이트의 사이의 절연막의 막 두께를 감소시킬 수 있고, 저전압으로 기입 소거가 가능한, 저온에서 형성된 고품질인 절연막을 갖는 신뢰성 높은 고성능인 플래시 메모리 소자, 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 과제는, 폴리실리콘 상에 있어서 고품질인 절연막을 형성할 수 있는 절연막의 형성 방법을 제공하는데 있다.
본 발명의 다른 과제는, 실리콘 기판과, 상기 실리콘 기판상에 터널 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지는 플래시 메모리 소자에 있어서, 상기 제 1의 전극 표면에는 폴리실리콘이 존재하고, 상기 절연막은 적어도 실리콘 산화막과 실리콘 질화막을 1층씩 포함하는 적층 구조를 가지고, 상기 실리콘 산화막의 적어도 일부에 1010㎝-2 이상의 면 밀도의 Kr를 함유하는 것을 특징으로 하는 플래시 메모리 소자를 제공하는데 있다.
본 발명에 의하면, 플래시 메모리 소자에 있어서 플로팅 게이트 전극과 컨트롤 게이트 전극과의 사이의 절연막을, 원자상태 산소 O* 혹은 질화 수소 라디칼(radical) NH*를 효율적으로 형성하는 Ar 또는 Kr 플라즈마중에 있어서의 산화 반응 혹은 질화 반응에 의해 형성함으로써, 상기 절연막의 막질이 향상하고, 이에 수반하여 누설 전류를 증가시키는 일 없이 상기 절연막의 막 두께를 저감할 수 있다. 그 결과, 본 발명의 플래시 메모리 소자는 저전압에서 고속 동작이 가능하고, 또 긴 수명을 가진다.
본 발명의 그 외의 과제는, 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 폴리실리콘에 의해 이루어지는 되는 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 적어도 실리콘 산화막과 실리콘 질화막을 1층씩 포함하는 적층 구조를 갖는 플래시 메모리 소자의 제조 방법으로서, 상기 실리콘 산화막은, CVD법에 의해 퇴적된 실리콘 산화막을, 산소를 포함하는 가스와 Kr 가스를 주체로 하는 불활성 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기함으로써 형성되는 원자상태 산소 O*에 노출함으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에 의하면, 상기 전극간 절연막으로서 뛰어난 누설 전류 특성을 갖는 산화막이 얻어지기 때문에, 간단한 구성으로 플로팅 게이트 전극 중에 안정하게 전하를 보유할 수 있고, 저전압 구동이 가능한 플래시 메모리를 실현할 수 있다.
본 발명의 그 외의 과제는, 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 폴리실리콘에 의해 이루어지는 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 적어도 실리콘 산화막과 실리콘 질화막을 1층씩 포함하는 적층 구조를 갖는 플래시 메모리 소자의 제조 방법으로서, 상기 실리콘 질화막은, CVD법에 의해 퇴적된 실리콘 질화막을, NH3 가스 또는 N2 및 H2를 포함하는 가스와 Ar 또는 Kr 가스를 주체로 하는 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기함으로써 형성된 질화 수소 라디칼 NH*에 노출함으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에 의하면, 상기 전극간 절연막으로서 뛰어난 누설 전류 특성을 갖는 질화막이 얻어지기 때문에, 간단한 구성으로 플로팅 게이트 전극 중에 안정하게 전하를 보유할 수 있고, 저전압 구동이 가능한 플래시 메모리를 실현할 수 있다.
본 발명의 그 외의 과제는, 기판상에 폴리실리콘막을 퇴적하는 공정과, 상기 폴리실리콘막의 표면을, 산소를 포함하는 가스와 Kr 가스를 주체로 하는 불활성 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기함으로써 형성되는 원자상태 산소 O*에 노출함으로써, 상기 폴리실리콘막의 표면에 실리콘 산화막을 형성하는 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 산화막의 형성 방법을 제공하는데 있다.
본 발명에 의하면, 원자상태 산소 O*에 노출함으로써, 폴리실리콘막 상에 실리콘 결정의 방위에 의존하지 않고, 한결같이 균질한 실리콘 산화막을 형성하는 것이 가능하게 된다. 이 실리콘 산화막은 열산화막에 필적하는 뛰어난 누설 전류 특성을 가지고, 열산화막의 경우와 같은 파울러·노르트하임(Fowler.Nordheim) 형의 터널링(tunneling)을 일으킨다.
본 발명의 그 외의 과제는, 기판상에 폴리실리콘막을 퇴적하는 공정과, 상기 폴리실리콘막의 표면을, 질소와 수소를 성분 원소로서 포함하는 가스와 Ar 또는 Kr 가스를 주체로 하는 불활성 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기함으로써 형성되는 질화 수소 라디칼 NH*에 노출함으로써, 상기 폴리실리콘막의 표면에 질화막을 형성하는 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 질화막의 형성 방법을 제공하는데 있다.
본 발명에 의하면, 폴리실리콘막의 표면에 뛰어난 특성의 질화막을 형성하는 것이 가능하게 된다.
본 발명의 그 외의 과제는, 기판상에 폴리실리콘층을 퇴적하는 공정과, 상기 폴리실리콘층을, Ar 또는 Kr를 주로 하는 불활성 가스와 산소를 성분 원소로서 포함하는 가스와 질소를 성분 원소로서 포함하는 가스와의 혼합 가스중에 마이크로파에 의해 여기 형성된 플라즈마에 노출하고, 상기 폴리실리콘막의 표면을 유전체막으로 변환하는 공정에 의해 이루어지는 것을 특징으로 하는 유전체막의 형성 방법을 제공하는데 있다.
본 발명에 의하면, 상기 폴리실리콘막의 표면에 뛰어난 특성의 산질화막(酸窒化膜)을 형성하는 것이 가능하게 된다.
본 발명의 그 외의 과제는,　실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 폴리실리콘에 의해 이루어지는 제 1의 전극과, 상기 제 1의 전극상에 전극간 산화막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지는 플래시 메모리 소자의 제조 방법으로서, 상기 전극간 산화막은, 상기 실리콘 기판상에 폴리실리콘막을 상기 제 1의 전극으로서 퇴적하는 공정과, 상기 폴리실리콘막의 표면을, 산소를 포함하는 가스와 Kr 가스를 주체로 하는 불활성 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기함으로써 형성되는 원자상태 산소 O*에 노출함으로써 형성되는 것을 특징으로 하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에 의하면, 상기 전극간 산화막으로서 뛰어난 누설 전류 특성을 갖는 산화막이 얻어지기 때문에, 간단한 구성으로 플로팅 게이트 전극 중에 안정하게 전 하를 보유할 수 있고, 저전압 구동이 가능한 플래시 메모리를 실현할 수 있다.
본 발명의 그 외의 과제는, 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 폴리실리콘에 의해 이루어지는 제 1의 전극과, 상기 제 1의 전극상에 전극간질화막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지는 플래시 메모리 소자의 제조 방법으로서, 상기 전극간 질화막은, 상기 실리콘 기판상에 폴리실리콘막을 상기 제 1의 전극으로서 퇴적하는 공정과, 상기 폴리실리콘막의 표면을, 질소와 수소를 포함하는 가스와 Ar 또는 Kr 가스를 주체로 하는 불활성 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기함으로써 형성되는 질화 수소 라디칼 NH*에 노출함으로써 형성되는 것을 특징으로 하는 실리콘 질화막의 형성 방법을 제공하는데 있다.
본 발명에 의하면, 상기 전극간 질화막으로서 뛰어난 누설 전류 특성의 질화막이 얻어지기 때문에, 간단한 구성으로 플로팅 게이트 전극 중에 안정하게 전하를 보유할 수 있고, 저전압 구동이 가능한 플래시 메모리 소자를 실현할 수 있다.
본 발명의 다른 과제는, 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 폴리실리콘에 의해 이루어지는 제 1의 전극과, 상기 제 1의 전극상에 전극간 산질화막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지는 플래시 메모리 소자의 제조 방법으로서, 상기 전극간 산질화막은, 상기 실리콘 기판상에 폴리실리콘막을 상기 제 1의 전극으로서 퇴적하는 공정과, 상기 폴리실리콘층을, Ar 또는 Kr를 주체로 하는 불활성 가스와 산소 및 질소를 포함하는 가스와의 혼합 가스중에 마이크로파에 의해 여기 형성된 플라즈마에 노출하고, 상기 폴리실리콘막의 표면을 실리콘 산질화막으로 변환하는 공정에 의해 형성되는 것을 특징으로 하는 플래시 메모리의 제조 방법을 제공하는데 있다.
본 발명에 의하면, 전극간 산질화막으로서 뛰어난 누설 전류 특성을 갖는 산질화막이 얻어지기 때문에, 플로팅 게이트 전극 중에 안정하게 전하를 보유할 수 있고, 저전압 구동이 가능한 플래시 메모리 소자를 실현하는 것이 가능하다.
본 발명의 그 외의 과제는, 폴리실리콘막 상에의 실리콘 산화막의 형성 방법으로서, 처리 용기를 갖추고, 또한 상기 처리 용기의 일부에 피처리 기판에 평행으로 뻗고, 플라즈마 가스를 상기 피처리 기판을 향해 공급하는 다수의 개구부를 갖는 샤워 플레이트를 갖추고, 또한 상기 샤워 플레이트를 개재하여 처리 용기내에 마이크로파를 조사하는 마이크로파 방사 안테나를 갖춘 마이크로파 처리 장치의 처리 용기중에 있어서, 상기 샤워 플레이트로부터 상기 처리 용기중에, Kr를 주체로 하는 가스와 산소를 포함하는 가스를 공급하고, 상기 마이크로파 방사 안테나로부터 상기 샤워 플레이트를 개재하여 상기 처리 용기중에 마이크로파를 공급하고, 상기 처리 용기중에 있어서 원자상태 산소 O*를 포함하는 플라즈마를 형성하는 공정과, 상기 처리 용기중에 있어서, 기판상에 형성된 폴리실리콘막의 표면을, 상기 플라즈마에 의해 산화시키고, 실리콘 산화막을 형성하는 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 산화막의 형성 방법을 제공하는데 있다.
본 발명에 의하면, 샤워 플레이트로부터 한결같이 공급되는 플라즈마 가스를 마이크로파에 의해 여기함으로써, 처리실 안에 전자 온도가 낮은 고밀도 플라즈마를 형성할 수 있고, 이 플라즈마에 의해, 폴리실리콘막을 산화하는 원자상태 산소가 효율적으로 형성된다. 이와 같이 하여 Kr 플라즈마에 의해 형성된 실리콘 산화막은 기초로 되어 Si 결정의 방위에 의존하지 않고, 따라서 폴리실리콘막 상에 한결같이 형성된다. 이 실리콘 산화막은 계면 준위가 적고, 누설 전류가 적은 바람직한 특징을 가진다. 본 발명에서는 상기 폴리실리콘의 산화 처리가 550℃ 이하의 저온에서 가능하고, 그 결과, 이 산화 처리를 해도 폴리실리콘막 중에 실질적인 입자 성장이 생기는 일이 없고, 이 입자 성장에 수반하는 산화막으로의 전계(電界) 집중 등의 문제가 회피된다.
본 발명의 그 외의 과제는, 폴리실리콘막 상에의 실리콘 질화막의 형성 방법으로서, 처리 용기를 갖추고, 또한 상기 처리 용기의 일부에 피처리 기판에 평행하게 뻗고, 플라즈마 가스를 상기 피처리 기판을 향해 공급하는 다수의 개구부를 갖는 샤워 플레이트를 갖추고, 또한 상기 샤워 플레이트를 개재하여 처리 용기내에 마이크로파를 조사하는 마이크로파 방사 안테나를 갖춘 마이크로파 처리 장치의 처리 용기중에 있어서, 상기 샤워 플레이트로부터 상기 처리 용기중에, Ar 또는 Kr를 주체로 하는 가스와 질소와 수소를 포함하는 가스를 공급하고, 상기 마이크로파 방사 안테나로부터 상기 샤워 플레이트를 개재하여 상기 처리 용기중에 마이크로파를 공급하고, 상기 처리 용기중에 있어서 질화 수소 라디칼 NH*를 포함하는 플라즈마를 형성하는 공정과, 상기 처리 용기중에 있어서, 기판상에 형성된 폴리실리콘막의 표면을, 상기 플라즈마에 의해 질화시키고, 실리콘 질화막을 형성하는 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 질화막의 형성 방법을 제공하는데 있다.
본 발명에 의하면, 샤워 플레이트로부터 한결같이 공급되는 플라즈마 가스를 마이크로파에 의해 여기함으로써, 처리실 안에 전자 온도가 낮은 고밀도 플라즈마를 형성할 수 있고, 이 플라즈마에 의해, 폴리실리콘막을 질화하는 질화 수소 라디칼 NH*가 효율적으로 형성된다. 이와 같이 하여 Kr 플라즈마에 의해 형성된 실리콘 질화막은 저온에서 형성되고 있음에도 불구하고, 누설 전류가 적은 바람직한 특징을 가진다.
본 발명의 다른 과제는, 실리콘 기판과, 상기 실리콘 기판상에 터널 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 절연막은 적어도 실리콘 산화막과 실리콘 질화막을 1층씩 포함하는 적층 구조를 갖는 플래시 메모리 소자의 제조 방법으로서, 상기 실리콘 산화막은, 처리실 안에 산소를 포함하는 가스와 Kr 가스를 주체로 하는 가스를 도입하고, 마이크로파에 의해 상기 처리실 안에 있어서 플라즈마를 여기함으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에 의하면, 상기 제 1의 전극 표면을 원자상태 산소 O*를 효율적으로 형성하는 Kr 플라즈마중에 있어서, 저온으로 산화 처리하는 것이 가능하게 되고, 그 결과 상기 실리콘 산화막으로서 계면 준위가 적고, 또 누설 전류의 작은 산화막을 얻을 수 있다.
본 발명의 다른 과제는, 실리콘 기판과, 상기 실리콘 기판상에 터널 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 절연막은 적어도 실리콘 산화막과 실리콘 질화막을 1층씩 포함하는 적층 구조를 갖는 플래시 메모리 소자의 제조 방법으로서, 상기 실리콘 질화막은, 처리실 안에 NH3 가스 또는 N2 및 H2를 포함하는 가스와 Ar 또는 Kr 가스를 주체로 하는 가스를 도입하고, 마이크로파에 의해 상기 처리실 안에 플라즈마를 여기함으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에 의하면, 상기 제 1의 전극 표면을 질화 수소 라디칼 NH*를 효율적으로 형성하는 Ar 또는 Kr 플라즈마중에 있어서, 저온으로 질화 처리하는 것이 가능하게 되고, 그 결과 상기 실리콘 질화막으로서 누설 전류의 적은 질화막을 얻을 수 있다.
본 발명의 그 외의 특징 및 이점은, 이하에 도면을 참조하면서 행하는 발명의 상세한 설명에 의해 분명하게 될 것이다.
도 1은 종래의 플래시 메모리 소자의 단면 구조의 개략 단면 구조를 나타낸 도이다.
도 2는 래디얼 라인 슬롯 안테나(radial line slot antenna)를 이용한 플라즈마 장치의 개념을 나타낸 도이다.
도 3은 본 발명의 제 1 실시예에 의해 형성된 산화막에 대해서 얻어진 산화막 두께와 처리실 내의 가스 압력과의 관계를 나타낸 도이다.
도 4는 본 발명의 제 1 실시예에 의해 형성된 산화막에 대해서 얻어진 산화막 두께의 산화 시간 의존성을 나타낸 도이다.
도 5는 본 발명의 제 1 실시예에 의한 실리콘 산화막중의 Kr 밀도의 깊이 방향 분포를 나타낸 도이다.
도 6은 본 발명의 제 1 실시예에 의한 실리콘 산화막의 계면 준위 밀도를 나타낸 도이다.
도 7은 본 발명의 제 1 실시예에 의한 실리콘 산화막중의 계면 준위 밀도와 절연 내압과의 관계를 나타낸 도이다.
도 8A, 8B는 본 발명의 제 1 실시예에 있어서 얻어진 실리콘 산화막중의 계면 준위 밀도 및 절연 내압과 처리실 내의 전압과의 관계를 나타낸 도이다.
도 9는 본 발명의 제 2 실시예에 의해 형성된 질화막에 대해서 질화막 두께의 처리실내 가스 압력 의존성을 나타낸 도이다.
도 10은 본 발명의 제 2 실시예에 의한 실리콘 질화막의 전류 전압 특성을 나타내는 도이다.
도 11A, 11B는 본 발명의 제 3 실시예에 의한 폴리실리콘막의 산화 처리, 질화 처리 및 산질화 처리를 나타낸 도이다.
도 12는 본 발명의 제 3 실시예에 의한 폴리실리콘막의 산화 처리에 대해서 얻어진 산화막 두께의 산화 시간 의존성을 나타낸 도이다.
도 13A∼13C는 본 발명의 제 3 실시예에 의한 폴리실리콘막의 산화 처리에 수반하는 표면 상태의 변화를 나타낸 도이다.
도 14A, 14B는 폴리실리콘막을 열산화 처리한 경우의 표면 상태의 변화를 나타낸 도이다.
도 15A, 15B는 본 발명의 제 3 실시예에 의해 형성된 폴리실리콘막의 투과형태 전자현미경 상을 나타낸 도이다.
도 16∼17은 본 발명의 제 3 실시예에 의해 폴리실리콘 상에 형성된 산화막의 전기적 특성을 열산화막과 비교하여 나타낸 도이다.
도 18은 본 발명의 제 4 실시예에 의한 플래시 메모리 소자의 단면 구조를 나타낸 도이다.
도 19는 본 발명의 제 5 실시예에 의한 플래시 메모리 소자의 단면 구조를 나타낸 도이다.
도 20∼23은 본 발명의 제 5 실시예에 의한 플래시 메모리 소자의 제조 공정을 나타낸 도이다.
도 24는 본 발명의 제 6 실시예에 의한 플래시 메모리 소자의 단면 구조를 나타낸 도이다.
도 25는 본 발명의 제 7 실시예에 의한 플래시 메모리 소자의 단면 구조를 나타낸 도이다.
이하, 본 발명을 실시예를 들어 상세하게 설명한다.
<제 1 실시예>
우선, 플라즈마를 이용한 저온의 산화막 형성에 대해서 설명한다.
도 2는 본 발명의 산화 방법을 실현하기 위한 래디얼 라인 슬롯 안테나를 이용한 마이크로파 플라즈마 처리 장치의 일례를 나타내는 단면도이다(WO98/33362호 공보 참조). 본 실시예에 있어서 산화막 형성시를 위해서 Kr를 플라즈마 여기 가스로서 사용하고 있는데 신규한 특징이 있다.
도 2를 참조하면, 상기 마이크로파 플라즈마 처리 장치는 피처리 기판(103)을 보유하는 시료대(104)를 갖춘 진공 용기(처리실)(101)를 가지고, 상기 처리실(101) 내를 진공으로 하고, 상기 처리실(101)의 벽면의 일부에 형성한 샤워 플레이트(102)로부터 Kr 가스 및 O2 가스를 도입함으로써 처리실 내의 압력을 1Torr(약 133Pa) 정도로 설정한다. 또한, 실리콘웨이퍼 등의 원형 모양의 기판을 상기 피처리 기판(103)으로서 가열 기구를 가지는 시료대(104)에 두고, 시료의 온도를 400℃정도로 설정한다. 이 온도 설정은 200∼550℃의 범위인 것이 바람직하고, 이 범위내이면 이하에 언급하는 결과는 거의 같은 것으로 된다.
다음에 외부의 마이크로파 원(source)에 접속된 동축 도파관(105)으로부터, 래디얼 라인 슬롯 안테나(106) 및 유전체판(107)을 통해 처리실(101) 내에 2.45㎓의 마이크로파를 공급하고, 처리실(101) 내에 고밀도의 플라즈마를 생성한다. 공급하는 마이크로파의 주파수가 900㎒ 이상 10㎓ 이하의 범위에 있으면, 이하에 말하는 결과는 거의 같은 것으로 된다. 샤워 플레이트(102)와 기판(103)의 간격은 본 실시예에서는 6㎝로 하고 있다. 이 간격은 좁은 편이 보다 고속의 막 형성을 가능하게 한다.
도 2의 마이크로파 플라즈마 처리 장치에서는, 상기 피처리 기판(103)의 표면에 있어서 1×1012㎝-3을 넘는 플라즈마 밀도를 실현할 수 있다. 또, 형성되는 고밀도 플라즈마는 마이크로파에 의해 여기되기 때문에 전자 온도가 낮고, 피처리 기판(103)의 표면에 있어서의 플라즈마 전위는 10V 이하로 된다. 이 때문에 피처리 기판(103) 표면이 플라즈마에 의해 손상되는 일이 없고, 또, 처리실(101)의 플라즈마 스퍼터링(sputtering)이 생기지 않기 때문에, 피처리 기판(103)이 오염되는 일도 없다. 또 플라즈마 처리가 샤워 플레이트(102)와 피처리 기판(103) 사이의 좁은 공간에 있어서 이루어지기 때문에, 반응 생성물은 상기 공간을 신속하게 측방으로 흘리고, 시료 보유대(104)의 주위에 형성된 대용적의 공간으로부터 배기되기 때문에 매우 균일한 처리가 가능하다.
이와 같이 하여 형성된 Kr 가스와 O2 가스가 혼합된 고밀도 여기 플라즈마중에서는, 중간 여기 상태에 있는 Kr*와 O2 분자가 충돌하여 원자상태 산소 O*가 효율적으로 발생하고, 이 원자상태 산소에 의해 기판 표면이 산화된다. 종래의 실리콘 표면의 산화는 H2O 분자 혹은 O2 분자에 의해 행해지고, 처리 온도는 800℃ 이상으로 지극히 높은 것이었지만, 본 발명의 원자상태 산소에 의한 산화는 550℃ 이하로 충분히 낮은 온도에서 가능하다.
Kr*와 O2의 충돌 기회를 크게 하는데는, 처리실(101) 내의 압력이 높은 편이 바람직하지만, 너무 높게 하면 발생한 O* 끼리가 충돌하여 O2 분자로 되돌아와 버린다. 이 때문에 당연하면서 최적 가스 압력이 존재한다.
도 3에 상기 처리실(101) 내에서의 Kr와 산소의 압력비를 Kr 97%, 산소 3%에 유지하면서 처리실(101)의 전체 압을 바꾸었을 때 얻어지는 산화막의 두께를 나타낸다. 다만, 도 3의 실험에서는, 실리콘 기판 온도를 400℃로 설정하고 산화 처리를 10분간 행하고 있다.
도 3을 참조하면, 상기 처리실(101) 내의 가스압이 1Torr일 때 얻어지는 산화막의 막 두께는 최대로 되고, 이 압력 내지는 그 근방의 산화 조건이 최적인 것을 알 수 있다. 또한, 이 최적 압력은 기판 실리콘의 면 방위가 (100)면에서도 (111)면에서도 바뀌지 않는다.
도 4는 상기 Kr/O2 고밀도 플라즈마를 이용한 실리콘 기판 표면의 산화 처리 시에 얻어지는 산화막의 막 두께와 산화 시간과의 관계를 나타낸다. 다만, 도 4중에는 실리콘 기판의 면 배향이 (100)면과 (111)면의 경우의 양쪽 모두의 결과를 나타내고 있다. 또, 도 4에는 종래의 900℃의 드라이(dry) 열산화에 의한 산화 시간 의존성도 나타내고 있다.
도 4를 참조하면, 기판 온도 400℃, 처리실 내 압력 1Torr에서의 Kr/O2 고밀도 플라즈마 산화 처리에 의한 산화 속도는 기판 온도 900℃에서의 대기압 드라이 O2 산화때의 산화 속도보다 빠른 것을 알 수 있다.
또, 종래의 900℃ 드라이 열산화에서는 (111)면 방위 실리콘 쪽이 (100)면 방위 실리콘보다 산화막의 성장 속도가 빠르지만, Kr/O2 고밀도 플라즈마 산화에서는 반대로 (111)면 방위 실리콘 쪽이 (100)면 방위 실리콘보다 성장 속도가 늦어지고 있는 것을 알 수 있다. 본래 Si기판에서는 (111)면 방위 쪽이 (100)면보다 실리콘의 면 원자 밀도가 많기 때문에, 산소 라디칼의 공급량이 같다면 산화 속도는(111)면 쪽이 (100)면보다 늦어질 것이다. Kr/O2 고밀도 플라즈마를 이용한 실리콘 기판 표면 산화에서는, 이 예측대로 되어 있고, (111)면에도 (100)면과 같이 치밀한 산화막이 형성되어 있는 것으로 생각된다. 이에 대해 종래의 열산화 처리에서는 (111)면의 산화 속도 쪽이 (100)면의 산화 속도보다 커지고 있지만, 이는 형성되고 있는 (111)면의 산화막이 (100)면에 형성된 산화막에 비해 거칠다는 것을 나타내고 있다.
도 5는 상기의 순서로 형성되는 실리콘 산화막중의 Kr 밀도의 깊이 방향 분포를 전반사 형광 X선 분광 장치를 이용하여 조사한 것이다. 다만, 도 5의 실험에서는 실리콘 산화막의 형성은, Kr중의 산소 분압을 3%, 처리실 내의 압력을 1Torr(약 133 Pa)로 하고, 기판 온도를 400℃로 설정하여 행하고 있다.
도 5를 참조하면, Kr의 면 밀도는 실리콘/실리콘 산화막 계면에 근접함에 따라 감소하지만, 실리콘 산화막 표면에서는 2×1011㎝-2 정도의 밀도로 포함된다. 즉, 도 5는 Kr/O2 고밀도 플라즈마를 이용한 실리콘 기판 표면 산화로 형성되는 실리콘 산화막은, 막 두께가 4㎚ 이상인 경우에는 Kr 농도가 실질적으로 일정하게, 실리콘/실리콘 산화막의 계면으로 향해 Kr 농도가 감소하는 막으로 되는 것을 나타내고 있다. 본 발명의 실리콘 산화막 형성 방법에 의하면, 1010㎝-2 이상의 면 밀도의 Kr이 실리콘 산화막중에 함유된다. 도 5의 결과는 (100)면에 있어서도, 또 (111)면에 있어서도 마찬가지로 얻어진다.
도 6은 산화막의 계면 준위 밀도를 저주파 C-V 측정으로부터 구한 결과이다. 실리콘 산화막의 형성은 도 2에 나타낸 장치를 이용하여 기판 온도 400℃로 막 형성했다. 희(希)가스 중의 산소의 분압은 3%, 처리실 내의 압력은 1Torr(약 133 Pa)로 고정했다. 비교를 위해서, 900℃ 산소 100%의 분위기에서 막 형성한 열산화막의 계면 준위 밀도도 동시에 나타낸다.
도 6을 참조하면, Kr 가스를 이용하여 막 형성한 산화막의 계면 준위 밀도는 (100)면, (111)면 모두 낮고, 900℃의 드라이 산화 분위기로 막 형성한 (100)면에 형성한 열산화막의 계면 준위 밀도와 동등한 것을 알 수 있다. 이에 대해, (111)면에 형성한 열산화막의 계면 준위 밀도는 이에 비해 1자리 수 이상 크다.
이는 다음과 같은 기구에 의한 것으로 생각된다.
실리콘 결정을 산화막측에서 보면, (100)면에서는 실리콘 원자의 결합이 2 개, (111)면에서는 실리콘의 결합이 1개와 3개가 교대로 나타난다. 그래서, 종래의 (111)면의 열산화 처리에서는, (111)면에 있는 실리콘 원자의 3개의 결합에 산소 원자가 결합해 버리면, 그 실리콘 원자의 뒤쪽의 결합이 신장하여 위크본드(weak bond)로 되거나, 끊어져 댕들링본드(dangling)로 되거나 하여 계면 준위가 증가하여 버린다.
이에 대해, Kr와 O2의 혼합 가스의 고밀도 여기 플라즈마 산화를 하면, 중간 여기 상태에 있는 Kr*와 O2 분자가 충돌하여 원자상태 산소 O*가 효율적으로 발생하고, 이 원자상태 산소가 위크본드나 댕들링본드인 곳에 효율적으로 이르러 실리콘-산소의 새로운 결합을 만듬으로써, (111)면에 있어서도 계면 준위를 저감한다고 생각된다.
실리콘 산화막 막 형성 분위기에 있어서의 Kr중에서의 산소의 분압과 실리콘 산화막의 절연 내압, 및 막 형성된 실리콘 산화막중의 계면 순위 밀도의 관계를 처리실 내의 압력을 1Torr(약 133 Pa)로 막 형성하여 측정하면, (100)면, (111)면모두 동일한 결과가 얻어지고, Kr중의 산소 분압이 3%일 때, 계면 순위 밀도는 최소로 되고, 열산화막 중에서의 계면 순위 밀도와 동등의 값이 얻어진다. 또, 실리콘 산화막의 절연 내압도, 산소 분압 3% 부근에서 최대로 된다. 이로부터, Kr/O2혼합 가스를 이용하여 산화를 할 때의 산소 분압은 2∼4%가 매우 적합하다.
도 7은 실리콘 산화막 막 형성시의 압력과 실리콘 산화막의 절연 내압, 계면 순위 밀도의 관계이다. 이때 산소의 분압은 3%로 하고 있다.
도 7을 참조하면, 막 형성시의 압력이 1Torr 부근에서 실리콘 산화막의 절연 내압은 최대로 되고, 계면 순위 밀도는 최소로 되는 것을 알 수 있다. 도 7의 결과로부터, Kr/O2 혼합 가스를 이용하여 산화막을 형성하는 경우의 압력은, 800∼1200mTorr가 최적인 것을 알 수 있다. 도 7의 결과는 (100)면에 있어서도, 또 (111)면에 있어서도 마찬가지로 얻어진다.
이외 산화막의 내압 특성, 누설 특성, 핫 캐리어 내성, 스트레스 전류(stress current)를 흘렸을 때의 실리콘 산화막이 파괴에 이를 때까지의 전하량 QBD(Charge-to-Breakdown) 등의 전기적 특성, 신뢰성 특성에 관해서, Kr/O2 고밀도 플라즈마를 이용한 실리콘 기판 표면 산화에 의한 산화막은 900℃의 열산화와 같은 양호한 특성이 얻어졌다.
도 8A, 8B는 얻어진 실리콘 산화막의 스트레스 전류 유기(誘起) 누설 전류 특성을 종래의 열산화막의 경우와 비교하여 나타낸다. 다만, 도 8A, 8B에 있어서 산화막의 막 두께는 3.2㎚로 하고 있다.
도 8A, 8B를 참조하면, 종래의 열산화막에서는 전하를 주입하면 누설 전류가 증가하는데 대해, 본 발명의 Kr/O2에 의한 플라즈마 산화에서는 100C/㎝2의 전하를 주입해도 전류 특성에 변화가 없는 것을 알 수 있다. 즉, 본 발명의 실리콘 산화막에서는 터널 전류를 흘려도 산화막이 열화에 이를 때까지의 수명이 지극히 길고, 플래시 메모리 소자의 터널 산화막으로서 이용하는데 최적이다.
상술한 것처럼, Kr/O2 고밀도 플라즈마에 의해 성장한 산화막은 400℃라는 저온에서 산화하고 있음에도 불구하고, (100)면, (111)면 모두 종래의 (100)면의 고온열 산화막과 동등 내지 보다 뛰어난 특성을 나타내고 있다. 이러한 효과가 얻어지는 것은, 산화막중에 Kr이 함유되는데도 기인하고 있다. 산화막중에 Kr이 함유됨으로서, 막중이나 Si/SiO2 계면에서의 스트레스가 완화되고, 막중 전하나 계면 준위 밀도가 저감되고, 실리콘 산화막의 전기적 특성이 큰 폭으로 개선되기 때문으로 생각된다. 특히, 도 5에 나타내듯이, 밀도에 있어서 1010㎝-2 이상의 Kr를 포함하는 것이 실리콘 산화막의 전기적 특성, 신뢰성 특성의 개선에 기여하고 있는 것으로 생각된다.
<제 2 실시예>
다음에, 고밀도 마이크로파 플라즈마를 이용한 저온에서의 질화막 형성에 대해서 설명한다.
질화막 형성에 사용되는 장치는 도 2의 장치와 같고, 질화막 형성시를 위해서 Ar 또는 Kr를 플라즈마 여기 가스로서 사용한다.
즉, 상기 진공 용기(처리실)(101) 내를 고진공 상태에 배기하고, 샤워 플레이트(102)로부터, 일례로서 Ar 가스 및 NH3 가스를 도입함으로써 처리실(101) 내의 압력을 100mTorr(약 13Pa) 정도로 설정한다. 또한, 실리콘웨이퍼 등의 원형 모양의 기판(103)을 상기 시료대(104) 상에 두고, 기판 온도를 약 500℃로 설정한다. 다 만, 기판 온도가 400∼550℃의 범위내이면 거의 같은 결과가 얻어진다.
다음에, 상기 동축 도파관(105)로부터 래디얼 라인 슬롯 안테나(106) 및 유전체판(107)을 통해 처리실 내에 2.45㎓의 마이크로파를 공급하고, 처리실 내에 고밀도 플라즈마를 생성한다. 공급하는 마이크로파의 주파수가 900㎒ 이상 10㎓ 이하의 범위에 있으면 거의 같은 결과가 얻어진다. 또 샤워 플레이트(102)와 기판(103)의 간격은 본 실시예에서는 6㎝로 설정하고 있다. 이 간격은 좁은 편이 보다 고속의 막 형성을 가능하게 한다. 본 실시예에서는, 래디얼 라인 슬롯 안테나를 이용한 플라즈마 장치를 이용하여 막 형성한 예를 나타내지만, 다른 방법을 이용하여 마이크로파를 처리실 내에 도입해도 좋다.
본 실시예에서는, 플라즈마 여기 가스로 Ar를 사용하고 있지만, Kr를 이용해도 같은 결과가 얻어진다. 또, 본 실시예에서는 플라즈마 프로세스 가스로 NH3을 이용하고 있지만, N2와 H2 등의 혼합 가스를 이용해도 좋다.
Ar 또는 Kr와 NH3(또는, N2와 H2)의 혼합 가스에 여기된 고밀도 플라즈마중에서는, 중간 여기 상태에 있는 Ar* 또는 Kr*에 의해 NH* 라디칼이 효율적으로 발생하고, 이 NH* 라디칼에 의해 기판 표면이 질화된다. 종래에 의한 실리콘 표면의 직접 질화에 대해서의 보고는 없고, 질화막은 플라즈마 CVD법 등에 의해 형성되고 있지만, 이 방법에서는 트랜지스터의 게이트막으로 사용할 수 있는 고품질인 질화막은 얻어지지 않았다. 이에 대해, 본 실시예의 실리콘 질화에 의하면, 실리콘의 면 방위를 선택하지 않고, (100)면에서도 (111)면에서도 저온으로 고품질인 질화막을 형성하는 것이 가능하게 된다.
그런데, 본 발명의 실리콘 질화막 형성에 있어서는, 수소가 존재하는 것이 하나의 중요한 요건이다. 플라즈마중에 수소가 존재함으로써, 실리콘 질화막중 및 계면의 댕들링본드가 Si-H, N-H 결합을 형성하여 종단되고, 그 결과 실리콘 질화막 및 계면의 전자 트랩(trap)이 없어진다. Si-H 결합, N-H 결합이 본 발명의 질화막에 존재하는 것은 각각 적외선 흡수 스펙트럼, X선 광전자 분광 스펙트럼을 측정함으로써 확인되고 있다. 수소가 존재함으로써 CV 특성의 히스테리시스도 없어지고, 실리콘/실리콘 질화막 계면 밀도도 기판 온도를 500℃ 정도 이상으로 하면 3×1010㎝-2로 낮게 억제하는 것이 가능하다. 희가스(Ar 또는 Kr)와 N2/H2의 혼합 가스를 사용하여 실리콘 질화막을 형성하는 경우에는 수소 가스의 분압을 0.5% 이상으로 함으로써 막중의 전자나 정공의 트랩이 급격하게 감소한다.
도 9는 상술의 순서로 작성한 실리콘 질화막 두께의 압력 의존성을 나타낸다. 다만, Ar：NH3의 분압비는 98：2, 막 형성 시간은 30분으로 했다.
도 9를 참조하면, 질화막의 성장 속도는 처리실(101) 내의 압력을 내려 희가스(Ar 또는 Kr)가 NH3(또는, N2/H2)에게 주는 에너지를 늘리는 쪽이 빨라지는 것을 알 수 있다. 질화의 효율화의 관점으로부터는, 가스 압력은 50∼100mTorr(약 7∼13Pa)가 바람직하다. 또, 희가스중의 NH3(또는, N2/H2)의 분압은 1∼10%의 범위가 좋고, 더 바람직하게는 2∼6%가 좋다.
본 실시예의 실리콘 질화막의 유전율은 7.9이고 실리콘 산화막의 약 2배의 것이 얻어졌다.
도 10은 본 실시예의 실리콘 질화막의 전류 전압 특성을 나타낸다. 다만, 도 10에 나타내는 결과는 Ar/N2/H2 가스를 이용하고, Ar：N2：H2의 분압비를 93：5：2로 설정하고, 두께가 4.2㎚의 실리콘 질화막(유전율 환산 산화막 2.1㎚에 상당)을 막 형성했을 때의 것이고, 이 결과를 도 10에서는 두께가 2.1㎚의 열산화막과 비교하여 나타내고 있다.
도 10을 참조하면, 1V의 전압 인가시에 실리콘 산화막보다 4자리 수 이상이나 낮은 누설 전류 특성이 얻어지는 것을 알 수 있다. 이는 얻어진 실리콘 질화막이 플래시 메모리 소자에 있어서 플로팅 게이트 전극과 컨트롤 게이트 전극간의 누설 전류를 억제하는데 적합한 절연막인 것을 나타내고 있다.
상술한 막 형성 조건, 물성적·전기적 특성은 실리콘의 면 방위에 의존하지 않고, (100)면에서도 (111)면에서도 마찬가지이고, 본 실시예에 의하면, 어느 면 방위에 있어서도 뛰어난 막질의 실리콘 질화막을 얻을 수 있다. 본 발명의 효과는, 산화막중에 Si-H 결합, N-H 결합뿐만이 아니고 Ar 또는 Kr 가 함유되는데도 관계하고 있고, 질화막중이나 실리콘/질화막 계면에서의 스트레스가 완화되고, 실리콘 질화막중의 고정 전하나 계면 준위 밀도가 저감되어, 전기적 특성, 신뢰성 특성이 큰 폭으로 개선되는 것으로 생각된다. 특히, 도 5에 나타난 실리콘 산화막의 경우와 같이, 밀도에 있어서 1010㎝-2 이상의 Ar 또는 Kr를 포함하는 것이 실리콘 질화막의 전기적 특성, 신뢰성 특성의 개선에 기여하고 있는 것으로 생각된다.
<제 3 실시예>
이상 설명한 산화막 및 질화막 형성 방법은, 폴리실리콘의 산화·질화에 대해서도와 마찬가지로 적용되고, 양질인 산화막, 질화막을 폴리실리콘 상에 형성하는 것이 가능하다.
이하, 본 발명의 제 3 실시예에 의한 폴리실리콘막 상에의 유전체막의 형성 방법을 도 11(A), (B)를 참조하면서 설명한다.
도 11(A)을 참조하면, 절연막(202)으로 덮여진 실리콘 기판(201) 상에는 폴리실리콘막(203)이 퇴적된다. 그래서, 이 폴리실리콘막(203)을 도 11(B)의 공정으로, 도 2로 설명한 마이크로파 플라즈마 처리 장치의 처리 용기(101) 내에 있어서 Kr 혹은 Ar와 산소의 고밀도 혼합 가스 플라즈마에 노출함으로써, 폴리실리콘막(203)의 표면에 막질이 뛰어난, 즉 계면 준위 밀도가 작고 누설 전류가 적은 실리콘 산화막(204)을 얻을 수 있다.
또, 도 11(B)의 공정에서, 상기 폴리실리콘막(203)을 Kr 혹은 Ar와 NH3 혹은 N2와 H2의 고밀도 혼합 가스 플라즈마에 노출함으로써, 상기 폴리실리콘막(203)의 표면에 동일한 막질이 뛰어난 질화막(205)을 얻을 수 있다.
또, 도 11(B)의 공정에서, 상기 폴리실리콘막(203)을 Kr 혹은 Ar와 산소 및 NH3, 혹은 N2와 H2의 고밀도 혼합 가스 플라즈마에 노출함으로써, 상기 폴리실리콘막(203)의 표면에 막질이 뛰어난 산질화막(206)을 얻을 수 있다.
절연막 상에 형성되는 폴리실리콘은, (111)면 방위가 절연막에 대해서 수직 방향으로 된 상태가 안정하고, 한편 치밀하고 결정성이 좋고 고품질인 것으로 되지만, 실제로는 다른 면 방위를 가진 결정 입자도 폴리실리콘 내에 존재한다. 본 실시예에 의한 산화막, 질화막 혹은 산질화막의 형성 방법에 의하면, 위에 설명한 것처럼, 실리콘의 면 방위에 의존하지 않고 고품질인 산화막, 질화막 혹은 산질화막을 형성할 수 있다. 이 때문에, 도 11(A), (B)의 프로세스는 플래시 메모리의 플로팅 전극인 제 1 폴리실리콘 게이트 전극 등의 폴리실리콘막 상에 얇은 고품질인 산화막, 질화막 및 산질화막을 저온으로 형성하는데 최적이다. 또, 본 발명의 산화막, 질화막 및 산질화막은 550℃ 이하의 저온에서 형성할 수 있으므로, 폴리실리콘 표면이 거칠어지는 일이 없다.
도 12는 (100)면 방위를 가지는 Si 기판상에 두께가 100㎚인 열산화막을 형성하고, 이 열산화막 상에 더 형성된 두께가 200㎚인 n형 폴리실리콘막에 대해서 행해진 산화막 형성 실험의 결과를, Si 기판의 (100)면 및 (111)면을 직접 산화한 경우와 비교하여 나타낸다. 다만, 도 12 중 세로축은 형성된 산화막의 두께를, 또 가로축은 시간을 나타낸다. 또, 도 12중 ▲은 이와 같이 하여 형성된 폴리실리콘막 표면을 Kr/O2 플라즈마에 의해 처리하여 산화막을 형성한 경우를, ●은 Si기판의 (100)면을 Kr/O2 플라즈마에 의해 처리하여 산화막을 형성한 경우를, 또한, ■는 Si 기판의 (111)면을 Kr/O2 플라즈마에 의해 처리하여 산화막을 형성한 경우를 나타낸다. 한편, 도 12중 ○은 Si 기판의 (100)면을 열산화한 경우를, □은 Si 기판의 (111)면을 열산화한 경우를, 또한, △는 폴리실리콘막의 표면을 열산화한 경우를 나타낸다. 상기 Kr/O2 플라즈마 처리는 먼저 도 2에서 설명한 장치를 사용하고, 처리실(101)의 내압을 1Torr(약 133 Pa)로, 또, 공급되는 Kr 가스와 산소 가스의 유량비를 97：3으로 설정하고, 온도를 400℃로 설정하여 행하고 있다. 이에 대해, 상기 열처리 공정은 900℃의 100% 산소 분위기중에 있어서 행하고 있다. 도 12의 실험에서는, 상기 폴리실리콘막은 1020㎝-3을 넘는 캐리어(carrier) 농도로 도프(dope)되어 있다.
도 12를 참조하면, 산화 처리에 Kr/O2 플라즈마를 사용한 경우에는 먼저도 설명한 것처럼 (100)면과 (111)면의 면 방위 의존성은 거의 보여지지 않고, 폴리실리콘막 표면을 산화한 경우에도 거의 같은 산화 속도가 얻어지고 있는 것을 알 수 있다. 또, 이 산화 속도는 폴리실리콘막을 열산화 처리한 경우와 거의 같은 것을 알 수 있다. 이에 대해, 종래의 열산화 처리에서는 Si 기판 표면을 산화할 경우에는 산화 속도가 매우 늦고, 형성되는 산화막의 두께가 얇은 것을 알 수 있다.
도 12에 의해, 산화 처리에 Kr/O2 플라즈마를 사용한 경우, 산화되는 Si 표면이 어느 면 방위의 단결정 표면이어도, 또 입자 경계(grain boundary)를 포함한 다결정 표면이어도, 거의 동일한 산화 속도를 얻을 수 있는 것을 알 수 있다.
도 13A는 이와 같이 하여 형성된 폴리실리콘막의 표면을 산화 처리를 하기 전에 원자간력현미경(原子間力顯微鏡 : Atomic Force Microscope))으로 검사한 결과를 나타낸다.
이에 대해서 13B는 도 13A의 표면을 Kr/O2 플라즈마에 의해 처리한 상태, 즉 표면에 산화막이 형성되어 있는 폴리실리콘 표면의 상태를 나타낸다. 또한, 도 13C는 도 13B의 표면으로부터 산화막을 HF 처리에 의해 제거한 상태의 폴리실리콘 표면의 표면을 나타낸다.
도 13A∼도 13C를 참조하면, 상기 Kr/O2 플라즈마를 사용한 산화 처리는 400℃ 정도의 저온에서도 효율적으로 실효되기 때문에, 폴리실리콘막 중에 있어서 결정자의 성장이 거의 생기고 있지 않고, 표면의 거침이 억제되어 형성되는 산화막은 거의 한결같은 두께를 갖는 것을 알 수 있다.
이에 대해서 14A는 도 13A의 폴리실리콘막을 900℃로 열산화한 경우의 산화막을 포함한 표면 상태를, 또, 도 14B는 도 14A에 있어서 산화막을 제거한 표면 상태를 나타낸다.
도 14A, 14B를 참조하면, 폴리실리콘막 중에는 열처리에 의해 실질적인 결정 입자 성장이 생기고 있고, 그 결과 폴리실리콘막의 표면이 거칠어지고 있는 것을 알 수 있다. 이와 같이 거칠어진 표면에 얇은 산화막을 형성한 경우에는 전계 집중의 영향을 받기 쉽고, 누설 전류 특성 혹은 내압 특성에 문제가 생긴다.
도 15A, 15B는 폴리실리콘막 표면에 상기 Kr/O2 플라즈마 처리에 의해 산화막을 형성한 시료의 단면을 투과형태 전자현미경에 의해 관찰한 결과를 나타낸다. 다만, 도 15B는 도 15A의 일부의 확대도로 되어 있다.
도 15A를 참조하면, 상기 산화막(polyoxide로 표기) 상에는 Al층이 형성되어 있지만, 상기 산화막은 폴리실리콘막 표면에 한결같은 두께로 형성되어 있는 것을 알 수 있다. 또, 도 15B의 확대도를 참조하면, 상기 산화막은 한결같은 것을 알 수 있다.
도 16은 이와 같이 하여 폴리실리콘막 상에 얻어진 실리콘 산화막의 전류 밀도와 인가 전계의 관계를 열산화막과 비교하여 나타낸다. 또, 도 17은 도 16을 파울러·노르트하임 플롯(plot)으로 나타낸 도이다.
도 16, 17을 참조하면, 폴리실리콘막의 Kr/O2 플라즈마에 의한 산화 처리에 의해 형성된 산화막에서는 터널 전류는 인가 전계가 5MV/㎝를 넘은 근처에서 상승하고, 도 17의 플롯에 의해, 막중을 흐르는 터널 전류는, 열산화막의 경우와 같이 파울러·노르트하임 형의 터널 전류인 것을 알 수 있다. 또 ,도 17에 의해 Kr/O2 플라즈마에 의한 산화 처리에서 형성된 산화막에서는 터널 전류의 장벽(barrier) 높이 φB가 열산화막의 경우보다도 커지게 되고, 또 항복 전압도 종래의 열산화막보다 커지고 있는 것을 알 수 있다.
<제 4 실시예>
다음에, 상술한 마이크로파 플라즈마를 이용한 저온에서의 산화막 형성 기술을 사용한 본 발명의 제 4 실시예에 의한 플래시 메모리 소자의 구성을 도 18을 참조하면서 설명한다.
도 18을 참조하면, 플래시 메모리 소자는 실리콘 기판(1001) 상에 구성되어 있고, 상기 실리콘 기판(1001)에 형성된 터널 산화막(1002)과, 상기 터널 산화막(1002) 상에 형성되고 플로팅 게이트 전극으로 되는 제 1의 폴리실리콘 게이트 전극(1003)을 포함하고, 상기 폴리실리콘 게이트 전극(1003) 상에는 실리콘 산화막(1004)이 형성되고, 또한 상기 실리콘 산화막(1004) 상에는 컨트롤 게이트 전극으로 되는 제 2의 폴리실리콘 게이트 전극(1008)이 형성되어 있다. 도 18중 소스 영역, 드레인 영역, 컨택트 홀(contact hole), 배선 패턴 등의 도시는 생략하여 기재하고 있다.
이 구성의 플래시 메모리 소자에 있어서, 상기 폴리실리콘 게이트 전극(1003)을 도 2의 마이크로파 플라즈마 처리 장치중에 있어서, Kr/O2를 플라즈마 가스로 하는 고밀도 플라즈마에 노출함으로써, 상기 산화막(1004)으로서 누설 전류가 적은 뛰어난 막이 얻어지기 때문에, 상기 산화막(1004)의 막 두께를 감소시키는 것이 가능하게 되고, 플래시 메모리 소자를 저전압으로 구동하는 것이 가능하게 된다.
또한, 도 18의 플래시 메모리 소자에 있어서, 상기 산화막(1004) 대신에, 먼저 설명한 Kr/NH3 플라즈마 처리 공정에 의해 형성된 질화막(1005), 혹은 앞의 실시예에서 설명한 산질화막(1009)을 사용하는 것도 가능하다.
<제 5 실시예>
다음에, 상술한 마이크로파 플라즈마를 이용한 저온의 산화막과 질화막의 형성 기술을 사용한, 폴리실리콘/실리사이드 적층 구조의 게이트 전극을 갖는 고전압용 트랜지스터와 저전압용 트랜지스터를 포함하는 본 발명의 제 5 실시예에 의한 플래시 메모리 소자의 제조 공정을 설명한다.
도 19는 본 실시예에 의한 플래시 메모리 소자(1000)의 개략 단면 구조를 나타낸다.
도 19를 참조하면, 플래시 메모리 소자(1000)는 실리콘 기판(1001) 상에 구성되어 있고, 상기 실리콘 기판(1001)에 형성된 터널 산화막(1002)과, 상기 터널 산화막(1002) 상에 형성되고 플로팅 게이트 전극으로 되는 제 1의 폴리실리콘 게이트 전극(1003)을 포함하고, 상기 폴리실리콘 게이트 전극(1003) 상에는 실리콘 질화막(1004)과, 실리콘 산화막(1005)과, 실리콘 질화막(1006)과, 실리콘 산화막(1007)이 순차 형성되고, 또한 상기 실리콘 질화막(1007) 상에는 컨트롤 게이트 전극으로 되는 제 2의 폴리실리콘 게이트 전극(1008)이 형성되어 있다. 도 19중 소스 영역, 드레인 영역, 컨택트 홀(contact hole), 배선 패턴 등의 도시는 생략하여 기재하고 있다.
본 실시예의 플래시 메모리에서는, 상기 실리콘 산화막(1002, 1005, 1007)이 먼저 설명한 실리콘 산화막 형성 방법에 의해, 또, 실리콘 질화막(1004, 1006)이 먼저 설명한 실리콘 질화막 형성 방법에 의해 형성되므로, 이러한 막의 막 두께를 종래의 산화막, 질화막의 약 반까지 감소시켜도 양호한 전기적 특성이 보증된다.
다음에, 본 실시예의 플래시 메모리 소자를 포함한 반도체 집적회로의 제조 방법을 도 20∼도 25를 참조하면서 설명한다.
도 20을 참조하면, 실리콘 기판(1101) 상에는 필드 산화막(1102)에 의해 플래시 메모리 셀 영역 A와, 고전압용 트랜지스터 영역 B와, 저전압용 트랜지스터 영역 C가 구획 형성되어 있고, 각각의 영역 A∼C에는 실리콘 산화막(1103)이 형성되어 있다. 상기 필드 산화막(1102)은 선택 산화법(LOCOS법)이나 STI(Shallow Trench Isolation)법으로 형성할 수 있다.
본 실시예에 있어서는, 산화막 및 질화막 형성을 위해서 Kr를 플라즈마 여기 가스로서 사용한다. 산화막 및 질화막의 형성에는 도 2의 마이크로파 플라즈마 처리 장치를 사용한다.
다음에 도 21의 공정에 있어서, 상기 메모리 셀 영역 A에 있어서 실리콘 산화막(1103)을 제거하고, 또한 상기 메모리 셀 영역 A에 터널 산화막(1104)을 약 5㎚의 두께로 형성한다. 상기 터널 산화막(1104)을 형성할 때에는, 진공 용기(처리실)(101) 내를 진공으로 하고, 샤워 플레이트(102)로부터 Kr 가스 및 O2 가스를 도입하고, 처리실 내의 압력을 1Torr(약 133Pa) 정도, 실리콘웨이퍼의 온도를 450℃로 설정하고, 동축 도파관(105)으로부터 공급되는 주파수가 2.56㎓인 마이크로파를 래디얼 라인 슬롯 안테나(106) 및 유전체판(107)을 통해 처리실 내에 공급하고, 고밀도의 플라즈마를 생성한다.
도 21의 공정에서는, 상기 터널 산화막(1104)의 형성 후, 또한 제 1의 폴리 실리콘층(1105)을, 상기 터널 산화막(1104)을 덮도록 퇴적하고, 또한 수소 라디칼 처리에 의해 퇴적한 폴리실리콘층(1105)의 표면을 평탄화한다. 다음에, 상기 고전압용 트랜지스터 영역 B 및 저전압용 트랜지스터 영역 C로부터 상기 제 1 폴리실리콘층(1105)을 패턴닝(patterning)에 의해 제거하고, 상기 메모리 셀 영역 A의 터널 산화막(1104) 상에만 상기 제 1 폴리실리콘(1105)을 남긴다.
다음에, 도 22의 공정에 있어서 상기 도 21의 구조상에, 하부 질화막(1106A)과, 하부 산화막(1106B)과, 상부 질화막(1106C)과, 상부 산화막(1106D)을 순차 형성하고, NONO(Nitride Oxide Nitride Oxide) 구조를 갖는 절연막(1106)을 도 2의 마이크로파 플라즈마 처리 장치를 사용하여 형성한다.
보다 상세하게 설명하면, 도 2의 마이크로파 플라즈마 처리 장치에 있어서 진공 용기(처리실)(101) 내를 고진공 상태에 배기하고, 또한 샤워 플레이트(102)로부터 Kr 가스, N2 가스, H2 가스를 도입하고, 처리실 내의 압력을 100mTorr(약 13Pa) 정도로, 또 실리콘 웨이퍼의 온도를 500℃로 설정한다. 그리고, 이 상태에서 상기 동축 도파관(105)으로부터의 주파수가 2.45㎓인 마이크로파를 래디얼 라인 슬롯 안테나(106) 및 유전체판(107)을 통해 처리실 내에 공급하고, 처리실 내에 고밀도의 플라즈마를 생성한다. 그 결과, 상기 폴리실리콘 표면에는 약 2㎚의 두께의 실리콘 질화막이 상기 하부 질화막(1106A)으로서 형성된다.
다음에, 마이크로파의 공급을 일시 정지한 후, Kr 가스, N2 가스, H2 가스의 도입을 멈추고, 진공 용기(처리실)(101) 내를 배기한다. 그 다음에, 상기 샤워 플레이트(102)로부터 Kr 가스 및 O2 가스를 도입하고, 처리실 내의 압력을 1Torr(약 133 Pa) 정도로 설정한 상태로, 다시 2.45㎓의 마이크로파를 공급함으로써, 상기 처리실(101) 내에 고밀도의 플라즈마를 생성하고, 두께가 약 2㎚인 실리콘 산화막을 상기 하부 산화막(1106B)으로서 형성한다.
다음에, 다시 마이크로파의 공급을 일시 정지한 후, Kr 가스, O2 가스의 도입을 멈추고, 진공 용기(처리실)(101) 내를 배기한다. 또한 상기 샤워 플레이트(102)로부터 Kr 가스, N2 가스 및 H2 가스를 도입하고, 처리실 내의 압력을 100mTorr(약 13Pa) 정도로 설정하고, 이 상태에서 2.45㎓의 마이크로파를 공급함으로써, 상기 처리실(101) 내에 고밀도의 플라즈마를 생성한다. 이 고밀도 플라즈마 처리에 의해, 또한 3㎚의 두께의 실리콘 질화막이 형성된다.
마지막으로 마이크로파의 공급을 일시 정지한 후, Kr 가스, N2 가스, H2 가스의 도입을 멈추고, 진공 용기(처리실)(101) 내를 배기하고, 샤워 플레이트(102)로부터 Kr 가스, O2 가스를 도입하고, 처리실 내의 압력을 1Torr(약 133Pa) 정도로 설정한다. 이 상태로 다시 2.45㎓의 마이크로파를 공급함으로써, 상기 처리실(101) 내에 고밀도의 플라즈마를 생성하고, 두께가 2㎚인 실리콘 산화막을 상기 상부 산화막(1106D)으로서 형성한다.
즉, 이러한 공정에 의해, NONO 구조를 갖는 절연막(1106)을 9㎚의 두께로 형성할 수 있다. 이와 같이 하여 형성된 NONO막(1106)에서는 폴리실리콘의 면 방위 의존도 보여지지 않고, 각각의 산화막 및 질화막의 막 두께 및 막질은 지극히 균일하다.
도 22의 공정에서는, 또한 이와 같이 하여 형성된 절연막(1106)을 패턴닝 하고, 고전압용 트랜지스터 영역 B 및 저전압용 트랜지스터 영역 C에 있어서 선택적으로 제거한다.
다음에, 도 23의 공정에 있어서 고전압용 트랜지스터 영역 B 및 저전압용 트랜지스터 영역 C 상에 임계치 전압 제어용의 이온(ion) 주입을 하고, 또한 상기 영역 B 및 C 상의 산화막(1103)을 제거한다. 또한, 상기 고전압용 트랜지스터 영역 B에는 게이트 산화막(1107)을 7㎚의 두께로 형성하고, 그 다음에 저전압용 트랜지스터 영역 C에 게이트 산화막(1108)을 3.5㎚의 두께로 형성한다.
도 23의 공정에서는, 그 후 상기 필드 산화막(1102)을 포함하는 구조 전체 상에 제 2의 폴리실리콘층(1109) 및 실리사이드층(1110)을 순차 형성하고, 또한 이들을 패턴닝 함으로써, 상기 고전압용 및 저전압용 트랜지스터 영역 B, C에 게이트 전극(1111B, 1111C)을 각각 형성한다. 다음에, 메모리 셀 영역에 있어서 상기 폴리실리콘층(1109) 및 실리사이드층(1110)을 패턴닝 하여 게이트 전극(1111A)을 형성한다.
마지막으로, 표준적인 반도체 공정에 준거하여, 소스·드레인 형성, 절연막 형성, 콘택트(contact) 형성, 배선 형성 등을 하여 소자를 완성시킨다.
이와 같이 하여 형성된 NONO막(1106) 중의 실리콘 산화막 및 실리콘 질화막은 매우 박막화 되어 있음에도 불구하고 양호한 전기적 특성을 가지고, 치밀하고 또 고품질인 것을 특징으로 한다. 이 실리콘 산화막 및 실리콘 질화막은 저온에서 형성되고 있기 때문에 게이트 폴리실리콘과 산화막과의 계면에서 서멀 버짓 (thermal budget) 등이 발생함이 없이 양호한 계면 특성이 얻어진다.
본 발명의 플래시 메모리 소자를 2 차원으로 복수 배치하여 작성한 플래시 메모리 집적회로 장치는, 정보의 기입 및 소거 동작이 저전압으로 행할 수 있고, 기판 전류의 발생을 억제할 수 있고, 터널 절연막의 열화를 억제할 수 있어 소자의 특성이 안정된다. 본 발명의 플래시 메모리 소자는 뛰어난 낮은 누설 특성을 가지며, 기입 소거가 7V 정도의 전압으로 동작 가능하고, 메모리 보유 시간을 종래보다 1자리 수 이상, 개서 가능 회수를 약 1자리 수 이상 증가시킬 수 있다.
<제 6 실시예>
다음에, 상기 고밀도 마이크로파 플라즈마를 이용한 저온에서의 산화막과 질화막의 형성 기술을 사용한 폴리실리콘/실리사이드 적층 구조의 게이트 전극을 갖는 본 발명의 제 6 실시예에 의한 플래시 메모리 소자에 대해서 설명한다.
도 24는 본 실시예에 의한 플래시 메모리 소자(1500)의 개략 단면 구조를 나타낸다.
도 24를 참조하면, 플래시 메모리 소자(1500)는 실리콘 기판(1501) 상에 형성되어 있고, 상기 실리콘 기판(1501)에 형성된 터널 질화막(1502)과, 상기 터널 질화막(1502) 상에 형성되고 플로팅 게이트 전극으로 되는 제 1의 폴리실리콘 게이트 전극(1503)을 포함하고, 상기 제 1의 폴리실리콘 게이트 전극(1503) 상에는 실 리콘 산화막(1504)과, 실리콘 질화막(1505)과, 실리콘 산화막(1506)이 순차 형성되어 있다. 또한 상기 실리콘 산화막(1506) 상에는 컨트롤 게이트 전극으로 되는 제 2 폴리실리콘 전극(1507)이 형성되어 있다. 도 24 중 소스 영역, 드레인 영역, 컨택트 홀, 배선 패턴 등의 도시는 생략하여 기재하고 있다.
도 24의 플래시 메모리 소자(1500)에서는, 상기 실리콘 산화막(1502, 1504 및 1506)은 먼저 설명한 고밀도 마이크로파 플라즈마를 사용한 실리콘 산화막 형성 방법에 의해, 또, 실리콘 질화막(1505)은 먼저 설명한 고밀도 마이크로파 플라즈마를 사용한 실리콘 질화막 형성 방법에 의해 형성된다.
다음에 본 실시예의 플래시 메모리 집적회로의 작성 방법을 설명한다.
본 실시예에 있어서도, 상기 제 1의 폴리실리콘층(1503)을 패턴닝 할 때까지의 공정은 앞의 도 20 및 도 21의 공정과 같다. 다만, 본 실시예에서는 상기 터널 질화막(1502)은 진공 용기(처리실)(101) 내를 배기하고 나서, 샤워 플레이트(102)로부터 Ar 가스, N2 가스, H2 가스를 도입하고, 처리실 내의 압력을 100mTorr(약 13Pa) 정도로 설정하고, 2.45㎓의 마이크로파를 공급하고, 처리실 내에 고밀도의 플라즈마를 생성함으로써 형성되어 있고, 약 4㎚의 두께를 가진다.
이와 같이 하여 상기 제 1의 폴리실리콘층(1503)이 형성된 후, 상기 영역 A에 있어서 상기 제 1의 폴리실리콘층 상에, 하부 실리콘 산화막(1504)과, 실리콘 질화막(1505)과, 상부 실리콘 산화막(1506)이 순차 형성되고, ONO(Oxide Nitride Oxide) 구조를 갖는 절연체막이 형성된다.
보다 상세하게 설명하면, 먼저 도 2에서 설명한 마이크로파 플라즈마 처리 장치의 진공 용기(처리실)(101) 내를 고진공 상태에 배기하고, 샤워 플레이트(102)로부터 Kr 가스, O2 가스를 도입하고, 처리실(101) 내의 압력을 1Torr(약 133 Pa) 정도로 설정한다. 이 상태에서 2.45㎓의 마이크로파를 상기 처리실(101) 내에 공급하고, 고밀도의 플라즈마를 생성함으로써, 상기 제 1의 폴리실리콘층(1503)의 표면에 약 2㎚의 두께의 실리콘 산화막이 형성된다.
다음에, 상기 실리콘 산화막 상에 CVD법에 의해 실리콘 질화막을 3㎚ 형성한 후, 진공 용기(처리실)(101) 내를 배기하고, 또한 샤워 플레이트(102)로부터 Ar 가스, N2 가스, H2 가스를 도입하고, 처리실 내의 압력을 1Torr(약 133Pa) 정도로 설정한다. 이 상태에서 다시 2.45㎓의 마이크로파를 공급함으로써 상기 처리실(101) 내에 고밀도 플라즈마를 생성하고, 상기 실리콘 질화막을 고밀도 플라즈마에 수반하는 질화 수소 라디칼 NH*에 노출함으로써 치밀한 실리콘 질화막으로 변환한다.
다음에, 상기 치밀한 실리콘 질화막 상에 CVD법에 의해, 실리콘 산화막을 약 2㎚의 두께로 형성하고, 다시, 마이크로파 플라즈마 장치에 의해 샤워 플레이트(102)로부터 Kr 가스, O2 가스를 도입하고, 처리실(101) 내의 압력을 1Torr(약 133 Pa) 정도로 설정한다. 이 상태로 다시 2.45㎓의 마이크로파를 상기 처리실(101) 중에 공급함으로써, 상기 처리실(101) 중에 고밀도의 플라즈마를 생성한다. 상기 CVD법으로 형성한 산화막을 상기 고밀도 플라즈마에 수반하는 원자상태 산소 O*에 노출함으로써 상기 CVD 실리콘 산화막은 치밀한 실리콘 산화막으로 변환된다.
이와 같이 하여 상기 폴리실리콘막(1503) 상에는 ONO막이 약 7㎚의 두께로 형성되지만, 형성된 ONO막에는 폴리실리콘의 면 방위 의존도 보여지지 않고, ONO막은 지극히 균일인 막 두께를 가진다. 이 ONO막에는, 그 후 고전압용 및 저전압용 트랜지스터 영역 B, C에 대응하는 부분을 제거하는 패턴닝 공정을 하고, 이어서, 앞의 제 4 실시예와 같은 공정을 행함으로써 소자를 완성시킨다.
이 플래시 메모리 소자는 뛰어난 낮은 누설 특성을 가지고 있고, 기입 소거 전압은 6V 정도로 동작 가능하고, 앞의 실시예의 플래시 메모리(1000)와 같이 메모리 보유 시간을 종래보다 1자리 수 이상, 개서 가능 회수를 약 1자리 수 중가시킬 수 있다.
<제 7 실시예>
다음에, 상기 마이크로파 고밀도 플라즈마를 이용한 저온 산화막과 질화막의 형성 기술을 사용한 폴리실리콘/실리사이드 적층 구조의 게이트 전극을 갖는 본 발명의 제 7 실시예에 의한 플래시 메모리 소자(1600)에 대해서 설명한다.
도 25는 상기 플래시 메모리 소자(1600)의 개략적 단면 구조를 나타낸다.
도 25를 참조하면, 본 실시예의 플래시 메모리 소자(1600)는 실리콘 기판(1601) 상에 형성되어 있고, 상기 실리콘 기판(1601) 상에 형성된 터널 산화막(1602)과, 상기 터널 산화막(1602) 상에 형성되고 플로팅 게이트 전극을 구성하는 제 1의 폴리실리콘 게이트 전극(1603)을 포함하고, 상기 제 1의 폴리실리콘 게이트 전극(1603) 상에는 실리콘 질화막(1604)과, 실리콘 산화막(1605)이 순차 형성되어 있다. 또한, 상기 실리콘 산화막(1605) 상에는 컨트롤 게이트 전극으로 되는 제 2 폴리실리콘 게이트 전극(1606)이 형성되어 있다.
도 25 중 소스 영역, 드레인 영역, 컨택트 홀, 배선 패턴 등의 도시는 생략 하여 기재하고 있다.
도 25의 플래시 메모리(1600)에 있어서, 상기 실리콘 산화막(1602, 1605)은 위에 설명한 실리콘 산화막 형성 방법에 의해, 또, 실리콘 질화막(1604)은 위에 설명한 실리콘 질화막 형성 방법에 의해 형성된다.
다음에 본 실시예에 의한 플래시 메모리 집적회로의 제조 방법을 설명한다.
본 실시예에 있어서도 상기 제 1의 폴리실리콘층(1603)을 패턴닝 할 때까지는, 실시예 1과 같고, 상기 제 1의 폴리실리콘층(1603)을 영역 A에 형성한 후, 상기 제 1의 폴리실리콘층(1603) 상에 실리콘 질화막 및 실리콘 산화막을 순차 형성하여 NO(Nitride Oxide) 구조를 갖는 절연체막을 형성한다.
보다 상세하게 설명하면, 상기 NO막은 도 2의 마이크로파 플라즈마 처리 장치를 사용하여 다음과 같이 하여 형성된다.
진공 용기(처리실)(101) 내를 진공으로 하고, 샤워 플레이트(102)로부터 Kr 가스, N2 가스, H2 가스를 도입하고, 처리실 내의 압력을 100mTorr(약 13Pa) 정도로 설정한다. 이 상태로 2.45㎓의 마이크로파를 공급하고, 처리실 내에 고밀도의 플라즈마를 생성하고, 상기 폴리실리콘층(1603)의 질화 반응에 의해 약 3㎚의 두께의 실리콘 질화막을 형성한다.
다음에, CVD법에 의해 실리콘 산화막을 약 2㎚의 두께로 형성하고, 다시 상기 마이크로파 플라즈마 처리 장치에 있어서 상기 샤워 플레이트(102)로부터 Kr 가스 및 O2 가스를 도입하고, 처리실 내의 압력을 1Torr(약 133Pa) 정도로 설정한다. 이 상태로 주파수가 2.45㎓인 마이크로파를 공급함으로써, 처리실 내에 고밀도의 플라즈마를 생성하고, CVD법으로 형성한 산화막을 상기 고밀도 플라즈마에 수반하는 원자상태 산소 O*에 노출한다. 그 결과, 상기 CVD 산화막은 치밀한 실리콘 산화막으로 변환된다.
이와 같이 하여 형성된 NO막은 약 5㎚의 두께를 가지지만, 폴리실리콘의 면 방위 의존도 보여지지 않고, 지극히 균일인 막 두께였다. 상기 NO막은, 이와 같이 하여 형성된 후, 패턴닝 되어 고전압용 및 저전압용 트랜지스터 영역 B, C에 형성된 부분이 선택적으로 제거된다.
또한, 이어서 도 23의 공정과 같은 공정을 하여 소자를 완성시켰다.
이와 같이 하여 형성된 플래시 메모리 소자는 뛰어난 낮은 누설 특성을 가지고 있고, 기입 소거를 5V 정도의 저전압으로 하는 것이 가능하고, 앞의 실시예의 플래시 메모리 소자와 같이 메모리 보유 시간을 종래보다 1자리 수 이상, 개서 가능 회수를 약 1자리 수 이상 증가시킬 수 있다.
이상의 실시예에 나타낸 메모리 셀, 고전압용 트랜지스터, 저전압용 트랜지스터의 형성 방법은 어디까지나 일예이고 본 발명은 이에 한정되는 것은 아니다. 본 발명의 질화막 형성에는 Kr 대신에 Ar를 이용해도 좋고, 또 상기 제 1 및 제 2의 폴리실리콘층 대신에 폴리실리콘/실리사이드, 폴리실리콘/고융점 금속/아몰퍼스(amorphous) 실리콘 또는 폴리실리콘 등의 적층 구조를 갖는 막을 사용하는 것도 가능하다.
또, 본 발명의 산화막·질화막을 실현하기 위해서, 도 2의 마이크로파 플라즈마 처리 장치 이외에 플라즈마를 이용한 저온의 산화막 형성을 가능하게 하는 다른 플라즈마 프로세스용 장치를 사용하여도 상관없다. 본 발명의 실시예에서는 래디얼 라인 슬롯 안테나를 이용한 플라즈마 장치를 이용하여 막 형성한 예를 나타냈지만, 다른 방법을 이용하여 마이크로파를 처리실 내에 도입해도 좋다.
또, 도 2의 마이크로파 플라즈마 처리 장치 대신에, Kr 가스 혹은 Ar 가스등의 플라즈마 가스를 제 1의 샤워 플레이트로부터 방출하고, 처리 가스를 상기 제 1의 가스 방출부와는 다른 제 2의 샤워 플레이트로부터 방출하는 2단 샤워 플레이트형태 플라즈마 프로세스 장치를 사용하는 것도 가능하다. 이 경우는, 예를 들면 산소 가스를 상기 제 2의 샤워 플레이트로부터 방출하도록 해도 좋다. 또, 상기 제 1의 폴리실리콘 전극에 의해 플래시 메모리 소자의 플로팅 게이트 전극을 형성함과 동시에, 제 1의 폴리실리콘 전극에 의해 고전압용 트랜지스터의 게이트 전극이 형성되도록 프로세스를 설계하는 것도 가능하다.
이상, 본 발명을 바람직한 실시예에 대해서 설명했지만, 본 발명은 이 특정 의 실시예에 한정되는 것은 아니고, 본 발명의 요지내에 있어서 여러 가지 변형·변경이 가능하다.
본 발명에 의하면, 550℃ 이하의 저온의 신규한 플라즈마 산화·질화로 막 형성한 Kr를 함유하는 절연막을 사용함으로써, 1000℃ 정도의 고온으로 막 형성한 실리콘 열산화막 및 CVD 막 형성한 실리콘 질화막과 동일 정도 내지는 그보다 뛰어난 특성, 신뢰성을 갖는 고품질인 실리콘 산화막, 실리콘 질화막 혹은 실리콘 산질화막을 폴리실리콘 상에 형성하는 것이 가능하게 되어, 저전압으로 개서 동작이 가능하고, 전하 보유 특성이 뛰어난 고품질이고 고성능인 플래시 메모리 소자를 실현하는 것이 가능하게 된다.

Claims (51)

  1. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지는 플래시 메모리 소자에 있어서,
    상기 제 1의 전극 표면에는 폴리실리콘이 존재하고,
    상기 전극간 절연막은 적어도 실리콘 산화막과 실리콘 질화막을 1층씩 포함하는 적층 구조를 가지고, 상기 실리콘 산화막의 적어도 일부에 1010㎝-2 이상의 면 밀도의 Kr를 함유하는 것을 특징으로 하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 전극간 절연막은 제 1의 실리콘 질화막과 제 1의 실리콘 산화막과 제 2의 실리콘 질화막과 제 2의 실리콘 산화막을 순차 적층한 적층 구조를 갖는 것을 특징으로 하는 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 전극간 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 3개의 층으로 이루어지는 것을 특징으로 하는 플래시 메모리 소자.
  4. 제 1 항에 있어서,
    상기 전극간 절연막은 제 1의 실리콘 질화막과 제 2의 실리콘 산화막의 2개의 층으로 이루어지는 것을 특징으로 하는 플래시 메모리 소자.
  5. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된, 표면이 폴리실리콘에 의해 이루어지는 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 적어도 실리콘 산화막과 실리콘 질화막을 1층씩 포함하는 적층 구조를 갖는 플래시 메모리 소자의 제조 방법으로서,
    상기 실리콘 산화막은, 처리실 안에 산소를 포함하는 가스와 Kr 가스를 포함하는 가스를 도입하고, 마이크로파에 의해 상기 처리실 안에 있어서 플라즈마를 여기함으로써 형성되고,
    상기 실리콘 산화막 중의 Kr의 함유량이 1010㎝-2의 면밀도인
    것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  6. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 제 1의 실리콘 질화막과 제 1의 실리콘 산화막과 제 2의 실리콘 질화막과 제 2의 실리콘 산화막을 순차 적층한 적층 구조를 가지고, 상기 제 1의 전극 표면은 폴리실리콘에 의해 형성되어 있는 플래시 메모리 소자의 제조 방법으로서,
    상기 제 1 및 제 2의 실리콘 산화막은, 처리실 안에 산소를 포함하는 가스와 Kr 가스를 포함하는 가스를 도입하고, 마이크로파에 의해 상기 처리실 안에 플라즈마를 여기함으로써 형성되고,
    상기 실리콘 산화막 중의 Kr의 함유량이 1010㎝-2의 면밀도인
    것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  7. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 제 1의 실리콘 산화막과 실리콘 질화막과 제 2의 실리콘 산화막을 순차 적층한 적층 구조를 가지고, 상기 제 1의 전극 표면은 폴리실리콘에 의해 형성되어 있는 플래시 메모리 소자의 제조 방법으로서,
    상기 제 1 실리콘 산화막은, 처리실 안에 산소를 포함하는 가스와 Kr 가스를 포함하는 가스를 도입하고, 마이크로파에 의해 상기 처리실 안에 플라즈마를 여기하여 형성되는 원자 상태 산소 O*에 상기 폴리실리콘막의 표면을 노출시킴으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  8. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 실리콘 산화막과 실리콘 질화막을 순차 적층한 2층 구조를 가지고, 상기 제 1의 전극 표면은 폴리실리콘에 의해 형성되어 있는 플래시 메모리 소자의 제조 방법으로서,
    상기 실리콘 산화막은, 처리실 안에 산소를 포함하는 가스와 Kr 가스를 포함하는 가스를 도입하고, 마이크로파에 의해 상기 처리실 안에 플라즈마를 여기하여 형성되는 원자 상태 산소 O*에 상기 폴리실리콘막의 표면을 노출시킴으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  9. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 적어도 실리콘 산화막과 실리콘 질화막을 1층씩 포함하는 적층 구조를 갖는 플래시 메모리 소자의 제조 방법으로서,
    상기 실리콘 산화막은, CVD법에 의해 퇴적된 실리콘 산화막을, 산소를 포함하는 가스와 Kr 가스를 포함하는 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기하여 형성되는 원자상태 산소 O*에 노출시킴으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  10. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 제 1의 실리콘 질화막과 제 1의 실리콘 산화막과 제 2의 실리콘 질화막과 제 2의 실리콘 산화막을 순차 적층한 적층 구조를 가지고, 상기 제 1의 전극 표면은 폴리실리콘에 의해 형성되어 있는 플래시 메모리 소자의 제조 방법으로서,
    상기 제 1 및 제 2의 실리콘 산화막은, CVD법에 의해 퇴적된 실리콘 산화막을, 산소를 포함하는 가스와 Kr 가스를 포함하는 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기하여 형성되는 원자상태 산소 O*에 노출시킴으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  11. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 제 1의 실리콘 산화막과 실리콘 질화막과 제 2의 실리콘 산화막을 순차 적층한 적층 구조를 가지고, 상기 제 1의 전극 표면은 폴리실리콘에 의해 형성되어 있는 플래시 메모리 소자의 제조 방법으로서,
    상기 제 2의 실리콘 산화막은, CVD법에 의해 퇴적된 실리콘 산화막을, 산소를 포함하는 가스와 Kr 가스를 포함하는 가스와의 혼합 가스에 마이크로파에 의해 플라즈마를 여기하여 형성되는 원자상태 산소 O*에 노출시킴으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  12. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된, 표면이 폴리실리콘에 의해 이루어지는 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 적어도 실리콘 산화막과 실리콘 질화막을 1층씩 포함하는 적층 구조를 갖는 플래시 메모리 소자의 제조 방법으로서,
    상기 실리콘 질화막은, 처리실 안에 NH3 가스 또는 N2 및 H2를 포함하는 가스와 Ar 또는 Kr 가스를 포함하는 가스를 도입하고, 마이크로파에 의해 상기 처리실 안에 플라즈마를 여기함으로써 형성되고,
    상기 실리콘 질화막 중의 Ar 또는 Kr의 함유량이 1010㎝-2의 면밀도인
    것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  13. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 제 1의 실리콘 질화막과 제 1의 실리콘 산화막과 제 2의 실리콘 질화막과 제 2의 실리콘 산화막을 순차 적층한 적층 구조를 가지고, 상기 제 1의 전극 표면은 폴리실리콘에 의해 형성되어 있는 플래시 메모리 소자의 제조 방법으로서,
    상기 제 1 실리콘 질화막은, 처리실 안에 NH3 가스 또는 N2 및 H2를 포함하는 가스와 Ar 또는 Kr 가스를 포함하는 가스를 도입하고, 마이크로파에 의해 상기 처리실 안에 플라즈마를 여기하여 상기 폴리실리콘막의 표면을 질화함으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  14. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 제 1의 실리콘 산화막과 실리콘 질화막과 제 2의 실리콘 산화막을 순차 적층한 적층 구조를 가지고, 상기 제 1의 전극 표면은 폴리실리콘에 의해 형성되어 있는 플래시 메모리 소자의 제조 방법으로서,
    상기 실리콘 질화막은, 처리실 안에 NH3 가스 또는 N2 및 H2를 포함하는 가스와 Ar 또는 Kr 가스를 포함하는 가스를 도입하고, 마이크로파에 의해 상기 처리실 안에 플라즈마를 여기함으로써 형성되고,
    상기 실리콘 질화막 중의 Ar 또는 Kr의 함유량이 1010㎝-2의 면밀도인
    것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  15. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 실리콘 산화막과 실리콘 질화막을 순차 적층한 2층 구조를 가지고, 상기 제 1의 전극 표면은 폴리실리콘에 의해 형성되어 있는 플래시 메모리 소자의 제조 방법으로서,
    실리콘 질화막은, 처리실 안에 NH3 가스 또는 N2 및 H를 포함하는 가스와 Ar 또는 Kr 가스를 포함하는 가스를 도입하고, 마이크로파에 의해 상기 처리실 안에 플라즈마를 여기함으로써 형성되고,
    상기 실리콘 질화막 중의 Ar 또는 Kr의 함유량이 1010㎝-2의 면밀도인
    것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  16. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 적어도 실리콘 산화막과 실리콘 질화막을 1층씩 포함하는 적층 구조를 갖는 플래시 메모리 소자의 제조 방법으로서,
    상기 실리콘 질화막은, CVD법에 의해 퇴적된 실리콘 질화막을, NH3 가스 또는 N2 및 H2를 포함하는 가스와 Ar 또는 Kr 가스를 포함하는 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기하여 형성된 질화 수소 라디칼 NH*에 노출함으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  17. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 제 1의 실리콘 질화막과 제 1의 실리콘 산화막과 제 2의 실리콘 질화막과 제 2의 실리콘 산화막을 순차 적층한 적층 구조를 가지고, 상기 제 1의 전극 표면은 폴리실리콘에 의해 형성되어 있는 플래시 메모리 소자의 제조 방법으로서,
    상기 제 1 및 제 2의 실리콘 질화막의 각각은, CVD법으로 퇴적된 실리콘 질화막을, NH3 가스 또는 N2 및 H2를 포함하는 가스와 Ar 또는 Kr 가스를 포함하는 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기하여 형성되는 질화 수소 라디칼 NH*에 노출함으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  18. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 제 1의 실리콘 산화막과 실리콘 질화막과 제 2의 실리콘 산화막을 순차 적층한 적층 구조를 가지고, 상기 제 1의 전극 표면은 폴리실리콘에 의해 형성되어 있는 플래시 메모리 소자의 제조 방법으로서,
    상기 실리콘 질화막은, CVD법에 의해 퇴적된 실리콘 질화막을, NH3 가스 또는 N2 및 H2를 포함하는 가스와 Ar 또는 Kr 가스를 포함하는 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기하여 형성되는 질화 수소 라디칼 NH*에 노출시킴으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  19. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 제 1의 전극과, 상기 제 1의 전극상에 전극간 절연막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지고, 상기 전극간 절연막은 실리콘 산화막과 실리콘 질화막을 순차 적층한 2층 구조를 가지고, 상기 제 1의 전극 표면은 폴리실리콘에 의해 형성되어 있는 플래시 메모리 소자의 제조 방법으로서,
    상기 실리콘 질화막은, CVD법으로 퇴적된 실리콘 질화막을, NH3 가스 또는 N2 및 H2를 포함하는 가스와 Ar 또는 Kr 가스를 포함하는 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기하여 형성되는 질화 수소 라디칼 NH*에 노출시킴으로써 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  20. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 폴리실리콘에 의해 이루어지는 제 1의 전극과, 상기 제 1의 전극상에 전극간 산화막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지는 플래시 메모리 소자의 제조 방법으로서,
    상기 전극간 산화막은,
    상기 실리콘 기판상에 폴리실리콘막을 상기 제 1의 전극으로서 퇴적하는 공정과,
    상기 폴리실리콘막의 표면을, 산소를 포함하는 가스와 Kr 가스를 포함하는 불활성 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기하여 형성되는 원자상태 산소 O*에 노출시키는 공정에 의해 형성되는 것을 특징으로 하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  21. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 폴리실리콘에 의해 이루어지는 제 1의 전극과, 상기 제 1의 전극상에 전극간질화막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지는 플래시 메모리 소자의 제조 방법으로서,
    상기 전극간 질화막은,
    상기 실리콘 기판상에 폴리실리콘막을 상기 제 1의 전극으로서 퇴적하는 공정과,
    상기 폴리실리콘막의 표면을, 질소와 수소를 포함하는 가스와 Kr 가스를 포함하는 불활성 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기하여 형성되는 질화 수소 라디칼 NH*에 노출시키는 공정에 의해 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  22. 실리콘 기판과, 상기 실리콘 기판상에 절연막을 개재하여 형성된 폴리실리콘에 의해 이루어지는 제 1의 전극과, 상기 제 1의 전극상에 전극간 산질화막을 사이에 끼워 형성된 제 2의 전극에 의해 이루어지는 플래시 메모리 소자의 제조 방법으로서,
    상기 전극간 산질화막은,
    상기 실리콘 기판상에 폴리실리콘막을 상기 제 1의 전극으로서 퇴적하는 공정과,
    상기 폴리실리콘층을, Ar 또는 Kr를 포함하는 불활성 가스와 산소 및 질소를 포함하는 가스와의 혼합 가스중에 마이크로파에 의해 여기 형성된 플라즈마에 노출시켜, 상기 폴리실리콘막의 표면을 실리콘 산질화막으로 변환하는 공정에 의해 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  23. 기판상에 폴리실리콘막을 퇴적하는 공정과,
    상기 폴리실리콘막의 표면을, 산소를 포함하는 가스와 Kr 가스를 포함하는 불활성 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기하여 형성되는 원자상태 산소 O*에 노출시킴으로써, 상기 폴리실리콘막의 표면에 실리콘 산화막을 형성하는 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  24. 제 23 항에 있어서,
    상기 혼합 가스는, 산소와 Kr 가스를 포함하는 불활성 가스의 혼합 가스로서, 그 혼합비가 산소가 3%, 불활성 가스가 97%인 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  25. 제 23 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  26. 제 23 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  27. 기판상에 폴리실리콘막을 퇴적하는 공정과,
    상기 폴리실리콘막의 표면을, 질소와 수소를 성분 원소로서 포함하는 가스와 Ar 또는 Kr 가스를 포함하는 불활성 가스에 의해 이루어지는 혼합 가스에 마이크로파에 의해 플라즈마를 여기하여 형성되는 질화 수소 라디칼 NH*에 노출시킴으로써, 상기 폴리실리콘막의 표면에 질화막을 형성하는 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 질화막의 형성 방법.
  28. 제 27 항에 있어서,
    상기 질소와 수소를 포함하는 가스는, NH3 가스인 것을 특징으로 하는 실리 콘 질화막의 형성 방법.
  29. 제 27 항에 있어서,
    상기 혼합 가스는, NH3 가스와 Ar 또는 Kr 가스를 포함하는 불활성 가스와의 혼합 가스로서, 그 혼합비가 NH3 가스가 2%, 불활성 가스가 98%인 것을 특징으로 하는 실리콘 질화막의 형성 방법.
  30. 제 27 항에 있어서,
    상기 질소와 수소를 포함하는 가스는, N2 가스와 H2 가스의 혼합 가스인 것을 특징으로 하는 실리콘 질화막의 형성 방법.
  31. 제 27 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어서 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 실리콘 질화막의 형성 방법.
  32. 제 27 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어서 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 실리콘 질화막의 형성 방법.
  33. 기판상에 폴리실리콘막을 퇴적하는 공정과,
    상기 폴리실리콘막을, Ar 또는 Kr를 포함하는 불활성 가스와 산소를 성분 원소로서 포함하는 가스와 질소를 성분 원소로서 포함하는 가스와의 혼합 가스중에 마이크로파에 의해 여기 형성된 플라즈마에 노출시켜, 상기 폴리실리콘막의 표면을 실리콘 산질화막으로 변환하는 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 산질화막의 형성 방법.
  34. 제 33 항에 있어서,
    상기 질소를 포함하는 가스는, NH3 가스인 것을 특징으로 하는 실리콘 산질화막의 형성 방법.
  35. 제 33 항에 있어서,
    상기 혼합 가스는, Ar 또는 Kr를 포함하는 불활성 가스와 산소와 NH3 가스의 혼합 가스로서, 그 혼합비가 상기 불활성 가스가 96.5%, 산소가 3%, NH3 가스가 0.5%인 것을 특징으로 하는 실리콘 산질화막의 형성 방법.
  36. 제 33 항에 있어서,
    상기 질소를 포함하는 가스는, N2 가스와 H2 가스의 혼합 가스인 것을 특징으로 하는 실리콘 산질화막의 형성 방법.
  37. 제 33 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어서 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 실리콘 산질화막의 형성 방법.
  38. 제 33 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어서 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 실리콘 산질화막의 형성 방법.
  39. 폴리실리콘막 상에의 실리콘 산화막의 형성 방법으로서,
    처리 용기를 갖고, 또한 상기 처리 용기의 일부에 피처리 기판에 평행으로 뻗고, 플라즈마 가스를 상기 피처리 기판을 향해 공급하는 다수의 개구부를 갖는 샤워 플레이트를 갖고, 또한 상기 샤워 플레이트를 개재하여 처리 용기내에 마이크로파를 조사하는 마이크로파 방사 안테나를 구비한 마이크로파 처리 장치의 처리 용기중에 있어서, 상기 샤워 플레이트로부터 상기 처리 용기중에, Kr를 포함하는 불활성 가스와 산소를 포함하는 가스를 공급하고, 상기 마이크로파 방사 안테나로부터 상기 샤워 플레이트를 개재하여 상기 처리 용기중에 마이크로파를 공급하여, 상기 처리 용기중에 있어서 원자상태 산소 O*를 포함하는 플라즈마를 형성하는 공정과,
    상기 처리 용기중에 있어서, 기판상에 형성된 폴리실리콘막의 표면을 상기 플라즈마에 의해 산화시켜, 실리콘 산화막을 형성하는 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  40. 제 39 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어서 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  41. 제 39 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어서 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 실리콘 산화막의 형성 방법.
  42. 폴리실리콘막 상에의 실리콘 질화막의 형성 방법으로서,
    처리 용기를 갖고, 또한 상기 처리 용기의 일부에 피처리 기판에 평행으로 뻗고, 플라즈마 가스를 상기 피처리 기판을 향해 공급하는 다수의 개구부를 갖는 샤워 플레이트를 갖고, 또한 상기 샤워 플레이트를 개재하여 처리 용기내에 마이크로파를 조사하는 마이크로파 방사 안테나를 구비한 마이크로파 처리 장치의 처리 용기중에 있어서, 상기 샤워 플레이트로부터 상기 처리 용기중에, Ar 또는 Kr를 포함하는 불활성 가스와 질소와 수소를 포함하는 가스를 공급하고, 상기 마이크로파 방사 안테나로부터 상기 샤워 플레이트를 개재하여 상기 처리 용기중에 마이크로파를 공급하여, 상기 처리 용기중에 있어서 질화 수소 라디칼 NH*를 포함하는 플라즈마를 형성하는 공정과,
    상기 처리 용기중에 있어서, 기판상에 형성된 폴리실리콘막의 표면을 상기 플라즈마에 의해 질화시켜, 실리콘 질화막을 형성하는 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 질화막의 형성 방법.
  43. 제 42 항에 있어서,
    상기 질소와 수소를 포함하는 가스는, NH3 가스인 것을 특징으로 하는 실리콘 질화막의 형성 방법.
  44. 제 42 항에 있어서,
    상기 질소와 수소를 포함하는 가스는, N2 가스와 H2 가스의 혼합 가스인 것을 특징으로 하는 실리콘 질화막의 형성 방법.
  45. 제 42 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어서 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 실리콘 질화막의 형성 방법.
  46. 제 42 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어서 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 실리콘 질화막의 형성 방법.
  47. 폴리실리콘막 상에의 실리콘 산질화막의 형성 방법으로서,
    처리 용기를 갖추고, 또한 상기 처리 용기의 일부에 피처리 기판에 평행으로 뻗고, 플라즈마 가스를 상기 피처리 기판을 향해 공급하는 다수의 개구부를 갖는 샤워 플레이트를 갖추고, 또한 상기 샤워 플레이트를 개재하여 처리 용기내에 마이크로파를 조사하는 마이크로파 방사 안테나를 갖춘 마이크로파 처리 장치의 처리 용기중에 있어서, 상기 샤워 플레이트로부터 상기 처리 용기중에, Ar 또는 Kr를 포함하는 불활성 가스와 산소를 성분 원소로서 포함하는 가스와 질소를 성분 원소로서 포함하는 가스를 공급하고, 상기 마이크로파 방사 안테나로부터 상기 샤워 플레이트를 개재하여 상기 처리 용기중에 마이크로파를 공급하여, 상기 처리 용기중에 있어서 원자상태 산소 O* 및 질화 수소 라디칼 NH*를 포함하는 플라즈마를 형성하는 공정과,
    상기 처리 용기중에 있어서, 기판상에 형성된 폴리실리콘막의 표면을 상기 플라즈마에 의해 산질화시켜, 실리콘 산질화막을 형성하는 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 산질화막의 형성 방법.
  48. 제 47 항에 있어서,
    상기 질소를 포함하는 가스는, NH3 가스인 것을 특징으로 하는 실리콘 산질화막의 형성 방법.
  49. 제 47 항에 있어서,
    상기 질소를 포함하는 가스는, N2 가스와 H2 가스의 혼합 가스인 것을 특징으로 하는 실리콘 산질화막의 형성 방법.
  50. 제 47 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어서 1012㎝-3 이상의 전자 밀도를 갖는 것을 특징으로 하는 실리콘 산질화막의 형성 방법.
  51. 제 47 항에 있어서,
    상기 플라즈마는, 상기 폴리실리콘막의 표면에 있어서 10V 이하의 플라즈마 전위를 갖는 것을 특징으로 하는 실리콘 산질화막의 형성 방법.
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