JP2001044375A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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ferroelectric
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ferroelectric capacitor
lower electrode
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Kazuaki Takai
一章 高井
Koji Tani
耕治 谷
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Abstract

(57)【要約】 【課題】 強誘電体キャパシタに保護膜を設け、強誘電
体膜の還元を抑制する。 【解決手段】 前記保護膜としてＡｌ2 Ｏ3 膜を、３．
０〜３．１ｇ／ｃｍ3 、あるいはそれ以上の密度に形成
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に強誘電体膜をキャパシタ誘電体膜に使った強
誘電体キャパシタ、かかる強誘電体キャパシタを有する
半導体装置、およびその製造方法に関する。いわゆるＤ
ＲＡＭあるいはＳＲＡＭ等の半導体記憶装置はコンピュ
ータを始めとする情報処理装置において高速主記憶装置
として広く使われているが、これらは揮発性の記憶装置
であり、電源をオフにすると記憶された情報は失われて
しまう。これに対し、従来よりプログラムやデータを格
納する大容量補助記憶装置として不揮発性の磁気ディス
ク装置が使われている。
【０００２】しかし、磁気ディスク装置は大型で機械的
に脆弱であり、消費電力も大きく、さらに情報を読み書
きする際のアクセス速度が遅い欠点を有している。これ
に対し、最近では不揮発性補助記憶装置として、フロー
ティングゲート電極に情報を電荷の形で蓄積するＥＥＰ
ＲＯＭあるいはフラッシュメモリが使われていることが
多くなっている。特にフラッシュメモリはＤＲＡＭと同
様なセル構成を有するため大きな集積密度に形成しやす
く、磁気ディスク装置に匹敵する大容量記憶装置として
期待されている。
【０００３】一方、ＥＥＰＲＯＭやフラッシュメモリで
は、情報の書き込みがトンネル絶縁膜を介してのフロー
ティングゲート電極へのホットエレクトロンの注入によ
ってなされるため、必然的に書き込みに時間がかかり、
また情報の書き込みおよび消去を繰り返すとトンネル絶
縁膜が劣化してしまう問題が生じていた。トンネル絶縁
膜が劣化してしまうと書き込みあるいは消去動作が不安
定になってしまう。
【０００４】これに対し、情報を強誘電体膜の自発分極
の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記
す）が提案されている。かかるＦｅＲＡＭでは個々のメ
モリセルトランジスタがＤＲＡＭの場合と同様に単一の
ＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電
体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）あるいはＰＬ
ＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ3 ）、さらにはＳＢ
Ｔ（ＳｒＢｉ2 Ｔａ2Ｏ3 ）等の強誘電体に置き換えた
構成を有しており、高い集積密度での集積が可能であ
る。また、ＦｅＲＡＭは電界の印加により強誘電体キャ
パシタの自発分極を制御するため、書き込みをホットエ
レクトロンの注入によって行なうＥＥＰＲＯＭやフラッ
シュメモリに比べて書き込み速度が１０００倍あるいは
それ以上速くなり、また消費電力が約１／１０に低減さ
れる有利な特徴を有している。さらにトンネル酸化膜を
使う必要がないため寿命も長く、フラッシュメモリの１
０万倍の書き換え回数を確保できると考えられる。
【０００５】
【従来の技術】このような、半導体装置において使われ
る強誘電体キャパシタでは、Ｐｔ等の下側電極上にＰＺ
ＴあるいはＰＬＺＴ等の強誘電体膜をスパッタリングに
より堆積し、さらにこれを酸素雰囲気中において結晶化
させ、さらにその上にＰｔ等の上側電極を堆積すること
により形成される。かかる強誘電体膜は、スパッタリン
グにより堆積した直後にはアモルファス状態になってお
り、このため所望の強誘電性をえるためには熱処理によ
る結晶化が必要である。その際、前記結晶化熱処理工程
を酸素雰囲気中において行なうことにより、強誘電体膜
の結晶化と同時に、かかる強誘電体膜中に含まれる酸素
欠損を消滅させることができる。
【０００６】
【発明が解決しようとする課題】ところで、このような
強誘電体キャパシタを有する半導体装置の製造の際に
は、前記強誘電体キャパシタが形成された後、強誘電体
キャパシタを覆うように層間絶縁膜やパッシベーション
膜を堆積する工程が必ず含まれる。このような層間絶縁
膜の形成は、一般にＳｉＨ4 やＳｉ2 Ｈ6 等のシラン化
合物を気相原料として行われることが多いが、ＳｉＨ4
あるいはＳｉ2 Ｈ6 を使った層間絶縁膜の堆積工程で
は、堆積雰囲気中にＨ2 が必然的に過剰になり、堆積雰
囲気が還元雰囲気になってしまうことが避けられない。
その結果、前記強誘電体キャパシタ中の強誘電体膜もＨ
2 雰囲気に曝されることになるが、かかるＨ2 雰囲気は
前記強誘電体膜を還元するため、前記強誘電体膜中には
再び酸素欠損が生じてしまい、残留分極が著しく減少し
てしまう等の、電気特性の劣化が生じる。
【０００７】この問題を解決すべく特開平６−２９０９
８４号公報には、前記上側電極をＡｌ2 Ｏ3 を含む各種
酸化物よりなる保護膜で覆う構成が提案されている。し
かし、かかる従来の構成では、強誘電体膜の還元、およ
びこれに伴う強誘電体キャパシタの電気特性の劣化を十
分に阻止することができなかった。そこで、本発明は上
記の課題を解決した、新規で有用な強誘電体キャパシ
タ、かかる強誘電体キャパシタを有する半導体装置、お
よびその製造方法を提供することを概括的課題とする。
【０００８】本発明のより具体的な課題は、還元雰囲気
中における熱処理を行なっても電気特性が劣化しない強
誘電体キャパシタ、およびかかる強誘電体キャパシタを
備えた半導体装置、さらにその製造方法を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、下側電極と、前記下側
電極上に形成された強誘電体絶縁膜と、前記強誘電体絶
縁膜上に形成された上側電極とよりなり、酸化物保護膜
により覆われた強誘電体キャパシタにおいて、前記酸化
物保護膜はＡｌ2 Ｏ3 よりなり、膜厚が２０ｎｍを超え
る場合に２．７ｇ／ｃｍ3 を超える膜密度を有し、膜厚
が２０ｎｍ以下の場合に３．０ｇ／ｃｍ3 を超える膜密
度を有することを特徴とする強誘電体キャパシタを有す
る半導体装置により、または請求項２に記載したよう
に、下側電極と、前記下側電極上に形成された強誘電体
絶縁膜と、前記強誘電体絶縁膜上に形成された上側電極
とよりなり、酸化物保護膜により覆われた強誘電体キャ
パシタを有する半導体装置において、前記酸化物保護膜
はＡｌ2 Ｏ3 よりなり、１０％に希釈した、ＮＨ4 Ｆを
４．９％、ＨＦを０．７％含む緩衝ＨＦ水溶液によりウ
ェットエッチング処理を行なった場合、膜厚が２０ｎｍ
を超える場合には１００ｎｍ／ｍｉｎ未満のエッチング
速度を示し、膜厚が２０ｎｍ以下の場合には５０ｎｍ／
ｍｉｎ未満のエッチング速度を示すことを特徴とする強
誘電体キャパシタにより、または請求項３に記載したよ
うに、請求項１または２に記載した強誘電体キャパシタ
を有する半導体装置により、または請求項４に記載した
ように、前記酸化物保護膜は、４０ｎｍの整数倍の膜厚
を有することを特徴とする請求項３記載の半導体装置に
より、または請求項５に記載したように、下側電極と、
前記下側電極上に形成された強誘電体絶縁膜と、前記強
誘電体絶縁膜上に形成された上側電極とよりなる強誘電
体キャパシタを含む半導体装置の製造方法において、前
記強誘電体キャパシタを覆うように、Ａｌ2 Ｏ3 よりな
る保護膜を堆積する工程を含み、前記保護膜は、電子サ
イクロトロン共鳴（ＥＣＲ）プラズマスパッタリング、
または誘導結合高周波プラズマ支援マグネトロンスパッ
タリングにより堆積されることを特徴とする半導体装置
の製造方法により、解決する。
【００１０】
【発明の実施の形態】［第１実施例］以下、本発明の第
１実施例による強誘電体キャパシタの製造方法につい
て、図１〜図１０を参照しながら説明する。図１は、本
発明の第１実施例による強誘電体キャパシタ１０の構成
を示す。
【００１１】本発明の発明者は、本発明の基礎となる研
究において、図１の強誘電体キャパシタ上に様々な条件
でＡｌ2 Ｏ3 膜を堆積し、得られた強誘電体キャパシタ
に対してＨ2 雰囲気中で熱処理を施し、電気的特性、特
に自発分極特性の劣化について検討を行なった。図１を
参照するに、（１００）方位のＳｉ基板１１上にはＳｉ
Ｏ2 膜１２が熱酸化により約２００ｎｍの厚さに形成さ
れ、前記ＳｉＯ2 膜上には、下から順にＴｉ膜およびＰ
ｔ膜をそれぞれ２０ｎｍおよび２００ｎｍの厚さに積層
した構造の下側電極１３が、スパッタリングにより形成
される。さらに前記下側電極１３上にはＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 で表される組成のＰＺＴ膜１４が、高周波スパ
ッタリングにより、３００ｎｍの厚さに形成され、さら
に前記ＰＬＺＴ膜１４上には厚さが２００ｎｍのＰｔ膜
が、上側電極１５として形成される。
【００１２】本実施例による前記強誘電体キャパシタ１
０では、前記ＰＺＴ膜１４は、ＰｂとＺｒとＴｉとをそ
れぞれ１．２：０．５５：０．４５の比率で含んだター
ゲットを使って形成され、前記下側電極１３上に堆積の
後、Ｏ2 雰囲気中、７５０°Ｃにおいて１分間熱処理す
ることにより、結晶化がなされる。また、かかるＯ2雰
囲気中における熱処理の結果、ＰＺＴ膜１４中における
酸素欠損が補償される。かかるＯ2 雰囲気中における熱
処理に関連して、前記下側電極１３はＰｔ等、Ｏ2 雰囲
気中における熱処理に対して安定な導電性材料により構
成される。
【００１３】さらに、このようにして形成された下側電
極１３、ＰＺＴ膜１４および上側電極１５を誘導結合プ
ラズマを使ったＲＩＥ（反応性イオンエッチング）によ
りパターニングすることにより、図１に示す強誘電体キ
ャパシタが形成される。本実施例では、さらに以下の表
１〜表３に示すように様々な方法および条件で、Ａｌ2
Ｏ3 よりなる保護膜１６を図１の前記強誘電体キャパシ
タ１０上に堆積し、このようにして保護膜１６で覆った
構造について、Ｈ2 分圧が０．３ＴｏｒｒのＨ2 雰囲気
中、１５０°Ｃで３０分間熱処理を行ない、電気特性の
変化を調べた。
【００１４】
【表１】
【００１５】
【表２】
【００１６】
【表３】
【００１７】このうち表１は、前記Ａｌ2 Ｏ3 膜１６を
通常の高周波スパッタリングで形成する場合を、表２
は、前記Ａｌ2 Ｏ3 膜をＥＣＲプラズマスパッタリング
により形成する場合を、また表３は、前記Ａｌ2 Ｏ3 膜
を誘導結合高周波プラズマ支援マグネトロンスパッタリ
ングにより形成する場合を示す。図２は、表２の実験で
使われたＥＣＲプラズマスパッタ装置２０の構成を示
す。
【００１８】図２を参照するに、ＥＣＲプラズマスパッ
タ装置２０は、排気口２１Ａから排気され、ライン２１
ＢからＯ2 ガスを供給される堆積室２１を備え、前記堆
積室２１中には、試料載置台２１Ｃ上に基板２１Ｄが保
持される。さらに、前記堆積室２１に隣接して、導波管
２２Ａを接続されたプラズマ発生室２２が設けられ、前
記プラズマ発生室２２はライン２２Ｂを介してＡｒガス
を供給され、これを前記導波管２２Ａを介して供給され
たマイクロ波により励起することにより、プラズマを形
成する。ただし、前記導波管２２Ａの前記プラズマ発生
室２２への接続部には、石英ガラス窓２２Ｃが形成され
ている。さらに、前記プラズマ発生室２２はライン２２
Ｄより供給される冷却水により、冷却される。
【００１９】前記プラズマ発生室２２の周囲にはマグネ
ット２２Ｅが配設され、前記マグネット２２Ｅが形成す
る磁場内での電子のサイクロトロン運動の結果、前記プ
ラズマ発生室２２中のプラズマは前記堆積室２１中に、
前記堆積室２１とプラズマ発生室２２との間の通路を通
って、プラズマ流２１Ｇとなって注入される。その際、
前記プラズマ通路の回りには、Ａｌよりなるターゲット
２１Ｅが配設され、前記ターゲットを高周波電源２１Ｆ
によりバイアスすることによりターゲット２１Ｅが前記
プラズマ流２１Ｇによりスパッタされ、その結果形成さ
れたＡｌのスパッタ粒子が、前記堆積室２１に前記ライ
ン２１Ｂから供給されたＯ2 と反応し、Ａｌ2 Ｏ3 の形
で前記プラズマ流２１Ｇ中に位置するように配設された
基板２１Ｄ上に堆積する。
【００２０】図２に示すＥＣＲを使ったスパッタリング
では、スパッタ粒子が表面反応を促進するのに適した２
０ｅＶ程度のエネルギを有しており、その結果、基板２
１Ｄ上に緻密なＡｌ2 Ｏ3 膜を形成することが可能であ
る。図３は、表３の実験で使われた誘導結合高周波プラ
ズマ支援マグネトロンスパッタ装置３０の構成を示す。
【００２１】図３を参照するに、前記誘導結合高周波プ
ラズマ支援マグネトロンスパッタ装置３０は、ライン３
１ＢよりＯ2 ガスを供給され排気口３１Ａにおいて排気
される堆積室３１を有し、前記堆積室３１中には試料載
置台３１Ｃ上に基板３１Ｄが保持される。さらに前記堆
積室３１中には、前記試料載置台３１Ｃ上の基板３１Ｄ
に対向するように、Ａｌターゲット３１Ｅが設けられ、
前記ターゲット３１Ｅの周辺には、アンテナないしコイ
ル３１Ｆが巻回される。
【００２２】かかる構成の誘導結合高周波プラズマ支援
マグネトロンスパッタ装置３０では、前記堆積室３１
中、前記ターゲット３１Ｅの近傍にライン３１Ｉを介し
てＡｒガスを導入し、さらに高周波電源３１Ｇにより形
成された周波数が例えば１３．５６ＭＨｚの高周波をマ
ッチングボックス３１Ｈを介して前記コイル３１Ｆに供
給し、前記導入されたＡｒガスを励起することにより、
前記堆積室３１中にＡｒの誘導結合プラズマが形成さ
れ、前記ターゲットを覆うシャッタ３１Ｓを変位させる
ことにより、前記プラズマにより前記ターゲット３１Ｅ
からスパッタされたＡｌスパッタ粒子が前記基板３１Ｄ
上に到達し、ライン３１Ｂから供給されるＯ 2 ガスによ
り酸化されてＡｌ2 Ｏ3 層の形で前記基板３１Ｄ上に堆
積する。
【００２３】かかる誘導結合高周波プラズマ支援マグネ
トロンスパッタ装置３０では、スパッタ粒子が前記誘導
結合プラズマを通過する際にイオン化が効率的に生じ、
その結果、前記基板３１Ｄ上に緻密なＡｌ2 Ｏ3 膜が形
成される。なお、図示の例では、前記ターゲットを保持
するホルダに、アークキラー３１Ｊが接続されている。
【００２４】図４は、表１〜表３の条件で形成されたＡ
ｌ2 Ｏ3 膜の膜密度とウェットエッチング速度の関係を
示す。ただし、前記Ａｌ2 Ｏ3 膜のウェットエッチング
は、ＮＨ4 Ｆを４．９％、ＨＦを０．７％含み、１０％
に希釈した緩衝ＨＦ水溶液をエッチャントとして使った
場合に対応している。図４を参照するに、膜密度が大き
くなるにつれ、前記Ａｌ2 Ｏ3 膜のエッチング速度は略
直線的に減少する傾向が存在することがわかる。また、
先の表１に示した通常のマグネトロンスパッタリングで
は、得られるＡｌ2 Ｏ3 膜の密度は約２．７ｇ／ｃｍ3
にしかならないのに対し、表２に示したＥＣＲプラズマ
スパッタリングを行なうと、約３．１ｇ／ｃｍ3 の膜密
度のＡｌ2 Ｏ3 膜を得ることができるのがわかる。表３
に示した誘導結合高周波プラズマ支援マグネトロンスパ
ッタリングでは、３．０ｇ／ｃｍ3 の膜密度が得られ
る。
【００２５】このように、図１の強誘電体キャパシタ１
０において、保護酸化膜１６を構成するＡｌ2 Ｏ3 膜
を、表２あるいは表３に示したＥＣＲプラズマスパッタ
リングあるいは誘導結合高周波プラズマ支援マグネトロ
ンスパッタリングにより行なうことにより、Ｈ2 雰囲気
中での熱処理に伴うＨ2 の強誘電体キャパシタへの侵
入、およびかかる侵入したＨ2 に起因する強誘電体絶縁
膜１４の還元の問題が、解決される。実験例１ 図５（Ａ）は、図１の強誘電体キャパシタ１０におい
て、前記Ａｌ2 Ｏ3 保護酸化膜１６を、表１に示す通常
の条件で、５０ｎｍの厚さに堆積した場合の、前記キャ
パシタ１０の電気特性、すなわちヒステリシス特性の、
Ｈ2 雰囲気中における熱処理の前後における変化を示
す。
【００２６】図５（Ａ）を参照するに、前記強誘電体キ
ャパシタ１０は、Ｈ2 雰囲気中における熱処理の前に
は、図中に細線で示すように大きな自発分極を有してい
たのに対し、先に説明したＨ2 分圧が０．３Ｔｏｒｒの
Ｈ2 雰囲気中、１５０°Ｃで３０分間熱処理したとこ
ろ、図中に太線で示すように自発分極の大きさが著しく
減少してしまうことが確認された。これは前記通常のマ
グネトロンスパッタで形成されたＡｌ2 Ｏ3 保護酸化膜
１６ではＰＺＴ膜１４中へのＨ2 の侵入を阻止すること
ができず、前記ＰＺＴ膜１４中に実質的な還元が生じて
いることを示している。実験例２ これに対し、図５（Ｂ）は、図１の強誘電体キャパシタ
１０において、前記Ａｌ2 Ｏ3 保護酸化膜１６を、表２
に示すＥＣＲプラズマスパッタリングにより、図５
（Ａ）の場合と同じく５０ｎｍの厚さに堆積した場合の
前記キャパシタ１０の電気特性の、前記Ｈ2 雰囲気中で
の熱処理の前後での変化を示す。熱処理は、図５（Ａ）
の場合と同様に、Ｈ2 分圧が０．３ＴｏｒｒのＨ2 雰囲
気中、１５０°Ｃで３０分間行なっている。
【００２７】図５（Ｂ）を参照するに、このようにして
形成された強誘電体キャパシタ１０は、前記Ｈ2 雰囲気
中における熱処理の後においても、前記熱処理の前と実
質的に変わらない、非常に大きな自発分極を示すことが
わかる。すなわち、表２の条件で形成されたＡｌ2 Ｏ3
膜は図４に示したように緻密であり、Ｈ2 雰囲気中での
熱処理を行なっても、前記ＰＺＴ膜１４へのＨ2 の侵入
を効果的に阻止することができる。実験例３ 図６（Ｃ）は、図１の強誘電体キャパシタ１０におい
て、前記Ａｌ2 Ｏ3 保護酸化膜１６を、表３に示す誘導
結合高周波プラズマ支援マグネトロンスパッタリングに
より、図５（Ａ）の場合と同じく５０ｎｍの厚さに堆積
した場合の前記キャパシタ１０の電気特性の、前記Ｈ2
雰囲気中での熱処理の前後での変化を示す。熱処理は、
図５（Ａ）の場合と同様に、Ｈ2 分圧が０．３Ｔｏｒｒ
のＨ2 雰囲気中、１５０°Ｃで３０分間行なっている。
【００２８】図６（Ｃ）を参照するに、このようにして
形成された強誘電体キャパシタ１０は、前記Ｈ2 雰囲気
中における熱処理の後においても、前記熱処理の前と実
質的に変わらない、非常に大きな自発分極を示すことが
わかる。すなわち、表３の条件で形成されたＡｌ2 Ｏ3
膜は図４に示したように緻密であり、Ｈ2 雰囲気中での
熱処理を行なっても、前記ＰＺＴ膜１４へのＨ2 の侵入
を効果的に阻止することができる。
【００２９】図７は、図１の強誘電体キャパシタ１０に
おいて、Ａｌ2 Ｏ3 保護膜１６を表１〜表３の条件によ
り、膜厚を様々に変化させながら形成した場合の、前記
Ｈ2雰囲気中での熱処理後におけるＰＺＴ膜１４の自発
分極の値を示す。図７を参照するに、前記Ａｌ2 Ｏ3 保
護膜１６を表１に示す通常のマグネトロンスパッタリン
グにより形成した場合には、得られるＰＺＴ膜１４の自
発分極の値は、前記Ｈ2 雰囲気中での熱処理の後では、
前記Ａｌ2 Ｏ3 保護膜１６の膜厚が２０〜１００ｎｍの
範囲のいずれであっても２μＣ／ｃｍ2 程度にしかなら
ないが、表２に示すＥＣＲプラズマスパッタリングによ
り形成した場合には、前記Ａｌ2 Ｏ3 保護膜１６の膜厚
が２０ｎｍ程度であっても、前記ＰＺＴ膜１４の自発分
極として２４μＣ／ｃｍ2 の値を得ることができる。ま
た、前記ＰＺＴ膜１４の自発分極の値は、前記Ａｌ2 Ｏ
3 膜の膜厚には殆ど依存しないことがわかる。
【００３０】これに対し、前記Ａｌ2 Ｏ3 保護膜１６を
前記表３に示す誘導結合高周波プラズマ支援マグネトロ
ンスパッタリングにより形成した場合には、得られるＰ
ＺＴ膜１４の自発分極として、前記Ｈ2 雰囲気中での熱
処理の後では、前記Ａｌ2 Ｏ 3 保護膜１６の膜厚が５０
ｎｍ以上の範囲で２０μＣ／ｃｍ2 程度の値が得られ
る。ただし、この場合には、前記Ａｌ2 Ｏ3 保護膜１６
の膜厚が２０ｎｍの場合には、得られるＰＺＴ膜１４の
自発分極の値は、２μＣ／ｃｍ2 程度にしかならない。
【００３１】図８は、図７の結果を先に説明した図４の
結果と組み合わせて求めた、前記保護膜１６として好ま
しいＡｌ2 Ｏ3 膜の膜厚と膜密度との関係を示す。ただ
し図８中、×印で示した点は、前記強誘電体キャパシタ
１０中のＰＺＴ膜１４の自発分極の値が先の２μＣ／ｃ
ｍ2 まで低下する場合を、一方○で示した点は、前記Ｐ
ＺＴ膜１４の自発分極として２０μＣ／ｃｍ2 以上の値
が確保できる場合を示している。
【００３２】図８を参照するに、前記ＰＺＴ膜１４とし
て好ましい大きな自発分極の値をＨ 2 雰囲気中における
熱処理の後においても確保しようとすると、前記Ａｌ2
Ｏ3保護膜１６の膜密度は、膜厚が２０ｎｍを超える場
合には図中に×で示した２．７ｇ／ｃｍ3 の膜密度を超
える値を有することが、また膜厚が２０ｎｍ以下である
場合には、図中に×で示した３．０ｇ／ｃｍ3 の膜密度
を超える値を有する必要があるのがわかる。好ましく
は、前記Ａｌ2 Ｏ3 保護膜１６は、膜厚が２０ｎｍを超
える場合には図中に○で示すように３．０ｇ／ｃｍ3 以
上の膜密度を有することが（点Ｂおよび点Ｃ）、また膜
厚が２０ｎｍ以下である場合には、図中に○で示すよう
に３．１ｇ／ｃｍ3 以上の膜密度を有する（点Ａ）のが
望ましい。
【００３３】図９は、図８と実質的に同じ関係を、図４
の関係に基づいて、前記保護膜１６として好ましいＡｌ
2 Ｏ3 膜の膜厚とそのエッチング速度との関係の形に変
換して示す。ただし前記Ａｌ2 Ｏ3 膜のエッチング速度
は、先に説明したように、ＮＨ4 Ｆを４．９％、ＨＦを
０．７％含み、１０％に希釈した緩衝ＨＦ水溶液をエッ
チャントとして使ったウェットエッチングを行なった場
合についてのものである。ただし図９中、×印で示した
点は、前記強誘電体キャパシタ１０中のＰＺＴ膜１４の
自発分極の値が先の２μＣ／ｃｍ2 まで低下する場合
を、一方○で示した点は、前記ＰＺＴ膜１４の自発分極
として２０μＣ／ｃｍ2 以上の値が確保できる場合を示
している。
【００３４】図９を参照するに、前記ＰＺＴ膜１４とし
て好ましい大きな自発分極の値をＨ 2 雰囲気中における
熱処理の後においても確保しようとすると、前記Ａｌ2
Ｏ3保護膜１６のエッチング速度は、膜厚が２０ｎｍを
超える場合には図中に×で示した１００ｎｍ／ｍｉｎ未
満の値を有することが、また膜厚が２０ｎｍ以下である
場合には、図中に×で示した５０ｎｍ／ｍｉｎ未満の値
を有する必要があるのがわかる。好ましくは、前記Ａｌ
2 Ｏ3 保護膜１６は、膜厚が２０ｎｍを超える場合には
図中に○で示すように５０ｎｍ／ｍｉｎ以下のエッチン
グ速度を有することが（点Ｅおよび点Ｆ）、また膜厚が
２０ｎｍ以下である場合には、図中に○で示すように３
０ｎｍ／ｍｉｎ以下のエッチング速度を有する（点Ｄ）
のが望ましい。
【００３５】ところで、図１の強誘電体キャパシタ１０
の製造の際には、前記Ａｌ2 Ｏ3 保護膜１６をスパッタ
リングにより堆積する工程において、スパッタリングに
伴うプラズマの作用により、前記ＰＺＴ膜１４が損傷す
る場合がある。このような場合には、前記Ａｌ2 Ｏ3 保
護膜１６の堆積の後、Ｏ2 雰囲気中で熱処理することに
より、当初の自発分極特性を回復することが可能にな
る。
【００３６】図１０は、前記保護膜１６の堆積の後で実
行される、かかる酸素雰囲気中での熱処理による自発分
極特性の回復を示す。図１０を参照するに、前記酸素雰
囲気中での熱処理を３５０°Ｃ以上の温度で実行するこ
とにより、ＰＺＴ膜１４の自発分極特性は大きく向上す
ることがわかる。
【００３７】ところで、図１の強誘電体キャパシタ１０
では、上側電極１５あるいは下側電極１３が光学的反射
率の高いＰｔで形成されているため、前記電極１３ある
いは１５をフォトリソグラフィによりパターニングする
際に、電極からの反射光がレジスト膜を感光させてしま
い、所望のパターニングが困難になる場合がある。これ
に対し図１１は、前記強誘電体キャパシタ１０のパター
ニング前の状態において、前記上側電極層１５上のＡｌ
2 Ｏ3 保護膜１６の膜厚を様々に変化させた場合の、見
かけの反射率を示す。ただし、図１１は、前記上側電極
層１５上に厚さ２００ｎｍのＳｉＯ2 膜と厚さ１００ｎ
ｍのＳＯＧ膜とを堆積した構造についてのものである。
【００３８】図１１を参照するに、かかる構造の反射率
は、前記Ａｌ2 Ｏ3 保護膜１６の厚さと共に周期的に変
化し、特に前記Ａｌ2 Ｏ3 保護膜１６の厚さを約４０ｎ
ｍの整数倍に設定することにより、反射率を３６％まで
抑制できることがわかる。以上の説明において、前記強
誘電体キャパシタ１０の下側電極１３および上側電極１
５はＰｔに限定されるものではなく、ＩｒやＲｕ等の酸
素雰囲気中で安定な金属、あるいはＲｕＯ2 やＳｒＲｕ
Ｏ3 等の導電性酸化物を使うことも可能である。
【００３９】さらに、前記ＰＺＴ膜１４はスパッタリン
グ以外にも、ゾルゲル法やＣＶＤ法により形成してもよ
い。また、前記ＰＺＴ膜１４のかわりに、ＳｒＢｉ2 Ｔ
ａ2Ｏ9 やＢｉ4 Ｔｉ2 Ｏ12等の強誘電体材料を使うこ
とも可能である。 ［第２実施例］図１２は、本発明の第２実施例による強
誘電体記憶装置（ＦｅＲＡＭ）４０の構成を示す。
【００４０】図１２を参照するに、前記ＦｅＲＡＭ４０
は活性領域を画成するフィールド酸化膜４２を形成され
たＳｉ基板４１上に形成され、前記Ｓｉ基板４１中に
は、前記活性領域に対応してｐ型ウェル４１Ａが形成さ
れている。前記Ｓｉ基板４１上には、前記ｐ型ウェル４
１Ａに対応してゲート電極４３が、間に介在するゲート
酸化膜４３Ａを隔てて形成され、また前記ｐ型ウェル４
１Ａ中には、前記ゲート電極４３の両側にｎ型拡散領域
４１ａおよび４１ｂが形成されている。前記ゲート電極
４３は前記ＦｅＲＡＭ４０のワード線ＷＬの一部を構成
し、図示の例では、同様なワード線ＷＬが前記フィール
ド酸化膜４２上を延在している。
【００４１】さらに前記Ｓｉ基板４１上には、前記ｐ型
ウェル４１Ａおよびその上のゲート電極４３、および前
記フィールド酸化膜４３Ａを覆うようにＳｉＯＮ膜４４
およびＳｉＯ2 膜４５がＣＶＤ法により堆積され、さら
に前記ＳｉＯ2 膜４５上にはＳＯＧよりなる平坦化膜４
６が形成されている。また、前記平坦化膜４６、および
その下のＳｉＯ2 膜４５およびＳｉＯＮ膜４４を貫い
て、前記ｎ型拡散領域４１ａ，４１ｂを露出するコンタ
クトホールが形成され、前記コンタクトホール中にはＷ
プラグ４５Ａ，４５Ｂが形成されている。
【００４２】前記平坦化膜４６上にはＳｉＯＮ膜４７、
ＳＯＧ膜４８および別のＳｉＯＮ膜４９が順次形成さ
れ、さらに前記別のＳｉＯＮ膜４９上にはＴｉ膜とＰｔ
膜とを順次積層した構成の強誘電体キャパシタ５０の下
側電極５１が形成されている。さらに、前記下側電極５
１上にはＰＺＴ等の強誘電体材料よりなるキャパシタ絶
縁膜５２が形成されており、さらに前記キャパシタ絶縁
膜５２上にはＰｔよりなる上側電極５３が形成されてい
る。さらに、前記ＳｉＯＮ膜４９上には、前記下側電極
５１、強誘電体膜５２および上側電極５３よりなる強誘
電体キャパシタ５０を覆うように、Ａｌ2 Ｏ3 保護膜５
４がＥＣＲプラズマスパッタリング、あるいは誘導結合
高周波プラズマ支援マグネトロンスパッタリングによ
り、先に図８で説明したように、例えば３．０ｇ／ｃｍ
3 あるいは３．１ｇ／ｃｍ3 の膜密度を有し、また２０
ｎｍ以上の膜厚、例えば４０ｎｍの膜厚を有するように
堆積される。
【００４３】前記Ａｌ2 Ｏ3 保護膜５４上にはＳｉＯ2
膜５５がＣＶＤ法により堆積され、さらに前記ＳｉＯ2
膜上に形成されたＳＯＧ膜５６により、前記強誘電体膜
５０の形状にともなう段差部が緩和された後、ＴｉＮ、
あるいはＷ等よりなるローカル配線パターン５７が、前
記強誘電体キャパシタ５０の上側電極５３と前記拡散領
域４１ｂにコンタクトしているＷプラグ４５Ｂとを電気
的に接続するように形成される。かかるローカル配線パ
ターン５７Ａによる電気的な接続を可能にするために、
前記ＳｉＯ2 膜５５には、前記上側電極５３を露出する
コンタクトホールが形成され、また前記ＳｉＯ2 膜５５
にはその下の様々な絶縁膜を貫通し、前記Ｗプラグ４５
Ｂを露出するコンタクトホールが形成されている。さら
に、前記ＳｉＯ2 膜５５中には、前記下側電極５１を露
出するコンタクトホールが形成され、別のローカル配線
パターン５７Ｂが、かかるコンタクトホールにおいて前
記下側電極５１にコンタクトするように形成されてい
る。
【００４４】前記ローカル配線パターン５７Ａ，５７Ｂ
は、前記ＳＯＧ膜５６上にＣＶＤ法により堆積されたＳ
ｉＯ2 膜５８により覆われ、前記ＳｉＯ2 膜５８中には
その下の様々な絶縁膜を貫通し、前記拡散領域４１ａに
コンタクトしているＷプラグ４５Ａを露出するコンタク
トホールが形成され、前記ＳｉＯ2 膜５８上には、かか
るコンタクトホールを介して前記Ｗプラグ４５Ａと電気
的にコンタクトするビット線電極ＢＬが形成される。
【００４５】さらに、前記ＳｉＯ2 膜５８上には、前記
ビット線電極ＢＬを覆うように、オゾンＴＥＯＳ等の有
機Ｓｉ原料を使ったＳｉＯ2 膜５９がＣＶＤ法により形
成され、さらに前記ＳｉＯ2 膜５９上にはＥＣＲプラズ
マＣＶＤ法により、ＳｉＮよりなるパッシベーション膜
６０が形成される。さらに、前記パッシベーション膜６
０上には、ポリイミドよりなる保護膜６１が形成され
る。
【００４６】図１２のＦｅＲＡＭ４０では、前記強誘電
体キャパシタ５０が緻密なＡｌ2 Ｏ 3 保護膜５４により
覆われるため、キャパシタ５０が形成された後にＨ2 雰
囲気中等において熱処理されても、前記ＰＺＴ膜５２は
還元されることがなく、大きな自発分極が得られる。従
って、ＦｅＲＡＭ４０は優れた動作特性を示す。また、
前記Ａｌ2 Ｏ3 膜５４の厚さを４０ｎｍの整数倍とする
ことにより、電極５１あるいは５３を構成するＰｔ層か
らの反射光が抑制され、前記前記電極パターン５１ある
いは５３のパターニングを容易に、しかも確実に行なう
ことができる。
【００４７】なお、本実施例のＦｅＲＡＭにおいても図
１の強誘電体キャパシタ１０と同様に、前記ＰＺＴ膜５
２はスパッタリング、ゾルゲル法、あるいはＣＶＤ法に
より形成することができる。また、前記ＰＺＴ膜５２の
他に、ＳｒＢｉ2 Ｔａ2 Ｏ9やＢｉ4 Ｔｉ2 Ｏ12等の強
誘電体材料を使うことも可能である。さらに、前記下側
電極１３および上側電極１５として、ＩｒやＲｕ等の酸
化雰囲気中で安定な金属、あるいはＲｕＯ2 ，ＳｒＲｕ
Ｏ3 等の導電性酸化物を使うこともできる。 ［第３実施例］図１３は本発明の第３実施例によりＦｅ
ＲＡＭ７０の構成を示す。ただし図１３中、先に説明し
た部分には同一の参照符号を付し、説明を省略する。
【００４８】図１３を参照するに、前記ＦｅＲＡＭ７０
は図１２のＦｅＲＡＭ６０と実質的に同じ構成を有する
が、前記Ａｌ2 Ｏ3 保護膜５４のかわりに、前記強誘電
体キャパシタ５０の上側電極５３および前記ＰＺＴ膜５
２の露出上面のみを覆うＡｌ 2 Ｏ3 保護膜５４Ａが形成
される。かかる構成では、前記ＳｉＯＮ膜４９のうち、
前記ビット線電極ＢＬあるいはローカル配線パターン５
７Ａ，５７Ｂを接続するためのコンタクトホールが形成
される部分から、エッチングの困難なＡｌ2 Ｏ 3 膜５４
が除去されているため、前記コンタクトホールの形成を
容易に、効率よく、しかも確実に行なうことができる。
【００４９】以上を要約すると、本発明の要旨は以下の
ようにまとめられる。 −項１ 下側電極と、前記下側電極上に形成された強誘
電体絶縁膜と、前記強誘電体絶縁膜上に形成された上側
電極とよりなり、酸化物保護膜により覆われた強誘電体
キャパシタにおいて、前記酸化物保護膜はＡｌ2 Ｏ3 よ
りなり、膜厚が２０ｎｍを超える場合に２．７ｇ／ｃｍ
3 を超える膜密度を有し、膜厚が２０ｎｍ以下の場合に
３．０ｇ／ｃｍ3 を超える膜密度を有することを特徴と
する強誘電体キャパシタ。
【００５０】−項２ 前記酸化物保護膜は、膜厚が２０
ｎｍを超える場合に３．０ｇ／ｃｍ 3 以上の膜密度を有
し、膜厚が２０ｎｍ以下の場合には３．１ｇ／ｃｍ3 以
上の膜密度を有することを特徴とする上記１記載の強誘
電体キャパシタ。 −項３ 前記酸化物保護膜は、膜厚が５０ｎｍ以上の場
合に３．１ｇ／ｃｍ3以上の膜密度を有することを特徴
とする上記１または２記載の強誘電体キャパシタ。
【００５１】−項４ 前記酸化物保護膜は、膜厚が２０
ｎｍを超え５０ｎｍ以下の場合に３．０ｇ／ｃｍ3 と
３．１ｇ／ｃｍ3 の中間の膜密度を有することを特徴と
する上記１〜３のうち、いずれか一に記載の強誘電体キ
ャパシタ。 −項５ 前記酸化物保護膜は、前記上側電極を覆うこと
を特徴とする上記１〜４のうち、いずれか一に記載の強
誘電体キャパシタ。
【００５２】−項６ 前記酸化物保護膜は、前記強誘電
体絶縁膜の側壁面を覆うことを特徴とする上記１〜５の
うち、いずれか一に記載の強誘電体キャパシタ。 −項７ 下側電極と、前記下側電極上に形成された強誘
電体絶縁膜と、前記強誘電体絶縁膜上に形成された上側
電極とよりなり、酸化物保護膜により覆われた強誘電体
キャパシタにおいて、前記酸化物保護膜はＡｌ2 Ｏ3 よ
りなり、１０％に希釈した、ＮＨ4 Ｆを４．９％、ＨＦ
を０．７％含む緩衝ＨＦ水溶液によりウェットエッチン
グ処理を行なった場合、膜厚が２０ｎｍを超える場合に
は１００ｎｍ／ｍｉｎ未満のエッチング速度を示し、膜
厚が２０ｎｍ以下の場合には５０ｎｍ／ｍｉｎ未満のエ
ッチング速度を示すことを特徴とする強誘電体キャパシ
タ。
【００５３】−項８ 前記酸化物保護膜は、前記ウェッ
トエッチング処理を行なった場合、膜厚が２０ｎｍを超
える場合には５０ｎｍ／ｍｉｎ以下のエッチング速度を
示し、膜厚が２ｎμｍ以下の場合には３０ｎｍ／ｍｉｎ
以下のエッチング速度を示すことを特徴とする上記８記
載の強誘電体キャパシタ。 −項９ 前記酸化物保護膜は、前記ウェットエッチング
処理を行なった場合、膜厚が５０ｎｍ以上の場合に５０
ｎｍ／ｍｉｎ以下のエッチング速度を示すことを特徴と
する上記７または８記載の強誘電体キャパシタ。
【００５４】−項１０ 前記酸化物保護膜は、前記ウェ
ットエッチング処理を行なった場合、膜厚が２０ｎｍを
超え５０ｎｍ以下の場合に５０ｎｍ／ｍｉｎとと３０ｎ
ｍ／ｍｉｎの中間のエッチング速度を示すことを特徴と
する上記７〜９のうち、いずれか一に記載の強誘電体キ
ャパシタ。 −項１１ 前記酸化物保護膜は、前記ウェットエッチン
グ処理を行なった場合、膜厚が２０μｍを超え５０μｍ
以下の場合に、膜厚２０μｍにおけるエッチング速度の
値３０ｎｍ／ｍｉｎと膜厚５０μｍにおけるエッチング
速度の値５０ｎｍ／ｍｉｎを内挿したエッチング速度を
示すことを特徴とする上記１０記載の強誘電体キャパシ
タ。
【００５５】−項１２ 前記酸化物保護膜は、前記上側
電極を覆うことを特徴とする上記７〜１１のうち、いず
れか一に記載の強誘電体キャパシタ。 −項１３ 前記酸化物保護膜は、前記強誘電体絶縁膜の
側壁面を覆うことを特徴とする上記７〜１１のうち、い
ずれか一に記載の強誘電体キャパシタ。 −項１４ 上記１〜１３のうち、いずれか一に記載した
強誘電体キャパシタを有する半導体装置。
【００５６】−項１５ 前記酸化物保護膜は、４０ｎｍ
の整数倍の膜厚を有することを特徴とする上記１４記載
の半導体装置。 −項１６ 前記酸化物保護膜は、有機Ｓｉ原料を使って
形成された層間絶縁膜により覆われていることを特徴と
する上記１４または１５記載の半導体装置。 −項１７ 下側電極と、前記下側電極上に形成された強
誘電体絶縁膜と、前記強誘電体絶縁膜上に形成された上
側電極とよりなる強誘電体キャパシタを含む半導体装置
の製造方法において、前記強誘電体キャパシタを覆うよ
うに、Ａｌ2 Ｏ3 よりなる保護膜を堆積する工程を含
み、前記保護膜は、電子サイクロトロン共鳴プラズマス
パッタリングにより堆積されることを特徴とする半導体
装置の製造方法。
【００５７】−項１８ 下側電極と、前記下側電極上に
形成された強誘電体絶縁膜と、前記強誘電体絶縁膜上に
形成された上側電極とよりなる強誘電体キャパシタを含
む半導体装置の製造方法において、前記強誘電体キャパ
シタを覆うように、Ａｌ2 Ｏ3 よりなる保護膜を堆積す
る工程を含み、前記保護膜は、誘導結合高周波プラズマ
支援マグネトロンスパッタリングにより堆積されること
を特徴とする半導体装置の製造方法。
【００５８】以上、本発明を好ましい実施例について説
明したが、本発明はかかる実施例に限定されるものでは
なく、特許請求の範囲に記載した要旨内において様々な
変形・変更が可能である。
【００５９】
【発明の効果】本発明によれば、強誘電体キャパシタ上
に緻密なＡｌ2 Ｏ3 保護膜を形成することにより、前記
強誘電体キャパシタが還元雰囲気中に曝されてもＨ2 の
侵入が効果的に阻止され、大きな自発分極で特徴づけら
れる安定した電気特性が保証される。
【図面の簡単な説明】
【図１】本発明の第１実施例による強誘電体キャパシタ
の構成を示す図である。
【図２】本発明で使われるＥＣＲプラズマスパッタリン
グ装置の構成を示す図である。
【図３】本発明で使われる誘導結合高周波プラズマ支援
マグネトロンスパッタリング装置の構成を示す図であ
る。
【図４】様々な方法で形成されたＡｌ2 Ｏ3 膜の膜密度
とウェットエッチング速度との関係を示す図である。
【図５】（Ａ），（Ｂ）は、様々な条件で形成した図１
の強誘電体キャパシタの電気特性を、Ｈ2 雰囲気中での
熱処理前と後とで比較して示す図（その１）である。
【図６】（Ｃ）は、様々な条件で形成した図１の強誘電
体キャパシタの電気特性を、Ｈ 2 雰囲気中での熱処理前
と後とで比較して示す図（その２）である。
【図７】様々な方法で形成されたＡｌ2 Ｏ3 保護膜を有
する強誘電体キャパシタについて、自発分極とＡｌ2 Ｏ
3 膜の膜厚との関係を示す図である。
【図８】図１の強誘電体キャパシタにおけるＡｌ2 Ｏ3
膜の膜厚と好ましい膜密度との関係を示す図である。
【図９】図１の強誘電体キャパシタにおけるＡｌ2 Ｏ3
膜の膜厚と好ましいエッチング速度との関係を示す図で
ある。
【図１０】図１の強誘電体キャパシタにおいて、Ａｌ2
Ｏ3 保護膜を形成した後で実行される酸素雰囲気中での
熱処理温度と自発分極特性の回復を示す図である。
【図１１】図１の強誘電体キャパシタにける、Ａｌ2 Ｏ
3 保護膜の、反射防止膜としての作用を説明する図であ
る。
【図１２】本発明の第２実施例によるＦｅＲＡＭの構成
を示す図である。
【図１３】本発明の第３実施例によるＦｅＲＡＭの構成
を示す図である。
【符号の説明】
１０ 強誘電体キャパシタ １１ Ｓｉ基板 １２ 熱酸化膜 １３ 下側電極 １４ 強誘電体絶縁膜 １５ 上側電極 １６ Ａｌ2 Ｏ3 保護膜 ２０ ＥＣＲプラズマスパッタリング装置 ２１ 堆積室 ２１Ａ 排気口 ２１Ｂ Ｏ2 供給ライン ２１Ｃ 基板載置台 ２１Ｄ 基板 ２１Ｅ ターゲット ２１Ｆ 高周波電源 ２１Ｇ プラズマ ２２ プラズマ発生室 ２２Ａ 導波管 ２２Ｂ Ａｒ供給ライン ２２Ｃ 石英ガラス窓 ２２Ｄ 冷却水通路 ２２Ｅ マグネット ３０ 誘導結合高周波プラズマ支援マグネトロンスパッ
タリング装置 ３１ 堆積室 ３１Ａ 排気口 ３１Ｂ Ｏ2 供給ライン ３１Ｃ 基板載置台 ３１Ｄ 基板 ３１Ｅ ターゲット ３１Ｆ アンテナ ３１Ｇ 高周波電源 ３１Ｈ マッチングボックス ３１Ｉ Ａｒ供給ライン ３１Ｊ アークキラー ３１Ｓ シャッタ ４０ ＦｅＲＡＭ ４１ Ｓｉ基板 ４１Ａ ｐ型ウェル ４１ａ，４１ｂ ｎ型拡散領域 ４２ フィールド酸化膜 ４３ ゲート電極 ４３Ａ ゲート酸化膜 ４４，４７ ＳｉＯＮ膜 ４５，５５，５８ ＳｉＯ2 膜 ４６，４８，５６ ＳＯＧ膜 ４９ ＳｉＯＮ膜 ５０ 強誘電体キャパシタ ５１ 下側電極 ５２ ＰＺＴ膜 ５３ 上側電極 ５４，５４Ａ Ａｌ2 Ｏ3 保護膜 ５７Ａ，５７Ｂ ローカル配線パターン ５９ オゾンＴＥＯＳ−ＳｉＯ2 膜 ６０ ポリイミド膜
フロントページの続き Ｆターム(参考） 5F045 AA19 AB31 AC11 BB04 DP03 DP04 EH11 EH13 EH16 EH17 HA16 5F058 BA20 BC03 BD05 BF14 BF29 BF62 BH01 BJ10 5F083 AD21 AD49 FR01 FR02 GA21 JA15 JA17 JA38 JA39 JA40 JA43 JA56 MA06 MA17 MA20 PR05 PR18 PR22 PR33

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 下側電極と、前記下側電極上に形成され
    た強誘電体絶縁膜と、前記強誘電体絶縁膜上に形成され
    た上側電極とよりなり、酸化物保護膜により覆われた強
    誘電体キャパシタを有する半導体装置において、 前記酸化物保護膜はＡｌ2 Ｏ3 よりなり、膜厚が２０ｎ
    ｍを超える場合に２．７ｇ／ｃｍ3 を超える膜密度を有
    し、膜厚が２０ｎｍ以下の場合に３．０ｇ／ｃｍ3 を超
    える膜密度を有することを特徴とする半導体装置。
  2. 【請求項２】 下側電極と、前記下側電極上に形成され
    た強誘電体絶縁膜と、前記強誘電体絶縁膜上に形成され
    た上側電極とよりなり、酸化物保護膜により覆われた強
    誘電体キャパシタを有する半導体装置において、 前記酸化物保護膜はＡｌ2 Ｏ3 よりなり、１０％に希釈
    した、ＮＨ4 Ｆを４．９％、ＨＦを０．７％含む緩衝Ｈ
    Ｆ水溶液によりウェットエッチング処理を行なった場
    合、膜厚が２０ｎｍを超える場合には１００ｎｍ／ｍｉ
    ｎ未満のエッチング速度を示し、膜厚が２０ｎｍ以下の
    場合には５０ｎｍ／ｍｉｎ未満のエッチング速度を示す
    ことを特徴とする半導体装置。
  3. 【請求項３】 前記酸化物保護膜は、４０ｎｍの整数倍
    の膜厚を有することを特徴とする請求項１または２記載
    の半導体装置。
  4. 【請求項４】 下側電極と、前記下側電極上に形成され
    た強誘電体絶縁膜と、前記強誘電体絶縁膜上に形成され
    た上側電極とよりなる強誘電体キャパシタを含む半導体
    装置の製造方法において、 前記強誘電体キャパシタを覆うように、Ａｌ2 Ｏ3 より
    なる保護膜を堆積する工程を含み、 前記保護膜は、電子サイクロトロン共鳴プラズマスパッ
    タリング、または誘導結合高周波プラズマ支援マグネト
    ロンスパッタリングにより堆積されることを特徴とする
    半導体装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6951788B2 (en) 2002-05-10 2005-10-04 Fujitsu Limited Method of manufacturing semiconductor device
EP1975978A2 (en) 2002-03-19 2008-10-01 Fujitsu Ltd. Semiconductor device manufacturing method
US7501325B2 (en) 2005-03-03 2009-03-10 Fujitsu Microelectronics Limited Method for fabricating semiconductor device
JP2013149669A (ja) * 2012-01-17 2013-08-01 Ulvac Japan Ltd バリア膜の形成方法、及び強誘電体デバイスの製造方法
WO2014010745A1 (ja) * 2012-07-12 2014-01-16 日立化成株式会社 太陽電池素子及びその製造方法
JP2014220398A (ja) * 2013-05-09 2014-11-20 ソニー株式会社 原子層堆積装置及び原子層堆積方法
US9093418B2 (en) 2007-06-01 2015-07-28 Fujitsu Semiconductor Limited Manufacture method for semiconductor device capable of preventing reduction of ferroelectric film

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1265279B1 (en) * 2000-03-13 2009-10-14 OHMI, Tadahiro Method of fabricating a flash memory device
JP4025829B2 (ja) * 2000-09-18 2007-12-26 富士通株式会社 半導体装置及びその製造方法
KR100420117B1 (ko) * 2001-03-12 2004-03-02 삼성전자주식회사 수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법
US6635497B2 (en) * 2001-12-21 2003-10-21 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
JP2004039699A (ja) * 2002-06-28 2004-02-05 Fujitsu Ltd 半導体装置及びその製造方法
US6785119B2 (en) * 2002-11-29 2004-08-31 Infineon Technologies Ag Ferroelectric capacitor and process for its manufacture
US20040206993A1 (en) * 2003-04-17 2004-10-21 Infineon Technologies Ag Process for fabrication of ferroelectric devices with reduced hydrogen ion damage
US6855594B1 (en) * 2003-08-06 2005-02-15 Micron Technology, Inc. Methods of forming capacitors
JP4522088B2 (ja) * 2003-12-22 2010-08-11 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4800627B2 (ja) * 2004-03-24 2011-10-26 セイコーエプソン株式会社 強誘電体メモリ素子
JP4756915B2 (ja) * 2005-05-31 2011-08-24 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置及びその製造方法
JP4946145B2 (ja) * 2006-04-13 2012-06-06 富士通セミコンダクター株式会社 強誘電体メモリの製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3320134B2 (ja) 1993-04-06 2002-09-03 三菱電機株式会社 高誘電率キャパシタおよびその製法
JP3027941B2 (ja) 1996-05-14 2000-04-04 日本電気株式会社 誘電体容量素子を用いた記憶装置及び製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1975978A2 (en) 2002-03-19 2008-10-01 Fujitsu Ltd. Semiconductor device manufacturing method
US6951788B2 (en) 2002-05-10 2005-10-04 Fujitsu Limited Method of manufacturing semiconductor device
US7501325B2 (en) 2005-03-03 2009-03-10 Fujitsu Microelectronics Limited Method for fabricating semiconductor device
US9093418B2 (en) 2007-06-01 2015-07-28 Fujitsu Semiconductor Limited Manufacture method for semiconductor device capable of preventing reduction of ferroelectric film
JP2013149669A (ja) * 2012-01-17 2013-08-01 Ulvac Japan Ltd バリア膜の形成方法、及び強誘電体デバイスの製造方法
WO2014010745A1 (ja) * 2012-07-12 2014-01-16 日立化成株式会社 太陽電池素子及びその製造方法
JPWO2014010745A1 (ja) * 2012-07-12 2016-06-23 日立化成株式会社 太陽電池素子及びその製造方法
JP2014220398A (ja) * 2013-05-09 2014-11-20 ソニー株式会社 原子層堆積装置及び原子層堆積方法

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