JP4025829B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記置及びその製造方法に関し、より詳しくは、キャパシタの誘電体膜に強誘電体材料を用いた不揮発性半導体メモリ(FeRAM:Ferroelectric Random Access Memory)又はキャパシタの誘電体膜に高誘電体材料を用いた揮発性半導体メモリ(DRAM:Dynamic Random Access Memory)を有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
FeRAMにおいては、高集積化の要請から、他の電子デバイスと同様な多層配線技術を採り入れようとしている。しかし、FeRAMに使用される強誘電体材料は、層間絶縁膜、タングステンプラグ、カバー膜等を形成する際に水素を含む還元雰囲気に晒されるので、多層配線構造の形成によりダメージを受け易い。
【0003】
キャパシタを構成する強誘電体膜の還元反応による劣化を抑えるために、いくつかの試みがなされている。
例えば特開平7−111318号公報の図1には、キャパシタの上部電極の上に窒化アルミニウムの保護膜を形成することによって、還元性ガスが上部電極を透過して強誘電体膜を還元することを防止することが記載されている。また、その公報の図8には、キャパシタの上部電極に接続された配線の上とキャパシタを覆う絶縁膜の上に保護膜を形成することが記載されている。ただし、その絶縁膜の構成材料と具体的な作用についての記載はない。
【0004】
また、特開平9−97883号公報には、キャパシタを構成する下部電極と誘電体膜を形成した後に誘電体膜を絶縁膜で覆い、さらに誘電体膜を露出する開口をその絶縁膜に形成した後に、開口内と絶縁膜上にキャパシタの上部電極を形成し、さらに上部電極の上にチタンと窒化チタンの二層構造の保護膜を形成することが記載されている。その保護膜は、キャパシタ内に水素が拡散したり、水分が侵入することを防止する機能を有している。
【0005】
特開平7−235639号公報の図1には、キャパシタを構成する下部電極と誘電体膜と上部電極を形成した後にそのキャパシタを絶縁膜で覆い、さらに上部電極を露出する開口をその絶縁膜に形成した後に、チタンタングステン膜を有する二層構造の配線を開口内と絶縁膜の上に形成することが記載されている。またその公報の図2には、キャパシタを覆う絶縁膜のうちキャパシタを除く領域の上に窒化シリコンの耐水層を形成することが記載されている。その耐水層は、配線が形成されていない箇所からの水分の侵入を遮断するために形成されている。
【0006】
また、第17回強誘電体応用会議予稿集の17〜18頁には、キャパシタに接続される金属配線を形成した後に、金属配線を覆うアルミナ(Al2O3 )膜を基板の全面に形成することが記載されている。
【0007】
【発明が解決しようとする課題】
ところで、上記した文献には、キャパシタの上部電極に一層目の配線を接続する構造が示されているが、キャパシタの上にさらに二層目、三層目の配線を形成することについては記載されていない。
従って、キャパシタの上に多層配線を形成する工程ではキャパシタがさらに還元雰囲気に晒されることになるので、上記したキャパシタの保護構造ではキャパシタ特性の劣化が十分に抑制できないおそれがある。
【0008】
還元雰囲気による強誘電体キャパシタの劣化の中で最も問題になるのは、インプリント特性の劣化である。インプリント特性の劣化とは、強誘電体キャパシタにある信号(例えば、「1」)を書いた後、そのままの状態である時間放置した後に、逆の信号(例えば「0」)をそのキャパシタに書いた場合にその逆信号を読み出すことができなくなる、という問題である。即ち、逆方向の信号がキャパシタに刷り込まれて、逆信号が書き込みにくくなっている状態である。
【0009】
ところで、2トランジスタ/2キャパシタタイプの2対の強誘電体キャパシタに逆信号を書き込んだ時の分極電荷量の差をQとする。
そして、150℃で強誘電体キャパシタを88時間ベーキングした後の分極電荷量の差をQ(88)μC/cm2 、e時間(e=自然対数)後のキャパシタのQの劣化率を「Qレート」と定義して、インプリント特性の指標とする。即ち、Q(88)の値が大きいほど、またQレートの絶対値が小さいほど、インプリント特性が優れていることになる。
【0010】
なお、150℃、88時間で評価する理由は、55℃の環境下で10年のFeRAMの使用を保証するためである。その詳細は、S.D.TRAYNOR, T.D.HADNAGY, and L.KAMMERDINER, Integrated Ferroelectrics, 1997, Vol.16, pp.63-76に記載されている。
そのような強誘電体キャパシタの劣化の評価に基づいて、強誘電体キャパシタ上の配線構造の違いによるキャパシタ特性劣化を評価したところ、表1に示すような結果が得られた。
【0011】
【表1】
【0012】
表1では、強誘電体キャパシタの上部電極に一層目の金属配線を接続した状態が「フェロキャパシタ形成後」と表示されている。また、強誘電体キャパシタの上に二層の金属配線を形成した状態が、「2層金属配線形成後」と表示され、また、強誘電体キャパシタの上に三層の金属配線とカバー膜を形成した後の状態が「3層金属配線+カバー膜形成後」と表示されている。Qの測定は、強誘電体キャパシタに5Vの電圧を印加して行われた。
【0013】
表1によれば、2層金属の形成まではさほどQレートは大きくならず、インプリント特性の劣化はわずかである。しかし、3層金属配線とカバー膜を形成した後には、Qレートが大きくなってインプリント特性の劣化が見られた。
インプリント劣化の主な原因は、還元雰囲気で処理されるタングステン形成用のCVDプロセスと窒化シリコンよりなるカバー膜のCVDプロセスである。
【0014】
従って、多層配線構造の配線層数が多くなるにしたがってインプリント特性の劣化も大きくなり、キャパシタ特性が劣化することになる。
本発明の目的は、多層配線構造の下に形成される強誘電体又は高誘電体キャパシタの劣化を抑制する構造を有する半導体装置及びその製造方法を提供することにある。
【0015】
【課題を解決するための手段】
上記した課題は、半導体基板に形成された第1及び第2の不純物拡散層と、前記第1及び第2の不純物拡散層の間の前記半導体基板上に形成されたゲート電極を有するトランジスタと、前記トランジスタを覆う第1の絶縁膜と、前記第1の絶縁膜上に形成された下部電極と強誘電体材料又は高誘電体材料からなる誘電体膜と上部電極とからなるキャパシタと、少なくとも前記上部電極及び前記誘電体膜の上に形成され、水素イオンの侵入を抑える第1の保護膜と、前記第1の保護膜と前記キャパシタの上に形成された第2の絶縁膜と、前記第2の絶縁膜の上に形成され、前記上部電極と前記第1の不純物拡散層とを電気的に接続する第1の配線と、前記第1の配線の上であって少なくとも前記キャパシタを覆い、水素イオンの侵入を抑える第2の保護膜と、前記第2の保護膜の上に形成された第3の絶縁膜と、前記第3の絶縁膜の上に形成され、前記第2の不純物拡散層と電気的に接続されたビット線を含む第2の配線と、前記第2の配線と前記第3の絶縁膜の上に形成された第4の絶縁膜と、前記第4の絶縁膜上であって少なくとも前記キャパシタ及び前記ビット線の一部の上方に形成され、水素イオンの侵入を抑え、且つアース電位となる第3の保護膜とを有することを特徴とする半導体装置によって解決される。
【0016】
また、上記した課題は、半導体基板に形成された第1及び第2の不純物拡散層と、前記第1及び第2の不純物拡散層の間の前記半導体基板上に形成されたゲート電極を有するトランジスタと、前記トランジスタを覆う第1の絶縁膜と、前記第1の絶縁膜上に形成された下部電極と強誘電体材料又は高誘電体材料よりなる誘電体膜と上部電極とからなるキャパシタと、少なくとも前記上部電極及び前記誘電体膜の上に形成され、水素イオンの侵入を抑える第1の保護膜と、前記第1の保護膜と前記キャパシタの上に形成された第2の絶縁膜と、前記第2の絶縁膜の上に形成され、前記上部電極と前記第1の不純物拡散層とを電気的に接続する第1の配線と、前記第1の配線と前記第2の絶縁膜の上に形成された第3の絶縁膜と、前記第3の絶縁膜の上に形成され、前記第2の不純物拡散層と電気的に接続されたビット線を含む第2の配線と、前記第2の配線と前記第3の絶縁膜の上に形成された第4の絶縁膜と、前記第4の絶縁膜上であって少なくとも前記キャパシタ及び前記ビット線の一部の上方に形成され、水素イオンの侵入を抑え、且つアース電位となる第3の保護膜とを有することを特徴とする半導体装置によって解決される。
【0017】
次に、本発明の作用について説明する。
本発明によれば、強誘電体又は高誘電体の誘電体膜を有するキャパシタを第1の保護膜で覆い、キャパシタの上に形成される第1の配線の上でキャパシタを覆う第2の保護膜を形成し、さらに、第2の保護膜の上方に第2の配線を形成し、その第2の配線の上方でキャパシタを覆う第3の保護膜を形成するとともに、第3の保護膜をアース電位に設定するようにしている。
【0018】
これによれば、強誘電体又は高誘電体キャパシタの上方で還元雰囲気を用いて絶縁膜や金属膜を形成したりエッチングを行っても、それらの処理を行う膜の下に存在する第1、第2又は第3の保護膜によって還元雰囲気からキャパシタの強誘電体材料又は高誘電体材料を保護することができる。
第2の保護膜又は第3の保護膜は、その保護膜の上方に存在する還元ガスが強誘電体又は高誘電体キャパシタに侵入することを防止できるが、その保護膜の下に存在する水分又は水素がキャパシタに侵入することを防止することはできない。
【0019】
従って、強誘電体又は高誘電体キャパシタの還元を防止するためには、第1の保護膜と第2の保護膜、又は、第1の保護膜と第3の保護膜のいずれかの組み合わせが必須となり、第1、第2及び第3の保護膜の3つがあれば強誘電体又は高誘電体キャパシタの還元の防止はさらに優れたものになる。そして、それらの保護膜によって、強誘電体キャパシタのインプリント特性が良好に保たれ、FeRAM特有のリテンション性能が改善される。
【0020】
また、第3の保護膜をアース電位にすることにより、その下の第2の配線、例えばビット線相互間の相互誘導を防止し、配線電位のふらつきを抑制してFeRAM又はDRAMの性能を向上することができる。しかも、アース電位の第3の保護膜によれば、その上に膜を成長する際に生じる水素イオンの強誘電体キャパシタへの侵入が防止される。
【0021】
なお、第1、第2の保護膜をアルミナから形成する場合に、15nm〜100nmの厚さにしたり或いはヘリコンスパッタ法により形成すると、強誘電体キャパシタのインプリント特性が向上する。
【0022】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
図1〜図11は、本発明の実施形態に係る半導体記憶装置のビット線の延在方向に沿って示された製造工程の断面図、図12〜図20は、本発明の実施形態に係る半導体記憶装置のワード線の延在方向に沿って示されたキャパシタ及びその周辺構造の製造工程を示す断面図である。
【0023】
まず、図1、図12(a) に示す断面構造を得るまでの工程を説明する。
図1において、p型シリコン(半導体)基板1の表面には、LOCOS(Local Oxidation of Silicon)法によって素子分離絶縁膜2が形成される。なお、素子分離絶縁膜2として、LOCOS法によって形成されたシリコン酸化膜の他、STI(Shallow Trench Isolation)を採用してもよい。
【0024】
そのような素子分離絶縁膜2を形成した後に、シリコン基板1のメモリセル領域Aと周辺回路領域Bにおける所定の活性領域(トランジスタ形成領域)にp型不純物及びn型不純物を選択的に導入することにより、メモリセル領域Aの活性領域に第1のpウェル3aを形成し、周辺回路領域Bの活性領域にnウェル4を形成する。また、メモリセル領域Aのうちキャパシタが形成される領域の近傍には、図12(a) に示すように、第2のpウェル3bが形成されている。
【0025】
なお、図1(a) には示していないが、周辺回路領域BではCMOSを形成するためにpウェル(不図示)も形成される。
その後、シリコン基板1の各活性領域の表面を熱酸化して、ゲート絶縁膜5として使用されるシリコン酸化膜を形成する。
次に、素子分離絶縁膜2及びゲート絶縁膜5を覆うアモルファスシリコン膜とタングステンシリサイド膜を順にシリコン基板1の全面に形成する。そして、アモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、活性領域にはゲート電極6a〜6cを形成し素子分離絶縁膜2上には引出配線7を形成する。
【0026】
メモリセル領域Aでは、第1のpウェル3a上には2つのゲート電極6a,6bがほぼ平行に配置され、これらのゲート電極6a,6bは素子分離絶縁膜2の上に延在してワード線WLとなる。
なお、ゲート電極6a〜6cを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【0027】
次に、メモリセル領域Aの第1のpウェル3aのうち、ゲート電極6a,6bの両側にn型不純物をイオン注入して、nチャネルMOSトランジスタのソース/ドレインとなるn型不純物拡散領域8a,8bを形成する。これと同時に、周辺回路領域Bのpウェル(不図示)にもn型不純物拡散領域を形成する。
続いて、周辺回路領域2のnウェル4のうち、ゲート電極6cの両側にp型不純物をイオン注入して、pチャネルMOSトランジスタのソース/ドレインとなるp型不純物拡散領域9を形成する。n型不純物とp型不純物の打ち分けは、レジストパターンを使用して行われる。
【0028】
その後に、シリコン基板1の全面に絶縁膜を形成する。その絶縁膜は、エッチバックされてゲート電極6a〜6c及び引出配線7の両側部分に側壁絶縁膜10として残され。その絶縁膜として、例えばCVD法により形成される酸化シリコン(SiO2)を使用する。
この後に、プラズマCVD法によりシリコン基板1の全面に、カバー膜として酸窒化シリコン(SiON)膜(不図示)を形成してもよい。
【0029】
次に、TEOSガスを用いるプラズマCVD法により、酸化シリコン(SiO2)膜を約1.0μmの厚さに成長させ、この酸化シリコン膜を第1の層間絶縁膜11として使用する。
続いて、第1の層間絶縁膜11の緻密化処理として、常圧の窒素雰囲気中で第1の層間絶縁膜11を700℃の温度で30分間熱処理する。その後に、第1の層間絶縁膜11を化学的機械研磨(CMP;Chemical Mechanical Polishing )法により研磨して第1の層間絶縁膜11の上面を平坦化する。
【0030】
次に、図2(a) 、図12(b) に示す構造を形成するまでの工程を説明する。
まず、第1の層間絶縁膜11をフォトリソグラフィ法によりパターニングすることにより、不純物拡散領域8a,8b,9に達する深さのホール12a〜12dと、引出配線7に達する深さのホール12eと、第2のウェル3bに達する深さのホール12fを形成する。その後、第1の層間絶縁膜11上面とホール12a〜12f内面に膜厚20nmのTi(チタン)膜と膜厚50nmのTiN (チタンナイトライド)膜をスパッタ法により順に形成する。さらに、ホール12a〜12fを完全に埋め込む厚さのタングステン(W)をCVD法によりTiN 膜上に成長する。
【0031】
その後、第1の層間絶縁膜11上面が露出するまでタングステン膜、TiN膜及びTi膜をCMP法により順次研磨する。この研磨後に、ホール12a〜12f内に残存するタングステン膜等はコンタクトプラグ13a〜13fとして使用される。
メモリセル領域Aの第1のpウェル3aにおいて、2つのゲート電極6a,6bに挟まれるn型不純物拡散領域8a上の第1のコンタクトプラグ13aは後述するビット線に接続され、さらに、残り2つの第2のコンタクトプラグ13bは後述するキャパシタの上部電極に接続される。
【0032】
なお、ホール12a〜12fを形成した後に、コンタクト補償のために不純物拡散領域8a,8b,9に不純物をイオン注入してもよい。
次に、図2(b) に示すように、コンタクトプラグ13a〜13fの酸化を防止するために、シラン(SiH4)を用いるプラズマCVD法によって、膜厚100nmのSiON膜14を第1の層間絶縁膜11上とコンタクトプラグ13a〜13f上に形成する。さらに、反応ガスとしてTEOSと酸素を用いるプラズマCVD法によって、膜厚150nmのSiO2膜15をSiON膜14上に形成する。なお、SiON膜14は、第1の層間絶縁膜11への水の侵入を防止する機能も有する。
【0033】
その後、SiON膜14、SiO2膜15の緻密化のために、それらの膜を常圧の窒素雰囲気中で温度650℃で30分間熱処理する。
次に、図3(a) に示すように、Ti層とPt(白金)層をSiO2膜15上に順に形成して二層構造の第1の導電膜16を形成する。Ti層とPt(白金)層は、DCスパッタ法により形成される。この場合、Ti膜の厚さを10〜30nm程度、Pt膜の厚さを100〜300nm程度とする。例えば、Ti膜の厚さを20nm、Pt膜の厚さを175nmとする。なお、第1の導電膜16として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム(SrRuO3)等の膜を形成してもよい。
【0034】
その後に、RFスパッタ法により、チタン酸ジルコン酸鉛(PZT; Pb(Zr1-xTix )O3 )膜を強誘電体膜17として第1の導電膜16の上に100〜300nm、例えば200nmの厚さに形成する。
そして、強誘電体膜17を構成するPZTの結晶化処理として、酸素雰囲気中で温度650〜850℃、30〜120秒間の条件でRTA(Rapid Thermal Annealing) を行う。例えば、温度700℃で60秒間アニールする。
【0035】
強誘電体材料の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、MOD(Metal Organi Deposition) 法、MOCVD法がある。また、強誘電体材料としてはPZTの他に、ジルコン酸チタン酸ランタン鉛(PLZT)、SrBi2(Tax Nb1-x )2O9(但し、0<x<1)、Bi4Ti2O12 などの酸化物がある。なお、FeRAMではなくてDRAMを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3(BST)、チタン酸ストロンチウム(STO)等の高誘電体材料を使用すればよい。
【0036】
続いて、強誘電体膜17の上に第2の導電膜18として酸化イリジウム(IrO2)膜をスパッタ法により100〜300nmの厚さに形成する。例えば、第2の導電膜18の厚さを200nmとする。なお、第2の導電膜18として、プラチナもしくは酸化ルテニウムストロンチウム(SRO)を用いてもよい。
次に、図3(b) と図13(a) に示す構図を形成するまでの工程を説明する。
【0037】
まず、第2の電極18をパターニングすることにより、ワード線WLの延在方向と後述するビット線の延在方向に沿って縦横に並ぶ複数のキャパシタの上部電極18aを成形する。上部電極18aは、メモリセル領域内に形成されるMOSトランジスタと同じ数だけpウェル3aの近傍に形成される。なお、図13(a) は図3(b) のI−I線から見た断面を示している。
【0038】
さらに、強誘電体膜17をパターニングすることにより、複数の上部電極18aの下でワード線WL方向に繋がっているストライプ状のキャパシタの誘電体膜17aを形成する。
次に、RFスパッタ装置を用いて、図4(a) 、図13(b) に示すように、20〜100nm、例えば50nmの厚さのアルミナよりなる第1の保護膜19を上部電極18a、誘電体膜17a及び第1の導電膜16の上に形成する。そのアルミナは、例えば圧力7.5mTorr の雰囲気内で、RFパワーを2kWに設定して形成される。続いて、酸素雰囲気中にシリコン基板1を置いて、350℃の基板温度で60分間加熱するという酸素前処理アニールを施す。
【0039】
次に、誘電体膜17aと上部電極18aをワード線WL方向に覆うストライプ状のレジストパターン(不図示)を第1の保護膜19の上に形成した後に、そのレジストパターンをマスクにして、第1の保護膜19と第1の導電膜16を順次エッチングする。これにより、図4(b) と図14(a) に示すように、複数の誘電体膜17aの下を通る配線を兼ねたキャパシタの下部電極16aがストライプ状の第1の導電膜16から形成される。
【0040】
下部電極16aは、ストライプ状の誘電体膜17aからはみ出すコンタクト領域16bを有している。また、第1の保護膜19は、上部電極18aと誘電体膜17aと下部電極16aを上から覆うような形状となる。下部電極16aのパターニング後にシリコン基板1を酸素雰囲気中に置き、基板温度650℃で60分間の条件で強誘電体膜17の膜質を改善の処理を行う。
【0041】
以上のような工程により形成された下部電極16a、誘電体膜17a及び上部電極18aは、強誘電体キャパシタ20を構成する。メモリセル領域Aにおいては、強誘電体キャパシタ20はMOSトランジスタと同じ数だけ形成される。
次に、図5(a) と図14(b) に示す構造を形成するまでの工程を説明する。
まず、TEOS膜及びSOG(Spin-On-Glass) 膜からなる膜厚300nmの2層構造の第2の層間絶縁膜21を全面に形成し、これにより強誘電体キャパシタ20を覆う。
【0042】
そして、フォトリソグラフィー法により第2の層間絶縁膜21 と第1の保護膜19をパターニングすることにより、強誘電体キャパシタ20の上部電極18aの上にホール21aを形成するとともに、図14(b) に示した下部電極16aのコンタクト領域16bの上にホール21bを形成する。
また、第2の層間絶縁膜21、SiON膜14、SiO2膜15をフォトリソグラフィ法によりパターニングして、メモリセル領域Aの第1のpウェル3aの両端寄りの第2のコンタクトプラグ13bの上にホール21cを形成する。
【0043】
そして、第2の層間絶縁膜21上とコンタクトホール21a〜21c内に、TiN 膜をスパッタ法により例えば125nmの厚さに形成する。続いて、そのTiN 膜をフォトリソグラフィ法でパターニングすることによって、メモリセル領域Aにおいて、図5(a) に示すようにホール21a,21cを通して第1のpウェル3a両端寄りの第2のコンタクトプラグ13bと上部電極18aとを電気的に接続するための第1の局所配線(ローカル配線)22aを形成するとともに、下部電極16aのコンタクト領域16bの上のホール21bを通して下部電極16aの周囲まで引き出される第2の局所配線22bを形成する。
【0044】
なお、第1及び第2の局所配線22a、22bは一層目の金属配線である。
次に、図5(b) に示すように、第1及び第2の局所配線22a、22bと第2の層間絶縁膜21の全面を覆うアルミナよりなる絶縁性の第2の保護膜23を15nm〜100nmの厚さに形成する。第2の保護膜23は、膜厚が厚いほど強誘電体キャパシタ20のインプリントレートは良くなる。しかし、後述する二層目の金属配線と基板とを接続するためのコンタクトホールを第2の保護膜23に形成する際のエッチングが、後処理を含めて難しくなることもある。この場合には、第2の保護膜23の膜厚は約20nmが好ましい。
【0045】
なお、第2の保護膜23については少なくとも上部電極18aを覆う形状や、キャパシタ20だけを覆う形状や、メモリセル領域Aの全体を覆う形状や、周辺回路領域Bを覆わない形状となるようにフォトリソグラフィー法によりパターニングしてもよい。
次に、図6(a) と図15(a) に示すように、第2の保護膜23の上に、TEOSを用いるプラズマCVD法により、SiO2よりなる第3の層間絶縁膜24を200〜400nmの厚さに形成する。その後に、第3の層間絶縁膜24を350℃で加熱するとともに、N2O ガスを用いたプラズマ雰囲気で脱水処理を行う。
【0046】
続いて、メモリセル領域Aにおける第3の層間絶縁膜24からその下方のSiON膜14までをレジストパターン(不図示)を用いるフォトリソグラフィー法によりパターニングする。これにより、図6(b) に示す第1のpウェル3aの中央位置の第1のコンタクトプラグ13aの上にホール24aを形成するとともに、図15(b) に示す第2のpウェル3bの上の第2のコンタクトプラグ13fの上にそれぞれホール24bを形成する。これと同時に、周辺回路領域Bの各コンタクトプラグ13c〜13eの上にホール24c〜24eを形成する。この場合、図15(b) に示すように強誘電体キャパシタ20の下部電極16aから外側に引き出された第2の局所配線22bの上にもホール24fを形成する。
【0047】
第3の層間絶縁膜24とその下の膜に形成されるホール24a〜24fは、同じドライエッチング装置を用いてステップエッチングにより形成される。
例えば、第3の層間絶縁膜24は、Arを618sccm、CF4 を67sccm、C4F8を32sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を350mTorr とし、またRF電力パワーを1kW、エッチング時間を26秒とした条件でエッチングされる。また、第2の保護膜23は、Arを596sccm、CHF3を16sccm、CF4 を24sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を1000mTorr とし、またRF電力パワーを900W、エッチング時間を22秒とした条件でエッチングされる。さらに、第2の層間絶縁膜21、SiON膜14、SiO2膜15は、Arを618sccm、CF4 を67sccm、C4F8を32sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を350mTorr とし、またRF電力パワーを1kW、エッチング時間を60秒とした条件でエッチングされる。
【0048】
そのようなエッチングにおいて、図15(b) に示したTiN よりなる第2の局所配線22bはエッチングストッパとなるので、その上のホール24fは他のホール24a〜24eよりも浅くなる。
次に、第3の層間絶縁膜24の上とホール24a〜24fの中に、膜厚150nmのTiN 膜、膜厚5nmのTi膜、膜厚500nmのAl-Cu 膜、膜厚50nmのTiN 膜及び膜厚20nmのTi膜からなる5層構造の金属膜を形成した後に、この金属膜をフォトリソグラフィー法によりパターニングする。
【0049】
これにより、図7に示すように、メモリセル領域Aでビット線25aを形成するとともに、周辺回路領域Bでは配線25b〜25dを形成する。メモリセル領域Aのビット線25aはホール24aを通して第1のpウェル3a上の第1のコンタクトプラグ13aに接続される。また、周辺回路領域Bの配線25b〜25dはホール24b〜24dを通してそれらの下の各コンタクトプラグ13c〜13eに接続される。また、図16に示すように、メモリセル領域Aの下部電極16aの周囲には接地用配線25eが形成され、その接地用配線25eはホール24bを通して第2のpウェル3b上のコンタクトプラグ13fに接続される。さらに、図16に示すように、下部電極16aのコンタクト領域16bから引き出された第2の局所配線22b上には引出配線25fが形成され、この引出配線25fはホール24fを通して第2の局所配線22bに接続されている。
【0050】
それらのビット線25a、配線25b〜25d、接地用配線25e及び引出配線25fは、二層目の金属配線となる。
次に、図8と図17に示すような状態になるまでの工程を説明する。
まず、TEOSガスと酸素(O2)ガスを使用するプラズマCVD法により、2.3μmの厚さのSiO2からなる第4の層間絶縁膜26を第3の層間絶縁膜24、ビット線25a、配線25c〜25d等の上に形成する。
【0051】
次に、第4の層間絶縁膜26の上面をCMP法により研磨して平坦化する。
続いて、減圧雰囲気にシリコン基板1を置いて、その雰囲気内でN2O ガスとN2ガスをプラズマ化して、基板温度を450℃以下、例えば350℃として3分間以上、好ましくは4分以上の時間で第4の層間絶縁膜26をプラズマに曝す。これにより、研磨時に第4の層間絶縁膜26内に入り込んだ水分を外部に放出するとともに、第4の層間絶縁膜26内に水分が入り難くい状態とする。
【0052】
なお、第4の層間絶縁膜26内に空洞が生じている場合に、研磨によってその空洞が露出することもあるので、研磨後に、第4の層間絶縁膜26の上層部としてSiO2よりなるキャップ層(不図示)を100nm以上形成してもよい。そのキャップ層は、TEOSガスを用いるプラズマCVD法により形成された後に、基板温度を350℃にしてN2O プラズマに晒される。
【0053】
その後に、第4の層間絶縁膜26をフォトリソグラフィー法によりパターニングして、周辺回路領域Bの二層目の配線25cとメモリセル領域Aの接地用配線25eの上に上側のプラグ用のホール26c,26eを形成する。
次に、図9と図18に示すような構造になるまでの工程を説明する。
まず、第4の層間絶縁膜26の上面とプラグ用のホール26c,26eの内面に、TiとTiN の二層構造のグルーレイヤ27をスパッタにより形成する。さらに、六フッ化タングステン(WF6)ガスとシラン(SiH4) ガスを使用してCVD法によりグルーレイヤ27の上にタングステンシード(不図示)を形成する。さらに、WF6 ガスとシラン(SiH4)ガスに水素(H2)ガスを加えて、成長温度を430℃としてグルーレイヤ27上にタングステン膜28を形成する。これにより、プラグ用のホール26c,26e内にはグルーレイヤ27とタングステン膜28が充填される。
【0054】
その後、第4の層間絶縁膜26上面の上のタングステン膜28をCMP法又はエッチバックにより除去して、プラグ用のホール26c,26e内にのみ残存させる。ここで、第4の層間絶縁膜26上のグルーレイヤ27は除去してもしなくてもよい。図9と図18では、グルーレイヤ27を第4の層間絶縁膜26上に残した場合を示している。
【0055】
これにより、周辺回路領域Bの配線25c上のプラグ用のホール26c内に残されたタングステン膜28とグルーレイヤ27によって上側のプラグ(ビア)28cが構成され、また、メモリセル領域Aの接地用配線25e上のプラグ用のホール26e内に残されたタングステン膜28とグルーレイヤ27によってプラグ28eが構成される。
【0056】
次に、図10と図19に示すような構造になるまでの工程を説明する。
まず、グルーレイヤ27とホール28c,28eの上に、膜厚600nmのAl-Cu 膜29aと膜厚100nmのTiN 膜29bを順に形成する。なお、グルーレイヤ27が第4の層間絶縁膜26上から除去される場合には、Al-Cu 膜29aの下にはTiN 膜(不図示)が形成される。
【0057】
続いて、Al-Cu 膜29aとTiN 膜29bとグルーレイヤ27をパターニングして、周辺回路領域Bのプラグ28cに接続される配線30aを形成するとともに、メモリセル領域Aには強誘電体キャパシタ20を覆う第3の保護膜30bを形成する。第3の保護膜30bは、図19に示すように、上側のプラグ26e、接地用配線25e、コンタクトプラグ13f、第2のpウェル3bを介してシリコン基板1に電気的に接続される。なお、周辺回路領域Bにおいてビア28cに接続される配線30aは、三層目の金属配線である。
【0058】
ところで、第3の保護膜30bに接続される上側のプラグ26cとコンタクトプラグ13fの配置を概略的に示すと、図21のようになる。
図21には、1つのチップに形成されるロジック混載のFeRAMの配置が示されており、FeRAM回路内ではメモリセル領域Aに隣接して周辺回路領域Bが配置される。メモリセル領域Aにおいて強誘電体キャパシタセルはいくつかのブロックで仕切られ、ブロックとブロックの間に上側のプラグ28cが配置される。本実施形態のFeRAMでは16個の上側のプラグ28cが形成される。さらに、上側のプラグ28cは接地用配線25eに接続され、その接地用配線25eの下に接続されるコンタクトプラグ13fは上側のプラグ28cとは異なる位置であって上側のプラグ28cよりも多く(例えば、250個程度)形成されている。
【0059】
図21に示したメモリセル領域Aの破線領域において、第3の保護膜30bは例えば図22のような形状を有し、メモリセル領域Aの全体を覆うような平面形状となっている。なお、図22において絶縁膜は省略されている。
以上のような第3の保護膜30bの形成の後に、図11と図20に示すように、TEOSを用いるプラズマCVD法により、第3の保護膜30bと三層目の配線30aを覆うSiO2よりなる第1のカバー絶縁膜31を例えば200nmの厚さに形成する。さらに、シランとアンモニウムを用いるプラズマCVD法により、窒化シリコンよりなる第2のカバー絶縁膜32を第1のカバー絶縁膜31上に例えば500nmの厚さに形成する。
【0060】
以上のような工程により、強誘電体キャパシタ20を有するFeRAMの基本的な構造が形成される。
なお、第1の保護膜19又は第2の保護膜23の構成材料については、アルミナに限られるものではなく、水素を通し難い絶縁材料、例えばPZT、TiO2、AlN 、Si3N4 、SiONであってもよい。また、第2の保護膜23と第3の保護膜30bの間に2層以上の配線を形成してもよい。
【0061】
上記した実施形態によれば、上側のプラグ28c,28eを構成するタングステン膜28を形成する際に、強誘電体キャパシタ20は、アルミナよりなる第1及び第2の保護膜23で覆われているので、タングステン形成に使用される還元性ガスによって劣化されることが防止される。また、窒化シリコンよりなる第2のカバー絶縁膜32を形成する際に、強誘電体キャパシタ20は、第1及び第2の保護膜19,23と金属製の第3の保護膜30bによって覆われているので、窒化シリコン形成に使用される還元性ガスによって劣化されることが防止される。
【0062】
そのような第1、第2及び第3の保護膜19,23,30bによる強誘電体キャパシタ20の還元防止効果等について、以下に詳細に説明する。
(i)保護膜の層数の違いによる強誘電体キャパシタのインプリント特性への影響
第1、第2及び第3の保護膜19,23,30bの組み合わせを変えることによる強誘電体キャパシタ20のインプリント特性への影響を調査したところ、表2に示すような結果が得られた。
【0063】
【表2】
【0064】
表2において、ΔQ(88)は、強誘電体キャパシタ20を形成した直後のQ(88)からプロセスアウト後のQ(88)を引いた値を表している。即ち、ΔQ(88)が小さいほどプロセス劣化が少ないことを表している。
なお、Qは、2トランジスタ/2キャパシタタイプの2対の強誘電体キャパシタに逆信号を書き込んだ時の分極電荷量の差を表し、Q(88)は、強誘電体キャパシタを150℃で88時間ベーキングした後のQ値を示している。そのQの測定は、強誘電体キャパシタ20に5Vの電圧を印加して行われている。
【0065】
表2において、第2及び第3の保護膜23,30bを形成せずに第1の保護膜19だけを用いた場合、ΔQ(88)は5.4μC/cm2 となって、強誘電体キャパシタ20にプロセス劣化が生じていることがわかる。
また、第1、第2又は第3の保護膜19,23,30bのいずれか1つを用いた場合のそれぞれを比較すると、第1の保護膜19のΔQ(88)が一番小さく、以下、第2の保護膜23、第3の保護膜30bとなるに従いΔQ(88)が大きくなってインプリント特性が悪くなっている。
【0066】
従って、1つの保護膜だけを選択する場合には、強誘電体キャパシタ20に対してなるべく近い位置に保護膜を形成する方が有利であることがわかる。
単層では、プロセル劣化抑制効果の小さい第3の保護膜30bは、第1の保護膜19と併用することによりΔQ(88)を8割以上減少させることができ、インプリント特性を大幅に改善することができる。同様に、第2の保護膜23も第1の保護膜19と併用することによりΔQ(88)を7割以上減少させることができる。このように、強誘電体キャパシタ20直上の保護膜である第1の保護膜19とそれより上方の第2又は第3保護膜23,30bを組み合わせることにより、それぞれ単体の場合よりも大きなプロセス劣化抑制効果を得ることができる。
【0067】
さらに、第1、第2及び第3の保護膜19,23,30bの全てを組み合わせると、ΔQ(88)は0.1μC/cm2 となって、強誘電体キャパシタ20上の多層配線形成のプロセス劣化を完全に抑制できるという大きなメリットがある。
ところで、単層では第3の保護膜30bのΔQ(88)は、第2の保護膜23のΔQ(88)よりも約2倍大きい。
【0068】
もし、単純な保護膜の組み合わせ効果だと仮定すると、第1及び第2の保護膜19,23を用いた場合のQ値よりも、第1及び第3の保護膜19,30bの場合のQ値の方が大きいことが予想される。
しかし、第1及び第2の保護膜19,23を用いた場合のQ値と、第1及び第3の保護膜19,30bの場合のQ値はほぼ同じ値となっている。よって、単純には、それらの保護膜19,23,30bの組み合わせからは、予想し得ない効果が起きている。
【0069】
保護膜19,23,30bの上側の膜を形成するプロセスの熱により、保護膜19,23,30bの下の膜は蒸し焼き状態になって、層間絶縁膜に含まれている水分が下に拡散して強誘電体キャパシタ20の劣化を引き起こす。
したがって、2つの保護膜を使用するときには、強誘電体キャパシタ20の直上で上からの水分をブロックする第1の保護膜19が重要な役割を果たす。しかも、第1の保護膜19から第2又は第3の保護膜23,30bまでの間の各層間絶縁膜を十分に脱水処理をすることが必須となることから、本実施形態では、第1の保護膜19と第2の保護膜23の間に挟まれた第2の層間絶縁膜21の脱水処理と、第1の保護膜19と第3の保護膜30bの間に挟まれた第3及び第4の層間絶縁膜24,26の脱水処理には、脱水効果が優れている350℃のN2O プラズマアニールを用いている。
【0070】
表2によれば、層間絶縁膜の含有水分を第1の保護膜19でブロックする効果は、第1の保護膜19を第3の保護膜30bの下に形成した場合に顕著に現れている。
以上のことから、第1の保護膜19と第2の保護膜23の組み合わせの場合のΔQ(88)と、第1の保護膜19と第3の保護膜30bの組み合わせの場合のΔQ(88)とが殆ど同じ値になる理由は、2つの保護膜の間にある層間絶縁膜の含有水分の影響を第1の保護膜19が抑制している効果が働いているからである。
【0071】
しかし、第1の保護膜19だけでは、第2のカバー膜31を形成する際の還元ガスに対して強誘電体キャパシタ20の劣化を十分に防ぐことはできない。
従って、強誘電体キャパシタ20の劣化を十分に抑えるためには、第1の保護膜19は必須であって、且つ、第2の保護膜23か第3の保護膜30bの少なくとも一方が必要となる。
(ii)保護膜を構成するアルミナの成膜方法の違いによる強誘電体キャパシタのインプリント特性への影響
第1、第2の保護膜19,23を構成しているアルミナの成膜方法の違いによるインプリント特性への影響を表3に示す。
【0072】
【表3】
【0073】
表3において、RFアルミナとはRFスパッタ装置を用いて成膜されたアルミナであり、ヘリコンスアルミナとはヘリコンスパッタ装置を用いて成膜されたアルミナである。ヘリコンスパッタ装置は、ターゲット上にRFコイルを配置してプラズマ密度を高くする構造を有するために、RFスパッタ装置を用いた場合よりも緻密なアルミナが成膜できる。
【0074】
表3の実験のために使用したヘリコンスパッタ装置によるアルミナの成膜条件は、チャンバ内の圧力を1mTorr 、ターゲットの高周波印加パワーを600W、RFコイルへの印加パワーを60Wに設定し、ターゲットとしてアルミターゲットを使用し、また、チャンバ内にはアルゴンガスを20sccm、酸素(O2)ガスを7.6sccmの流量で導入した。
【0075】
表3では、強誘電体キャパシタ20に3Vの電圧を印加してQを測定した。3Vの低電圧の評価は、FeRAMの低電圧駆動を考慮して行われた。
3Vの低電圧印加による強誘電体キャパシタの評価を行うと、RFアルミナの場合には、第1の保護膜19の上に第2の保護膜23を形成してもインプリント特性はさほど改善されていない。これに対して、ヘリコンアルミナを用いると、第1の保護膜19の上に第2の保護膜23を形成することによるインプリント特性の改善が見られる。
【0076】
また、第1、第2及び第3の保護膜19,23,30bを全て採用した構造では、強誘電体キャパシタ20のインプリント特性は、RFアルミナよりもヘリコンアルミナの方がインプリント特性が優れている。
以上のことから、FeRAMを低電圧動作させる場合には、RFアルミナよりもヘリコンアルミナから第1及び第2の保護膜19,23を形成した方が有効であることがわかる。
(iii)第2の保護膜の膜厚の違いによる強誘電体キャパシタのインプリント特性への影響
第2の保護膜23の膜厚の相違による強誘電体キャパシタのインプリント特性への影響を調べたところ、表4に示す結果が得られた。
【0077】
【表4】
【0078】
表4は、第2の保護膜23をRFアルミナから構成した場合の評価である。また、第3の保護膜30bは用いられていない。さらに、強誘電体キャパシタ20に5Vの電圧を印可してQの測定を行った。
表4によれば、第2の保護膜23が無い場合(膜厚=0)に比べて、その膜厚が15nm以上あると、強誘電体キャパシタ20のインプリント特性が明らかに向上した。膜厚は厚い方が良いが、Q(88)とQレートの値に大きな差はない。また、その膜厚を10nmとすれば、カバレッジがあまり良くないので、表面の段差が大きな強誘電体キャパシタ20の上を完全に覆うことができないというおそれがある。
(iv)第3の保護絶縁膜の電位の違いによる強誘電体キャパシタのリテンション特性への影響
導電膜からなる第3の保護膜30bの電位の違いによる強誘電体キャパシタ20のリテンション特性への影響を表5に示す。
【0079】
【表5】
【0080】
上記したように第3の保護膜30aは、三層目の配線30aと同じ金属膜から構成されている。また、図21に示したように、強誘電体キャパシタ20は、第3の保護膜30aによって覆われている構造となっている。
そのような第3の保護膜30を図20に示したようにシリコン基板1に電気的に接続してアース電位とした場合と、第3の保護膜30をビア28eに接続せずにフローティング電位とした場合の2つの状態でリテンション特性を評価した。
【0081】
リテンション特性は、150℃の高温に放置した強誘電体キャパシタの信号が正常に読み書きできるか否かにより評価した。
それぞれの構造の実デバイスを樹脂パッケージ(不図示)に50チップ組み込んだ。なお、表5の実験に使用したチップに形成された半導体記憶装置では第2の保護膜23を形成しない構造を採用している。
【0082】
表5に示したように、第3の保護膜30bをフローティングにした場合とアース電位にした場合のいずれの条件でも、504時間までの高温放置では問題なく強誘電体キャパシタ20の信号を読み書きすることができた。
しかし、1000時間を超えると、フローティング電位のものが急激に不良率が増加する一方で、アース電位のものも不良チップが1個発生したが、明らかにフローティング電位としたものよりは不良率が少なくなっている。
【0083】
そのように第3の保護膜30bをアース電位にすることにより、強誘電体キャパシタ20の不良率が低減する理由は2つあると考える。
第1は、特開平7−153921号公報及び特開平2−5416号公報にあるように湿気浸透を抑えるためである。これにより強誘電体キャパシタ20の劣化を防いでいる。しかし、正確には、窒化シリコンよりなる第2のカバー膜32の成膜中に使用する水素イオンの侵入を抑えるためであり、「水素イオン」の侵入の防止は、厳密な意味では特開平7−153921号公報の「水素原子」や「湿気」の侵入防止とは異なる。
【0084】
第2は、第3の保護膜30bをアース電位にすることにより、第3の保護膜30bを介してビット線25aとビット線25aの間に起こる相互誘導(mutual coupling)を無くし、ビット線25a電位のふらつきを抑えるという効果である。即ち、第3の保護膜30bをフローティング電位とした場合に強誘電体キャパシタ20の不良率が多いのは、このビット線25a電位のふらつきが原因である。即ち、強誘電体キャパシタ20の劣化に伴ってビット線25aの電位のふらつきがリテンション特性に影響を与える。
【0085】
従って、第3の保護膜30bをアース電位とすることにより、ビット線25aの相互間の相互誘導を第3の保護膜30bによって抑制することは、特開平7−153921号公報及び特開平2−5416号公報に記載されているような「帯電した電荷を除去すること」や「静電気を効果的に取り除く」といった効果とは異なるメカニズムである。
【0086】
なお、特開平7−153921号公報及び特開平2−5416号公報では、プレートの下の層間絶縁膜が脱水処理されたものであることや、アース電位であるプレートの下にビット線を形成することについては何ら記載されていない。
以上のように、強誘電体キャパシタ20のリテンション性能を上げるには、第3の保護膜30bの電位をアースすることが有効であることがわかった。
(v)第3の保護膜のパターンについて
第3の保護膜30bの形状については、図22において、メモリセル領域Aの単体を覆うような形状になっている。しかし、第3の保護膜30bは、少なくとも各強誘電体キャパシタ20を覆うことが必要であるので、図23,図24及び図25に示すような形状としてもよい。
【0087】
図23に示す金属製の第3の保護膜30bは、強誘電体キャパシタ20の下部電極16aに平行で且つ上部電極18aを覆う形状に形成されている。そして、第3の保護膜30bは、図20に示した構造によりアース電位となっている。
図24に示す金属製の第3の保護膜30bは、ビット線25aに平行であり且つ強誘電体キャパシタ20の少なくとも上部電極18aを覆う形状に形成されている。そして、第3の保護膜30bは、図20に示した構造によりアース電位となっている。なお、図23〜図25では、絶縁膜とpウェルは省略して描かれている。
【0088】
図25に示す金属製の第3の保護膜30bは、強誘電体キャパシタ20の少なくとも上部電極18aを個々に覆う形状に形成されている。そして、第3の保護膜30bは、図20に示した構造によりアース電位となっている。
図23、図24又は図25に示した保護膜30bによれば、いずれの形状の第3の保護膜30bもアース電位となっているので、図22の形状の場合と同様に、強誘電体キャパシタ20への還元ガスの侵入を防止し、ビット線25a相互間の相互誘導を阻止して、強誘電体キャパシタ20のリテンション性能を向上することが可能になる。
(付記1)半導体基板の上方に形成された下部電極と強誘電体材料又は高誘電体材料よりなる誘電体膜と上部電極とからなるキャパシタと、
前記キャパシタの上に形成された第1の保護膜と、
前記第1の保護膜と前記キャパシタの上に形成された第1の絶縁膜と、
前記第1の絶縁膜の上に形成された第1の配線と、
前記第1の配線上であって少なくとも前記キャパシタを覆う第2の保護膜と、
前記第2の保護膜の上に形成された第2の絶縁膜と、
前記第2の絶縁膜の上に形成された第2の配線と、
前記第2の配線と前記第2の絶縁膜の上に形成された第3の絶縁膜と
を有することを特徴とする半導体装置。
(付記2)前記第3の絶縁膜の上であって少なくとも前記キャパシタの前記上部電極の上方に形成され、且つアース電位となる第3の保護膜をさらに有することを特徴とする付記1に記載の半導体装置。
(付記3)半導体基板の上方に形成された下部電極と強誘電体材料又は高誘電体材料よりなる誘電体膜と上部電極とからなるキャパシタと、
前記キャパシタの上に形成された第1の保護膜と、
前記第1の保護膜と前記キャパシタの上に形成された第1の絶縁膜と、
前記第1の絶縁膜の上に形成された第1の配線と、
前記第1の配線と前記第1の絶縁膜の上に形成された第2の絶縁膜と、
前記第2の絶縁膜の上に形成された第2の配線と、
前記第2の配線と前記第2の絶縁膜の上に形成された第3の絶縁膜と、
前記第3の絶縁膜であって少なくとも前記キャパシタの前記上部電極の上方に形成され且つアース電位となる第3の保護膜と
を有することを特徴とする半導体装置。
(付記4)前記第1の保護膜、第2の保護膜は、アルミナ、PZT、酸化チタン、窒化アルミニウム、窒化シリコン、窒化酸化シリコンのいずれかから形成されていることを特徴とする付記1又は付記3に記載の半導体装置。
(付記5)前記第2の保護膜の前記アルミナは、15nm以上の膜厚を有することを特徴とする付記4に記載の半導体装置。
(付記6)前記第3の保護膜は、チタン膜或いは窒化チタン膜を含むアルミニウム含有膜の積層構造を有することを特徴とする付記1又は付記3に記載の半導体装置。
(付記7)前記第2の保護膜は、前記キャパシタが複数配置されているメモリセル領域の全体を覆うことを特徴とする付記1、付記2又は付記3に記載の半導体装置。
(付記8)前記第3の保護膜は、前記キャパシタが複数形成された領域をブロック毎又は全体に形成されていることを特徴とする付記2又は付記3に記載の半導体装置。
(付記9)前記第3の絶縁膜の上には、前記第3の保護膜と同じ導電膜から構成される第3の配線が形成されていることを特徴とする付記2又は付記3に記載の半導体装置。
(付記10)前記第3の配線は、前記第3の絶縁膜に埋め込まれたプラグを介して前記第2の配線に接続されることを特徴とする付記9に記載の半導体装置。
(付記11)前記第2絶縁膜と前記第3の絶縁膜は、それぞれ脱水処理が施されていることを特徴とする付記1、付記2又は付記3に記載の半導体装置。
(付記12)前記脱水処理は、N2O プラズマアニールによることを特徴とする付記11に記載の半導体装置。
(付記13)前記キャパシタは、前記半導体基板に形成された不純物拡散層を有するトランジスタを覆う第4の絶縁膜の上に形成され、
前記キャパシタの前記上部電極は、前記第1の配線を介して前記不純物拡散層に接続されている
ことを特徴とする付記1、付記2又は付記3に記載の半導体装置。
(付記14)半導体基板に形成された第1及び第2の不純物拡散層と、前記半導体基板に形成された電極を有するトランジスタを形成する工程と、
前記トランジスタを覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上に第1の導電膜、強誘電体又は高誘電体膜、第2の導電膜を順次形成する工程と、
前記第2の導電膜をパターニングしてキャパシタの上部電極を形成する工程と、
前記強誘電体又は高誘電体膜をパターニングして前記キャパシタの誘電体膜を形成する工程と、
前記上部電極と前記誘電体膜を覆う第1の保護膜を形成する工程と、
前記第1の保護膜を少なくとも前記上部電極及び前記誘電体膜の上に残す工程と、
前記第1の導電膜をパターニングして前記キャパシタの下部電極を形成する工程と、
前記第1の絶縁膜と前記第1の保護膜の上に第2の絶縁膜を形成する工程と、
前記第1及び第2の絶縁膜をパターニングして前記上部電極の上に第1のホールを形成し、前記第1の不純物拡散層の上に第2のホールを形成する工程と、
前記第1とホールと前記第2のホールを通して前記上部電極と前記第1の不純物拡散層を電気的に接続する第1の配線を前記第2の絶縁膜の上に形成する工程と、
少なくとも前記キャパシタを覆う第2の保護膜を前記第1の配線と前記第2の絶縁膜の上に形成する工程と、
前記第2の保護膜を覆う第3の絶縁膜を形成する工程と、
前記第1、第2及び第3の絶縁膜をパターニングして前記キャパシタの側方に接地用ホールを形成する工程と、
前記第3の絶縁膜の上に第2の配線を形成するとともに前記接地用ホールを通して前記半導体基板に電気的に接続される接地用配線を形成する工程と、
前記第2の配線及び前記接地用配線を覆う第4の絶縁膜を第3の絶縁膜上に形成する工程と、
前記第4の絶縁膜の上に第3の導電膜を形成する工程と、
前記第3の導電膜をパターニングすることにより、前記第4の絶縁膜のうち少なくとも前記キャパシタの上方に形成されて前記接地用配線に電気的に接続される第3の保護膜と、第3の配線とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
(付記15)前記第2の絶縁膜と前記第3の絶縁膜と前記第4の絶縁膜のそれぞれの成膜後に脱水処理を施すことを特徴とする付記13に記載の半導体装置の製造方法。
(付記16)前記脱水処理は、N2O プラズマアニールによってなされることを特徴とする付記15に記載の半導体装置の製造方法。
(付記17)還元ガスを用いてカバー絶縁膜を前記第3の保護膜の上に形成する工程をさらに有することを特徴とする付記14に記載の半導体装置の製造方法。
(付記18)前記第1及び前記第2の保護膜は、アルミナから形成されることを特徴とする付記14記載の半導体装置の製造方法。
(付記19)前記第1の保護膜と第2の保護膜の少なくとも一方は、ヘリコンスパッタ法によって形成されることを特徴とする付記14に記載の半導体装置の製造方法。
【0089】
【発明の効果】
以上述べたように本発明によれば、強誘電体又は高誘電体キャパシタ表面(少なくとも上部電極とその周辺)を第1の保護膜で覆い、キャパシタの上に形成される第1の配線の上でキャパシタを覆う第2の保護膜を形成し、さらに、第2の保護膜の上方に第2の配線を形成し、その第2の配線の上方で強誘電体キャパシタを覆う第3の保護膜を形成するとともに、第3の保護膜をアース電位に設定するようにし、少なくとも第1の保護膜と第2の保護膜、又は第1の保護膜と第3の保護膜を用いている。
【0090】
これによれば、強誘電体又は高誘電体キャパシタの上方で還元雰囲気を用いて絶縁膜や導電膜を形成したりエッチングを行っても、それらの処理を行う膜の下に存在する第1、第2又は第3の保護膜によって還元雰囲気からキャパシタの強誘電体膜又は高誘電体膜を保護することができる。従って、強誘電体キャパシタのインプリント特性を良好にし、FeRAM特有のリテンション性能を改善することができる。
【図面の簡単な説明】
【図1】図1は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その1)である。
【図2】図2(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その2)である。
【図3】図3(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その3)である。
【図4】図4(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その4)である。
【図5】図5(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その5)である。
【図6】図6は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その6)である。
【図7】図7は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その7)である。
【図8】図8は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その8)である。
【図9】図9は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その9)である。
【図10】図10は本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その10)である。
【図11】図11は本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その11)である。
【図12】図12(a),(b) は、本発明の実施形態に係る半導体装置のワード線の延在方向の製造工程を示す断面図(その1)である。
【図13】図13(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その2)である。
【図14】図14(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その3)である。
【図15】図15(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その4)である。
【図16】図16は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その5)である。
【図17】図17は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その6)である。
【図18】図18は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その7)である。
【図19】図19は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その8)である。
【図20】図20は本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図(その9)である。
【図21】図21は、本発明の実施形態に係る半導体装置の回路配置図である。
【図22】図22は、本発明の実施形態に係る半導体装置の第3の保護膜と各導電パターンとの配置関係を示す平面図(その1)である。
【図23】図23は、本発明の実施形態に係る半導体装置の第3の保護膜と各導電パターンとの配置関係を示す平面図(その2)である。
【図24】図24は、本発明の実施形態に係る半導体装置の第3の保護膜と各導電パターンとの配置関係を示す平面図(その3)である。
【図25】図25は、本発明の実施形態に係る半導体装置の第3の保護膜と各導電パターンとの配置関係を示す平面図(その4)である。
【符号の説明】
1…シリコン(半導体)基板、2…阻止分離絶縁膜、3a,3b…pウェル、4…nウェル、5…ゲート絶縁膜、6a〜6c…ゲート電極、7…引出電極、8a,8b…n型不純物拡散領域、9…p型不純物拡散領域、10…サイドウォール、11…層間絶縁膜、12a〜12e…ホール、13a〜13e…コンタクトプラグ、14…SiON膜、15…SiO2膜、16…第1の導電膜、16a…下部電極、17…強誘電体膜、17a…誘電体膜、18…第2の導電膜、18a…上部電極、19…第1の保護膜、20…キャパシタ、21…層間絶縁膜、22a,22b…局所配線(一層目の配線)、23…第2の保護膜、24…層間絶縁膜、24a〜24f…ホール、25a…ビット線、25b〜25d…配線、26…層間絶縁膜、26c,26e…ホール、27…グルーレイヤ、28…タングステン膜、28c,28e…プラグ、29a…アルミニウム銅膜、29b…窒化チタン膜、30b…第3の保護膜、30a…配線、31,32…カバー膜、A…メモリセル領域、B…周辺回路領域。
Claims (8)
- 半導体基板に形成された第1及び第2の不純物拡散層と、前記第1及び第2の不純物拡散層の間の前記半導体基板上に形成されたゲート電極を有するトランジスタと、
前記トランジスタを覆う第1の絶縁膜と、
前記第1の絶縁膜上に形成された下部電極と強誘電体材料又は高誘電体材料からなる誘電体膜と上部電極とからなるキャパシタと、
少なくとも前記上部電極及び前記誘電体膜の上に形成され、水素イオンの侵入を抑える第1の保護膜と、
前記第1の保護膜と前記キャパシタの上に形成された第2の絶縁膜と、
前記第2の絶縁膜の上に形成され、前記上部電極と前記第1の不純物拡散層とを電気的に接続する第1の配線と、
前記第1の配線の上であって少なくとも前記キャパシタを覆い、水素イオンの侵入を抑える第2の保護膜と、
前記第2の保護膜の上に形成された第3の絶縁膜と、
前記第3の絶縁膜の上に形成され、前記第2の不純物拡散層と電気的に接続されたビット線を含む第2の配線と、
前記第2の配線と前記第3の絶縁膜の上に形成された第4の絶縁膜と、
前記第4の絶縁膜上であって少なくとも前記キャパシタ及び前記ビット線の一部の上方に形成され、水素イオンの侵入を抑え、且つアース電位となる第3の保護膜と
を有することを特徴とする半導体装置。 - 前記第1の保護膜、第2の保護膜は、アルミナ、PZT、酸化チタン、窒化アルミニウム、窒化シリコン、窒化酸化シリコンのいずれかから形成されていることを特徴とする請求項1に記載の半導体装置。
- 半導体基板に形成された第1及び第2の不純物拡散層と、前記第1及び第2の不純物拡散層の間の前記半導体基板上に形成されたゲート電極を有するトランジスタと、
前記トランジスタを覆う第1の絶縁膜と、
前記第1の絶縁膜上に形成された下部電極と強誘電体材料又は高誘電体材料よりなる誘電体膜と上部電極とからなるキャパシタと、
少なくとも前記上部電極及び前記誘電体膜の上に形成され、水素イオンの侵入を抑える第1の保護膜と、
前記第1の保護膜と前記キャパシタの上に形成された第2の絶縁膜と、
前記第2の絶縁膜の上に形成され、前記上部電極と前記第1の不純物拡散層とを電気的に接続する第1の配線と、
前記第1の配線と前記第2の絶縁膜の上に形成された第3の絶縁膜と、
前記第3の絶縁膜の上に形成され、前記第2の不純物拡散層と電気的に接続されたビット線を含む第2の配線と、
前記第2の配線と前記第3の絶縁膜の上に形成された第4の絶縁膜と、
前記第4の絶縁膜上であって少なくとも前記キャパシタ及び前記ビット線の一部の上方に形成され、水素イオンの侵入を抑え、且つアース電位となる第3の保護膜と
を有することを特徴とする半導体装置。 - 前記第1の保護膜は、アルミナ、PZT、酸化チタン、窒化アルミニウム、窒化シリコン、窒化酸化シリコンのいずれかから形成されていることを特徴とする請求項3に記載の半導体装置。
- 前記第2の保護膜の前記アルミナは、15nm以上の膜厚を有することを特徴とする請求項2に記載の半導体装置。
- 半導体基板に形成された第1及び第2の不純物拡散層と、前記第1及び第2の不純物拡散層の間の前記半導体基板上に形成されたゲート電極を有するトランジスタを形成する工程と、
前記トランジスタを覆う第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上に、第1の導電膜、強誘電体又は高誘電体膜、第2の導電膜を順次形成する工程と、
前記第2の導電膜をパターニングしてキャパシタの上部電極を形成する工程と、
前記強誘電体又は高誘電体膜をパターニングして前記キャパシタの誘電体膜を形成する工程と、
前記上部電極と前記誘電体膜を覆い、水素イオンの侵入を抑える第1の保護膜を形成する工程と、
前記第1の保護膜を少なくとも前記上部電極及び前記誘電体膜の上に残す工程と、
前記第1の導電膜をパターニングして前記キャパシタの下部電極を形成する工程と、
前記第1の絶縁膜と前記第1の保護膜の上に第2の絶縁膜を形成する工程と、
前記第1及び第2の絶縁膜をパターニングして前記上部電極の上に第1のホールを形成し、前記第1の不純物拡散層の上に第2のホールを形成する工程と、
前記第1のホールと前記第2のホールを通して前記上部電極と前記第1の不純物拡散層を電気的に接続する第1の配線を前記第2の絶縁膜の上に形成する工程と、
少なくとも前記キャパシタを覆い、水素イオンの侵入を抑える第2の保護膜を前記第1の配線と前記第2の絶縁膜の上に形成する工程と、
前記第2の保護膜を覆う第3の絶縁膜を形成する工程と、
前記第1、第2及び第3の絶縁膜をパターニングして、前記第2の不純物拡散層の上に第3のホールを形成するとともに、前記キャパシタの側方に接地用ホールを形成する工程と、
前記第3の絶縁膜の上に、前記第3のホールを通して前記第2の不純物拡散層と電気的に接続されるビット線を含む第2の配線を形成するとともに、前記接地用ホールを通して前記半導体基板に電気的に接続される接地用配線を形成する工程と、
前記第2の配線及び前記接地用配線を覆う第4の絶縁膜を第3の絶縁膜上に形成する工程と、
前記第4の絶縁膜の上に第3の導電膜を形成する工程と、
前記第3の導電膜をパターニングすることにより、前記第4の絶縁膜のうち少なくとも前記キャパシタ及び前記ビット線の一部の上方に形成され、水素イオンの侵入を抑え、且つ前記接地用配線に電気的に接続される第3の保護膜と、第3の配線とを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第3の保護膜は、前記キャパシタが複数形成された領域の全体に形成されていることを特徴とする請求項1又は請求項3に記載の半導体装置。
- 前記第3の保護膜を、前記キャパシタが複数形成された領域の全体に形成することを特徴とする請求項6に記載の半導体装置の製造方法。
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