KR960015322B1 - 차폐용 플레이트를 갖는 반도체소자 제조방법 - Google Patents
차폐용 플레이트를 갖는 반도체소자 제조방법 Download PDFInfo
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Abstract
내용없음.
Description
제 1 도는 종래 기술로 CMOS 소자를 제조한 것을 도시한 단면도.
제 2 도는 본 발명의 제 1 실시예에 의해 CMOS 소자를 제조한 것을 도시한 단면도.
제 3 도는 본 발명의 제 2 실시예에 의해 SRAM 소자를 제조한 것을 도시한 단면도.
제 4 도는 본 발명의 제 3 실시예에 의해 EEPROM 소자를 제조한 것을 도시한 단면도.
제 5 도는 본 발명의 제 4 실시예에 의해 DRAM 소자를 제조한 것을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,21,31,41 : 반도체 기판 4,22,42 : 소자분리막
5,23,34,43 : 게이트폴리 9,25,35,47 : 제 1 내부연결배선
9,27,37,50 : 차폐용 플레이트 11 : 제 2 내부연결배선
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 MOSFET를 이용한 반도체 제품에서 게이트나 소오스/드레인에 연결되지 않는 차폐용 플레이트를 MOSFET 상층부에 형성하여 그로인하여 평탄화 공정과 패시베이션 공정시 MOSFET의 전기적 불안정을 방지하도록 하는 차폐용 플레이트를 갖는 반도체소자 제조방법에 관한 것이다.
웨이퍼 레벨의 공정이 끝난 후 다양한 형태의 공정이 수행되는데 패케징(Packaging) 공정에서는 칩 표면보호 및 습기 침투 방지를 위해 패시베이션(Passivation) 공정이 진행된다. 이 공정은 주로 플라즈마방법을 이용한 공정에 의해 산화막 또는 도프된 산화막을 칩 표면에 증착한다.
그런데 이러한 플라즈마 방법을 이용한 공정은 웨이퍼 전면에 플라즈마에 의한 대전(charge-up) 현상이나 수소(Hydrogen) 침투와 같은 현상을 발생시켜 트랜지스터의 쓰레쉬홀드 전압 ; 서브 쓰레쉬홀드 스윙(swing)과 같은 전기적 특성을 변화시키며, 또한 도전층의 저항 변화를 가져오고, 트랜지스터의 신뢰성과 관련된 핫 캐리어 라이프 타임(Hot-Carrier Life time)의 특성을 나쁘게 하여 제품의 특성과 신뢰성을 저하시킨다.
종래 기술에 의해 CMOS를 제조한 것을 제 1 도를 참조하여 설명하기로 한다.
제 1 도는 반도체 기판(1)에 N-WELL(2)과 P-WELL(3)을 형성하고, 예정된 부분에 소자분리막(4)을 형성한 다음, 게이트폴리(5)를 형성하고, P-WELL(3)과 N-WELL(4)에 N형 불순물과 P형 불순물을 각각 주입하여 N 확산영역(7) 및 P 확산영역(6)을 형성하고 제 1 절연층(8)을 형성한 다음, 제 1 내부연결배선(9), 제 2 절연층(10), 제 2 내부연결배선(11)을 각각 형성한 다음, 패시베이션 공정으로 보호층(12)을 형성한 단면도이다.
상기한 종래 기술은 회로동작의 기본인 트랜지스터나 저항들의 상층부에 액티브에 연결된 도전층 플레이트가 없기 때문에 패시베이션 공정에서 발생한 플라즈마가 직접 트랜지스터의 게이트나 도전층까지 침투할 수 있어 패시베이션 공정후 제품특성 변화가 발생한다.
이러한 현상을 방지하기 위하여 패시베이션 공정후 보통 400∼500℃ 정도에서의 어닐링 공정이 추가된다. 이러한 공정들은 IMO(Inter Metal Oxide) 물질로 많이 사용되는 SOG(Spin-On-Glass)의 특성을 변화시키거나 심한 경우 금속층의 리플로우 현상을 초래할 수 있다.
또한, 사용된 IMO 물질에 따라 어닐 공정을 수행하더라도 불안정한 특성을 그대로 유지할 수도 있으며 따라서 장시간의 추가공정이 도입되거나 UV(Ultra-Violet) 큐어링 공정등의 추가공정이 필요하게 된다.
따라서, 본 발명은 상기한 문제점으로 지적된 전기적 불안정을 해결하기 위해 소자를 동작시키는 주변회로 트랜지스터의 영역에 게이트로 사용되는 도전층이나 소오스/드레인에 연결되는 도전층이 아닌 또 다른 도전층을 형성하되, 트랜지스터의 게이트나 액티브 또는 필드영역 상층부에 차폐 역할을 하는 도전층 플레이트를 형성하여 패시베이션 공정 등에 대한 전기적 불안으로부터 회로를 보호하는데 그 목적이 있다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제 2 도는 본 발명의 제 1 실시예에 의해 CMOS 구조에 차폐용 플레이트를 형성한 단면도로서, 반도체 기판(1)에 P-WELL(3), N-WELL(2), 소자분리막(4), 폴리게이트(5), N 확산영역(7), P 확산영역(6), 제 1 절연층(8)까지 공지의 기술로 형성하고 그 상부에 차폐용 플레이트(13)를 폴리실리콘층 또는 금속층으로 형성한 다음, 그 상부에 절연층(14)을 형성하고, 그 상부에 제 1 내부연결배선(9)을 형성하되, N 확산영역(7) 또는 P 확산영역(6)에 콘택하고, 그 상부에 제 2 절연층(10)과 제 2 내부연결배선(11)을 형성한 단면도이다.
제 3 도는 본 발명의 제 2 실시예에 의해 SRAM 구조에서 차폐용 플레이트를 형성한 단면도로서, 반도체 기판(21)에 소자분리막(22)나 게이트폴리(23), 확산영역(20)을 각각 형성하고, 그 상부에 제 1 절연층(24)을 형성한 다음, 제 1 내부연결배선(25)을 예정된 영역에 콘택시켜 형성한 후, 그 상부 제 2 절연층(26)을 형성하고, 주변회로영역과 메모리셀 영역에 차폐용 플레이트(27)를 도전층으로 형성한 단면도이다.
제 4 도는 본 발명의 제 3 실시예에 의해 EEPROM 구조에서 차폐용 플레이트를 형성한 단면도로서, 반도체기판(31)에 게이트폴리(32), 확산영역(33)을 각각 형성하고, 그 상부에 제 1 절연층(34)을 형성하고, 주변회로영역에 제 1 내부연결배선(35)을 확산영역(33) 콘택시켜 형성하고, 제 2 절연층(36)을 형성한 다음, 차폐용 플레이트(37)를 주변회로영역과 메모리셀 영역에 형성한 것으로 메모리셀 영역에 형성되는 차폐용 플레이트(37)는 EEPROM셀의 제어게이트와 겸용으로 사용된다.
제 5 도는 본 발명의 제 4 실시예에 의해 EEPROM 구조에서 차폐용 플레이트를 형성한 단면도로서, 반도체기판(41)에 소자분리막(42)을 형성하고, 폴리게이트(43)와 확산영역(45)을 각각 형성한 다음, 제 1 절연층(46)을 형성하고, 주변회로 영역에는 확산영역(45)에 콘택된 제 1 내부연결배선(47)을 형성하고 메모리셀 영역에는 저장전극(48)을 형성한 다음, 주변회로 영역에 제 2 절연층(49)과 차폐용 플레이트(50)를 형성하고, 메모리셀 영역에도 캐패시터 플레이트전극과 겸용인 차폐용 플레이트(50)를 형성한 것이다.
상기한 바와같이 본 발명에 의해 제조되는 차폐용 플레이트는 반도체소자를 제조한 다음 상부의 일정부분에 하부에 있는 트랜지스터나 저항을 완전히 덮어주도록 넓은 면적에 걸쳐 형성되고 일정한 전위를 공급하거나 반도체기판의 확산영역에 연결시켜 줌으로써 패시베이션 공정시 발생되는 여러가지 요인에 의한 전기적 불안을 차폐시킬 수가 있다. 또한, 차폐용 플레이트 형성 전후에 치밀한 막 예를들어 질화막을 형성시킬 수도 있다.
본 발명에 의하면 트랜지스터 공정 이후의 공정 즉, 평탄화 공정, 패시베이션 공정 등에 의해 트랜지스터의 특성이나 도전층의 저항특성이 변하지 않으므로 안정된 제품 특성을 얻을 수 있다.
또한, 평탄화공정이나 패시베이션 공정에서 발생한 대전(charge-up) 현상을 제거하기 위한 추가공정이 필요없으므로 제품의 공정기간을 단축시킬 수 있다. 더구나, 트랜지스터의 상층부가 도전층 플레이트에 의해 전기적으로 차폐되어 있어 트랜지스터 상층부의 도전층에 의한 간섭이 없으므로 전기적 간섭에 의한 제품의 오동작을 방지할 수 있다.
Claims (5)
- 반도체기판에 소자분리막을 형성하고, 소오스/드레인, 게이트폴리로 이루어진 트랜지스터를 제조하고 그 상부에 절연층과 예정된 도전층에 콘택된 내부연결배선을 형성하는 반도체소자 제조방법에 있어서, 평탄화공정 또는 패시베이션 공정에 의해 하부에 형성된 트랜지스터의 특성이나 도전층의 저항 특성이 변하지 않도록 트랜지스터 상층부 예정된 부분의 전면에 걸쳐 차폐용 플레이트를 형성하는 것을 특징으로 하는 차폐용 플레이트를 갖는 반도체소자 제조방법.
- 제 2 항에 있어서, 상기 차폐용 플레이트는 폴리실리콘층 또는 금속층으로 형성하는 것을 특징으로 하는 차폐용 플레이트를 갖는 반도체소자 제조방법.
- 제 1 항에 있어서, 상기 차폐용 플레이트에 일정한 전위를 인가하거나 접지시키는 것을 특징으로 하는 차폐용 플레이트를 갖는 반도체소자 제조방법.
- N형, P형 MOSFET를 이용한 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read Onli Memory)등의 메모리 제품에 있어서, 메모리셀 영역에서 평탄화 공정 또는 패시베이션 공정에 의해 하부에 형성된 메모리 셀의 특성이 변하지 않도록 메모리셀의 일정 상부에 차폐용 플레이트를 전면에 걸쳐 형성하는 것을 특징으로 하는 차폐용 플레이트를 갖는 반도체소자 제조방법.
- 제 4 항에 있어서, DRAM셀인 경우 차폐용 플레이트는 캐패시터의 저장전극과 겸용인 것을 특징으로 하는 차폐용 플레이트를 갖는 반도체소자 제조방법.
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| GB2229575B (en) * | 1989-03-22 | 1993-05-12 | Intel Corp | Method of reducing hot-electron degradation in semiconductor devices |
| US5374833A (en) * | 1990-03-05 | 1994-12-20 | Vlsi Technology, Inc. | Structure for suppression of field inversion caused by charge build-up in the dielectric |
| US5057897A (en) * | 1990-03-05 | 1991-10-15 | Vlsi Technology, Inc. | Charge neutralization using silicon-enriched oxide layer |
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Legal Events
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| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20081027 Year of fee payment: 13 |
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| LAPS | Lapse due to unpaid annual fee |