JP4422671B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP4422671B2 JP4422671B2 JP2005352521A JP2005352521A JP4422671B2 JP 4422671 B2 JP4422671 B2 JP 4422671B2 JP 2005352521 A JP2005352521 A JP 2005352521A JP 2005352521 A JP2005352521 A JP 2005352521A JP 4422671 B2 JP4422671 B2 JP 4422671B2
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- semiconductor device
- region
- semiconductor substrate
- termination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 117
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 230000001681 protective effect Effects 0.000 claims description 188
- 239000000758 substrate Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 34
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 26
- 125000002887 hydroxy group Chemical group [H]O* 0.000 claims description 17
- 230000003746 surface roughness Effects 0.000 claims description 14
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 239000004642 Polyimide Substances 0.000 claims description 11
- 229920001721 polyimide Polymers 0.000 claims description 11
- 238000011282 treatment Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 239000000843 powder Substances 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000004544 sputter deposition Methods 0.000 claims description 7
- 239000011261 inert gas Substances 0.000 claims description 6
- 238000009832 plasma treatment Methods 0.000 claims description 6
- 239000011241 protective layer Substances 0.000 claims 3
- 238000007788 roughening Methods 0.000 claims 1
- 210000000746 body region Anatomy 0.000 description 17
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 12
- 239000000463 material Substances 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 230000002209 hydrophobic effect Effects 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 150000003949 imides Chemical class 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 238000011276 addition treatment Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002940 repellent Effects 0.000 description 1
- 239000005871 repellent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Measuring Fluid Pressure (AREA)
Description
本発明は、回路素子が作り込まれている半導体基板と、その半導体基板上に形成されている絶縁性の保護膜を備えている半導体装置に関する。本発明はまた、その半導体装置の製造方法にも関する。
半導体装置は、回路素子が作り込まれている半導体基板を備えている。その半導体基板上には、回路素子を外部環境から保護するために、絶縁性の保護膜が形成されている。一般的に、有機系の保護膜の材料としては、ポリイミド等のイミド系樹脂材料等が知られている。無機系の保護膜の材料としては、酸化シリコン、窒化シリコン、窒化酸化シリコン、リンガラス等が知られている。保護膜の材料は、半導体装置の用途に応じて使い分けられる。
保護膜は、半導体装置の製造工程、半導体装置の輸送工程及び半導体装置の実装工程等を通して、その表面及び内部に電荷を蓄積してしまうことが知られている。この現象は、複数の要因に基づいている。例えば、保護膜は、はんだのリフロー時のドライエアに曝されることによって、その内部に電荷を蓄積してしまう。また、保護膜は、半導体装置の輸送時に紙と擦れることによって、その内部に電荷を蓄積してしまう。その他に、半導体膜は、ダイシングの切削水に接触することによって、その内部に電荷を蓄積してしまう。これらの様々な要因によって、保護膜はその内部に負の電荷を蓄積してしまう。保護膜の内部に負の電荷が蓄積すると、蓄積した負の電荷に引き寄せられて半導体基板の表面部に正の電荷が集積する。このため、半導体基板内の電荷バランスが崩れ、回路素子の耐圧が低下するなどの問題が発生してしまう。
特許文献１は、保護膜内に蓄積した負の電荷を外部に排出するために、保護膜内に導電性膜を形成する技術を開示している。
特開平７−１５３９２１号公報
しかしながら、特許文献１のように、保護膜内に導電性膜を形成するためには、多くの製造工程を必要とし、製造コストが大幅に増加してしまう。
本発明は、より簡便な方法によって、保護膜表面及び内部に蓄積する電荷量を低減する技術を実現することを目的としている。
本発明は、より簡便な方法によって、保護膜表面及び内部に蓄積する電荷量を低減する技術を実現することを目的としている。
本発明は、保護膜の表面を加工することによって、保護膜表面及び内部に蓄積する電荷量を低減する技術を提供する。保護膜の表面を加工する工程は、保護膜内に導電性膜を形成する工程に比べて、より簡便に実施することができる。このため、本発明は、製造コストの大幅な増加を必要とせずに、保護膜表面及び内部に蓄積する電荷量を低減することができる。
本発明は、保護膜の表面を加工することによって保護膜表面及び内部に蓄積する電荷量を低減することができる２つの技術を提案する。本発明に係る技術はいずれも、保護膜の表面を加工するという特別な技術的特徴を備えている。
本発明は、保護膜の表面を加工することによって保護膜表面及び内部に蓄積する電荷量を低減することができる２つの技術を提案する。本発明に係る技術はいずれも、保護膜の表面を加工するという特別な技術的特徴を備えている。
本発明の一つの半導体装置は、回路素子が作り込まれている半導体基板と、その半導体基板上に形成されているとともに表面が空気中の水分子に接触する絶縁性の保護膜を備えている。半導体基板は、中心領域と、その中心領域の周囲に設けられている終端領域を有している。回路素子は、電流のオン・オフを経時的に切換えるスイッチング構造と、そのスイッチング構造に加わる電圧を横方向で負担する終端耐圧構造を有している。スイッチング構造が中心領域に形成されており、終端耐圧構造が終端領域に形成されている。本発明では、終端領域上に形成された保護膜の表面の水滴との接触角が４０°以下であることを特徴としている。即ち、本発明の半導体装置の保護膜の表面は、親水性に加工されている。
この種の半導体装置に利用される保護膜は、一般的に疎水性（あるいは撥水性）である。したがって、本発明の保護膜は、その表面が親水性に加工されている点において、従来の保護膜と大きく異なっている。
ここで、回路素子とは、回路を構成するための機能性の素子をいう。典型的には、回路素子は、スイッチング素子、ダイオード素子、抵抗素子等を含む。
保護膜は、半導体基板上の全体に形成されている必要はなく、半導体基板上の少なくとも一部に形成されていればよい。例えば、回路素子に対してワイヤボンディングを必要とする場合は、その回路素子の電極上に保護膜を形成しないこともある。
この種の半導体装置に利用される保護膜は、一般的に疎水性（あるいは撥水性）である。したがって、本発明の保護膜は、その表面が親水性に加工されている点において、従来の保護膜と大きく異なっている。
ここで、回路素子とは、回路を構成するための機能性の素子をいう。典型的には、回路素子は、スイッチング素子、ダイオード素子、抵抗素子等を含む。
保護膜は、半導体基板上の全体に形成されている必要はなく、半導体基板上の少なくとも一部に形成されていればよい。例えば、回路素子に対してワイヤボンディングを必要とする場合は、その回路素子の電極上に保護膜を形成しないこともある。
保護膜の表面が親水性に加工されていると、空気中の水分子が保護膜の表面に高密度に存在する状態が得られる。保護膜の表面に集積した水分子は、保護膜表面及び内部に蓄積している電荷と結合して電離水となる。これにより、保護膜表面及び内部に蓄積していた電荷は、電離水となって外部に排出される。保護膜の表面が親水性に加工されていると、保護膜表面及び内部の電荷量は低減される。
保護膜の表面には、水酸基が結合していることが好ましい。
保護膜の表面に水酸基が結合していると、保護膜の表面を親水性に変質させることができる。
保護膜の表面に水酸基が結合していると、保護膜の表面を親水性に変質させることができる。
本発明の他の一つの半導体装置は、回路素子が作り込まれている半導体基板と、その半導体基板上に形成されているとともに表面が空気中の水分子に接触する絶縁性の保護膜を備えている。半導体基板は、中心領域と、その中心領域の周囲に設けられている終端領域を有している。回路素子は、電流のオン・オフを経時的に切換えるスイッチング構造と、そのスイッチング構造に加わる電圧を横方向で負担する終端耐圧構造を有している。スイッチング構造が中心領域に形成されており、終端耐圧構造が終端領域に形成されている。本発明では、終端領域上に形成された保護膜の表面が、非平坦面であることを特徴としている。
保護膜の表面が非平坦面に加工されていると、半導体装置の輸送工程において、保護膜の表面が紙等の他の個体と擦れる面積が低減され、保護膜表面及び内部に電荷が蓄積する現象が抑制される。なお、保護膜の表面を非平坦面に加工することによって、保護膜の表面がガス及び液体と接触する面積は増加してしまう。このため、場合によっては、例えば保護膜の表面がはんだのリフロー時のドライエアに曝される面積が増加し、保護膜表面及び内部に蓄積する電荷量が増加するかもしれない。しかしながら、保護膜の表面が紙等の他の個体と擦れる面積が低減されることによる電荷量の低減量は、保護膜の表面がガス及び液体と接触する面積の増加による電荷量の増加量よりも大きい。このため、総合的には、保護膜の表面を非平坦面に加工することによって、保護膜表面及び内部に電荷が蓄積する現象が抑制され得る。保護膜の表面を非平坦面に加工することは、極めて有用な効果をもたらす。
保護膜の表面が非平坦面に加工されていると、半導体装置の輸送工程において、保護膜の表面が紙等の他の個体と擦れる面積が低減され、保護膜表面及び内部に電荷が蓄積する現象が抑制される。なお、保護膜の表面を非平坦面に加工することによって、保護膜の表面がガス及び液体と接触する面積は増加してしまう。このため、場合によっては、例えば保護膜の表面がはんだのリフロー時のドライエアに曝される面積が増加し、保護膜表面及び内部に蓄積する電荷量が増加するかもしれない。しかしながら、保護膜の表面が紙等の他の個体と擦れる面積が低減されることによる電荷量の低減量は、保護膜の表面がガス及び液体と接触する面積の増加による電荷量の増加量よりも大きい。このため、総合的には、保護膜の表面を非平坦面に加工することによって、保護膜表面及び内部に電荷が蓄積する現象が抑制され得る。保護膜の表面を非平坦面に加工することは、極めて有用な効果をもたらす。
保護膜の平均表面粗さ（Ｒａ）が８ｎｍ以上であることが好ましい。さらに、保護膜の最大表面粗さ（Ｒｍａｘ）が３５ｎｍ以上であることが好ましい。
保護膜の平均表面粗さ（Ｒａ）が８ｎｍ以上であり、且つ最大表面粗さ（Ｒｍａｘ）が３５ｎｍ以上であると、半導体装置の輸送工程において、保護膜の表面が紙等の他の個体と擦れる面積が顕著に低減され、保護膜表面及び内部に電荷が蓄積する現象が顕著に抑制される。
保護膜の平均表面粗さ（Ｒａ）が８ｎｍ以上であり、且つ最大表面粗さ（Ｒｍａｘ）が３５ｎｍ以上であると、半導体装置の輸送工程において、保護膜の表面が紙等の他の個体と擦れる面積が顕著に低減され、保護膜表面及び内部に電荷が蓄積する現象が顕著に抑制される。
保護膜の表面が親水性且つ非平坦面の双方の特徴を備えていると、保護膜表面及び内部に蓄積する電荷量がより顕著に低減される。これは、保護膜の表面を非平坦面にすることによって、保護膜の表面に集積した水分子が保護膜内に蓄積している電荷と結合する確率が増大し、水分子と電荷が結合する現象が促進されるためである。このため、保護膜表面及び内部に蓄積していた電荷が電離水となって外部に排出される現象が促進され、保護膜表面及び内部の電荷量はより顕著に低減される。
本発明は、半導体装置の新規な製造方法を提供する。本発明の一つの製造方法は、回路素子が作り込まれている半導体基板上に絶縁性の保護膜を形成する工程と、その保護膜の表面を親水化する工程を備えている。
親水化工程は、保護膜の表面をアルコール系処理することによって実施することができる。保護膜の表面に対してアルコール系処理を実施すると、保護膜の表面に水酸基を結合させることができる。あるいは、親水化処理は、保護膜の表面に酸化シリコン粉末を添加することによっても実施することができる。保護膜の表面に酸化シリコン粉末を添加すると、保護膜の表面に水酸基を結合させることができる。
本発明の他の一つの製造方法は、回路素子が作り込まれている半導体基板上に絶縁性の保護膜を形成する工程と、その保護膜の表面を非平坦面化する工程を備えている。
非平坦面化工程は、保護膜の表面を不活性ガスを用いてスパッタ処理することによって実施することができる。保護膜の表面に対して不活性ガスを用いてスパッタ処理を実施すると、保護膜の表面は物理的に損傷させられる。このため、保護膜の表面は、非平坦面化される。
保護膜の表面を親水化する工程と保護膜の表面を非平坦面化する工程を、一つの処理で実施することができる。この場合の製造方法は、回路素子が作り込まれている半導体基板上に絶縁性の保護膜を形成する工程と、その保護膜の表面をＯ２プラズマ処理する工程を備えている。保護膜の表面をＯ２プラズマ処理すると、保護膜の表面はアッシングされるとともに水酸基が結合される。これにより、保護膜の表面は、非平坦面化するとともに親水化もする。
保護膜が、ポリイミド、酸化シリコン又は窒化シリコンを含むことが好ましい。
これらの材料は、保護膜として一般的に利用されている。本発明は、これらの材料に対して有用である。
これらの材料は、保護膜として一般的に利用されている。本発明は、これらの材料に対して有用である。
本発明によると、保護膜の表面を親水性に加工することによって、保護膜内に蓄積する電荷量を低減することができる。本発明によると、保護膜の表面を非平坦面に加工することによって、保護膜内に蓄積する電荷量を低減することができる。保護膜の表面を加工する工程は、製造コストの大幅な増加を必要としない。本発明は、簡便な方法によって、保護膜内に蓄積する電荷量を低減することができる。
本発明の主要な特徴を列記する。
（第１形態） 有機系の保護膜には、ポリイミド等のイミド系樹脂材料が含まれる。有機系の保護膜を親水化処理する方法には、アルコール系処理、酸化シリコン粉末の添加処理及びＯ２プラズマ処理が好適である。有機系の保護膜を非平坦面化処理する方法には、不活性ガスを用いるスパッタ処理及びＯ２プラズマ処理が好適である。
（第２形態） 無機系の保護膜には、酸化シリコン、窒化シリコン、窒化酸化シリコン、あるいはリンガラス等が含まれる。無機系の保護膜を親水化処理する方法には、アルコール系処理、酸化シリコン粉末の添加処理及びＯ２プラズマ処理が好適である。無機系の保護膜を非平坦面化処理する方法には、不活性ガスを用いるスパッタ処理及びＯ２プラズマ処理が好適である。
（第３形態）アルコール系処理に利用されるアルコール材料は、ＩＰＡ（イソプロピルアルコール）、エタノール等が好適である。
（第４形態）スパッタ処理に用いる不活性ガスは、アルゴンガス（Ａｒ）、フッ素（Ｆ）等が好適である。
（第１形態） 有機系の保護膜には、ポリイミド等のイミド系樹脂材料が含まれる。有機系の保護膜を親水化処理する方法には、アルコール系処理、酸化シリコン粉末の添加処理及びＯ２プラズマ処理が好適である。有機系の保護膜を非平坦面化処理する方法には、不活性ガスを用いるスパッタ処理及びＯ２プラズマ処理が好適である。
（第２形態） 無機系の保護膜には、酸化シリコン、窒化シリコン、窒化酸化シリコン、あるいはリンガラス等が含まれる。無機系の保護膜を親水化処理する方法には、アルコール系処理、酸化シリコン粉末の添加処理及びＯ２プラズマ処理が好適である。無機系の保護膜を非平坦面化処理する方法には、不活性ガスを用いるスパッタ処理及びＯ２プラズマ処理が好適である。
（第３形態）アルコール系処理に利用されるアルコール材料は、ＩＰＡ（イソプロピルアルコール）、エタノール等が好適である。
（第４形態）スパッタ処理に用いる不活性ガスは、アルゴンガス（Ａｒ）、フッ素（Ｆ）等が好適である。
（第１実施例）
図１に、半導体装置１０の要部断面図を模式的に示す。半導体装置１０は、縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor：回路素子の一例）を備えている。縦型のＩＧＢＴは、半導体スイッチング構造と終端耐圧構造を備えている。半導体スイッチング構造は、中心領域１１に形成されており、電流のオン・オフを経時的に切替えるための構造である。終端耐圧構造は、終端領域１２に形成されており、半導体スイッチング構造の周囲を一巡しており、半導体スイッチング構造に加わる電圧を横方向で負担する構造である。図１は、半導体スイッチング構造が形成されている中心領域１１と、終端耐圧構造が形成されている終端領域１２の境界部分を示している。中心領域１１は、図示左方向に伸びている。
図１に、半導体装置１０の要部断面図を模式的に示す。半導体装置１０は、縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor：回路素子の一例）を備えている。縦型のＩＧＢＴは、半導体スイッチング構造と終端耐圧構造を備えている。半導体スイッチング構造は、中心領域１１に形成されており、電流のオン・オフを経時的に切替えるための構造である。終端耐圧構造は、終端領域１２に形成されており、半導体スイッチング構造の周囲を一巡しており、半導体スイッチング構造に加わる電圧を横方向で負担する構造である。図１は、半導体スイッチング構造が形成されている中心領域１１と、終端耐圧構造が形成されている終端領域１２の境界部分を示している。中心領域１１は、図示左方向に伸びている。
半導体装置１０は、半導体基板３５と、その半導体基板３５上に形成されている絶縁性の保護膜４６を備えている。
半導体基板３５は、コレクタ領域３４と、バッファ領域３６及び半導体活性領域３８を備えている。コレクタ領域３４は、ｐ型の不純物（典型的にはボロン）を高濃度に含んでいる。コレクタ領域３４の裏面には、コレクタ電極３２が形成されている。バッファ領域３６は、ｎ型の不純物（典型的にはリン）を高濃度に含んでいる。半導体活性領域３８は、ｎ型の不純物を低濃度に含んでいる。
半導体基板３５は、コレクタ領域３４と、バッファ領域３６及び半導体活性領域３８を備えている。コレクタ領域３４は、ｐ型の不純物（典型的にはボロン）を高濃度に含んでいる。コレクタ領域３４の裏面には、コレクタ電極３２が形成されている。バッファ領域３６は、ｎ型の不純物（典型的にはリン）を高濃度に含んでいる。半導体活性領域３８は、ｎ型の不純物を低濃度に含んでいる。
終端領域１２の半導体活性領域３８は、複数のガードリング２２と周縁半導体領域４２を備えている。
ガードリング２２は、ｐ型の不純物（典型的にはボロン）を高濃度に含んでいる。ガードリング２２は、半導体活性領域３８の表面から深部に向けて伸びている。それぞれのガードリング２２は、半導体活性領域３８によって隔てられている。複数のガードリング２２は、所定の間隔を隔てて、中心領域１１側から周辺領域１２側の方向に向けて並んでいる。ガードリング２２は、平面視すると、中心領域１１の周囲を一巡して形成されている。ガードリング２２は、ガードリング用電極４８に電気的に接続されている。ガードリング用電極４８は、エミッタ電極５２と同電位に固定されている。
周縁半導体領域４２は、ｎ型の不純物（典型的にはリン）を高濃度に含んでいる。周縁半導体領域４２は、周縁用コンタクト電極４４に電気的に接続されている。周縁用コンタクト電極４４は、エミッタ電極５２と同電位に固定されている。
ガードリング２２は、ｐ型の不純物（典型的にはボロン）を高濃度に含んでいる。ガードリング２２は、半導体活性領域３８の表面から深部に向けて伸びている。それぞれのガードリング２２は、半導体活性領域３８によって隔てられている。複数のガードリング２２は、所定の間隔を隔てて、中心領域１１側から周辺領域１２側の方向に向けて並んでいる。ガードリング２２は、平面視すると、中心領域１１の周囲を一巡して形成されている。ガードリング２２は、ガードリング用電極４８に電気的に接続されている。ガードリング用電極４８は、エミッタ電極５２と同電位に固定されている。
周縁半導体領域４２は、ｎ型の不純物（典型的にはリン）を高濃度に含んでいる。周縁半導体領域４２は、周縁用コンタクト電極４４に電気的に接続されている。周縁用コンタクト電極４４は、エミッタ電極５２と同電位に固定されている。
中心領域１１の半導体活性領域３８は、ボディ領域６２と、ボディコンタクト領域６６と、終端ボディ領域６８と、エミッタ領域６４を備えている。
ボディ領域６２は、中心領域１１の半導体活性領域３８の表面部に形成されており、ｐ型の不純物（典型的にはボロン）を含んでいる。ボディコンタクト領域６６は、ボディ領域６４内に形成されており、ｐ型の不純物（典型的にはボロン）を高濃度に含んでいる。ボディ領域６２は、ボディコンタクト領域６６を介してエミッタ電極５２に電気的に接続されている。終端ボディ領域６８は、ボディ領域６２の終端部に形成されており、ｐ型の不純物（典型的にはボロン）を高濃度に含んでいる。終端ボディ領域６８は、ボディ領域６２の一部と評価することができる。終端ボディ領域６８は、最終端のゲート電極５６及びゲート絶縁膜５８を覆っている。終端ボディ領域６８は、最終端のゲート電極５６及びゲート絶縁膜５８に集中する電界を緩和する。
エミッタ領域６４は、ボディ領域６２内に形成されており、ボディ領域６２によって半導体活性領域３８から隔てられている。エミッタ領域６４は、ｎ型の不純物（典型的にはリン）を高濃度に含んでいる。エミッタ領域６４は、エミッタ電極５２に電気的に接続されている。
ゲート絶縁膜５８に覆われたゲート電極５６の複数個は、中心領域１１の半導体活性領域３８の表面部に形成されている。ゲート電極５６は、エミッタ領域６４と半導体活性領域３８を隔てているボディ領域６２にゲート絶縁膜５８を介して対向している。ゲート電極５６とエミッタ電極５２は、絶縁膜５４によって電気的に分離されている。
ボディ領域６２は、中心領域１１の半導体活性領域３８の表面部に形成されており、ｐ型の不純物（典型的にはボロン）を含んでいる。ボディコンタクト領域６６は、ボディ領域６４内に形成されており、ｐ型の不純物（典型的にはボロン）を高濃度に含んでいる。ボディ領域６２は、ボディコンタクト領域６６を介してエミッタ電極５２に電気的に接続されている。終端ボディ領域６８は、ボディ領域６２の終端部に形成されており、ｐ型の不純物（典型的にはボロン）を高濃度に含んでいる。終端ボディ領域６８は、ボディ領域６２の一部と評価することができる。終端ボディ領域６８は、最終端のゲート電極５６及びゲート絶縁膜５８を覆っている。終端ボディ領域６８は、最終端のゲート電極５６及びゲート絶縁膜５８に集中する電界を緩和する。
エミッタ領域６４は、ボディ領域６２内に形成されており、ボディ領域６２によって半導体活性領域３８から隔てられている。エミッタ領域６４は、ｎ型の不純物（典型的にはリン）を高濃度に含んでいる。エミッタ領域６４は、エミッタ電極５２に電気的に接続されている。
ゲート絶縁膜５８に覆われたゲート電極５６の複数個は、中心領域１１の半導体活性領域３８の表面部に形成されている。ゲート電極５６は、エミッタ領域６４と半導体活性領域３８を隔てているボディ領域６２にゲート絶縁膜５８を介して対向している。ゲート電極５６とエミッタ電極５２は、絶縁膜５４によって電気的に分離されている。
保護膜４６は、半導体基板３５上のうちの終端領域１２に対応する部分に選択的に形成されている。保護膜４６は、半導体基板３５上のうちの中心領域１１に対応する部分に形成されていない。この保護膜４６の非形成領域は、後述するように、エミッタ電極５２に対してワイヤボンディングするために利用される。保護膜４６の材料には、ポリイミドが用いられている。保護膜４６の厚みは、概ね２〜２０μｍに調整されている。
図１に模式的に示すように、保護膜４６の表面４７には、水酸基（ＯＨ）が結合している。水酸基は、化学的に安定した状態で、保護膜４６の表面４７に結合している。ポリイミドは疎水性の特性を有しているので、ポリイミドの保護膜４６は通常は疎水性である。しかしながら、半導体装置１０では、保護膜４６の表面４７に水酸基を結合させることによって、保護膜４６の表面４７を親水性に変質させている。ポリイミドの水滴との接触角が６０°以上であるのに対し、水酸基が結合した保護膜４６の表面４７の水滴との接触角は４０°以下である。保護膜４６の表面４７に水酸基を結合させることによって、保護膜４６の表面４７の親水性が向上している。
保護膜４６の表面４７が親水性に加工されていると、空気中の水分子が保護膜４６の表面４７に高密度に存在する状態が得られる。保護膜４６の表面４７に集積した水分子は、保護膜４６内に蓄積している負の電荷と結合して電離水となる。これにより、保護膜４６内に蓄積していた電荷は、電離水を介して外部に排出されるので、保護膜４６内の電荷量は低減される。
図１中の破線Ａに、半導体装置１０がオフのときの空乏層の端面を示す。図１中の破線Ｂに、保護膜４６の表面４７に水酸基が形成されていない場合の空乏層の端面を示す。破線Ａ及び破線Ｂの空乏層の端面は、コレクタ電極３２とエミッタ電極５２の間に加わる電圧が同一の場合を示している。半導体装置１０がオフすると、空乏層は、中心領域１１のボディ領域６２と半導体活性領域３８のｐｎ接合面から終端領域１２の半導体活性領域３８に向けて伸びる。これにより、終端領域１２は空乏化され、空乏化された終端領域１２において、半導体スイッチング構造に加わる電圧を横方向で負担することができる。
保護膜４６の表面４７に水酸基が形成されていないと、半導体装置の製造工程、半導体装置の輸送工程及び半導体装置の実装工程等を通して、保護膜４６内に負の電荷が多量に蓄積する。保護膜４６内に負の電荷が蓄積すると、蓄積した負の電荷に引き寄せられて、終端領域１２の半導体活性領域３８の表面部に正の電荷が集積する。集積した正の電荷は、ガードリング２２とそれに隣接するガードリング２２を電気的に接続してしまう。これにより、保護膜４６の表面４７に水酸基が形成されていない場合の空乏層は、低い電圧であっても終端領域１２内に広く伸びてしまう（破線Ｂ参照）。このため、高い電圧を負担することができず、ＩＧＢＴの耐圧は低下してしまう。
一方、保護膜４６の表面４７に水酸基が形成されていると、保護膜４６内に蓄積する電荷量は低減される。このため、終端領域１２の半導体活性領域３８の電荷バランスは保たれる。したがって、ＩＧＢＴの耐圧が低下してしまう現象は抑制される。
（第２実施例）
図２に、半導体装置１００の要部断面図を示す。なお、第１実施例と同一の構成要素に関しては、同一符号を付し、その説明を省略する。
半導体装置１００は、保護膜１４６の表面１４７が非平坦面に加工されている。保護膜１４６の表面１４７の平均表面粗さ（Ｒａ）は、８ｎｍ以上に調整されている。さらに、保護膜１４６の表面１４７の最大表面粗さ（Ｒｍａｘ）は、３５ｎｍ以上に調整されている。一般的に、塗布法を利用して形成されるポリイミドの表面は平坦面であり、その平均表面粗さ（Ｒａ）は２ｎｍ以下であり、最大表面粗さ（Ｒｍａｘ）は８ｎｍ以下である。一方、後の製造方法で説明するように、保護膜１４６の表面１４７は加工されており、その平均表面粗さ（Ｒａ）は８ｎｍ以上であり、最大表面粗さ（Ｒｍａｘ）は３５ｎｍ以上に調整されている。保護膜１４６の表面１４７は、非平坦面化されていると評価することができる。
図２に、半導体装置１００の要部断面図を示す。なお、第１実施例と同一の構成要素に関しては、同一符号を付し、その説明を省略する。
半導体装置１００は、保護膜１４６の表面１４７が非平坦面に加工されている。保護膜１４６の表面１４７の平均表面粗さ（Ｒａ）は、８ｎｍ以上に調整されている。さらに、保護膜１４６の表面１４７の最大表面粗さ（Ｒｍａｘ）は、３５ｎｍ以上に調整されている。一般的に、塗布法を利用して形成されるポリイミドの表面は平坦面であり、その平均表面粗さ（Ｒａ）は２ｎｍ以下であり、最大表面粗さ（Ｒｍａｘ）は８ｎｍ以下である。一方、後の製造方法で説明するように、保護膜１４６の表面１４７は加工されており、その平均表面粗さ（Ｒａ）は８ｎｍ以上であり、最大表面粗さ（Ｒｍａｘ）は３５ｎｍ以上に調整されている。保護膜１４６の表面１４７は、非平坦面化されていると評価することができる。
保護膜１４６の表面１４７が非平坦面に加工されていると、半導体装置１００の輸送工程において、保護膜１４６の表面１４７と紙等の他個体の擦れる面積が低減され、保護膜１４６内に電荷が蓄積する現象が抑制される。なお、保護膜１４６の表面１４７を非平坦面に加工することによって、保護膜１４６の表面１４７がガス及び液体と接触する面積は増加してしまう。このため、場合によっては、例えば保護膜１４６の表面１４７がはんだのリフロー時のドライエアに曝される面積が増加し、保護膜１４６内に蓄積する電荷量が増加するかもしれない。あるいは、保護膜１４６の表面１４７がダイシングの切削水に接触する面積が増加し、保護膜１４６内に蓄積する電荷量が増加するかもしれない。しかしながら、保護膜１４６の表面１４７が紙等の他の個体と擦れる面積が低減されることによる電荷量の低減量は、保護膜１４６の表面がドライエア及び切削水に接触する面積が増加することによる電荷量の増加量よりも大きい。このため、半導体装置の製造工程、半導体装置の輸送工程及び半導体装置の実装工程等を通して見ると、保護膜１４６の表面１４７を非平坦面に加工することによって、保護膜１４６内に電荷が蓄積する現象が抑制され得る。
（第３実施例）
図３に、半導体装置２００の要部断面図を模式的に示す。なお、第１実施例と同一の構成要素に関しては、同一符号を付し、その説明を省略する。
半導体装置２００は、保護膜２４６の表面２４７に水酸基が結合されているとともに非平坦面に加工されている。半導体装置２００では、保護膜２４６の表面２４７が親水性且つ非平坦面の双方の特徴を備えている。半導体装置２００では、保護膜２４６内に電荷が蓄積する現象を抑制する効果がより顕著に得られる。即ち、保護膜２４６の表面２４７が非平坦面に加工されていることによって、保護膜２４６の表面２４７に集積した水分子が保護膜２４６内に蓄積している電荷と結合する確率が増大し、水分子と電荷が結合する現象が促進される。このため、保護膜２４６内に蓄積していた電荷が電離水となって外部に排出される現象は促進され、保護膜２４６内の電荷量はより顕著に低減される。
図３に、半導体装置２００の要部断面図を模式的に示す。なお、第１実施例と同一の構成要素に関しては、同一符号を付し、その説明を省略する。
半導体装置２００は、保護膜２４６の表面２４７に水酸基が結合されているとともに非平坦面に加工されている。半導体装置２００では、保護膜２４６の表面２４７が親水性且つ非平坦面の双方の特徴を備えている。半導体装置２００では、保護膜２４６内に電荷が蓄積する現象を抑制する効果がより顕著に得られる。即ち、保護膜２４６の表面２４７が非平坦面に加工されていることによって、保護膜２４６の表面２４７に集積した水分子が保護膜２４６内に蓄積している電荷と結合する確率が増大し、水分子と電荷が結合する現象が促進される。このため、保護膜２４６内に蓄積していた電荷が電離水となって外部に排出される現象は促進され、保護膜２４６内の電荷量はより顕著に低減される。
半導体装置２００は、図４に示す主な手順で作製することができる。
まず、半導体基板３５内に回路素子を形成する。本実施例では、半導体スイッチング構造と終端耐圧構造を備えているＩＧＢＴを半導体基板３５内に作り込む。回路素子を形成する工程は、既知の製造方法を利用することができる。
次に、塗布法を利用して、半導体基板３５上にポリイミドの保護膜２４６を形成する。保護膜２４６の厚みは、概ね２〜２０μｍに調整されている。
次に、保護膜２４６の表面を非平坦面化する。この非平坦面化工程は、アルゴンガス（Ａｒ）を利用したスパッタ処理によって実施することができる。Ａｒガスを利用して保護膜２４６の表面をスパッタ処理すると、保護膜２４６の表面２４７が物理的に損傷させられる。これにより、保護膜２４６の表面２４７は非平坦面に加工される。
次に、保護膜２４６の表面を親水化する。この親水化工程は、保護膜２４６の表面２４７をアルコール系処理することによって実施することができる。アルコール系の材料には、例えばＩＰＡ（イソプロピルアルコール）が好適に用いられる。保護膜２４６の表面２４７をアルコール系処理するためには、アルコール系溶液に半導体装置２００を浸漬することによって実施することができる。あるいは、半導体装置２００をβ化したアルコール中に曝してもよい。あるいは、親水化処理は、保護膜２４６の表面２４７に酸化シリコン粉末を添加することによっても実施することができる。この場合の酸化シリコン粉末の粒径は、概ね１０〜２００ｎｍの範囲が好ましい。
まず、半導体基板３５内に回路素子を形成する。本実施例では、半導体スイッチング構造と終端耐圧構造を備えているＩＧＢＴを半導体基板３５内に作り込む。回路素子を形成する工程は、既知の製造方法を利用することができる。
次に、塗布法を利用して、半導体基板３５上にポリイミドの保護膜２４６を形成する。保護膜２４６の厚みは、概ね２〜２０μｍに調整されている。
次に、保護膜２４６の表面を非平坦面化する。この非平坦面化工程は、アルゴンガス（Ａｒ）を利用したスパッタ処理によって実施することができる。Ａｒガスを利用して保護膜２４６の表面をスパッタ処理すると、保護膜２４６の表面２４７が物理的に損傷させられる。これにより、保護膜２４６の表面２４７は非平坦面に加工される。
次に、保護膜２４６の表面を親水化する。この親水化工程は、保護膜２４６の表面２４７をアルコール系処理することによって実施することができる。アルコール系の材料には、例えばＩＰＡ（イソプロピルアルコール）が好適に用いられる。保護膜２４６の表面２４７をアルコール系処理するためには、アルコール系溶液に半導体装置２００を浸漬することによって実施することができる。あるいは、半導体装置２００をβ化したアルコール中に曝してもよい。あるいは、親水化処理は、保護膜２４６の表面２４７に酸化シリコン粉末を添加することによっても実施することができる。この場合の酸化シリコン粉末の粒径は、概ね１０〜２００ｎｍの範囲が好ましい。
なお、保護膜２４６の表面２４７を非平坦面化する工程と保護膜２４６の表面２４７を親水化する工程は、一つの処理で実施することができる。一つの処理で実施するためには、保護膜２４６の表面２４７をＯ２プラズマ処理する。保護膜２４６の表面２４７をＯ２プラズマ処理すると、保護膜２４６の表面２４７はアッシングされるとともに水酸基が結合される。これにより、保護膜２４６の表面２４７は、非平坦面化するとともに親水化もする。
半導体装置２００の保護膜を親水化処理する方法及び非平坦面化処理する方法は、第１実施例の半導体装置１０及び第２実施例の半導体装置１００に利用することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１１：中心領域
１２：終端領域
２２：ガードリング
３２：コレクタ電極
３４：コレクタ領域
３５：半導体基板
３６：バッファ領域
３８：半導体活性領域
４２：周縁半導体領域
４４：周縁用コンタクト電極
４６：保護膜
４７：表面
４８：ガードリング用コンタクト電極
５２：エミッタ電極
５４：絶縁膜
５６：ゲート電極
５８：ゲート絶縁膜
６２：ボディ領域
６４：エミッタ領域
６６：ボディコンタクト領域
６８：終端ボディ領域
１２：終端領域
２２：ガードリング
３２：コレクタ電極
３４：コレクタ領域
３５：半導体基板
３６：バッファ領域
３８：半導体活性領域
４２：周縁半導体領域
４４：周縁用コンタクト電極
４６：保護膜
４７：表面
４８：ガードリング用コンタクト電極
５２：エミッタ電極
５４：絶縁膜
５６：ゲート電極
５８：ゲート絶縁膜
６２：ボディ領域
６４：エミッタ領域
６６：ボディコンタクト領域
６８：終端ボディ領域
Claims (14)
- 回路素子が作り込まれている半導体基板と、
その半導体基板上に形成されており、表面が空気中の水分子に接触する絶縁性の保護膜を備えており、
前記半導体基板は、中心領域と、その中心領域の周囲に設けられている終端領域を有しており、
前記回路素子は、電流のオン・オフを経時的に切換えるスイッチング構造と、そのスイッチング構造に加わる電圧を横方向で負担する終端耐圧構造を有しており、
前記スイッチング構造が前記中心領域に形成されており、前記終端耐圧構造が前記終端領域に形成されており、
前記終端領域上に形成された前記保護膜の前記表面は、水滴との接触角が４０°以下であることを特徴とする半導体装置。 - 前記保護膜の前記表面に水酸基が結合していることを特徴とする請求項１の半導体装置。
- 前記保護膜の前記表面が、非平坦面であることを特徴とする請求項１又は２の半導体装置。
- 前記保護膜の前記表面の平均表面粗さ（Ｒａ）が８ｎｍ以上であり、最大表面粗さ（Ｒｍａｘ）が３５ｎｍ以上であることを特徴とする請求項３の半導体装置。
- 回路素子が作り込まれている半導体基板と、
その半導体基板上に形成されており、表面が空気中の水分子に接触する絶縁性の保護膜を備えており、
前記半導体基板は、中心領域と、その中心領域の周囲に設けられている終端領域を有しており、
前記回路素子は、電流のオン・オフを経時的に切換えるスイッチング構造と、そのスイッチング構造に加わる電圧を横方向で負担する終端耐圧構造を有しており、
前記スイッチング構造が前記中心領域に形成されており、前記終端耐圧構造が前記終端領域に形成されており、
前記終端領域上に形成された前記保護膜の前記表面が、非平坦面であることを特徴とする半導体装置。 - 前記保護膜の前記表面の平均表面粗さ（Ｒａ）が８ｎｍ以上であり、最大表面粗さ（Ｒｍａｘ）が３５ｎｍ以上であることを特徴とする請求項５の半導体装置。
- 前記保護膜が、ポリイミド、酸化シリコン又は窒化シリコンを含むことを特徴とする請求項１〜６のいずれかの半導体装置。
- 請求項１〜４のいずれか一項に記載の半導体装置の製造方法であり、
前記回路素子が作り込まれている前記半導体基板上に絶縁性の前記保護膜を形成する工程と、
前記保護膜の前記表面を親水化する工程を備えていることを特徴とする製造方法。 - 前記親水化工程は、前記保護膜の前記表面をアルコール系処理することを特徴とする請求項８の製造方法。
- 前記親水化処理は、前記保護膜の前記表面に酸化シリコン粉末を添加することを特徴とする請求項８の製造方法。
- 請求項５〜７のいずれか一項に記載の半導体装置の製造方法であり、
前記回路素子が作り込まれている前記半導体基板上に絶縁性の前記保護膜を形成する工程と、
前記保護膜の前記表面を非平坦面化する工程を備えていることを特徴とする製造方法。 - 前記非平坦面化工程は、前記保護膜の前記表面を不活性ガスを用いてスパッタ処理することを特徴とする請求項１１の製造方法。
- 請求項３又は４に記載の半導体装置の製造方法であり、
前記回路素子が作り込まれている前記半導体基板上に絶縁性の前記保護膜を形成する工程と、
前記保護膜の前記表面をＯ２プラズマ処理する工程を備えていることを特徴とする製造方法。 - 前記保護膜が、ポリイミド、酸化シリコン又は窒化シリコンを含むことを特徴とする請求項８〜１３のいずれかの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005352521A JP4422671B2 (ja) | 2005-12-06 | 2005-12-06 | 半導体装置とその製造方法 |
| US11/607,064 US7629672B2 (en) | 2005-12-06 | 2006-12-01 | Semiconductor devices and manufacturing method thereof |
| DE102006057352A DE102006057352B4 (de) | 2005-12-06 | 2006-12-05 | Halbleitervorrichtungen und Verfahren zu ihrer Herstellung |
| CNB2006101622322A CN100459107C (zh) | 2005-12-06 | 2006-12-06 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005352521A JP4422671B2 (ja) | 2005-12-06 | 2005-12-06 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007158113A JP2007158113A (ja) | 2007-06-21 |
| JP4422671B2 true JP4422671B2 (ja) | 2010-02-24 |
Family
ID=38056262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005352521A Active JP4422671B2 (ja) | 2005-12-06 | 2005-12-06 | 半導体装置とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7629672B2 (ja) |
| JP (1) | JP4422671B2 (ja) |
| CN (1) | CN100459107C (ja) |
| DE (1) | DE102006057352B4 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4535151B2 (ja) * | 2008-03-19 | 2010-09-01 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP5515922B2 (ja) * | 2010-03-24 | 2014-06-11 | 富士電機株式会社 | 半導体装置 |
| JP5229288B2 (ja) * | 2010-09-20 | 2013-07-03 | 株式会社デンソー | 半導体装置およびその制御方法 |
| CN104157648B (zh) * | 2010-07-27 | 2017-05-17 | 株式会社电装 | 具有开关元件和续流二极管的半导体装置及其控制方法 |
| JP5406171B2 (ja) * | 2010-12-08 | 2014-02-05 | ローム株式会社 | ＳｉＣ半導体装置 |
| CN102881717B (zh) * | 2012-10-22 | 2018-04-06 | 上海集成电路研发中心有限公司 | 一种高压器件的保护环结构及其制造方法 |
| CN102969343B (zh) * | 2012-10-22 | 2017-06-23 | 上海集成电路研发中心有限公司 | 一种高压器件的保护环结构及其制造方法 |
| CN103839797B (zh) * | 2012-11-23 | 2017-11-21 | 中国科学院微电子研究所 | 一种igbt短路集电极结构的制备方法 |
| CN104332495B (zh) * | 2013-07-22 | 2017-12-15 | 无锡华润上华科技有限公司 | 一种绝缘栅双极晶体管及其制造方法 |
| JP5735611B2 (ja) * | 2013-11-01 | 2015-06-17 | ローム株式会社 | ＳｉＣ半導体装置 |
| JP2015170654A (ja) * | 2014-03-05 | 2015-09-28 | 株式会社東芝 | 半導体装置 |
| CN104952920A (zh) * | 2015-06-30 | 2015-09-30 | 淄博美林电子有限公司 | 一种沟槽式igbt芯片 |
| JP2017055015A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置 |
| JP6588363B2 (ja) * | 2016-03-09 | 2019-10-09 | トヨタ自動車株式会社 | スイッチング素子 |
| JP6822056B2 (ja) * | 2016-10-18 | 2021-01-27 | 富士電機株式会社 | 半導体装置およびモジュール型半導体装置 |
| JP2022138939A (ja) * | 2021-03-11 | 2022-09-26 | 株式会社東芝 | 半導体装置 |
| JP2023037280A (ja) * | 2021-09-03 | 2023-03-15 | 株式会社デンソー | 半導体装置 |
| WO2024100878A1 (ja) * | 2022-11-11 | 2024-05-16 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960015322B1 (ko) | 1993-07-23 | 1996-11-07 | 현대전자산업 주식회사 | 차폐용 플레이트를 갖는 반도체소자 제조방법 |
| JP3851913B2 (ja) * | 1995-04-28 | 2006-11-29 | 株式会社東芝 | 絶縁膜の製造方法 |
| US5962581A (en) | 1995-04-28 | 1999-10-05 | Kabushiki Kaisha Toshiba | Silicone polymer composition, method of forming a pattern and method of forming an insulating film |
| JP3160229B2 (ja) * | 1997-06-06 | 2001-04-25 | 日本エー・エス・エム株式会社 | プラズマｃｖｄ装置用サセプタ及びその製造方法 |
| DE19851461C2 (de) * | 1998-11-09 | 2003-07-31 | Semikron Elektronik Gmbh | Schnelle Leistungsdiode und Verfahren zu ihrer Passivierung |
| JP2001064416A (ja) * | 1999-08-31 | 2001-03-13 | Nippon Zeon Co Ltd | ポリイミド膜及びその製造方法 |
| US6713179B2 (en) * | 2000-05-24 | 2004-03-30 | Guardian Industries Corp. | Hydrophilic DLC on substrate with UV exposure |
| JP4045731B2 (ja) * | 2000-09-25 | 2008-02-13 | 株式会社日立製作所 | 薄膜半導体素子の製造方法 |
| CN1179613C (zh) | 2001-09-20 | 2004-12-08 | 联华电子股份有限公司 | 一种改善有机低介电常数层附着力的表面处理方法 |
| JP2003115485A (ja) * | 2001-10-03 | 2003-04-18 | Jsr Corp | 膜形成方法、積層膜、絶縁膜ならびに半導体用基板 |
| US6890605B2 (en) | 2001-09-25 | 2005-05-10 | Jsr Corporation | Method of film formation, insulating film, and substrate for semiconductor |
| JP3974023B2 (ja) * | 2002-06-27 | 2007-09-12 | 富士通株式会社 | 半導体装置の製造方法 |
| CN1479358A (zh) | 2002-08-26 | 2004-03-03 | 日月光半导体制造股份有限公司 | 具有静电防护的封装模具 |
| US7291970B2 (en) | 2002-09-11 | 2007-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting apparatus with improved bank structure |
| JP2004127933A (ja) * | 2002-09-11 | 2004-04-22 | Semiconductor Energy Lab Co Ltd | 発光装置およびその作製方法 |
| JP2004158603A (ja) * | 2002-11-06 | 2004-06-03 | Toyota Central Res & Dev Lab Inc | 半導体素子とその製造方法 |
| JP4107952B2 (ja) * | 2002-12-04 | 2008-06-25 | 三洋電機株式会社 | 回路装置の製造方法 |
| US6902440B2 (en) * | 2003-10-21 | 2005-06-07 | Freescale Semiconductor, Inc. | Method of forming a low K dielectric in a semiconductor manufacturing process |
| US7687326B2 (en) * | 2004-12-17 | 2010-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
2005
- 2005-12-06 JP JP2005352521A patent/JP4422671B2/ja active Active
-
2006
- 2006-12-01 US US11/607,064 patent/US7629672B2/en active Active
- 2006-12-05 DE DE102006057352A patent/DE102006057352B4/de not_active Expired - Fee Related
- 2006-12-06 CN CNB2006101622322A patent/CN100459107C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007158113A (ja) | 2007-06-21 |
| CN1979818A (zh) | 2007-06-13 |
| DE102006057352A1 (de) | 2007-06-14 |
| DE102006057352B4 (de) | 2012-02-09 |
| CN100459107C (zh) | 2009-02-04 |
| US20070126086A1 (en) | 2007-06-07 |
| US7629672B2 (en) | 2009-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4422671B2 (ja) | 半導体装置とその製造方法 | |
| US7772669B2 (en) | Semiconductor device having an improved structure for high withstand voltage | |
| JP6575736B2 (ja) | キャパシタ | |
| JP4176342B2 (ja) | 半導体装置およびそのレイアウト方法 | |
| JP2018029178A (ja) | パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法 | |
| JP7068211B2 (ja) | 半導体装置 | |
| JPH10294473A (ja) | 面実装型半導体装置及びその製造方法 | |
| CN1877838A (zh) | 半导体器件及其制造方法 | |
| US20150262814A1 (en) | Power semiconductor device,power electronic module, and method for processing a power semiconductor device | |
| KR100960738B1 (ko) | 서지 보호용 반도체 장치 | |
| JP2008227237A (ja) | 半導体装置 | |
| US8022525B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP2021093439A (ja) | 半導体装置 | |
| US20220139795A1 (en) | Semiconductor device | |
| JP7205638B2 (ja) | 半導体装置 | |
| US10825955B2 (en) | Method for manufacturing light-emitting element | |
| US11239226B2 (en) | Semiconductor apparatus | |
| CN111263978B (zh) | 半导体装置 | |
| JP2008187060A (ja) | メサ型半導体素子とその製造方法 | |
| CN116646376A (zh) | 氮化物半导体装置 | |
| JP4731706B2 (ja) | 半導体素子 | |
| TW474018B (en) | Semiconductor device for preventing process-induced charging damages | |
| WO1997012403A1 (fr) | Diode | |
| CN113169055A (zh) | 半导体装置及半导体装置的制造方法 | |
| JP2006210690A (ja) | サージ保護用半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090804 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091002 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091117 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4422671 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131211 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |