CN1877838A - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 153
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000002955 isolation Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 39
- 238000005530 etching Methods 0.000 claims description 22
- 229910052796 boron Inorganic materials 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 7
- 238000003475 lamination Methods 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 159
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 28
- 238000000926 separation method Methods 0.000 description 23
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 18
- 239000011248 coating agent Substances 0.000 description 14
- 238000000576 coating method Methods 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910000927 Ge alloy Inorganic materials 0.000 description 4
- 229910000990 Ni alloy Inorganic materials 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
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Abstract
本发明的目的在于提供半导体器件，包括用InGaP层作为在表面露出的半导体层的半导体电阻元件，能够提高元件隔离耐压。本发明的半导体器件具有：FET(21)，其包括沟道层(3)、以及形成在沟道层(3)上且由非掺杂的InGaP构成的肖特基层(7)；以及半导体电阻元件(22)，其包括利用元件隔离区(12)来与FET(21)隔离的肖特基层(7)和沟道层(3)的一部分，FET(21)和半导体电阻元件(22)形成在同一衬底上，在元件隔离(12)内肖特基层(7)被去除。
Description
技术领域
本发明涉及半导体器件、尤其是包括场效应晶体管和半导体电阻元件的集成电路及其制造方法。
背景技术
近几年，采用以GaAs为首的化合物半导体的场效应晶体管(以下简称为FET(Field Effect Transistor))，广泛应用于无线通信，尤其移动电话终端的功率放大器和RF开关等。该FET，一般是所谓“PHEMT(Pseudomorphic High Electron：赝配高电子迁移率晶体管)的高频特性优良的器件。并且，FET等有源元件、半导体电阻元件、金属电阻元件以及电容器等无源元件进行集成的单片微波集成电路(MMIC)等半导体器件也已广泛实际应用。在这一技术领域内，也和其他产业一样，迫切需要工序更少的制造方法，需要简化工艺。
在PHEMT中采用AlGaAs作为肖特基层的FET是常见的，采用表面能级密度比AlGaAs低的InGaP作为肖特基层的产品也正在研究。但是，在此情况下，为了抑制InGaP中所含的In和栅电极材料的热所形成的互相扩散，采用高熔点金属WSi等作为栅电极。这样的例子在专利文献1中也已叙述。
并且，采用InGaP作为半导体电阻元件的表面材料，能够改善电流饱和特性，本发明人等在(日本)特愿2004-280227号公报中已在先申请了专利。
再者，关于采用InGaP的器件的元件隔离，也如专利文献2所示，一般的方法是通过离子注入硼而进行元件隔离。
图1A是采用过去的IgGaP层作为表面上露出的半导体层的半导体电阻元件的俯视图，图1B是同一半导体电阻元件的剖面图(图1A的X1-X1′线的剖面图)，图1C是同一半导体电阻元件的剖面图(图1A的Y1-Y1′线的剖面图)。
在该半导体电阻元件中，在半绝缘性GaAs衬底101上形成了外延层109，外延层109包括：缓冲层102、由非掺杂型InGaAs构成的沟道层103、由AlGaAs构成的间隔层104、δ掺杂层105、AlGaAs层106、InGaP肖特基层107以及由n型GaAs构成的接触层8。
在半导体电阻元件两端的接触层108上，形成了例如由Au/Ge/Ni合金构成的欧姆电极110，位于其间的半导体电阻元件的其他部分上，肖特基层107在表面露出，形成高阻化。这时，元件隔离区112是利用硼从肖特基层107进行离子注入而形成的。在该电阻元件上利用SiN或SiO2所构成的绝缘膜(图外)进行覆盖，利用该绝缘膜层来保护器件。
以下说明过去的半导体电阻元件的制造方法。图2A～图2D是表示半导体电阻元件的制造方法的剖面图。
首先，如图2A所示，在半绝缘性GaAs衬底101上，依次形成了缓冲层102、由非掺杂型InGaAs构成的沟道层103、由AlGaAs构成的间隔层104、δ掺杂层105、AlGaAs层106、InGaP肖特基层107以及由n型GaAs构成的接触层108。在此，将从缓冲层102到接触层108的半导体层总称为外延层109。
以下，如图2B所示，在外延层109上形成光致抗蚀剂图形116，去除作为电阻的部分以外的接触层108。然后，离子注入硼，在表面上露出了InGaP肖特基层107的外延层109上形成元件隔离区112。
然后，如图2C所示，将光致抗蚀剂掩膜制作成图形，形成光致抗蚀剂图形120，使接触层108的一部分形成开口，对该开口部的接触层108，以肖特基层107为阻挡层进行选择性干蚀刻或湿蚀刻，即选择性地蚀刻开口部的接触层108。
最后，如图2D所示，利用蒸发淀积法在接触层108上例如形成Au/Ge/Ni合金薄膜，通过剥离(lift-off)来形成欧姆电极110。这样形成为通过布线而能够与其他器件相连接的半导体电阻元件。
[专利文献1]
(日本)特开2004-260054号公报
[专利文献2]
(日本)特开2003-197558号公报
但是，对于用InGaP层作为在表面上露出的半导体层的半导体电阻元件，利用一般的离子注入来进行元件隔离时，产生以下问题。
图3是表示具有元件隔离距离10μm的元件隔离区的半导体电阻元件中的、漏电流与施加电压的关系的图。图4是表示从图3取得的元件隔离耐压为纵轴、元件隔离距离为横轴的两者的关系的图。
如图4的虚线所示，过去的元件隔离方法中在100V以下的元件隔离耐压下出现饱和趋势，很难说能够获得包括浪涌耐压也充分的元件隔离。
一般，考虑在面向RF的开关MMIC中，与外部相连接的焊盘和FET的栅电极通过由半导体电阻元件构成的栅电阻进行连接的情况。在这种情况下要求高的元件隔离耐压和浪涌耐压。
发明内容
本发明是用于解决上述问题的方案，其目的在于提供一种半导体器件及其制造方法，该半导体器件包括用InGaP层作为在表面露出的半导体层的半导体电阻元件，能够提高元件隔离耐压。
为了达到上述目的，本发明的半导体器件，其特征在于具有：有源文件，包括沟道层、以及形成在上述沟道层上且由非掺杂的InGaP构成的肖特基层；以及半导体电阻元件，包括利用元件隔离区与上述有源元件隔离的上述肖特基层和沟道层的一部分；上述电阻元件和有源元件形成在同一衬底上；在上述元件隔离区，上述肖特基层被去除。在此，优选上述有源元件是场效应晶体管。并且，在上述半导体电阻元件的不起到电阻功能的非导电性部分中，优选去除上述肖特基层。再者，优选上述元件隔离区通过硼离子注入来形成。
若采用该结构，则如图4中作为本发明结果而表示的那样，在包括用InGaP作为在表面露出的半导体层的半导体电阻元件的半导体器件中，能够提高元件隔离耐压。
并且，本发明的半导体器件的制造方法，该半导体器件具有形成在同一衬底上的有源元件和半导体电阻元件，其特征在于包括以下工序：叠层工序，在衬底上依次叠层沟道层、由非掺杂的InGaP构成的肖特基层和接触层；隔离工序，去除上述接触层的一部分去除直到上述肖特基层露出为止，将上述接触层隔离成形成有上述有源元件的部分的第1接触层和形成有上述半导体电阻元件的部分的第2接触层；肖特基层去除工序，去除通过上述去除而露出的肖特基层；以及接触层去除工序，同时去除上述第1接触层和第2接触层的一部分。这里，优选上述有源元件是场效应晶体管，在上述接触层去除工序中，对第1接触层进行用于形成栅电极的切口蚀刻。
若采用该半导体器件的制造方法，则用很少的工序就能够蚀刻InGaP层，所以，能容易地在同一衬底上用高的元件隔离制造出采用InGaP的FET和采用InGaP的半导体电阻元件。
发明的效果如下：
如以上说明的那样，若采用本发明，则能够在与具有由InGaP层构成的肖特基层的FET相同的衬底上，形成用InGaP层作为在表面露出的半导体层的半导体电阻元件，而且，能够提高它们的元件隔离耐压。其结果，能够减少表面能级的影响，能低成本地实现驱动、控制高频大功率器件。所以，该技术尤其能够用于移动电话终端等。
附图说明
图1A是过去的半导体器件中的半导体电阻元件的俯视图。
图1B是同一半导体电阻元件的剖面图(图1A的X1-X1′线的剖面图)。
图1C是同一半导体电阻元件的剖面图(图1A的Y1-Y1′线的剖面图)。
图2A是表示过去的半导体器件的半导体电阻元件的制造方法的剖面图。
图2B是表示同一半导体电阻元件的制造方法的剖面图。
图2C是表示同一半导体电阻元件的制造方法的剖面图。
图2D是表示同一半导体电阻元件的制造方法的剖面图。
图3是表示漏电流与施加电压的关系的图。
图4是表示元件隔离耐压与元件隔离距离的关系的图。
图5A是表示本发明第1实施方式的半导体器件中的半导体电阻元件的结构的俯视图。
图5B是表示同一半导体电阻元件的剖面图(图5A的X1-X1′线的剖面图)。
图5C是表示同一半导体电阻元件的剖面图(图5A的Y1-Y1′线的剖面图)。
图6A是表示本发明第1实施方式的半导体器件的制造方法的半导体电阻元件的剖面图。
图6B是表示同一半导体器件制造方法的半导体电阻元件的剖面图。
图6C是表示同一半导体器件制造方法的半导体电阻元件的剖面图。
图6D是表示同一半导体器件制造方法的半导体电阻元件的剖面图。
图7A是表示本发明第2实施方式的半导体器件中的半导体电阻元件和FET的结构的俯视图。
图7B是表示同一半导体电阻元件和FET的结构的剖面图(图7A的X1-X1′线的剖面图)。
图7C是同一半导体器件的电路图。
图8A是表示本发明第2实施方式的半导体器件的制造方法的半导体器件的剖面图。
图8B是表示同一半导体器件制造方法的半导体器件的剖面图。
图8C是表示同一半导体器件制造方法的半导体器件的剖面图。
图8D是表示同一半导体器件制造方法的半导体器件的剖面图。
图8E是表示同一半导体器件制造方法的半导体器件的剖面图。
图8F是表示同一半导体器件制造方法的半导体器件的剖面图。
图8G是表示同一半导体器件制造方法的半导体器件的剖面图。
具体实施方式
以下参照附图，详细说明本发明实施方式中的半导体器件及其制造方法。
[第1实施方式]
以下参照附图，详细说明本发明第1实施方式。
图5A是表示本发明第1实施方式的半导体器件中的作为无源元件的半导体电阻元件的结构的俯视图；图5B是表示同一半导体电阻元件的剖面图(图5A的X1-X1′线的剖面图)；图5C是表示同一半导体电阻元件的剖面图(图5A的Y1-Y1′线的剖面图)。
在该半导体电阻元件中，在由半绝缘性GaAs构成的半绝缘性GaAs衬底1上，依次形成了以下膜层：用于缓和以后生长的外延层和半绝缘性GaAs衬底1的晶格不匹配的、由厚度1μm的非掺杂GaAs和厚度100nm的非掺杂AlGaAs构成的缓冲层2；由厚度20nm的非掺杂In0.2Ga0.8As构成，截流子移动的沟道层3；厚度5nm的非掺杂Al0.25Ga0.75As构成的间隔层4；作为n型杂质离子的Si以掺杂量为5×1012Cm-2仅一个原子层平面掺杂而成的载流子供给层5；厚度20nm的非掺杂Al0.25Ga0.75As层6；由厚度10nm的非掺杂In0.48Ga0.52P构成的肖特基层7；由厚度50nm的n+-GaAs构成的接触层8。在此，从缓冲层2到接触层8的半导体层总称为外延层9。
在半导体电阻元件两端的接触层8上，形成了例如由Au/Ge/Ni的合金构成的欧姆电极10，在位于其间的半导体电阻元件的其他部分，由InGaP构成的肖特基层7在表面露出，形成高电阻化。在作为电阻使用的部位以外的区内，去除肖特基层7，例如，AlGaAs层6在表面露出。然后，元件隔离区12例如利用硼从AlGaAs层6进行离子注入而形成。而且，在作为电阻使用的部位以外的区内在表面露出的半导体层并不仅限于AlGaAs层6，例如也可以再进行蚀刻，而是缓冲层2。在该电阻元件上利用SiN或SiO2所构成的绝缘膜(图外)进行覆盖，利用该绝缘膜层来保护器件。
以下参照附图，说明半导体器件的制造方法。图6A～图6D是半导体器件的制造方法的半导体电阻元件的剖面图。
首先，如图6A所示，在半绝缘性GaAs衬底1上，依次形成缓冲层2、由非掺杂型InGaAs构成的沟道层3、由AlGaAs构成的间隔层4、δ掺杂层5、AlGaAs层6、InGaP肖特基层7以及由n型GaAs构成的接触层8。在此，将从缓冲层2到接触层8的半导体层总称为外延层9。
以下，如图6B所示，在外延层9上形成光致抗蚀剂图形16，去除作为电阻的部分以外的接触层8。然后，对通过去除接触层8而露出到表面上的InGaP肖特基层7，例如用HCl以AlGaAs层6为阻挡层进行选择蚀刻，有选择地蚀刻InGaP肖特基层7。然后，对于从AlGaAs层6起的下层从AlGaAs层6离子注入硼，形成元件隔离区12进行元件隔离(分离)。
然后，如图6C所示，以使接触层8的一部分形成开口的方式，将光致抗蚀剂掩膜制作成图形形成光致抗蚀剂图形17，对该开口部内的接触层8，以InGaP肖特基层7为阻挡层进行选择性干蚀刻或湿蚀刻，即选择性地蚀刻开口部内的接触层8。
最后，如图6D所示，利用蒸发淀积法在接触层8上例如形成Au/Ge/Ni合金薄膜，通过剥离来形成欧姆电极10。这样形成FET31以及通过布线而能够与其他器件相连接的半导体电阻元件32。
如以上那样，若采用本实施方式的半导体器件，则在不作为电阻使用的非导电性部分中，去除肖特基层7。于是，如图4的实线所示，元件隔离耐压是100V时不饱和，能够实现很高的元件隔离耐压。也就是说，在包括用InGaP层作为在表面露出的半导体层的半导体电阻元件的半导体器件中，能够实现可以提高元件隔离耐压的半导体器件。
[第2实施方式]
以下参照附图，详细说明本发明的第2实施方式。
图7A是表示本发明第2实施方式的半导体器件中的作为无源元件的半导体电阻元件和作为有源元件的FET的结构的俯视图；图7B是表示同一半导体电阻元件和FET的结构的剖面图(图7A的X1-X1′线的剖面图)；图7C是同一半导体器件的电路图。
该半导体器件由形成在同一衬底上的FET21和半导体电阻元件22构成。
在FET21中，在由半绝缘性GaAs构成的半绝缘性GaAs衬底1上，依次形成：用于缓和以后生长的外延层和半绝缘性GaAs衬底1的晶格不匹配的、由厚度1μm的非掺杂GaAs和厚度100nm的非掺杂AlGaAs构成的缓冲层2；由厚度20nm的非掺杂In0.2Ga0.8As构成，截流子移动的沟道层3；厚度5nm的非掺杂Al0.25Ga0.75As构成的间隔层4；作为n型杂质离子的Si以掺杂量为5×1012Cm-2仅一个原子层平面掺杂而成的载流子供给层5；厚度20nm的非掺杂Al0.25Ga0.75As层6；由厚度10nm的非掺杂In0.48Ga0.52P构成的肖特基层7；由厚度50nm的n+-GaAs构成的接触层8。在此，从缓冲层2到接触层8的半导体层总称为外延层9。
这里，在外延层9的接触层8上形成了作为欧姆电极的源电极23和漏电极24，在FET21和半导体电阻元件22上覆盖由SiN或SiO2构成的层间绝缘膜30。并且，在应当形成栅电极25的部位，去除接触层8形成开口部，在表面露出的InGaP肖特基层7上，形成了作为肖特基电极的栅电极25。该栅电极25例如由WSi/Au构成。栅电极25最下层的WSi是热可靠性比构成肖特基层7的InGaP高的材料。元件隔离区12例如用硼离子注入法来形成。这时，栅电极25通过布线28而与作为栅电阻的半导体电阻元件22相连接。
在半导体电阻元件22中，在半绝缘性GaAs衬底1上，依次形成与FET21隔离的缓冲层2、沟道层3、间隔层4、载流子供给层5、非掺杂Al0.25Ga0.75As层6、肖特基层7和接触层8。在半导体电阻元件22的作为电阻使用的导电性的第1部分中，由非掺杂InGaP构成的肖特基层7在表面露出。这样，既能够实现高电阻又能够实现电流饱和特性高的电阻。并且，半导体电阻元件22的作为电阻使用的部分以外的不作为电阻使用的非导电性的第2部分，即半导体电阻元件22的元件隔离区12，通过蚀刻来去除肖特基层7。例如使AlGaAs层6露出到表面上。并且，元件隔离区12例如用硼离子注入来形成。而且，第2部分中在表面露出的半导体层不仅限于AlGaAs层6，例如再进行蚀刻，也可以是缓冲层2。不与半导体电阻元件22的栅电极25相连接的另一端，通过布线26而与例如外部连接用的焊盘(pad)27相连接。
这些FET21和半导体电阻元件22利用由SiN或SiO2构成的绝缘膜29来保护。
以下参照附图，详细说明具有上述结构的半导体器件的制造方法。图8A～图8G是表示半导体器件的制造方法的半导体器件的剖面图。
首先，如图8A所示，在由半绝缘性GaAs构成的半绝缘性GaAs衬底1上，利用MOCVD法或MBE法等，依次外延生长由GaAs和AlGaAs构成的缓冲层2、沟道层3、间隔层4、载流子供给层5、AlGaAs层6、由InGaAs构成的肖特基层7、以及由n+-GaAs构成的接触层8。这里，从外延生长的缓冲层2到封盖层8的半导体层总称为外延层9。
然后，如图8B所示，在外延层9上形成光致抗蚀剂图形31，在对所需位置进行保护后，对接触层8例如进行以肖特基层7为阻挡层的干蚀刻，有选择地去除接触层8的一部分。这样将接触层8隔离成形成有FET21的部分21a的第1接触层、以及形成有半导体电阻元件22的部分22a的第2接触层。该接触层8的蚀刻称为第1蚀刻。然后，从通过第1蚀刻而露出到表面上的肖特基层7，例如离子注入硼，形成元件隔离区12。
以下，如图8C所示，对光致抗蚀剂掩膜制作图形形成光致抗蚀剂图形32，以便在规定位置上开口。
以下如图8D所示，去除通过第1蚀刻而露出到表面上的肖特基层7，然后，在形成有FET21的部分21a上，利用光致抗蚀剂图形32，对接触层8进行切口蚀刻(recess etching)，用于形成FET21的栅电极。与此同时，在形成有半导体电阻元件22的部分22a上对接触层8进行蚀刻。该接触层8的干蚀刻称为第2蚀刻。这时，第2蚀刻由2步蚀刻构成。也就是说，有以下2步：在以物理性蚀刻为主的条件下，对InGaP层进行蚀刻的第1步、以及以InGaP层为阻挡层有选择地对GaAs层进行蚀刻使InGaP露出的第2步。这样，在用第1蚀刻和第2蚀刻来重复进行蚀刻的部分33，能够去除InGaP层。
而且，不言而喻，接触层8不仅在n+-GaAs层单层的情况下，而且在一般用作非合金欧姆接触层的n+-GaAs层和n+-InGaAs层的叠层结构的情况下，也能够利用和上述相同的方法。
以下如图8E所示，在接触层8上利用电子束蒸发淀积法等来形成例如Au/Ge/Ni合金薄膜，通过剥离而形成欧姆电极10。
以下如图8F所示，在FET21和半导体电阻元件22上，形成300nm厚的由SiN构成的层间绝缘膜30，然后，形成光致抗蚀剂图形，该图形是在应当形成栅电极25的地方进行开口。用干蚀刻来对该开口部内的层间绝缘膜30开口。这时，由于利用干蚀刻有可能在部分21a处的接触层8的开口部上产生损伤，所以优选尽量减小损伤。然后，利用溅射法在晶片整个表面上形成WSi/Au电极，将光致抗蚀剂制做成规定形状的图形，形成光致抗蚀剂图形，利用干蚀刻来形成栅电极25。
最后，如图8G所示，形成由SiN或SiO构成的绝缘膜29，覆盖整个FET21和半导体电阻元件22，对器件进行保护。
如以上那样，若采用本实施方式的半导体器件，则在不作为电阻使用的非导电性部分，去除肖特基层7。于是，和第1实施方式的半导体器件一样，在包括用InGaP作为在表面露出的半导体层的半导体电阻元件的半导体器件，能够实现可以提高元件隔离耐压的半导体器件。
并且，若采用本实施方式的半导体器件的制造方法，则能用很少的工序蚀刻InGaP层，可在同一衬底上用高的元件隔离方法很容易地制造出采用InGaP的FET和采用InGaP的半导体电阻元件。
而且，在本发明中，FET不仅限于采用GaAs衬底的PHEMT，而且可以是采用InGaP肖特基层的所有FET，以及采用InP衬底的FET、或者将InP用于肖特基层的FET。
产业上利用的可能性
本发明能够用于半导体器件及其制造方法，尤其能够用于包括半导体电阻元件和FET的MMIC及其制造方法。
Claims (9)
1、一种半导体器件，其特征在于具有：
有源元件，包括沟道层、以及形成在上述沟道层上且由非掺杂的InGaP构成的肖特基层；以及
半导体电阻元件，包括利用元件隔离区与上述有源元件隔离的上述肖特基层和沟道层的一部分；
上述电阻元件和有源元件形成在同一衬底上，
在上述元件隔离区，上述肖特基层被去除。
2、如权利要求1所述的半导体器件，其特征在于：上述有源元件是场效应晶体管。
3、如权利要求2所述的半导体器件，其特征在于：在上述半导体电阻元件的不起到电阻功能的非导电性部分，上述肖特基层被去除。
4、如权利要求3所述的半导体器件，其特征在于：上述元件隔离区通过硼离子注入来形成。
5、如权利要求2所述的半导体器件，其特征在于：上述元件隔离区通过硼离子注入来形成。
6、如权利要求1所述的半导体器件，其特征在于：在上述半导体电阻元件的不起到电阻功能的非导电性部分，上述肖特基层被去除。
7、如权利要求1所述的半导体器件，其特征在于：上述元件隔离区通过硼离子注入而形成。
8、一种半导体器件的制造方法，上述半导体器件具有形成在同一衬底上的有源元件和半导体电阻元件，其特征在于包括以下工序：
叠层工序，在衬底上依次叠层沟道层、由非掺杂的InGaP构成的肖特基层和接触层；
隔离工序，去除上述接触层的一部分直到上述肖特基层露出为止，将上述接触层隔离为形成有上述有源元件的部分的第1接触层和形成有上述半导体电阻元件的部分的第2接触层；
肖特基层去除工序，去除通过上述去除而露出的肖特基层；以及
接触层去除工序，同时去除上述第1接触层和第2接触层的一部分。
9、如权利要求8所述的半导体器件的制造方法，其特征在于：
上述有源元件是场效应晶体管，
在上述接触层去除工序中，对第1接触层进行用于形成栅电极的切口蚀刻。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP165998/2005 | 2005-06-06 | ||
| JP2005165998A JP2006339606A (ja) | 2005-06-06 | 2005-06-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1877838A true CN1877838A (zh) | 2006-12-13 |
Family
ID=37493325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100935673A Withdrawn CN1877838A (zh) | 2005-06-06 | 2006-06-06 | 半导体器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20060273396A1 (zh) |
| JP (1) | JP2006339606A (zh) |
| CN (1) | CN1877838A (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093617A (ja) * | 2004-09-27 | 2006-04-06 | Matsushita Electric Ind Co Ltd | 半導体抵抗素子およびその製造方法 |
| JP2008010468A (ja) * | 2006-06-27 | 2008-01-17 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2008131730A (ja) * | 2006-11-20 | 2008-06-05 | Matsushita Electric Ind Co Ltd | 半導体装置、モータ駆動装置、及び空調機 |
| JP5457046B2 (ja) * | 2009-02-13 | 2014-04-02 | パナソニック株式会社 | 半導体装置 |
| JP2013026540A (ja) * | 2011-07-25 | 2013-02-04 | Renesas Electronics Corp | 半導体集積回路装置 |
| DE102015108703A1 (de) * | 2015-06-02 | 2016-12-08 | Infineon Technologies Ag | Verfahren zum Bilden einer Mehrzahl von Halbleiterbauelementen auf einer Mehrzahl von Halbleiterwafern |
| WO2018063397A1 (en) * | 2016-09-30 | 2018-04-05 | Intel Corporation | Gate trench precision resistors with high-k rmg gan transistor |
| JP7133293B2 (ja) * | 2017-07-13 | 2022-09-08 | タカギ冷機株式会社 | 多重管式冷却器およびこれを用いた冷水機 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US76585A (en) * | 1868-04-14 | Improvement in steam-boilee furnaces | ||
| US22218A (en) * | 1858-11-30 | Improvement in the manufacture of hard rubber | ||
| US4898838A (en) * | 1985-10-16 | 1990-02-06 | Texas Instruments Incorporated | Method for fabricating a poly emitter logic array |
| US5223449A (en) * | 1989-02-16 | 1993-06-29 | Morris Francis J | Method of making an integrated circuit composed of group III-V compound field effect and bipolar semiconductors |
| US5262672A (en) * | 1989-08-09 | 1993-11-16 | National Semiconductor Corporation | Apparatus for improvement of interconnection capacitance |
| KR100234550B1 (ko) * | 1990-04-02 | 1999-12-15 | 클라크 3세 존 엠 | 증가된 항복 전압을 지닌 트랜지스터 디바이스 및 제조방법 |
| JPH10178024A (ja) * | 1996-12-18 | 1998-06-30 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ及びその製造方法 |
| JP2001093913A (ja) * | 1999-09-20 | 2001-04-06 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタおよびその製造方法、ならびにバイポーラトランジスタおよびその製造方法 |
| TWI288435B (en) * | 2000-11-21 | 2007-10-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and equipment for communication system |
| CN1254026C (zh) * | 2000-11-21 | 2006-04-26 | 松下电器产业株式会社 | 通信系统用仪器 |
| KR100455829B1 (ko) * | 2001-12-10 | 2004-11-06 | 주식회사 타키오닉스 | 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법 |
| US7015519B2 (en) * | 2004-02-20 | 2006-03-21 | Anadigics, Inc. | Structures and methods for fabricating vertically integrated HBT/FET device |
| JP2005340549A (ja) * | 2004-05-28 | 2005-12-08 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2006344763A (ja) * | 2005-06-09 | 2006-12-21 | Matsushita Electric Ind Co Ltd | 接合ゲート型電界効果トランジスタの製造方法 |
-
2005
- 2005-06-06 JP JP2005165998A patent/JP2006339606A/ja not_active Withdrawn
-
2006
- 2006-05-16 US US11/383,561 patent/US20060273396A1/en not_active Abandoned
- 2006-06-06 CN CNA2006100935673A patent/CN1877838A/zh not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US20060273396A1 (en) | 2006-12-07 |
| JP2006339606A (ja) | 2006-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C04 | Withdrawal of patent application after publication (patent law 2001) | ||
| WW01 | Invention patent application withdrawn after publication |