CN1819265A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN1819265A
CN1819265A CN200610006359.5A CN200610006359A CN1819265A CN 1819265 A CN1819265 A CN 1819265A CN 200610006359 A CN200610006359 A CN 200610006359A CN 1819265 A CN1819265 A CN 1819265A
Authority
CN
China
Prior art keywords
layer
mentioned
electrode
disengagement zone
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200610006359.5A
Other languages
English (en)
Other versions
CN100524816C (zh
Inventor
小野寺孝二
中村光宏
西田知矢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN1819265A publication Critical patent/CN1819265A/zh
Application granted granted Critical
Publication of CN100524816C publication Critical patent/CN100524816C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Element Separation (AREA)

Abstract

提供一种半导体装置及半导体装置的制造方法，通过在元件分离区上设置施加正电压的电极，可提供一种用作低畸变、低损耗的RF用开关的场效应晶体管。此半导体装置(1)，在半导体基板(10)上备有包含具有异质结的半导体层而层叠的半导体层，在其由元件分离区(25)划分的元件形成区中形成有利用了异质结的场效应型晶体管(5)，上述元件分离区(25)由导入导电杂质的层构成，在上述元件分离区(25)上，在上述场效应晶体管(5)的周围的至少一部分上述元件分离区(25)表面上，形成有施加正电压的电极(28)。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及容易实现异质结场效应型晶体管的高性能化的半导体装置及半导体装置的制造方法。
背景技术
近年来，信息通信领域中的技术进展显著，在处理通信机器处理的频带也为从微波波段至毫米波段的高频信号的通信电路中，使信号通过的通断(ON-OFF)型开关及将多个通断型开关组合起来控制传输线路的路径切换型的开关等的使用日益增多。作为基本的通断型开关，一般由进行机械的开闭动作的机械式开关、使用半导体的PN结的PN二极管开关以及使用FET(场效应型晶体管)的开关功能的FET开关等构成(例如，参照专利文献1)。
现有的天线的收发切换用的RF开关适用于以同一通信频率fc进行的无线通信机。在便携式电话及汽车电话等双向通信中，一般采用FM(调频)调制方式及PM(脉冲调制)调制方式。在由FET等开关元件对FM调制信号进行高速切换时，由于FM调制信号内的频率分量的相位偏离而产生信号畸变。特别是因为FET处于断开状态时的内部电容的非线性程度比接通状态的内阻的大，在断开期间产生很大的信号畸变，并且输入功率越大该畸变也越大。因此，在发送信号产生信号畸变时，边带的噪声功率增大，对相邻信道的接收产生恶劣影响，而在接收信号产生信号畸变时，就成为相互调制及交叉调制的原因。
在收发切换RF用开关的性能提高方面，通过FET导通时的低阻化、断开时的低电容化可以进行高效的信号切换，用于实现在单一栅宽度中的低导通电阻化、低断开电容化的技术开发正在得到进展。然而，低导通电阻化是通过缩短漏源间距离等变成低电阻，但在缩短漏源间距离等时，由于各电极间接近，断开电容反而增加，所以低导通电阻化和低断开电容化一般处于折衷关系。在断开电容增加时，在高频变为低阻抗，成为漏电流增加及相互调制畸变增大的原因，通过缩小尺来减小寄生电容就当前的技术而言是有限度的。
专利文献1：日本专利特开2001-110817号公报
发明内容
需要解决的问题是，在为了低导通电阻化而缩短漏源间距离时，由于漏源电极间接近，断开电容反而增加，所以低导通电阻化和低断开电容化一般处于折衷关系。在断开电容增加时，在高频变为低阻抗，成为漏电流增加及相互调制畸变增大的原因，就当前的技术而言通过缩小尺来减小寄生电容是很困难的这一点。
本发明的半导体装置，是由半导体基板上的元件分离区划分的元件形成区中形成利用异质结的场效应型晶体管的半导体装置，
其最主要的特征在于：上述元件分离区由导入导电杂质的层构成，在上述元件分离区上，在上述场效应晶体管的周围的至少一部分上述元件分离区表面上形成有施加正电压的电极。
本发明的半导体装置的制造方法是由半导体基板上的元件分离区划分的元件形成区中形成利用异质结的场效应型晶体管的半导体装置的制造方法，
其最主要的特征在于：具有利用通过对上述半导体基板注入离子而被元件分离了的层来形成上述元件分离区，且在上述场效应晶体管的周围的至少一部分上述元件分离区表面上形成施加正电压的电极的工序。
本发明的半导体装置，由于在半导体基板上设置有层叠的包含具有异质结的半导体层的半导体层的基板的元件分离区中，在场效应晶体管的周围的至少一部分元件分离区表面上形成施加正电压的电极，所以在使用此场效应晶体管作为RF开关的场合，断开时的电容可以减小，结果因为也可以使相互调制畸变减小，所以具有可提供低畸变、低损耗的RF用开关的优点。
本发明的半导体装置的制造方法，由于在半导体基板上设置有层叠的包含具有异质结的半导体层的半导体层的基板的元件分离区中，在场效应晶体管的周围的至少一部分元件分离区表面上形成施加正电压的电极，所以在使用形成的场效应晶体管作为RF开关的场合，可以使断开时的电容减小，结果因为也可以使相互调制畸变减小，所以具有可制造低畸变、低损耗的RF用开关的优点。
附图说明
图1为示出本发明的半导体装置的实施例1的平面布局图。
图2为图1中的A-A线概略剖面图。
图3为示出基板电压施加用的电极的结构例的概略结构剖面图。
图4为示出基板电压施加用的电极的结构例的概略结构剖面图。
图5为示出作为比较例的现有的具有标准异质结的场效应晶体管的概略结构剖面图。
图6为示出基板电压施加用的电极的平面布局配置例的平面布局图。
图7为示出基板电压施加用的电极的平面布局配置例的平面布局图。
图8为示出基板电压施加用的电极的平面布局配置例的平面布局图。
图9为示出本发明的半导体装置的实施例2的平面布局图。
图10为图9中的B-B线概略剖面图。
图11为示出本发明的半导体装置的实施例3的平面布局图。
图12为图11中的C-C线概略剖面图。
图13为示出本发明的半导体装置的实施例4的平面布局图。
图14为图13中的D-D线概略剖面图。
图15为示出将用来形成元件分离区的杂质的注入量作为参数的基板电压施加用的电极的施加电压和RF开关用场效应晶体管断开时的断开电容的关系的示图。
图16为示出将用来形成元件分离区的杂质的注入量作为参数的基板电压施加用的电极的施加电压和RF开关用场效应晶体管的相互调制畸变的关系的示图。
图17为示出本发明的半导体装置的制造方法的实施例1的制造工序剖面图。
图18为示出本发明的半导体装置的制造方法的实施例1的制造工序剖面图。
图19为示出本发明的半导体装置的制造方法的实施例2的制造工序剖面图。
图20为示出本发明的半导体装置的制造方法的实施例3的制造工序剖面图。
图21为示出本发明的半导体装置的制造方法的实施例3的制造工序剖面图。
图22为示出本发明的半导体装置的制造方法的实施例4的平面布局图。
(附图标记说明)
1…半导体装置；5…场效应晶体管；10…半导体基板；25…元件分离区；28…电极
具体实施方式
可通过在元件分离区上设置施加正电压的电极而实现提供低畸变、低损耗的RF用开关的目的。
[实施例1]
本发明的半导体装置的实施例1可利用图1所示的平面布局图及图2所示的图1中的A-A线概略剖面图进行说明。
如图1及图2所示，半导体基板10的形成方式如下。例如，在半绝缘性GaAs基板11上顺序形成缓冲层12、电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17及阻挡层18。上述缓冲层12，例如，由非掺杂AlGaAs层形成。上述电子供给层13，例如，由n+AlGaAs层形成。上述隔离物层14，例如，由非掺杂AlGaAs层形成。上述电子渡越层15，例如，由非掺杂InGaAs层形成。上述隔离物层16，例如，由非掺杂AlGaAs层形成。上述电子供给层17，例如，由n+AlGaAs层形成。上述阻挡层18，例如，由nAlGaAs层形成。即，半导体基板10为，在半绝缘性GaAs基板11上的缓冲层12上形成包含具有由电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17构成的异质结的半导体层而层叠的半导体层。
在上述阻挡层18及后面说明的元件分离区25中，在成为场效应晶体管的栅区的预定区域及配置用来施加基板电压的电极的区域中形成第1导电型(p+型)的扩散层23、24。此扩散层23、24，例如，是通过p型杂质锌(Zn)的选择扩散而形成的，但也可以使用锌(Zn)以外的p型杂质。
此外，从上述基板10的阻挡层18到缓冲层12形成元件分离区25。此元件分离区25，是使形成场效应晶体管5的活性区26电分离的区域，例如，通过杂质(例如，硼)离子的离子注入而形成。另外，上述扩散层24，是在上述元件分离区25的表面侧形成。
在上述基板10上形成绝缘膜20。此绝缘膜20，例如，由厚度为300nm的氮化硅膜形成。
在成为上述场效应晶体管5的栅区的预定区域中形成的扩散层23上形成栅电极27。另外，在配置用来施加基板电压的电极的区域中形成的扩散层24上形成用来施加基板电压的电极28。上述电极28，例如，是至少包围上述场效应晶体管5的周围的一部分而形成的。例如，在上述元件分离区25上，以连续包围场效应晶体管5的两方的方式形成从平面布局观察的“L”字形状。上述栅电极27、电极28，例如，可以使用从下层起由钛(Ti)、铂(Pt)、金(Au)构成的金属层叠膜。
在上述绝缘膜20的表面上还形成绝缘膜29。此绝缘膜29，是用来保护上述栅电极27及电极28的，例如，可以由氮化硅膜形成。
在上述绝缘膜29、20上形成与上述阻挡层18连接的漏电极30、源电极31。此漏电极30、源电极31，例如，可以使用从下层起由镍(Ni)层、锗(Ge)层、金(Au)层顺序形成的层叠膜。
此外，上述漏电极30、源电极31、栅电极27、电压施加用的电极28与预定的布线连接，并且从正电源(未图示)施加正电压在上述电极28上。
本发明的半导体装置1，由于在半导体基板(半绝缘性GaAs基板11)上设置有层叠的包含具有异质结的半导体层(电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17)的半导体层(缓冲层12～阻挡层18)的半导体基板10的元件分离区25上，在场效应晶体管5的周围的至少一部分元件分离区25表面上形成施加正电压的电极28，所以在使用此场效应晶体管5作为RF开关的场合，断开时的电容可以减小。由此，也可以使相互调制畸变减小，具有可提供低畸变、低损耗的RF用开关的优点。
下面利用图3及图4对上述基板电压施加用的电极28的结构例进行说明。
如图3所示，没有形成利用图1说明的实施例1的电极28，而是将扩散层24用作基板电压施加用的电极。所以，扩散层24与供给基板电压施加用的正电压的布线51相连接。其它的结构与上述图1及图2所说明的实施例1的结构相同。
如图4所示，没有形成利用图1及图2说明的实施例1的扩散层24，而是将元件分离区25与基板电压施加用的电极28相连接。在此结构中，电极28使用欧姆电极，此欧姆电极可以使用例如，从下层起由金(Au)层、镍(Ni)层、锗(Ge)层、金(Au)层顺序形成的层叠膜。所以，电极28与供给基板电压施加用的正电压的布线51相连接。其它的结构与上述图1及图2所说明的实施例1的结构相同。
即使是上述图3及图4所说明的结构，也可以得到与上述图1及图2说明的实施例1的结构同样的作用效果。
另外，作为比较例，利用图5的概略结构剖面图示出具有现有的标准的异质结的场效应晶体管。
如图5所示，具有现有的标准的异质结的场效应晶体管6，是在上述实施例1中，不形成基板电压施加用的电极28及扩散层24的结构，其它的结构与上述实施例1中所说明的结构相同。所以，因为在具有现有的标准的异质结的场效应晶体管6中不能对基板10施加正电压，所以在将场效应晶体管6用作RF开关时，不能减小OFF时的电容，从而就不能减小相互调制畸变。
下面利用图6、图7及图8的平面布局图对上述基板电压施加用的电极28的平面布局的配置例进行说明。
如图6所示，在上述实施例1中说明的场效应晶体管5中，例如，在上述元件分离区25上，以连续包围场效应晶体管5的四方的方式形成从平面布局观察时为“口”字形状的基板电压施加用的电极28。或者，虽然图中未示出，但是，例如，也可以在上述元件分离区25上，以连续包围场效应晶体管5的三方的方式形成，使得从平面布局观察时为“コ”字形状。或者，虽然图中未示出，但是，例如，也还可以在上述元件分离区25上，在场效应晶体管5的一方形成从平面布局观察的直线形状。在任何一种场合，都可以得到与上述图1及图2说明的实施例1的结构同样的作用效果。
在图7(1)中，示出现有的弯曲栅型场效应晶体管7。弯曲栅型场效应晶体管7，是在由元件分离区25进行电划分的活性区(元件形成区)32上设置多组漏电极30和源电极31，在上述各漏电极30和源电极31之间形成曲折并连续地设置的栅电极27。在将本发明的基板电压施加用的电极应用于这种半导体装置时，如图7(2)所示，可以用元件分离区25对每个场效应晶体管8电划分形成漏和源的活性区(元件形成区)32，在各活性区上形成的漏电极30和源电极31之间形成曲折地通过的栅电极27，在各活性区间的元件分离区25上形成基板电压施加用的电极28。
在图8(1)中示出的是形成的多段(多行)现有的弯曲栅型场效应晶体管7。在图中示出的是3段叠加的结构，不过也可以由4段及多于4段形成。在将本发明的基板电压施加用的电极应用于这种半导体装置时，如图8(2)所示，可以在各段(各行)的场效应晶体管7之间的元件分离区25上形成基板电压施加用的电极28。
在图6～图8中示出的任一种结构也都可以得到与上述图1及图2说明的实施例1的结构同样的作用效果。
[实施例2]
本发明的半导体装置的实施例2可利用图9所示的平面布局图及图10所示的图9中的B-B线概略剖面图进行说明。
如图9及图10所示，半导体基板10的形成方式如下。例如，在半绝缘性GaAs基板11上顺序形成缓冲层12、电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17及阻挡层18。上述缓冲层12，例如，由非掺杂AlGaAs层形成。上述电子供给层13，例如，由n+AlGaAs层形成。上述隔离物层14，例如，由非掺杂AlGaAs层形成。上述电子渡越层15，例如，由非掺杂InGaAs层形成。上述隔离物层16，例如，由非掺杂AlGaAs层形成。上述电子供给层17，例如，由n+AlGaAs层形成。上述阻挡层18，例如，由nAlGaAs层形成。即半导体基板10，在半绝缘性GaAs基板11上的缓冲层12上形成包含具有由电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17构成的异质结的半导体层的层叠的半导体层。
在上述阻挡层18上，在成为场效应晶体管的栅区的预定区域中形成第1导电型(p+型)的扩散层23。此扩散层23，例如，是通过p型杂质锌(Zn)的选择扩散而形成的，但也可以使用锌(Zn)以外的p型杂质。
此外，从上述基板10的阻挡层18到缓冲层12形成元件分离区25。此元件分离区25，是使形成晶体管的活性区26电分离的区域，例如，通过杂质(例如，硼)离子的离子注入而形成。
在上述元件分离区25的配置用来施加基板电压的电极的区域中通过比上述元件分离区25浓度高的离子注入而形成被元件分离了的层33。此被元件分离了的层33，由比上述元件分离区25浓度高的p型区构成，在通过离子注入形成上述元件分离区25时的剂量为例如9×1012cm-2～5×1013cm-2时，在通过离子注入形成上述被元件分离了的层33时的剂量为例如1×1013cm-2～1×1015cm-2。
在上述基板10上形成绝缘膜20。此绝缘膜20，例如，由厚度为300nm的氮化硅膜形成。
在成为上述场效应晶体管5的栅区的预定区域中形成的扩散层23上形成栅电极27。另外，在配置用来施加基板电压的电极的区域中形成的被元件分离了的层33上形成用来施加基板电压的电极28。上述电极28，例如，是至少包围上述场效应晶体管2的周围的一部分而形成的。例如，在上述元件分离区25中，以连续包围场效应晶体管2的两方的方式形成从平面布局观察的L字形状。另外，也可以采用如上述图6、图7(2)、图8(2)所示的结构。上述栅电极27、电极28，例如，可以使用从下层起由钛(Ti)、铂(Pt)、金(Au)构成的金属层叠膜。
在上述绝缘膜20的表面上还形成绝缘膜29。此绝缘膜29，是用来保护上述栅电极27及电极28的，例如，可以由氮化硅膜形成。
在上述绝缘膜29、20上形成与上述阻挡层18连接的漏电极30、源电极31。此漏电极30、源电极31，例如，可以使用从下层起由镍(Ni)层、锗(Ge)层、金(Au)层顺序形成的层叠膜。
此外，上述漏电极30、源电极31、栅电极27、电压施加用的电极28与预定的布线连接，并且在上述电极28上从正电源(未图示)施加正电压。
本发明的半导体装置2，由于在半导体基板(半绝缘性GaAs基板11)上设置有包含具有异质结的半导体层(电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17)而层叠的半导体层(缓冲层12～阻挡层18)的半导体基板10的元件分离区25上，在场效应晶体管2的周围的至少一部分元件分离区25表面上形成施加正电压的电极28，所以在使用此场效应晶体管5作为RF开关的场合，断开时的电容可以减小。因此可以使相互调制畸变减小。所以，具有可提供低畸变、低损耗的RF用开关的优点。此外，根据将电极28设置在通过比元件分离区25浓度高的离子注入形成的被元件分离了的层33上，还可以增大断开电容的减小效果，可以提供低畸变低损耗的RF开关。
[实施例3]
本发明的半导体装置的实施例3可利用图11所示的平面布局图及图12所示的图11中的C-C线概略剖面图进行说明。
如图11及图12所示，半导体基板10的形成方式如下。例如，在半绝缘性GaAs基板11上顺序形成缓冲层12、电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17及阻挡层18。上述缓冲层12，例如，由非掺杂AlGaAs层形成。上述电子供给层13，例如，由n+AlGaAs层形成。上述隔离物层14，例如，由非掺杂AlGaAs层形成。上述电子渡越层15，例如，由非掺杂InGaAs层形成。上述隔离物层16，例如，由非掺杂AlGaAs层形成。上述电子供给层17，例如，由n+AlGaAs层形成。上述阻挡层18，例如，由nAlGaAs层形成。即，半导体基板10是，在半绝缘性GaAs基板11上的缓冲层12上形成包含具有由电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17构成的异质结的半导体层而层叠的半导体层。
在上述阻挡层18上，在成为场效应晶体管的栅区的预定区域及配置用来施加基板电压的电极的区域中形成第1导电型(p+型)的扩散层23、24。此扩散层23，24，例如，是通过p型杂质锌(Zn)的选择扩散而形成的，但也可以使用锌(Zn)以外的p型杂质。
此外，从上述基板10的阻挡层18到缓冲层12形成包围场效应晶体管5的活性区26的元件分离区25。此元件分离区25，是使形成场效应晶体管5的活性区26电分离的区域，例如，通过杂质(例如，硼)离子的离子注入而形成。此外，在上述元件分离区25的外侧形成与上述场效应晶体管5的活性区26结构相同的活性区34，并且在其外侧还形成与上述元件分离区25同样的元件分离区35。上述扩散层24在上述活性区34的表面侧形成。
在上述基板10上形成绝缘膜20。此绝缘膜20，例如，由厚度为300nm的氮化硅膜形成。
在成为上述场效应晶体管5的栅区的预定区域中形成的扩散层23上形成栅电极27。另外，在配置用来施加基板电压的电极的区域中形成的扩散层24上形成用来施加基板电压的电极28。上述电极28，例如，是至少包围上述场效应晶体管5的周围的一部分而形成的。例如，在上述活性区34上，以连续包围场效应晶体管5的方式形成从平面布局观察的“口”字形状。上述栅电极27、电极28，例如，可以使用从下层起由钛(Ti)、铂(Pt)、金(Au)构成的金属层叠膜。另外，电极28的形状也可以采用“L”字形、“コ”字形、直线形等形状。
在上述绝缘膜20的表面上还形成绝缘膜29。此绝缘膜29，是用来保护上述栅电极27及电极28的，例如，可以由氮化硅膜形成。
在上述绝缘膜29、20上形成与上述阻挡层18连接的漏电极30、源电极31。此漏电极30、源电极31，例如，可以使用从下层起由镍(Ni)层、锗(Ge)层、金(Au)层顺序形成的层叠膜。
此外，上述漏电极30、源电极31、栅电极27、电压施加用的电极28与预定的布线连接，并且在上述电极28上从正电源(未图示)施加正电压。
上述电极28，也可以采用上述图3、图4说明的电极结构。
本发明的半导体装置3，由于在半导体基板(半绝缘性GaAs基板11)上设置有包含具有异质结的半导体层(电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17)而层叠的半导体层(缓冲层12～阻挡层18)的半导体基板10的元件分离区25上，在场效应晶体管2的周围的至少一部分元件分离区25表面上形成施加正电压的电极28，所以在使用此场效应晶体管2作为RF开关的场合，断开时的电容可以减小。结果可以使相互调制畸变减小。所以，具有可提供低畸变、低损耗的RF用开关的优点。
[实施例4]
本发明的半导体装置的实施例4可利用图13所示的平面布局图及图14所示的图13中的D-D线概略剖面图进行说明。
如图13及图14所示，半导体基板10的形成方式如下。例如，在半绝缘性GaAs基板11上顺序形成缓冲层12、电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17及阻挡层18。上述缓冲层12，例如，由非掺杂AlGaAs层形成。上述电子供给层13，例如，由n+AlGaAs层形成。上述隔离物层14，例如，由非掺杂AlGaAs层形成。上述电子渡越层15，例如，由非掺杂InGaAs层形成。上述隔离物层16，例如，由非掺杂AlGaAs层形成。上述电子供给层17，例如，由n+AlGaAs层形成。上述阻挡层18，例如，由nAlGaAs层形成。即，半导体基板10是，在半绝缘性GaAs基板11上的缓冲层12上形成包含具有由电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17构成的异质结的半导体层而层叠的半导体层。
在上述阻挡层18上，在成为场效应晶体管的栅区的预定区域中形成第1导电型(p+型)的扩散层23。此扩散层23，例如，是通过p型杂质锌(Zn)的选择扩散而形成的，但也可以使用锌(Zn)以外的p型杂质。
此外，从上述基板10的阻挡层18到缓冲层12形成包围场效应晶体管5的活性区26的元件分离区25。此元件分离区25，是使形成场效应晶体管5的活性区26电分离的区域，例如，通过杂质(例如，硼)离子的离子注入而形成。此外，在上述元件分离区25的外侧形成与上述场效应晶体管5的活性区26结构相同的活性区34，并且在其外侧还形成与上述元件分离区25同样的元件分离区35。上述扩散层24在上述活性区34的表面侧形成。
此外，在上述元件分离区25和上述活性区34之间通过比上述元件分离区25浓度高的离子注入而形成被元件分离了的层33。此被元件分离了的层33由比上述元件分离区25浓度高的p型区构成，在通过离子注入形成上述元件分离区25时的剂量为例如9×1012cm-2～5×1013cm-2时，在通过离子注入形成上述被元件分离了的层33时的剂量为例如1×1013cm-2～1×1015cm-2。
在上述基板10上形成绝缘膜20。此绝缘膜20，例如，由厚度为300nm的氮化硅膜形成。
在成为上述场效应晶体管5的栅区的预定区域中形成的扩散层23上形成栅电极27。另外，在配置用来施加基板电压的电极的区域中形成的扩散层24上形成用来施加基板电压的电极28。上述电极28，例如，是至少包围上述场效应晶体管5的周围的一部分而形成的。例如，在上述活性区34上，以连续包围场效应晶体管5的方式形成从平面布局观察的“口”字形状。上述栅电极27、电极28，例如，可以使用从下层起由钛(Ti)、铂(Pt)、金(Au)构成的金属层叠膜。另外，电极28的形状也可以采用“L”字形、“コ”字形、直线形等形状。
在上述绝缘膜20的表面上还形成绝缘膜29。此绝缘膜29，是用来保护上述栅电极27及电极28的，例如，可以由氮化硅膜形成。
在上述绝缘膜29、20上形成与上述阻挡层18连接的漏电极30、源电极31。此漏电极30、源电极31，例如，可以使用从下层起由镍(Ni)层、锗(Ge)层、金(Au)层顺序形成的层叠膜。
此外，上述漏电极30、源电极31、栅电极27、电压施加用的电极28与预定的布线连接，并且在上述电极28上从正电源(未图示)施加正电压。
上述电极28也可以采用上述图3、图4说明的电极结构。
本发明的半导体装置4，由于在半导体基板(半绝缘性GaAs基板11)上设置有包含具有异质结的半导体层(电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17)而层叠的半导体层(缓冲层12～阻挡层18)的半导体基板10的元件分离区25上，在场效应晶体管2的周围的至少一部分元件分离区25表面上形成施加正电压的电极28，所以在使用此场效应晶体管2作为RF开关的场合，断开时的电容可以减小。结果可以使相互调制畸变减小。所以，具有可提供低畸变、低损耗的RF用开关的优点。
下面利用图15对将用来形成元件分离区的杂质的注入量作为参数的基板电压施加用的电极的施加电压和RF开关用场效应晶体管断开时的断开电容的关系进行说明。在图15中，纵轴表示在2GHz时的断开电容(fF)，横轴表示基板施加电压(V)。
如图15所示，RF开关的断开电容，通常通过对栅端子施加负电压使栅正下方的沟道耗尽，使漏源间的信号流断开。断开电容越小，就可以确保高频阻抗越大，可使漏电流减小。在本发明的半导体装置中，利用配置在断开状态下的场效应晶体管5的周围的元件分离区25中的电极28，通过在基板10上施加正电压，可以使该效果更加增加而使断开电容减小。另外，已经发现，通过使元件分离区25的杂质的注入量大于等于9×1012cm-2，可以使效果更好。
另外，利用图16对将用来形成元件分离区的杂质的注入量作为参数的基板电压施加用的电极的施加电压和RF开关用场效应晶体管的相互调制畸变的关系进行说明。在图16中，纵轴表示相互调制畸变，横轴表示基板施加电压(V)。
如图16所示，可知在相互调制中也可观察到与上述断开电容同样的倾向，通过从在化合物半导体层的最表面上形成的电压施加用的电极28施加正电压，可以提供低畸变、低损耗的RF开关用场效应晶体管电路。
[实施例5]
下面利用图17及图18所示的制造工序剖面图对本发明的半导体装置的制造方法的实施例1进行说明。图17及图18为示出上述说明的半导体装置的实施例1的半导体装置的制造方法的示图。
如图17(1)所示，半导体基板10的形成方式如下。例如，在半绝缘性GaAs基板11上顺序形成缓冲层12、电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17、阻挡层18及高浓度层19。上述各层，例如，可以利用外延生长法以下述方式形成。上述缓冲层12，例如，由非掺杂AlGaAs层形成。上述电子供给层13，例如，由n+AlGaAs层形成。上述隔离物层14，例如，由非掺杂AlGaAs层形成。上述电子渡越层15，例如，由非掺杂InGaAs层形成。上述隔离物层16，例如，由非掺杂AlGaAs层形成。上述电子供给层17，例如，由n+AlGaAs层形成。上述阻挡层18，例如，由nAlGaAs层形成。上述高浓度层19，例如，由掺杂为n型的n+GaAs层形成。这样，就构成半导体基板10。
之后，如图17(2)所示，利用以通常的光刻胶(未图示)作为掩模的刻蚀技术，将上述高浓度层19[参照上述图17(1)]中的在场效应晶体管的形成时变得不需要的预定区域除去，之后，将上述光刻胶除去。接着，形成绝缘膜20。此绝缘膜20，例如，由厚度为300nm的氮化硅膜形成。
之后，如图17(3)所示，将用作场效应晶体管的栅区的预定区域及配置用来施加基板电压的电极的区域的上述绝缘膜20除去而形成开口部21、22。之后，将上述绝缘膜20作为掩模从上述开口部21、22进行锌(Zn)的选择扩散而形成第1导电型(p型)扩散层23、24。
之后，利用通常的以光刻胶作为掩模(未图示)的离子注入技术，对形成元件分离区的区域进行离子注入而将杂质(例如，硼)离子注入，形成电元件分离区25。此时的离子注入量，在采用硼作为杂质时，例如，为大于等于9×1012cm-2小于等于5×1015cm-2。
之后，如图17(4)所示，利用通常的光刻技术，在上述开口部21、22上形成：在将要形成栅电极及电压施加电极的区域上设有开口部的光刻胶膜(未图示)，之后，利用例如蒸镀法或溅射法在该开口部及上述开口部21、22上形成用来形成电极的导电膜，以填埋该开口部及上述开口部21、22。在此导电膜，例如，可以使用从下层起由钛(Ti)、铂(Pt)、金(Au)构成的金属层叠膜。其后，通过提离(lift-off)处理，利用上述金属层叠膜在上述第1导电型的扩散层23上形成栅电极27。此时，也同时形成与扩散层24上相连接的表面电压施加用的电极28。
之后，如图18(5)所示，在上述绝缘膜20表面上还形成绝缘膜29，保护上述栅电极27及电极28。此绝缘膜29，例如，可以由氮化硅膜形成。
之后，如图18(6)所示，利用通常的光刻技术在形成漏源电极的区域中形成设有开口部的光刻胶掩模并通过刻蚀将上述绝缘膜29、20除去。于是，利用蒸镀法或溅射法，淀积成为漏源电极的导电膜，以对除去的部分进行填入。此导电膜，作为一例，可以使用从下层起由镍(Ni)层、锗(Ge)层、金(Au)层顺序形成的层叠膜。其后通过提离处理形成由上述层叠膜构成的漏电极30及源电极31。
之后，如图18(7)所示，漏电极30、源电极31、栅电极27、电压施加用的电极28与预定的布线连接，并且在上述电极28上从正电源(未图示)施加正电压。
本发明的半导体装置的制造方法，由于在半导体基板(半绝缘性GaAs基板11)上设置有包含具有异质结的半导体层(电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17)而层叠的半导体层(缓冲层12～阻挡层18)的半导体基板10的元件分离区25上，在场效应晶体管5的周围的至少一部分元件分离区25表面上形成施加正电压的电极28，所以在使用形成的场效应晶体管5作为RF开关的场合，可以减小断开时的电容，结果因为也可以使相互调制畸变减小，所以具有可制造低畸变、低损耗的RF用开关的优点。
[实施例6]
下面利用图19所示的制造工序剖面图对本发明的半导体装置的制造方法的实施例2进行说明。图19为示出上述说明的半导体装置的实施例2的半导体装置的制造方法的示图。
进行与图17(1)～(2)所说明的同样的工序。于是，如图19(1)所示，将用作场效应晶体管的栅区的预定区域及配置用来施加基板电压的电极的区域的上述绝缘膜20除去而形成开口部21、22。之后，将上述绝缘膜20作为掩模从上述开口部21、22进行锌(Zn)的选择扩散而形成第1导电型(p型)扩散层23、24。
之后，利用以通常的光刻胶作为掩模(未图示)的离子注入技术，对形成元件分离区的区域进行离子注入而将杂质(例如，硼)离子注入，形成电气的元件分离区25。此时的离子注入量，在采用硼作为杂质时，例如，为大于等于9×1012cm-2小于等于5×1013cm-2。
此外，利用以通常的光刻胶作为掩模(未图示)的离子注入技术，对通过以比元件分离区高的浓度注入离子来形成被元件分离了的层的区域，进行离子注入而将杂质(例如，硼)离子注入，形成被元件分离了的层33。此时的离子注入量，在通过离子注入形成上述元件分离区25时的剂量为例如9×1012cm-2～5×1013cm-2时，在通过离子注入形成上述被元件分离了的层33时的剂量为例如1×1013cm-2～1×1015cm-2。
之后，如图19(2)所示，利用通常的光刻技术，在上述开口部21、22上形成：在将要形成栅电极及电压施加电极的区域上设有开口部的光刻胶膜(未图示)，之后，利用蒸镀法或溅射法在该开口部及上述开口部21、22上填埋形成用来形成电极的导电膜。此导电膜，例如，可以使用从下层起由钛(Ti)、铂(Pt)、金(Au)构成的金属层叠膜。其后，通过提离处理，利用上述金属层叠膜在上述第1导电型的扩散层23上形成栅电极27。此时，也同时形成表面电压施加用的电极28。此电极28，形成为与上述被元件分离了的层33接合。此电极28的形状也可以采用如前述说明的“L”字形、“コ”字形、“口”字形、直线形等形状。
之后，如图19(3)所示，在上述绝缘膜20表面上，还形成绝缘膜29，保护上述栅电极27及电极28。此绝缘膜29，例如，可以由氮化硅膜形成。
之后，如图19(4)所示，利用通常的光刻技术在形成漏源电极的区域中形成设有开口部的光刻胶掩模并通过刻蚀将上述绝缘膜29、20除去。于是，利用蒸镀法或溅射法，淀积成为漏源电极的导电膜，以对除去的部分进行填入。此导电膜，作为一例，可以使用从下层起由镍(Ni)层、锗(Ge)层、金(Au)层顺序形成的层叠膜。其后通过提离处理形成由上述层叠膜构成的漏电极30及源电极31。
之后，与上述图18(7)所说明的一样，漏电极30、源电极31、栅电极27、电压施加用的电极28与预定的布线连接，并且在上述电极28上从正电源(未图示)施加正电压。
根据上述半导体装置的制造方法的实施例2中，与上述实施例1一样，由于在半导体基板(半绝缘性GaAs基板11)上设置有包含具有异质结的半导体层(电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17)而层叠的半导体层(缓冲层12～阻挡层18)的半导体基板10的元件分离区25上，在场效应晶体管5的周围的至少一部分元件分离区25表面上形成施加正电压的电极28，所以在使用形成的场效应晶体管5作为RF开关的场合，可以减小断开时的电容，结果因为也可以使相互调制畸变减小，所以具有可制造低畸变、低损耗的RF用开关的优点。此外，将电极28设置在通过以比元件分离区25高的浓度进行离子注入而被元件分离了的层33上，由此可以进一步增大断开电容减小的效果，可以提供低畸变、低损耗的RF开关。
[实施例7]
下面利用图20及图21所示的制造工序剖面图对本发明的半导体装置的制造方法的实施例3进行说明。图20及图21为示出上述说明的半导体装置的实施例3的半导体装置的制造方法的示图。
如图20(1)所示，半导体基板10的形成方式如下。例如，在半绝缘性GaAs基板11上顺序形成缓冲层12、电子供给层13、隔离物层14、电子渡越层15、隔离物层16、电子供给层17及阻挡层18及高浓度层19。上述各层，例如，可以利用外延生长法以下述方式形成。上述缓冲层12，例如，由非掺杂AlGaAs层形成。上述电子供给层13，例如，由n+AlGaAs层形成。上述隔离物层14，例如，由非掺杂AlGaAs层形成。上述电子渡越层15，例如，由非掺杂InGaAs层形成。上述隔离物层16，例如，由非掺杂AlGaAs层形成。上述电子供给层17，例如，由n+AlGaAs层形成。上述阻挡层18，例如，由nAlGaAs层形成。上述高浓度层19，例如，由掺杂为n型的n+GaAs层形成。这样，就构成半导体基板10。
之后，如图20(2)所示，利用以通常的光刻胶(未图示)作为掩模的刻蚀技术，将上述高浓度层19中的在场效应晶体管的形成时变得不需要的预定区域除去，之后，将上述光刻胶除去。接着，形成绝缘膜20。此绝缘膜20，例如，由厚度为300nm的氮化硅膜形成。
之后，如图20(3)所示，将用作场效应晶体管的栅区的预定区域及配置用来施加基板电压的电极的区域的上述绝缘膜20除去而形成开口部21、22。之后，将上述绝缘膜20作为掩模从上述开口部21、22进行锌(Zn)的选择扩散而形成第1导电型(p型)扩散层23、24。
之后，利用以通常的光刻胶作为掩模(未图示)的离子注入技术，对形成元件分离区的区域进行离子注入而将杂质(例如，硼)离子注入，形成电元件分离区25。同时，形成元件分离区23，以使在上述元件分离区25的外侧形成与由元件分离区25包围的活性区26一样的活性区34。所以，在活性区26的外侧，顺序配置元件分离区25、活性区34及元件分离区35。于是，上述扩散层24形成在上述活性区34的表面。
之后，如图21(4)所示，利用通常的光刻技术，在上述开口部21、22上，在形成栅电极及电压施加电极的区域上形成设有开口部的光刻胶膜(未图示)之后，在该开口部及上述开口部21、22上利用蒸镀法或溅射法填入并形成用来形成电极的导电膜。此导电膜，例如，可以使用从下层起由钛(Ti)、铂(Pt)、金(Au)构成的金属层叠膜。其后，通过提离处理，利用上述金属层叠膜在上述第1导电型的扩散层23上形成栅电极27。此时，也同时形成与上述扩散层24接合的表面电压施加用的电极28。
之后，如图21(5)所示，在上述绝缘膜20表面上还形成绝缘膜29，保护上述栅电极27及电极28。此绝缘膜29，例如，可以由氮化硅膜形成。
之后，如图21(6)所示，利用通常的光刻技术形成：在形成漏源电极的区域中设有开口部的光刻胶掩模，并通过刻蚀将上述绝缘膜29、20除去。于是，利用蒸镀法或溅射法，淀积成为漏源电极的导电膜，以对除去的部分进行填埋。此导电膜，作为一例，可以使用从下层起由镍(Ni)层、锗(Ge)层、金(Au)层顺序形成的层叠膜。其后通过提离处理形成由上述层叠膜构成的漏电极30及源电极31。
之后，如上述图12所示，漏电极30、源电极31、栅电极27、电压施加用的电极28与预定的布线连接，并且在上述电极28上从正电源(未图示)施加正电压。
[实施例8]
下面利用图22所示的平面布局图对本发明的半导体装置的制造方法的实施方式4进行说明。图22示出了根据上述说明的半导体装置的实施例4的半导体装置的制造方法。
此实施例4，是在上述实施例3中，例如，在形成元件分离区25、35之后，在元件分离区25和活性区34之间，避开上述扩散层24而形成通过比上述元件分离区25浓度高的离子注入被元件分离了的层33。可以根据利用通常的光刻胶掩膜的离子注入法形成上述被元件分离了的层33。形成上述被元件分离了的层33的离子注入的剂量在形成元件分离区25的离子注入的剂量，例如，在9×1012cm-2～5×1013cm-2时，为比其多的剂量且在1×1013cm-2～1×1015cm-2的范围。其它工序，与上述实施例3相同。由此，可以形成上述半导体装置4的结构。
上述说明的是异质结型场效应晶体管的膜结构的一例，不过在上述以外的膜结构的异质结型场效应晶体管中，也可应用本发明的将正电压施加在基板上的结构，所以具有可提供低畸变、低损耗的RF用开关的优点。
本发明的半导体装置及半导体装置的制造方法，可以应用于通信系统用机器等，特别是可应用于高频信号的开关装置。

Claims (10)

1.一种半导体装置，在半导体基板上的被元件分离区划分了的元件形成区中形成有利用了异质结的场效应型晶体管，其特征在于：
上述元件分离区由导入了导电杂质的层构成，
在上述元件分离区上，在上述场效应晶体管的周围的至少一部分上述元件分离区表面上，形成有施加正电压的电极。
2.如权利要求1所述的半导体装置，其特征在于：在上述元件分离区的形成有上述电极的区域中，形成有通过注入比上述元件分离区浓度高的离子而被元件分离了的层。
3.如权利要求1所述的半导体装置，其特征在于：在上述元件分离区的形成有上述电极的区域中形成有活性区。
4.如权利要求1所述的半导体装置，其特征在于：在上述元件形成区和上述活性区之间，形成有通过注入比上述元件分离区浓度高的离子而被元件分离了的层。
5.如权利要求1所述的半导体装置，其特征在于：上述电极与上述半导体装置内的电源或场效应晶体管的漏端子相连接。
6.一种半导体装置的制造方法，该半导体装置在半导体基板上的被元件分离区划分了的元件形成区中形成有利用了异质结的场效应型晶体管，其特征在于具有：
利用通过对上述半导体基板注入离子而被元件分离的层来形成上述元件分离区，且在上述场效应晶体管的周围的至少一部分上述元件分离区表面上形成施加正电压的电极的工序。
7.如权利要求6所述的半导体装置的制造方法，其特征在于：在上述元件分离区的形成有上述电极的区域中，形成有通过注入比上述元件分离区浓度高的离子而被元件分离了的层。
8.如权利要求6所述的半导体装置的制造方法，其特征在于：在上述元件分离区的形成有上述电极的区域中形成有活性区。
9.如权利要求6所述的半导体装置的制造方法，其特征在于：在上述元件形成区和上述活性区之间，形成有通过注入比上述元件分离区浓度高的离子而被元件分离了的层。
10.如权利要求6所述的半导体装置，其特征在于：上述电极与上述半导体装置内的电源或场效应晶体管的漏端子相连接。
CNB2006100063595A 2005-01-17 2006-01-17 半导体装置及半导体装置的制造方法 Expired - Fee Related CN100524816C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005008551 2005-01-17
JP2005008551A JP2006196802A (ja) 2005-01-17 2005-01-17 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN1819265A true CN1819265A (zh) 2006-08-16
CN100524816C CN100524816C (zh) 2009-08-05

Family

ID=36682967

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100063595A Expired - Fee Related CN100524816C (zh) 2005-01-17 2006-01-17 半导体装置及半导体装置的制造方法

Country Status (3)

Country Link
US (2) US7579634B2 (zh)
JP (1) JP2006196802A (zh)
CN (1) CN100524816C (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102651396A (zh) * 2011-02-28 2012-08-29 瑞萨电子株式会社 半导体器件
CN108735812A (zh) * 2017-04-25 2018-11-02 株式会社村田制作所 半导体装置

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009065024A (ja) 2007-09-07 2009-03-26 Elpida Memory Inc 半導体装置及びその製造方法
US8159002B2 (en) * 2007-12-20 2012-04-17 General Electric Company Heterostructure device and associated method
JP2009206123A (ja) * 2008-02-26 2009-09-10 Sanken Electric Co Ltd Ｈｆｅｔおよびその製造方法
JP2010103236A (ja) * 2008-10-22 2010-05-06 Panasonic Corp 窒化物半導体装置
US9570974B2 (en) * 2010-02-12 2017-02-14 Infineon Technologies Ag High-frequency switching circuit
US8421122B2 (en) * 2010-05-20 2013-04-16 Cree, Inc. High power gallium nitride field effect transistor switches
JP5620767B2 (ja) * 2010-09-17 2014-11-05 パナソニック株式会社 半導体装置
US8723185B2 (en) * 2010-11-30 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing wafer distortion through a high CTE layer
TWI459567B (zh) 2012-06-08 2014-11-01 Au Optronics Corp 主動元件、驅動電路結構以及顯示面板
US9575560B2 (en) 2014-06-03 2017-02-21 Google Inc. Radar-based gesture-recognition through a wearable device
US9921660B2 (en) 2014-08-07 2018-03-20 Google Llc Radar-based gesture recognition
US9811164B2 (en) 2014-08-07 2017-11-07 Google Inc. Radar-based gesture sensing and data transmission
US10268321B2 (en) 2014-08-15 2019-04-23 Google Llc Interactive textiles within hard objects
US9588625B2 (en) 2014-08-15 2017-03-07 Google Inc. Interactive textiles
US9778749B2 (en) 2014-08-22 2017-10-03 Google Inc. Occluded gesture recognition
US11169988B2 (en) 2014-08-22 2021-11-09 Google Llc Radar recognition-aided search
US9600080B2 (en) 2014-10-02 2017-03-21 Google Inc. Non-line-of-sight radar-based gesture recognition
US10016162B1 (en) 2015-03-23 2018-07-10 Google Llc In-ear health monitoring
US9983747B2 (en) 2015-03-26 2018-05-29 Google Llc Two-layer interactive textiles
KR102011992B1 (ko) 2015-04-30 2019-08-19 구글 엘엘씨 타입-애그노스틱 rf 신호 표현들
CN111880650A (zh) 2015-04-30 2020-11-03 谷歌有限责任公司 基于宽场雷达的手势识别
KR102002112B1 (ko) 2015-04-30 2019-07-19 구글 엘엘씨 제스처 추적 및 인식을 위한 rf―기반 마이크로―모션 추적
US9693592B2 (en) 2015-05-27 2017-07-04 Google Inc. Attaching electronic components to interactive textiles
US10088908B1 (en) 2015-05-27 2018-10-02 Google Llc Gesture detection and interactions
US10523201B2 (en) * 2015-08-18 2019-12-31 Saint-Gobain Glass France Pane arrangement with pane with low-E coating and capacitive switching region
US10817065B1 (en) 2015-10-06 2020-10-27 Google Llc Gesture recognition using multiple antenna
WO2017079484A1 (en) 2015-11-04 2017-05-11 Google Inc. Connectors for connecting electronics embedded in garments to external devices
WO2017192167A1 (en) 2016-05-03 2017-11-09 Google Llc Connecting an electronic component to an interactive textile
US10175781B2 (en) 2016-05-16 2019-01-08 Google Llc Interactive object with multiple electronics modules
WO2017200949A1 (en) 2016-05-16 2017-11-23 Google Llc Interactive fabric
US10579150B2 (en) 2016-12-05 2020-03-03 Google Llc Concurrent detection of absolute distance and relative movement for sensing action gestures
US11309412B1 (en) * 2017-05-17 2022-04-19 Northrop Grumman Systems Corporation Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring
US10778206B2 (en) 2018-03-20 2020-09-15 Analog Devices Global Unlimited Company Biasing of radio frequency switches for fast switching
US11152917B1 (en) 2020-05-28 2021-10-19 Analog Devices International Unlimited Company Multi-level buffers for biasing of radio frequency switches
US11863227B2 (en) 2021-10-25 2024-01-02 Analog Devices International Unlimited Company Radio frequency switches with fast switching speed

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241210A (en) * 1987-02-26 1993-08-31 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JPS6473669A (en) * 1987-09-14 1989-03-17 Fujitsu Ltd Semiconductor integrated circuit
US5068705A (en) * 1990-07-31 1991-11-26 Texas Instruments Incorporated Junction field effect transistor with bipolar device and method
US5243207A (en) * 1991-03-15 1993-09-07 Texas Instruments Incorporated Method to integrate HBTs and FETs
US5243206A (en) * 1991-07-02 1993-09-07 Motorola, Inc. Logic circuit using vertically stacked heterojunction field effect transistors
US5914758A (en) * 1995-03-10 1999-06-22 Sharp Kabushiki Kaisha Liquid crystal display with non-linear switching elements having electrode portion substantially surrounding upper electrode
US5929437A (en) * 1995-08-18 1999-07-27 Protechnics International, Inc. Encapsulated radioactive tracer
JP2728126B2 (ja) * 1995-12-25 1998-03-18 日本電気株式会社 電界効果トランジスタ
JP3602242B2 (ja) * 1996-02-14 2004-12-15 株式会社ルネサステクノロジ 半導体装置
JP3129298B2 (ja) * 1998-11-11 2001-01-29 日本電気株式会社 電界効果トランジスタ及びその製造方法
JP2000196029A (ja) * 1998-12-28 2000-07-14 Sony Corp 半導体装置とその製造方法
JP2001110817A (ja) 1999-10-04 2001-04-20 Sony Corp 接合型電界効果トランジスタ及びその製造方法
JP2004179318A (ja) * 2002-11-26 2004-06-24 Nec Compound Semiconductor Devices Ltd 接合型電界効果トランジスタ及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102651396A (zh) * 2011-02-28 2012-08-29 瑞萨电子株式会社 半导体器件
CN102651396B (zh) * 2011-02-28 2016-08-03 瑞萨电子株式会社 半导体器件
CN108735812A (zh) * 2017-04-25 2018-11-02 株式会社村田制作所 半导体装置
US10396148B2 (en) 2017-04-25 2019-08-27 Murata Manufacturing Co., Ltd. Semiconductor device
TWI677910B (zh) * 2017-04-25 2019-11-21 日商村田製作所股份有限公司 半導體裝置
CN108735812B (zh) * 2017-04-25 2021-12-10 株式会社村田制作所 半导体装置

Also Published As

Publication number Publication date
US20090280634A1 (en) 2009-11-12
US20060157734A1 (en) 2006-07-20
US7977198B2 (en) 2011-07-12
US7579634B2 (en) 2009-08-25
JP2006196802A (ja) 2006-07-27
CN100524816C (zh) 2009-08-05

Similar Documents

Publication Publication Date Title
CN1819265A (zh) 半导体装置及半导体装置的制造方法
CN1162917C (zh) 场效应晶体管
CN1280914C (zh) 半导体器件及其制造方法
CN1750273A (zh) 半导体器件及其制造方法
CN1551373A (zh) 半导体装置
CN101057336A (zh) 半导体器件及其制造方法
CN1639875A (zh) 功率半导体器件
CN1943035A (zh) GaN系半导体装置
CN1372327A (zh) 半导体器件及其制备方法
CN1921148A (zh) 氮化物半导体元件
CN1750271A (zh) 氮基半导体装置
CN1921147A (zh) 氮化物半导体元件
CN101055894A (zh) 半导体装置及其制造方法
WO2008021544A2 (en) High breakdown enhancement mode gallium nitride based high electron mobility transistors with integrated slant field plate
CN1674274A (zh) 半导体器件及制造此器件的方法
CN1747182A (zh) 化合物半导体装置及其制造方法
CN1898801A (zh) 纵型栅极半导体装置及其制造方法
CN1755932A (zh) 半导体电阻元件及其制造方法
CN1667804A (zh) 异质结双极晶体管及其制造方法
KR20130014850A (ko) 파워소자의 제조방법
US20140103360A1 (en) Semiconductor device
CN1877838A (zh) 半导体器件及其制造方法
CN1265465C (zh) 半导体器件
JP2013140974A (ja) パワー素子及びその製造方法
CN1541416A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090805

Termination date: 20160117

EXPY Termination of patent right or utility model