JP2001110817A - 接合型電界効果トランジスタ及びその製造方法 - Google Patents
接合型電界効果トランジスタ及びその製造方法Info
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- JP2001110817A JP2001110817A JP28267099A JP28267099A JP2001110817A JP 2001110817 A JP2001110817 A JP 2001110817A JP 28267099 A JP28267099 A JP 28267099A JP 28267099 A JP28267099 A JP 28267099A JP 2001110817 A JP2001110817 A JP 2001110817A
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Abstract
(57)【要約】
【課題】 フォトリソグラフィによるパターンニング精
度に制限されることなく、ゲート・ソース間容量やゲー
ト・ドレイン間容量を低減し、高周波特性の向上を図
る。 【解決手段】 化合物半導体基板２１上の第１絶縁膜２
５のゲート活性層２６に対応する開口部の内壁に設けら
れた第２絶縁膜２７Ａにより、ゲート電極２８とゲート
活性層２６との接続部の面積をゲート活性層２６の面積
に比較して小さく形成した。このため、ゲート電極２８
がチャネル活性層２６と重なる部分がなくなる。したが
って、ゲート電極２８と半導体基板２１に挟まれた絶縁
膜２７Ａの部分は、従来のようにゲート電極２８とチャ
ネル活性層２６との間ではなく、同電位となるゲート電
極２８とゲート活性層２６との間に配置されることにな
り、容量としては機能しないものとなる。
度に制限されることなく、ゲート・ソース間容量やゲー
ト・ドレイン間容量を低減し、高周波特性の向上を図
る。 【解決手段】 化合物半導体基板２１上の第１絶縁膜２
５のゲート活性層２６に対応する開口部の内壁に設けら
れた第２絶縁膜２７Ａにより、ゲート電極２８とゲート
活性層２６との接続部の面積をゲート活性層２６の面積
に比較して小さく形成した。このため、ゲート電極２８
がチャネル活性層２６と重なる部分がなくなる。したが
って、ゲート電極２８と半導体基板２１に挟まれた絶縁
膜２７Ａの部分は、従来のようにゲート電極２８とチャ
ネル活性層２６との間ではなく、同電位となるゲート電
極２８とゲート活性層２６との間に配置されることにな
り、容量としては機能しないものとなる。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波特性に優れ
た接合型電界効果トランジスタ及びその製造方法に関す
る。
た接合型電界効果トランジスタ及びその製造方法に関す
る。
【０００２】
【従来の技術】図４は、従来の接合型電界効果トランジ
スタ（ＪＦＥＴ）の構造を示す断面図である。この接合
型電界効果トランジスタは、ＧａＡｓなどの化合物半導
体基板１１と、この化合物半導体基板１１内に設けられ
たチャネル領域となるチャネル活性層１３と、同じく化
合物半導体基板１１内に設けられたソースとドレイン用
の取り出し部を構成するソース活性層１２Ａ、及びドレ
イン活性層１２Ｂと、チャネル活性層１３の中に設けら
れたゲート用の取り出し部を構成するゲート活性層１４
と、化合物半導体基板１１の上面に形成された絶縁膜１
５と、この絶縁膜１５を貫通する状態でゲート活性層１
４に接続されたゲート電極１７と、絶縁膜１５を貫通す
る状態でソース活性層１２Ａ、及びドレイン活性層１２
Ｂに接続されたソース電極１６Ａ、及びドレイン電極１
６Ｂとを有する。
スタ（ＪＦＥＴ）の構造を示す断面図である。この接合
型電界効果トランジスタは、ＧａＡｓなどの化合物半導
体基板１１と、この化合物半導体基板１１内に設けられ
たチャネル領域となるチャネル活性層１３と、同じく化
合物半導体基板１１内に設けられたソースとドレイン用
の取り出し部を構成するソース活性層１２Ａ、及びドレ
イン活性層１２Ｂと、チャネル活性層１３の中に設けら
れたゲート用の取り出し部を構成するゲート活性層１４
と、化合物半導体基板１１の上面に形成された絶縁膜１
５と、この絶縁膜１５を貫通する状態でゲート活性層１
４に接続されたゲート電極１７と、絶縁膜１５を貫通す
る状態でソース活性層１２Ａ、及びドレイン活性層１２
Ｂに接続されたソース電極１６Ａ、及びドレイン電極１
６Ｂとを有する。
【０００３】次に、このような構造を有する接合型電界
効果トランジスタの製造方法について説明する。まず、
ＧａＡｓなどの化合物半導体基板１１にソース、ドレイ
ンの取り出しとなる部分をフォトリソグラフィによりレ
ジストパターンニングを行い、ソース活性層１２Ａ、ド
レイン活性層１２Ｂを形成する不純物のイオン注入を行
う。次に、ソース活性層１２Ａ、ドレイン活性層１２Ｂ
を形成したレジストを除去した後、チャネル領域となる
部分をレジストパターンニングで開口し、ソース活性層
１２Ａ、及びドレイン活性層１２Ｂと同じ型の不純物を
イオン注入し、チャネル活性層１３を形成する。
効果トランジスタの製造方法について説明する。まず、
ＧａＡｓなどの化合物半導体基板１１にソース、ドレイ
ンの取り出しとなる部分をフォトリソグラフィによりレ
ジストパターンニングを行い、ソース活性層１２Ａ、ド
レイン活性層１２Ｂを形成する不純物のイオン注入を行
う。次に、ソース活性層１２Ａ、ドレイン活性層１２Ｂ
を形成したレジストを除去した後、チャネル領域となる
部分をレジストパターンニングで開口し、ソース活性層
１２Ａ、及びドレイン活性層１２Ｂと同じ型の不純物を
イオン注入し、チャネル活性層１３を形成する。
【０００４】次に、チャネル活性層１３を形成したレジ
ストを除去して熱処理を行い、各活性層１２Ａ、１２
Ｂ、１３を活性化させる。次に、絶縁膜１５を成膜した
後、ゲート部分をフォトリソグラフィと絶縁膜のエッチ
ング技術により開口する。そして、ゲート部分が開口さ
れた後、不純物の気相拡散技術を用いてゲート活性層１
４を形成する。その後、ゲート電極となる金属膜を成膜
し、レジストパターンニングと金属膜のエッチング技術
により、不要部分を取り除き、ゲート電極１７を形成す
る。次に、ソース、ドレイン取り出し部分をフォトリソ
グラフィと絶縁膜のエッチング技術により開口し、電極
となる金属膜を成膜し、ゲート電極形成と同様に不要部
分を取り除き、ソース電極１６Ａ、ドレイン電極１６Ｂ
を形成する。
ストを除去して熱処理を行い、各活性層１２Ａ、１２
Ｂ、１３を活性化させる。次に、絶縁膜１５を成膜した
後、ゲート部分をフォトリソグラフィと絶縁膜のエッチ
ング技術により開口する。そして、ゲート部分が開口さ
れた後、不純物の気相拡散技術を用いてゲート活性層１
４を形成する。その後、ゲート電極となる金属膜を成膜
し、レジストパターンニングと金属膜のエッチング技術
により、不要部分を取り除き、ゲート電極１７を形成す
る。次に、ソース、ドレイン取り出し部分をフォトリソ
グラフィと絶縁膜のエッチング技術により開口し、電極
となる金属膜を成膜し、ゲート電極形成と同様に不要部
分を取り除き、ソース電極１６Ａ、ドレイン電極１６Ｂ
を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の構造においては、図５に示すように、ゲート電
極１７とチャネル活性層１３との間に、一部の絶縁膜１
５を挟み込む構造となっているため、ゲート・ソース
間、並びに、ゲート・ドレイン間で、それぞれの絶縁膜
１５に無視できない寄生容量１８、１９が形成されてし
まうという問題ある。このような寄生容量の増大は、高
周波用途のトランジスタ性能を著しく悪化させる。例え
ば、ＦＥＴの高周波性能指数である電流利得遮断周波数
ｆＴは、 ｆＴ＝ｇｍ／（２πＣｇｓ） ……式（１） で表わされる。ここで、ｇｍは相互コンダクタンス、Ｃ
ｇｓはゲート・ソース間容量である。この式（１）にお
いて明らかなように、ゲート・ソース間容量Ｃｇｓの増
大はｆＴを低下させてしまう。
た従来の構造においては、図５に示すように、ゲート電
極１７とチャネル活性層１３との間に、一部の絶縁膜１
５を挟み込む構造となっているため、ゲート・ソース
間、並びに、ゲート・ドレイン間で、それぞれの絶縁膜
１５に無視できない寄生容量１８、１９が形成されてし
まうという問題ある。このような寄生容量の増大は、高
周波用途のトランジスタ性能を著しく悪化させる。例え
ば、ＦＥＴの高周波性能指数である電流利得遮断周波数
ｆＴは、 ｆＴ＝ｇｍ／（２πＣｇｓ） ……式（１） で表わされる。ここで、ｇｍは相互コンダクタンス、Ｃ
ｇｓはゲート・ソース間容量である。この式（１）にお
いて明らかなように、ゲート・ソース間容量Ｃｇｓの増
大はｆＴを低下させてしまう。
【０００６】そこで、ゲート・ソース間容量やゲート・
ドレイン間容量を低下させるには、ゲート電極の面積を
低減し、ゲート電極１７の絶縁膜１５上に重なる部分を
低減すれば良いが、フォトリソグラフィによるパターン
ニング精度の限界から、ゲート電極の開口部分とゲート
電極部分の合わせ余裕を確保するために、ゲート電極面
積の低減が制限されるものとなる。そのためゲート電極
とチャネルの導電層で形成される寄生容量の低減には限
界があった。
ドレイン間容量を低下させるには、ゲート電極の面積を
低減し、ゲート電極１７の絶縁膜１５上に重なる部分を
低減すれば良いが、フォトリソグラフィによるパターン
ニング精度の限界から、ゲート電極の開口部分とゲート
電極部分の合わせ余裕を確保するために、ゲート電極面
積の低減が制限されるものとなる。そのためゲート電極
とチャネルの導電層で形成される寄生容量の低減には限
界があった。
【０００７】そこで本発明の目的は、ゲート・ソース間
容量やゲート・ドレイン間容量を低減し、高周波特性の
向上を図ることができる接合型電界効果トランジスタ及
びその製造方法を提供することにある。また本発明の第
２の目的は、フォトリソグラフィによるパターンニング
精度に制限されることなく、ゲート・ソース間容量やゲ
ート・ドレイン間容量を低減し、高周波特性の向上を図
ることができる接合型電界効果トランジスタの製造方法
を提供することにある。
容量やゲート・ドレイン間容量を低減し、高周波特性の
向上を図ることができる接合型電界効果トランジスタ及
びその製造方法を提供することにある。また本発明の第
２の目的は、フォトリソグラフィによるパターンニング
精度に制限されることなく、ゲート・ソース間容量やゲ
ート・ドレイン間容量を低減し、高周波特性の向上を図
ることができる接合型電界効果トランジスタの製造方法
を提供することにある。
【０００８】
【課題を解決するための手段】本発明は前記目的を達成
するため、半導体基板と、この半導体基板内に設けられ
たチャネル活性層、ソース活性層、及びドレイン活性層
と、前記チャネル活性層内に設けられたゲート活性層
と、前記半導体基板の上面に成膜された絶縁膜と、前記
絶縁膜を貫通する状態で前記ゲート活性層、ソース活性
層、及びドレイン活性層に接続されたゲート電極、ソー
ス電極、及びドレイン電極とを有する接合型電界効果ト
ランジスタにおいて、前記絶縁膜に形成されたゲート電
極の取り出し用の開口部をゲート活性層に対して狭い面
積で形成することにより、ゲート電極とゲート活性層と
の接続部の面積をゲート活性層の面積に比較して小さく
形成し、ゲート電極と半導体基板に挟まれた絶縁膜の部
分を容量として機能しない構造としたことを特徴とす
る。
するため、半導体基板と、この半導体基板内に設けられ
たチャネル活性層、ソース活性層、及びドレイン活性層
と、前記チャネル活性層内に設けられたゲート活性層
と、前記半導体基板の上面に成膜された絶縁膜と、前記
絶縁膜を貫通する状態で前記ゲート活性層、ソース活性
層、及びドレイン活性層に接続されたゲート電極、ソー
ス電極、及びドレイン電極とを有する接合型電界効果ト
ランジスタにおいて、前記絶縁膜に形成されたゲート電
極の取り出し用の開口部をゲート活性層に対して狭い面
積で形成することにより、ゲート電極とゲート活性層と
の接続部の面積をゲート活性層の面積に比較して小さく
形成し、ゲート電極と半導体基板に挟まれた絶縁膜の部
分を容量として機能しない構造としたことを特徴とす
る。
【０００９】また本発明は、半導体基板と、この半導体
基板内に設けられたチャネル活性層、ソース活性層、及
びドレイン活性層と、前記チャネル活性層内に設けられ
たゲート活性層と、前記半導体基板の上面に成膜された
絶縁膜と、前記絶縁膜を貫通する状態で前記ゲート活性
層、ソース活性層、及びドレイン活性層に接続されたゲ
ート電極、ソース電極、及びドレイン電極とを有する接
合型電界効果トランジスタの製造方法において、半導体
基板上に成膜した第１絶縁膜の開口部を通してゲート活
性層を形成した後、第２絶縁膜を成膜し、次にこの第２
絶縁膜をエッチングして第１絶縁膜の開口部の側壁にだ
け第２絶縁膜を残することにより、ゲート活性層より狭
い面積でゲート電極取り出し用の開口部を形成し、この
ゲート電極取り出し用の開口部にゲート電極を形成する
ことにより、ゲート電極とゲート活性層との接続部の面
積をゲート活性層の面積に比較して小さく形成し、ゲー
ト電極と半導体基板に挟まれた絶縁膜の部分を容量とし
て機能しないようにしたことを特徴とする。
基板内に設けられたチャネル活性層、ソース活性層、及
びドレイン活性層と、前記チャネル活性層内に設けられ
たゲート活性層と、前記半導体基板の上面に成膜された
絶縁膜と、前記絶縁膜を貫通する状態で前記ゲート活性
層、ソース活性層、及びドレイン活性層に接続されたゲ
ート電極、ソース電極、及びドレイン電極とを有する接
合型電界効果トランジスタの製造方法において、半導体
基板上に成膜した第１絶縁膜の開口部を通してゲート活
性層を形成した後、第２絶縁膜を成膜し、次にこの第２
絶縁膜をエッチングして第１絶縁膜の開口部の側壁にだ
け第２絶縁膜を残することにより、ゲート活性層より狭
い面積でゲート電極取り出し用の開口部を形成し、この
ゲート電極取り出し用の開口部にゲート電極を形成する
ことにより、ゲート電極とゲート活性層との接続部の面
積をゲート活性層の面積に比較して小さく形成し、ゲー
ト電極と半導体基板に挟まれた絶縁膜の部分を容量とし
て機能しないようにしたことを特徴とする。
【００１０】本発明による接合型電界効果トランジスタ
では、ゲート電極とゲート活性層との接続部の面積をゲ
ート活性層の面積に比較して小さく形成したことから、
ゲート電極がチャネル活性層と重なる部分がなくなる。
したがって、ゲート電極と半導体基板に挟まれた絶縁膜
の部分は、従来のようにゲート電極とチャネル活性層と
の間ではなく、同電位となるゲート電極とゲート活性層
との間に配置されることになり、容量としては機能しな
いものとなる。したがって、絶縁膜によるゲート・ソー
ス間の寄生容量、並びに、ゲート・ドレイン間の寄生容
量を低減することができ、高周波特性の向上を図ること
ができる。
では、ゲート電極とゲート活性層との接続部の面積をゲ
ート活性層の面積に比較して小さく形成したことから、
ゲート電極がチャネル活性層と重なる部分がなくなる。
したがって、ゲート電極と半導体基板に挟まれた絶縁膜
の部分は、従来のようにゲート電極とチャネル活性層と
の間ではなく、同電位となるゲート電極とゲート活性層
との間に配置されることになり、容量としては機能しな
いものとなる。したがって、絶縁膜によるゲート・ソー
ス間の寄生容量、並びに、ゲート・ドレイン間の寄生容
量を低減することができ、高周波特性の向上を図ること
ができる。
【００１１】また、本発明による接合型電界効果トラン
ジスタの製造方法では、半導体基板上に成膜した第１絶
縁膜の開口部を通してゲート活性層を形成した後、第２
絶縁膜を成膜し、次にこの第２絶縁膜をエッチングして
第１絶縁膜の開口部の側壁にだけ第２絶縁膜を残するこ
とにより、ゲート活性層より狭い面積でゲート電極取り
出し用の開口部を形成し、このゲート電極取り出し用の
開口部にゲート電極を形成することにより、ゲート電極
とゲート活性層との接続部の面積をゲート活性層の面積
に比較して小さく形成するようにした。したがって、フ
ォトリソグラフィの加工精度等に制限されることなく、
ゲート電極とゲート活性層との接続部の面積をゲート活
性層の面積に比較して容易に小さく形成することができ
る。
ジスタの製造方法では、半導体基板上に成膜した第１絶
縁膜の開口部を通してゲート活性層を形成した後、第２
絶縁膜を成膜し、次にこの第２絶縁膜をエッチングして
第１絶縁膜の開口部の側壁にだけ第２絶縁膜を残するこ
とにより、ゲート活性層より狭い面積でゲート電極取り
出し用の開口部を形成し、このゲート電極取り出し用の
開口部にゲート電極を形成することにより、ゲート電極
とゲート活性層との接続部の面積をゲート活性層の面積
に比較して小さく形成するようにした。したがって、フ
ォトリソグラフィの加工精度等に制限されることなく、
ゲート電極とゲート活性層との接続部の面積をゲート活
性層の面積に比較して容易に小さく形成することができ
る。
【００１２】この結果、ゲート電極がチャネル活性層と
重なる部分がなくなり、ゲート電極と半導体基板に挟ま
れた絶縁膜の部分は、従来のようにゲート電極とチャネ
ル活性層との間ではなく、同電位となるゲート電極とゲ
ート活性層との間に配置されることになり、容量として
は機能しないものとなる。したがって、絶縁膜によるゲ
ート・ソース間の寄生容量、並びに、ゲート・ドレイン
間の寄生容量を低減することができ、高周波特性の向上
を図ることができる。
重なる部分がなくなり、ゲート電極と半導体基板に挟ま
れた絶縁膜の部分は、従来のようにゲート電極とチャネ
ル活性層との間ではなく、同電位となるゲート電極とゲ
ート活性層との間に配置されることになり、容量として
は機能しないものとなる。したがって、絶縁膜によるゲ
ート・ソース間の寄生容量、並びに、ゲート・ドレイン
間の寄生容量を低減することができ、高周波特性の向上
を図ることができる。
【００１３】
【発明の実施の形態】以下、本発明による接合型電界効
果トランジスタ及びその製造方法の実施の形態について
説明する。図１及び図２は、本実施の形態による接合型
電界効果トランジスタの製造方法を工程順に示す断面図
である。また、図３は、本実施の形態による接合型電界
効果トランジスタのゲート部の周辺構造を示す拡大断面
図である。まず、図２（Ｇ）、図３に基づいて、本実施
の形態による接合型電界効果トランジスタの構造につい
て簡単に説明する。
果トランジスタ及びその製造方法の実施の形態について
説明する。図１及び図２は、本実施の形態による接合型
電界効果トランジスタの製造方法を工程順に示す断面図
である。また、図３は、本実施の形態による接合型電界
効果トランジスタのゲート部の周辺構造を示す拡大断面
図である。まず、図２（Ｇ）、図３に基づいて、本実施
の形態による接合型電界効果トランジスタの構造につい
て簡単に説明する。
【００１４】この接合型電界効果トランジスタは、Ｇａ
Ａｓなどの化合物半導体基板２１と、この化合物半導体
基板２１内に設けられたチャネル領域となるチャネル活
性層２３と、同じく化合物半導体基板２１内に設けられ
たドレインとソース用の取り出し部を構成するソース活
性層２２Ａ及びドレイン活性層２２Ｂと、チャネル活性
層２３の中に設けられたゲート用の取り出し部を構成す
るゲート活性層２６と、化合物半導体基板２１の上面に
形成された第１絶縁膜２５と、この第１絶縁膜２５のゲ
ート活性層２６に対応する開口部の内壁に設けられた第
２絶縁膜（サイドウォール）２７Ａと、この第２絶縁膜
２７Ａを貫通する状態でゲート活性層２６に接続された
ゲート電極２８と、第１絶縁膜２５を貫通する状態でソ
ース活性層２２Ａ及びドレイン活性層２２Ｂに接続され
たソース電極２９Ａ及びドレイン電極２９Ｂとを有す
る。
Ａｓなどの化合物半導体基板２１と、この化合物半導体
基板２１内に設けられたチャネル領域となるチャネル活
性層２３と、同じく化合物半導体基板２１内に設けられ
たドレインとソース用の取り出し部を構成するソース活
性層２２Ａ及びドレイン活性層２２Ｂと、チャネル活性
層２３の中に設けられたゲート用の取り出し部を構成す
るゲート活性層２６と、化合物半導体基板２１の上面に
形成された第１絶縁膜２５と、この第１絶縁膜２５のゲ
ート活性層２６に対応する開口部の内壁に設けられた第
２絶縁膜（サイドウォール）２７Ａと、この第２絶縁膜
２７Ａを貫通する状態でゲート活性層２６に接続された
ゲート電極２８と、第１絶縁膜２５を貫通する状態でソ
ース活性層２２Ａ及びドレイン活性層２２Ｂに接続され
たソース電極２９Ａ及びドレイン電極２９Ｂとを有す
る。
【００１５】このような接合型電界効果トランジスタ
は、第１絶縁膜２５のゲート活性層２６に対応する開口
部の内壁に設けられた第２絶縁膜２７Ａにより、ゲート
電極２８とゲート活性層２６との接続部の面積をゲート
活性層２６の面積に比較して小さく形成したことから、
ゲート電極２８がチャネル活性層２６と重なる部分がな
くなる。図３を用いて説明すると、ゲート周辺部を断面
で見た場合、ゲート電極幅αよりもゲート領域（活性
層）幅βを大きくなり、ゲート電極２８と半導体基板２
１のチャネル活性層２３は、絶縁膜２７Ａを介して重な
らないことになる。したがって、ゲート電極２８と半導
体基板２１に挟まれた絶縁膜２７Ａの部分は、図５に示
す従来例のようにゲート電極１７とチャネル活性層１３
との間ではなく、同電位となるゲート電極２８とゲート
活性層２６との間に配置されることになり、容量として
は機能しないものとなる。したがって、絶縁膜２５、２
７Ａによるゲート・ソース間の寄生容量、並びに、ゲー
ト・ドレイン間の寄生容量を低減することができ、高周
波特性の向上を図ることができる。また、製造工程で見
た場合、図５に示す従来例では、絶縁膜１５にゲート活
性層１４に対応する開口部を形成し、この開口部の内周
壁にサイドウォール部を形成した後、ゲート活性層１４
のためのＰ＋活性化を行っているが、図３に示す本例で
は、絶縁膜２５にゲート活性層２６に対応する開口部を
形成した後、ゲート活性層２６のためのＰ＋活性化を行
い、その後、絶縁膜２７、２７Ａによるサイドウォール
部の形成を行うものである。
は、第１絶縁膜２５のゲート活性層２６に対応する開口
部の内壁に設けられた第２絶縁膜２７Ａにより、ゲート
電極２８とゲート活性層２６との接続部の面積をゲート
活性層２６の面積に比較して小さく形成したことから、
ゲート電極２８がチャネル活性層２６と重なる部分がな
くなる。図３を用いて説明すると、ゲート周辺部を断面
で見た場合、ゲート電極幅αよりもゲート領域（活性
層）幅βを大きくなり、ゲート電極２８と半導体基板２
１のチャネル活性層２３は、絶縁膜２７Ａを介して重な
らないことになる。したがって、ゲート電極２８と半導
体基板２１に挟まれた絶縁膜２７Ａの部分は、図５に示
す従来例のようにゲート電極１７とチャネル活性層１３
との間ではなく、同電位となるゲート電極２８とゲート
活性層２６との間に配置されることになり、容量として
は機能しないものとなる。したがって、絶縁膜２５、２
７Ａによるゲート・ソース間の寄生容量、並びに、ゲー
ト・ドレイン間の寄生容量を低減することができ、高周
波特性の向上を図ることができる。また、製造工程で見
た場合、図５に示す従来例では、絶縁膜１５にゲート活
性層１４に対応する開口部を形成し、この開口部の内周
壁にサイドウォール部を形成した後、ゲート活性層１４
のためのＰ＋活性化を行っているが、図３に示す本例で
は、絶縁膜２５にゲート活性層２６に対応する開口部を
形成した後、ゲート活性層２６のためのＰ＋活性化を行
い、その後、絶縁膜２７、２７Ａによるサイドウォール
部の形成を行うものである。
【００１６】次に、図１、図２に沿って本形態による接
合型電界効果トランジスタの製造方法について順に説明
する。最初に、図１（Ａ）に示すように、ＧａＡｓより
なる化合物半導体基板（半絶縁性基板）２１にレジスト
パターンニング２０を行い、ソース・ドレイン取り出し
部分を開口し、Ｎ型不純物のイオン注入を行う。イオン
注入の条件としては、例えばドーズ量１Ｅ１３／ｃ
ｍ2、加速エネルギ１５０ｋｅＶで行う。次に、図１
（Ｂ）に示すように、レジストを除去した後、チャネル
領域となる部分の開口をレジストパターンニングし、Ｎ
型不純物のイオン注入を行う。このイオン注入の条件
は、ドーズ量５Ｅ１２／ｃｍ2、加速エネルギ１２０ｋ
ｅＶ程度で行う。
合型電界効果トランジスタの製造方法について順に説明
する。最初に、図１（Ａ）に示すように、ＧａＡｓより
なる化合物半導体基板（半絶縁性基板）２１にレジスト
パターンニング２０を行い、ソース・ドレイン取り出し
部分を開口し、Ｎ型不純物のイオン注入を行う。イオン
注入の条件としては、例えばドーズ量１Ｅ１３／ｃ
ｍ2、加速エネルギ１５０ｋｅＶで行う。次に、図１
（Ｂ）に示すように、レジストを除去した後、チャネル
領域となる部分の開口をレジストパターンニングし、Ｎ
型不純物のイオン注入を行う。このイオン注入の条件
は、ドーズ量５Ｅ１２／ｃｍ2、加速エネルギ１２０ｋ
ｅＶ程度で行う。
【００１７】次に、レジストを除去した後に８５０°
Ｃ、１５分程度の熱処理を行って不純物の活性化を行
い、ソース・ドレイン取り出し部分の活性層２２Ａ、２
２Ｂとチャネル活性層２３を形成する。次に、図１
（Ｃ）に示すように、プラズマＣＶＤ法などを用いて第
１絶縁膜２５を成膜した後、レジストパターンニング、
４弗化炭素（ＣＦ４）ガスによるドライエッチングを行
い、ゲート層を形成するＰ型不純物を注入する開口部２
４を形成する。次に、気相拡散法により亜鉛（Ｚｎ）を
６００°Ｃで５分程度拡散し、ゲート活性層２６を形成
する。次に、図１（Ｄ）に示すように、プラズマＣＶＤ
法などを用いて第２絶縁膜２７を成膜した後、ドライエ
ッチングによって全面をエッチングすることにより、図
２（Ｅ）に示すように、ゲート開口部２４の側壁にだ
け、第２絶縁膜（サイドウォール）２７Ａを残し、ゲー
ト開口部２４より開口幅の狭いゲート取り出し用開口部
２４Ａを形成する。
Ｃ、１５分程度の熱処理を行って不純物の活性化を行
い、ソース・ドレイン取り出し部分の活性層２２Ａ、２
２Ｂとチャネル活性層２３を形成する。次に、図１
（Ｃ）に示すように、プラズマＣＶＤ法などを用いて第
１絶縁膜２５を成膜した後、レジストパターンニング、
４弗化炭素（ＣＦ４）ガスによるドライエッチングを行
い、ゲート層を形成するＰ型不純物を注入する開口部２
４を形成する。次に、気相拡散法により亜鉛（Ｚｎ）を
６００°Ｃで５分程度拡散し、ゲート活性層２６を形成
する。次に、図１（Ｄ）に示すように、プラズマＣＶＤ
法などを用いて第２絶縁膜２７を成膜した後、ドライエ
ッチングによって全面をエッチングすることにより、図
２（Ｅ）に示すように、ゲート開口部２４の側壁にだ
け、第２絶縁膜（サイドウォール）２７Ａを残し、ゲー
ト開口部２４より開口幅の狭いゲート取り出し用開口部
２４Ａを形成する。
【００１８】次に、ゲート導電層を成膜した後、レジス
トパターンニング、イオンミニリング法によりエッチン
グを行い、図２（Ｆ）に示すように、ゲート電極２８を
形成する。ここでゲート電極２８の面積がゲート活性層
２６より狭くなるように形成する。ゲート電極２８の面
積をゲート活性層２６より狭くすることで、ゲート電極
２８と半導体基板２１に挟まれた絶縁膜２７Ａの部分
は、ゲート電極２８とゲート活性層２６が同電位となる
ため、容量として機能しない。そのためゲート・ソース
間の容量、並びにゲート・ドレイン間の容量を低減する
ことができる。これ以降の詳細な製造工程の説明は省略
するが、図２（Ｇ）に示すように、ソース電極２９Ａ、
ドレイン電極２９Ｂを形成し、ＪＦＥＴが完成する。
トパターンニング、イオンミニリング法によりエッチン
グを行い、図２（Ｆ）に示すように、ゲート電極２８を
形成する。ここでゲート電極２８の面積がゲート活性層
２６より狭くなるように形成する。ゲート電極２８の面
積をゲート活性層２６より狭くすることで、ゲート電極
２８と半導体基板２１に挟まれた絶縁膜２７Ａの部分
は、ゲート電極２８とゲート活性層２６が同電位となる
ため、容量として機能しない。そのためゲート・ソース
間の容量、並びにゲート・ドレイン間の容量を低減する
ことができる。これ以降の詳細な製造工程の説明は省略
するが、図２（Ｇ）に示すように、ソース電極２９Ａ、
ドレイン電極２９Ｂを形成し、ＪＦＥＴが完成する。
【００１９】以上のように本例の製造方法では、ゲート
電極２８の面積をゲート活性層２６より狭くする方法と
して、第１絶縁膜２５のゲート開口部２４の側壁にだ
け、第２絶縁膜（サイドウォール）２７Ａを残し、ゲー
ト開口部２４より開口幅の狭いゲート取り出し用開口部
２４Ａを形成して、ゲート電極２８を形成するようにし
たことから、フォトリソグラフィの加工精度等に制限さ
れることなく、ゲート電極２８とゲート活性層２６との
接続部の面積をゲート活性層２６の面積に比較して容易
に小さく形成することができる。
電極２８の面積をゲート活性層２６より狭くする方法と
して、第１絶縁膜２５のゲート開口部２４の側壁にだ
け、第２絶縁膜（サイドウォール）２７Ａを残し、ゲー
ト開口部２４より開口幅の狭いゲート取り出し用開口部
２４Ａを形成して、ゲート電極２８を形成するようにし
たことから、フォトリソグラフィの加工精度等に制限さ
れることなく、ゲート電極２８とゲート活性層２６との
接続部の面積をゲート活性層２６の面積に比較して容易
に小さく形成することができる。
【００２０】なお、以上の実施の形態では、ゲート活性
層２６の領域を気相拡散法によって形成する場合につい
て説明したが、イオン注入と熱処理による方法で形成し
てもよい。また、チャネル活性層の形成方法として、化
合物半導体基板にイオン注入と熱処理により形成する場
合について説明したが、例えばエピタキシャル成長によ
るヘテロ接合構造のチャネル活性層を設けた化合物半導
体基板を用いるようにしてもよい。また、一般的にソー
ス・ドレイン間に占めるゲートの長さ（いわゆるゲート
長）は、トランジスタの高周波特性向上のためフォトリ
ソグラフィの最小加工精度でパターンニングされること
が多いため、ゲート取り出しの開口部の側壁に絶縁膜２
７Ａを形成する方法について説明したが、本発明におい
て、ゲート電極２８をゲート活性層２６より狭い面積で
形成する構造としては、ゲート活性層２６となる領域に
不純物を注入した後、絶縁膜２５を成膜し、ゲート活性
層２６より狭い領域にフォトリソグラフィでパターンニ
ングし、ゲート取り出し部を形成する方法を用いること
も可能である。
層２６の領域を気相拡散法によって形成する場合につい
て説明したが、イオン注入と熱処理による方法で形成し
てもよい。また、チャネル活性層の形成方法として、化
合物半導体基板にイオン注入と熱処理により形成する場
合について説明したが、例えばエピタキシャル成長によ
るヘテロ接合構造のチャネル活性層を設けた化合物半導
体基板を用いるようにしてもよい。また、一般的にソー
ス・ドレイン間に占めるゲートの長さ（いわゆるゲート
長）は、トランジスタの高周波特性向上のためフォトリ
ソグラフィの最小加工精度でパターンニングされること
が多いため、ゲート取り出しの開口部の側壁に絶縁膜２
７Ａを形成する方法について説明したが、本発明におい
て、ゲート電極２８をゲート活性層２６より狭い面積で
形成する構造としては、ゲート活性層２６となる領域に
不純物を注入した後、絶縁膜２５を成膜し、ゲート活性
層２６より狭い領域にフォトリソグラフィでパターンニ
ングし、ゲート取り出し部を形成する方法を用いること
も可能である。
【００２１】
【発明の効果】以上説明したように、本発明による接合
型電界効果トランジスタでは、絶縁膜に形成されたゲー
ト電極の取り出し用の開口部をゲート活性層に対して狭
い面積で形成することにより、ゲート電極とゲート活性
層との接続部の面積をゲート活性層の面積に比較して小
さく形成し、ゲート電極と半導体基板に挟まれた絶縁膜
の部分を容量として機能しない構造とした。したがっ
て、絶縁膜によるゲート・ソース間の寄生容量、並び
に、ゲート・ドレイン間の寄生容量を低減することがで
き、高周波特性の向上を図り得るとともに、高周波特性
の悪化による歩留低下を低減できる。
型電界効果トランジスタでは、絶縁膜に形成されたゲー
ト電極の取り出し用の開口部をゲート活性層に対して狭
い面積で形成することにより、ゲート電極とゲート活性
層との接続部の面積をゲート活性層の面積に比較して小
さく形成し、ゲート電極と半導体基板に挟まれた絶縁膜
の部分を容量として機能しない構造とした。したがっ
て、絶縁膜によるゲート・ソース間の寄生容量、並び
に、ゲート・ドレイン間の寄生容量を低減することがで
き、高周波特性の向上を図り得るとともに、高周波特性
の悪化による歩留低下を低減できる。
【００２２】また、本発明による接合型電界効果トラン
ジスタの製造方法では、半導体基板上に成膜した第１絶
縁膜の開口部を通してゲート活性層を形成した後、第２
絶縁膜を成膜し、次にこの第２絶縁膜をエッチングして
第１絶縁膜の開口部の側壁にだけ第２絶縁膜を残するこ
とにより、ゲート活性層より狭い面積でゲート電極取り
出し用の開口部を形成し、このゲート電極取り出し用の
開口部にゲート電極を形成することにより、ゲート電極
とゲート活性層との接続部の面積をゲート活性層の面積
に比較して小さく形成するようにした。したがって、フ
ォトリソグラフィの加工精度等に制限されることなく、
ゲート電極とゲート活性層との接続部の面積をゲート活
性層の面積に比較して容易に小さく形成することができ
る。この結果、絶縁膜によるゲート・ソース間の寄生容
量、並びに、ゲート・ドレイン間の寄生容量を低減する
ことができ、高周波特性の向上を図り得るとともに、高
周波特性の悪化による歩留低下を低減できる。
ジスタの製造方法では、半導体基板上に成膜した第１絶
縁膜の開口部を通してゲート活性層を形成した後、第２
絶縁膜を成膜し、次にこの第２絶縁膜をエッチングして
第１絶縁膜の開口部の側壁にだけ第２絶縁膜を残するこ
とにより、ゲート活性層より狭い面積でゲート電極取り
出し用の開口部を形成し、このゲート電極取り出し用の
開口部にゲート電極を形成することにより、ゲート電極
とゲート活性層との接続部の面積をゲート活性層の面積
に比較して小さく形成するようにした。したがって、フ
ォトリソグラフィの加工精度等に制限されることなく、
ゲート電極とゲート活性層との接続部の面積をゲート活
性層の面積に比較して容易に小さく形成することができ
る。この結果、絶縁膜によるゲート・ソース間の寄生容
量、並びに、ゲート・ドレイン間の寄生容量を低減する
ことができ、高周波特性の向上を図り得るとともに、高
周波特性の悪化による歩留低下を低減できる。
【図１】本発明の実施の形態による接合型電界効果トラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態による接合型電界効果トラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態による接合型電界効果トラ
ンジスタのゲート部の周辺構造を示す拡大断面図であ
る。
ンジスタのゲート部の周辺構造を示す拡大断面図であ
る。
【図４】従来の接合型電界効果トランジスタの構造を示
す断面図である。
す断面図である。
【図５】従来の接合型電界効果トランジスタのゲート部
の周辺構造を示す拡大断面図である。
の周辺構造を示す拡大断面図である。
２１……化合物半導体基板、２２Ａ……ソース活性層、
２２Ｂ……ドレイン活性層、２３……チャネル活性層、
２４……ゲート開口部、２４Ａ……ゲート取り出し用開
口部、２５……第１絶縁膜、２６……ゲート活性層、２
７、２７Ａ……第２絶縁膜、２８……ゲート電極、２９
Ａ……ソース電極、２９Ｂ……ドレイン電極。
２２Ｂ……ドレイン活性層、２３……チャネル活性層、
２４……ゲート開口部、２４Ａ……ゲート取り出し用開
口部、２５……第１絶縁膜、２６……ゲート活性層、２
７、２７Ａ……第２絶縁膜、２８……ゲート電極、２９
Ａ……ソース電極、２９Ｂ……ドレイン電極。
Claims (10)
- 【請求項１】 半導体基板と、この半導体基板内に設け
られたチャネル活性層、ソース活性層、及びドレイン活
性層と、前記チャネル活性層内に設けられたゲート活性
層と、前記半導体基板の上面に成膜された絶縁膜と、前
記絶縁膜を貫通する状態で前記ゲート活性層、ソース活
性層、及びドレイン活性層に接続されたゲート電極、ソ
ース電極、及びドレイン電極とを有する接合型電界効果
トランジスタにおいて、 前記絶縁膜に形成されたゲート電極の取り出し用の開口
部をゲート活性層に対して狭い面積で形成することによ
り、ゲート電極とゲート活性層との接続部の面積をゲー
ト活性層の面積に比較して小さく形成し、ゲート電極と
半導体基板に挟まれた絶縁膜の部分を容量として機能し
ない構造とした、 ことを特徴とする接合型電界効果トランジスタ。 - 【請求項２】 前記チャネル活性層がイオン注入と熱処
理により形成されたことを特徴とする請求項１記載の接
合型電界効果トランジスタ。 - 【請求項３】 前記チャネル活性層がヘテロ接合構造に
より形成されたことを特徴とする請求項１記載の接合型
電界効果トランジスタ。 - 【請求項４】 ゲート活性層が気相拡散法により形成さ
れたことを特徴とする請求項１記載の接合型電界効果ト
ランジスタ。 - 【請求項５】 ゲート活性層がイオン注入と熱処理によ
り形成されたことを特徴とする請求項１記載の接合型電
界効果トランジスタ。 - 【請求項６】 半導体基板と、この半導体基板内に設け
られたチャネル活性層、ソース活性層、及びドレイン活
性層と、前記チャネル活性層内に設けられたゲート活性
層と、前記半導体基板の上面に成膜された絶縁膜と、前
記絶縁膜を貫通する状態で前記ゲート活性層、ソース活
性層、及びドレイン活性層に接続されたゲート電極、ソ
ース電極、及びドレイン電極とを有する接合型電界効果
トランジスタの製造方法において、 半導体基板上に成膜した第１絶縁膜の開口部を通してゲ
ート活性層を形成した後、第２絶縁膜を成膜し、次にこ
の第２絶縁膜をエッチングして第１絶縁膜の開口部の側
壁にだけ第２絶縁膜を残すことにより、ゲート活性層よ
り狭い面積でゲート電極取り出し用の開口部を形成し、
このゲート電極取り出し用の開口部にゲート電極を形成
することにより、ゲート電極とゲート活性層との接続部
の面積をゲート活性層の面積に比較して小さく形成し、
ゲート電極と半導体基板に挟まれた絶縁膜の部分を容量
として機能しないようにした、 ことを特徴とする接合型電界効果トランジスタの製造方
法。 - 【請求項７】 前記チャネル活性層をイオン注入と熱処
理により形成することを特徴とする請求項６記載の接合
型電界効果トランジスタの製造方法。 - 【請求項８】 前記チャネル活性層がヘテロ接合構造に
より形成された半導体基板を用いて形成することを特徴
とする請求項６記載の接合型電界効果トランジスタの製
造方法。 - 【請求項９】 ゲート活性層を気相拡散法により形成す
ることを特徴とする請求項６記載の接合型電界効果トラ
ンジスタの製造方法。 - 【請求項１０】 ゲート活性層をイオン注入と熱処理に
より形成することを特徴とする請求項６記載の接合型電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28267099A JP2001110817A (ja) | 1999-10-04 | 1999-10-04 | 接合型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28267099A JP2001110817A (ja) | 1999-10-04 | 1999-10-04 | 接合型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110817A true JP2001110817A (ja) | 2001-04-20 |
Family
ID=17655535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28267099A Pending JP2001110817A (ja) | 1999-10-04 | 1999-10-04 | 接合型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001110817A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579634B2 (en) | 2005-01-17 | 2009-08-25 | Sony Corporation | Semiconductor device including a field effect transistor |
| JP2014222763A (ja) * | 2008-07-31 | 2014-11-27 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | 常時オフ半導体デバイスおよびその作製方法 |
-
1999
- 1999-10-04 JP JP28267099A patent/JP2001110817A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579634B2 (en) | 2005-01-17 | 2009-08-25 | Sony Corporation | Semiconductor device including a field effect transistor |
| US7977198B2 (en) | 2005-01-17 | 2011-07-12 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
| JP2014222763A (ja) * | 2008-07-31 | 2014-11-27 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | 常時オフ半導体デバイスおよびその作製方法 |
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