JPH0233940A

JPH0233940A - 半導体装置の製造方法

Info

Publication number: JPH0233940A
Application number: JP18411888A
Authority: JP
Inventors: Hideki Kitahata; 北畑　秀樹
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-07-23
Filing date: 1988-07-23
Publication date: 1990-02-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置の製造方法に関し、特にオフセット
構造のショットキーゲート型電界効果トランジスタ（以
下、ＭＥＳＦＥＴと略称する）のの製造方法に関する。

〔従来の技術〕

従来のＭＥＳＦＥＴの製造方法として、第４図（ａ）乃
至第４図（ｄ）に示す方法が知られている。

即ち、第４図（ａ）のように、ＧａＡｓ基板１にフォト
レジスト１６をマスクにしてｎ型不純物をイオン注入し
、ｎ型動作層２を形成する。

次いで、全面にショットキー接触金属を形成し、かつこ
れを選択エツチングすることにより、第４図（ｂ）のよ
うにゲート電極４を形成する。更に、全面にプラズマＣ
ＶＤ法により５ｉｆｔ膜を形成した後、これを反応性イ
オンエツチング（ＲＩ　Ｅ）法によりエツチングバック
し、前記ゲート電極４の両側面にＳｉＯ□側壁５Ａを形
成する。

次に、第４図（ｃ）のように、ゲート電極４及びフォト
レジスト１７をマスクにしてｎ型不純物をイオン注入し
、ソース側及びドレイン側に夫々ｎ゛活性層３ｓ、３ｄ
を自己整合的に形成する。

その後、第４図（ｄ）のように、ソース、ドレインにオ
ーミック電極６ｓ、６ｄを形成し、全面に眉間絶縁膜７
を形成してコンタクトホールを開設し、アルミニウムで
ソース、ドレインの各電極８ｓ、８ｄを形成することに
より、ＭＥＳＦＥＴが完成される。

〔発明が解決しようとする課題〕

上述した製造方法では、ゲート電極４とｎ゛活性層３ｓ
、３ｄの間隔を５ｉＯｚ側壁５Ａの厚さにより制御でき
るため、トランジスタ特性が再現性よく得られるという
利点がある。しかしながら、この方法ではソース、ドレ
インがゲート電極４に対して対称な構造のトランジスタ
しか得られない。

このため、ＳｉＯ□側壁５Ａを薄＜シてゲート電極４と
ｎ゛活性層３ｓ、３ｄの間隔を短（すると、短チヤネル
効果が問題となる。また、ゲート長の微細化に伴ってｎ
型動作層２が高濃度薄層化される傾向があるため、ゲー
ト電極４とドレイン側ｎ゛活性層３ｄとの間隔の短縮に
よりゲート・ドレイン耐圧が問題になる。

これに対し、Ｓ　ｉ　Ｏｚ側壁５Ａを厚くしてゲート電
極４とドレイン側ｎ＋活性層３ｄとの間隔を広げると、
短チヤネル効果の低減及びゲート・ドレイン間耐圧の向
上が期待できるが、同時にソース側ｎ゛活性層３Ｓとゲ
ート電極４の間隔も広くなるため、ソース抵抗が増大し
てトランジスタ特性が著しく劣化される。

このため、従来ではゲート電極をソース側に偏倚させた
オフセットゲート構造のＭＥＳＦＥＴが提案されており
、第５図（ａ）乃至第５図（ｄ）の製造方法が採用され
ている。

即ち、第５図（ａ）のように、ＧａＡｓ基板１にフォト
レジスト１８を用いてｎ型動作層２を形成した後、第５
図（ｂ）のように、フォトレジスト１９を利用して両者
間の間隔を比較的大きくしたソース、ドレインの各ｎ＋
活性層３ｓ、３ｄを形成する。

その上で、第５図（Ｃ）のように、ｎ゛活性層３ｓ、３
ｄ間のソース側の位置にショットキー接触する金属でゲ
ート電極４を形成する。以後、第４図の例と同様にソー
ス、ドレインのオーミック電極６ｓ、６ｄ、層間絶縁膜
７及びソース、ドレインの各電極８ｓ、８ｄを形成し、
第５図（ｄ）のようなオフセット構造のＭＥＳＦＥＴを
完成する。

しかしながら、この方法では、ソース、ドレインの各ｎ
゛活性層３ｓ、３ｄとゲート電極４の位置が自己整合的
に決定できないため、両者間にフォｌ−ＩＪソグラフィ
技術の目合わせ精度程度の位置ずれが生じ、トランジス
タ特性の再現性が悪くなるという問題がある。

本発明はトランジスタ特性の良好なＭＥＳＦＥＴを再現
性良く製造する方法を提供することを目的としている。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、動作層を形成した半
絶縁性基板上にショットキー金属でゲート電極を形成し
、かつこのゲート電極の少なくともドレイン側の位置に
前記ショットキー金属の一部で構成される遮蔽膜を形成
する工程と、この遮蔽膜をマスクの一部としてドレイン
側に活性層を形成する工程と、前記ゲート電極のソース
側に絶縁膜の側壁を形成する工程と、このゲート電極及
び絶縁膜側壁をマスクの一部としてソース側に活性層を
形成する工程を含んでいる。

〔作用〕

上述した製造方法では、遮蔽膜を利用することによりゲ
ート電極との間隔が大きなドレイン側活性層を自己整合
的に形成でき、ゲート電極の絶縁膜側壁を利用すること
によりゲート電極との間隔が小さなソース側活性層を自
己整合的に形成でき、オフセット構造のＭＥ　Ｓ　Ｆ　
ＥＴを再現性良く形成することが可能となる。

〔実施例〕

次に、本発明を図面を参照して説明する。

（第１実施例）第１図は本発明の第１実施例を製造工程順に示す図であ
り、図において（ａ）乃至（ｅ）は断面図、（ａ′）乃
至（ｅ′）はその平面図である。

先ず、第１図（ａ）及び（ａ′）のよう番こへ半絶縁性
のＧａＡｓ基板１上にフォトレジスト１１で素子領域を
画成し、このフォトレジスト１１をマスクにしてｎ型不
純物をイオン注入し、ｎ型動作層２を形成する。

次いで、第１図（ｂ）及び（ｂ　”　）のように、全面
にショットキー金属膜としてタングステンシリサイド膜
を形成し、かつこれをドライエツチング法により選択エ
ツチングしてゲート電極４を形成する。このとき、ドレ
イン側ではこのショットキー金属膜の一部を残し、後に
ドレイン側ｎ゛活性層を形成する領域を囲むように平面
形状が枠状をした遮蔽膜４Ａを形成する。なお、この遮
蔽膜４Ａは少なくともゲート電極４に隣接する平面位置
に設ければよく、必ずしもドレイン側を囲む枠状に形成
する必要はない。

次に、第１図（ｃ）及び（ｅ′）のように、前記遮蔽膜
４Ａが内側縁となるようにドレイン側領域を開口するフ
ォトレジスト１２を形成し、このフォトレジスト１２を
マスクにしてｎ型不純物をイオン注入し、ドレイン側ｎ
゛活性層３ｄを形成する。このとき、フォトレジスト１
２の露光目合せ精度は遮蔽膜４Ａの幅寸法程度まで許容
できる。

一方、第１図（ｄ）及び（ｄ′）のように、前記フォト
レジスト１２を除去した後、全面にＣＶＤ法によるＳｉ
ｎ、膜５を形成した後、ソース側領域を開口するフォト
レジスト１３を形成する。

次いで、このフォトレジスト１３をマスクにしてＣＶ　
Ｄ　Ｓ　ｉ　Ｏｚ膜５をＲＩＥエツチングし、ゲート電
極４のソース側の側面に５ｉＯｚ側壁５Ａを形成する。

そして、この状態でｎ型不純物をイオン注入し、ソース
側ｎ゛活性層３ｓを形成する。

このときのフォトレジスト１３の露光目合せ精度は少な
くともゲート電極４のゲート長程度まで許容できる。

以下、Ｓｉｎ、膜５及びＳｉＯ□側壁５Ａを除去し、か
つ活性化アニールを行った後に、第１図（ｅ）及び（ｅ
′）のように、ソース、ドレインに夫々オーミック電極
６ｓ、６ｄを形成する。このとき、ドレイン側のオーミ
ック電極６ｄは、遮蔽膜４Ａに電気的に接続されるよう
に形成することが好ましい。これは、ドレイン側のコン
タクトを構成するメタル層のゲート電極側端部のコンタ
クト抵抗を比較的高抵抗に保つことで、この部分への電
界集中が緩和される効果が期待され、この遮蔽膜４Ａの
領域までオーミック金属で形成する構造に比べて、ゲー
ト・ドレイン間耐圧を向上することが可能となる。

更に、この上に層間絶縁膜７を形成した上で、コンタク
トホールを開設し、アルミニウムによりソース、ドレイ
ン電極８ｓ、８ｄを形成することにより、ゲート電極４
に対するソース側ｎ゛活性１ｉ３ｓとドレイン側ｎ゛活
性層３ｄの間隔が、ソース側で小さくドレイン側で大き
なＭＥＳＦＥＴが形成できる。このため、ソース抵抗が
低（、かつドレイン耐圧が高くしかも短チヤネル効果が
抑圧された特性の良好なＭＥＳＦＥＴが得られる。

この製造方法によれば、ショットキー金属の一部で構成
した遮蔽膜４Ａを利用することにより、ドレイン側ｎ゛
活性層３ｄをゲート電極４に対して自己整合的に形成す
ることができる。また、ソース側ｎ゛活性層３Ｓも５ｉ
Ｏｚ側壁５Ａを利用してゲート電極４に対して自己整合
的に形成することができる。これにより、トランジスタ
特性の優れたオフセット構造のＭＥＳＦＥＴを高精度か
つ高密度にしかも再現性よく製造することが可能となる
。

（第２実施例）第２図は本発明の第２実施例を工程順に示す図であり、
第２図（ａ）乃至（ｄ）は断面図、同図（ａ′）乃至（
ｄ′）はその平面図である。なお、第１図の実施例と同
一部分には同一符号を付しである。

先ず、第２図（ａ）及び（ａ′）の工程は、前記第１実
施例の第１図（ｃ）及び（ｅ′）までの工程と全（同じ
である。この後、第２図（ｂ）及び（ｂ′）のように、
全面にＳｉＯ□膜５を形成し、かつフォトレジスト１３
を形成した上で、５ｉＯｉ膜５をＲＩＥ法にエツチング
することによりゲート電極４のソース側側面にＳ　ｉ　
Ｏｚ側壁５Ａを形成する。そして、ここではソース側領
域にｎ型不純物を低濃度にイオン注入し、ここにｎ活性
層３ｓ’　　（ｎ型動作層２よりも多少高い不純物濃度
層）を形成する。これは、ソース側の深いｎ゛活性層に
起因する短チヤネル効果を低減する上で有効である。

次いで、第２図（Ｃ）及び（ａ′）のように、露呈され
ているソース領域のＧａＡｓ１板１の表面にＭＯＣＶＤ
法（有機金属気相分解結晶成長法）によりｎ゛活性層９
Ｓを成長する。この時の成長温度により、これまでに注
入したイオンは活性化されるので、この後に改めて活性
化アニールを行う必要はない。

以下、第１実施例と同様の工程でオーミック電極６ｓ、
６ｄ、層間絶縁膜７及びアルミニウム電極８ｓ、８ｄを
形成し、第２図（ｄ）及び（ｄ′）のようにＭＥＳＦＥ
Ｔを完成する。

この実施例では、ソース側のｎ゛活性層９ＳがＭＯＣＶ
Ｄ層により盛り上がった構造とされており、第１実施例
の構成よりも短チヤネル効果を更に抑制できる。

（第３実施例）第３図は本発明の第３実施例を工程順に示す図であり、
第３図（ａ）乃至（ｅ、　）は断面図、同図（ａ′）乃
至（ｅ′）はその平面図である。なお、第１図及び第２
図の実施例と同一部分には同一符号を付しである。

先ず、第３図（ａ）及び（ａ′）の工程は、前記第１実
施例の第１図（ｂ）及び（ｂ′）までの工程と全く同じ
である。この後、第３図（ｂ）及び（ｂ′）のように、
全面にＳｉＯ□膜５を形成した上で、フォトレジスト１
４で素子領域を画成し、これをマスクにしてｎ型不純物
をイオン注入する。このとき、ゲート電極４と遮蔽膜４
Ａとの間ではＳｉＯ□膜５が比較的厚く形成されるため
、イオン注入条件を適宜設定することにより、ソース、
ドレイン領域にのみ自己整合的にｎ′活性層３ｓ’、３
ｄ’が形成される。

次いで、第３図（ｃ）及び（ａ′）のように、素子領域
をフォトレジスト１５で画成し、かつこのフォトレジス
ト１５の一部でゲート電極４と遮蔽膜４Ａとの間を覆っ
た上で、前記ＳｉＯ□膜５をＲＩＥエツチングする。こ
れにより、ゲート電極４及び遮蔽膜４Ａの側面にＳｉＯ
□側壁５Ａが形成される。

そして、第３図（ｄ）及び（ｄ′）のように、露呈され
たソース、ドレインの各領域のＧａＡｓ基板１の表面に
ｎ゛活性層９ｓ、９ｄをＭＯＣＶＤ法により成長させる
。この場合も、第２実施例と同様に成長時の温度により
以後の活性化アニルは不要とされる。

以下、第１実施例と同様の工程でオーミック電極６ｓ、
６ｄ、層間絶縁膜７及びアルミニウム電極８ｓ、８ｄを
形成し、第３図（ｅ）及び（ｅ′）のようにＭＥ　Ｓ　
Ｆ　ＥＴを完成する。

この実施例により形成されたＭＥＳＦＥＴは、ソース側
とドレイン側のいずれもｎ＋活性層９ｓ。

９ｄがＭＯＣＶＤ層により盛り上がった構造とされてい
るため、第２実施例よりも短チヤネル効果を更に抑制す
ることができる。

なお、第３図（ｂ）及び（ｂ′）の工程において、ソー
ス、ドレインのｎ′活性層３ｓ’、３ｄ’に対する適切
なイオン注入条件が得られない場合には、第３図（Ｃ）
及び（ａ′）の工程でイオン注入してもよい。

また、この第３実施例では、第３図（ｂ）及び（ｂ′）
の工程において、適切なイオン注入が得られるときには
、このイオン注入によってソース。

ドレイン領域にｎ゛活性層を形成することができるため
、この後直ちに第１図（ｅ）及び（ｅ′）の工程を行っ
てＭＥＳＦＥＴを完成してもよい。

この方法では、最も簡略化された製造方法となる。

（発明の効果〕以上説明したように本発明は、ゲート電極を形成するシ
ョットキー金属の一部で遮蔽膜を形成し、この遮蔽膜を
マスクの一部としてドレイン側に活性層を形成する一方
、ゲート電極のソース側に設けた絶縁膜側壁をマスクの
一部としてソース側に活性層を形成しているので、遮蔽
膜を利用することによりゲート電極との間隔が大きなド
レイン側活性層を形成でき、ゲート電極の絶縁膜側壁を
利用することによりゲート電極との間隔が小さなソース
側活性層を形成でき、これによりトランジス夕特性の良
好なオフセット構造のＭＥＳＦＥＴを再現性良く製造で
きる効果がある。

【図面の簡単な説明】第１図は本発明の第１実施例を工程順に示す図であり、
同図（ａ）乃至（ｅ）は断面図、同図（ａ′）乃至（ｅ
′）はこの断面図に対応する平面図、第２図は本発明の
第２実施例を工程順に示す図であり、同図（ａ）乃至（
ｄ）は断面図、同図（ａ′）乃至（ｄ′）はこの断面図
に対応する平面図、第３図は本発明の第３実施例を工程
順に示す図であり、同図（ａ）乃至（ｅ）は断面図、同
図（ａ′）乃至（ｅ′）はこの断面図に対応する平面図
、第４図（ａ）乃至（ｄ）は従来の半導体装置の製造方
法の一例を製造工程順に示す断面図、第５図（ａ）乃至
（ｄ）は従来の製造方法の他の例を製造工程順に示す断
面図である。１−　Ｇ　ａ　Ａ　ｓ基板、２−”　ｎ型動作層、３ｓ
、３ｄ・−ｎ　”活性層、３　ｓ’　、３　ｄ’−・ｎ
’活性層、４・・・ショットキーゲート電極、４Ａ・・
・遮蔽膜（ショットキーメタル）、５・・・５ｉＯｚ膜
、　　５Ａ・・・ＳｉＯ□側壁、６ｓ、６ｄ・・・オー
ミック電極、７・・・層間絶縁膜、８ｓ、８ｄ・・・ア
ルミニウム電極、９Ｓ、９ｄ−ＭＯＣＶＤｎ’活性層、
１１〜１９・・・フォトレジスト。第１図第２図第３図第４図第５図Ｓｄ手続主甫正書（方式）明細書全文を別紙の通り補正する。

Claims

【特許請求の範囲】

１、動作層を形成した半絶縁性基板上にショットキー金
属でゲート電極を形成し、かつこのゲート電極の少なく
ともドレイン側の位置に前記ショットキー金属の一部で
構成される遮蔽膜を形成する工程と、この遮蔽膜をマス
クの一部としてドレイン側に活性層を形成する工程と、
前記ゲート電極のソース側に絶縁膜の側壁を形成する工
程と、このゲート電極及び絶縁膜側壁をマスクの一部と
してソース側に活性層を形成する工程を含むことを特徴
とする半導体装置の製造方法。