JP2011023385A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、絶縁領域において破壊が起こるのを防止できる半導体装置を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、半導体基板と、前記半導体基板の上面側に設けられた不純物添加領域と、前記半導体基板の上面側において、イオン注入によって前記不純物添加領域の周囲に設けられた絶縁領域と、前記不純物添加領域上に設けられたゲート電極と、前記ゲート電極を挟むように前記不純物添加領域上に設けられた第１の電極及び第２の電極と、前記絶縁領域上に設けられ、前記ゲート電極に接続した第１のパッドと、前記絶縁領域上において前記不純物添加領域を挟んで前記第１のパッドと対向するように設けられ、前記第２の電極に接続した第２のパッドと、前記絶縁領域上において、前記第１の電極と前記第２のパッドの間に設けられた導体と、を備えることを特徴とするものである。
【選択図】図１

Description

本発明は、イオン注入により形成された絶縁領域を有する半導体装置に関し、特に、リーク電流を増大させることなく、絶縁領域において破壊が起こるのを防止できる半導体装置に関する。
従来、電界効果型トランジスタを有する半導体装置として、半導体基板の上面側に設けられた不純物添加領域上に、複数のソース電極、複数のゲート電極、及び複数のドレイン電極が設けられ、ゲートパッド及びソースパッドが半導体基板上において不純物添加領域の一端の側に設けられ、ドレインパッドが半導体基板上において不純物添加領域を挟んでゲートパッドとは反対側に設けられた構造を有する第１の半導体装置が知られている（例えば、特許文献１参照）。
第１の半導体装置では、複数のゲート電極が不純物添加領域外でゲート配線により一つに纏められ、ゲートパッドに接続される。同様に、複数のドレイン電極はドレインパッドに接続される。複数のソース電極は、ゲート配線上に絶縁膜あるいは空気を介して配設されたソース配線によって、ソースパッドに接続される。また、半導体基板の上面側には、ドレインパッド及びソースパッドと、不純物添加領域と、の間を電気的に分離する絶縁領域が設けられる。
そして、第１の半導体装置においては、上述の絶縁領域が、エピタキシャル法により半導体基板上に形成されたチャネル層若しくはキャップ層と呼ばれる不純物添加層に、Ｂ＋、Ｈ＋、Ｈｅ、Ｏなどをイオン注入することにより形成されることがある。
また、半導体基板上に設けられた複数の素子の間、半導体基板上に設けられた素子と半導体基板に設けられたビアホールの間、又は半導体基板に設けられた複数のビアホールの間を電気的に分離する絶縁領域を有する第２の半導体装置が知られている。そして、第２の半導体装置が有する絶縁領域も、同様に、不純物添加層に対してイオン注入を行なうことにより形成されることがある。
特開平８−３３０３３２号公報
上述した第１の半導体装置を増幅素子として動作させる場合に、より高い性能を効率よく引き出すためには、ドレイン電極とゲート電極の間により高い電圧を印加する必要がある。従って、第１の半導体装置の増幅素子としての信頼性を確保するためには、ソース電極とドレイン電極の間、及びゲート電極とドレイン電極の間において、十分な耐圧を確保することが重要となる。
そして、ドレイン電極とゲート電極の間により高い電圧を印加する場合には、ゲート空乏層が不純物添加領域に広がる。これにより、ゲート空乏層におけるゲート電極近傍に電界が集中する。このため、不純物添加領域においては、ドレイン電極とソース電極の間に印加された電圧が、ドレイン電極の近傍、及びソース電極の近傍に集中して印加されるのを抑制できる。これにより、不純物添加領域では、第１の半導体装置の増幅素子としての信頼性を確保するため、ゲート空乏層が形成される領域の耐圧を確保すればよいことになる。
一方、上述したイオン注入により形成された絶縁領域は、第１の半導体装置が室温に維持されて動作する状態では、十分な耐圧を有している。ところが、第１の半導体装置の動作による発熱によって不純物添加領域の温度が上昇した場合や、第１の半導体装置が高温環境下で動作する場合には、絶縁領域を介してソース電極とドレインパッドの間に電流が流れることがある。この場合には、ソース電極とドレインパッドの間に印加された電圧が、絶縁領域における不純物添加領域に隣接した領域及びドレインパッドに隣接した領域に集中して印加される。この結果、これらの領域に電界が集中する。
そして、これらの領域に集中した電界は、ゲート空乏層が形成される領域に集中する電界よりも強くなることがある。この場合には、不純物添加領域を介したソース電極とドレイン電極の間の耐圧よりも、絶縁領域を介したソース電極とドレインパッドの間の耐圧の方が低くなる。これにより、上述のように、ゲート空乏層が形成される領域の耐圧を確保したとしても、絶縁領域において第１の半導体装置の破壊が起こる問題が生じていた。
また、第２の半導体装置においても、同様に、複数の素子の間、素子とビアホールの間、及び複数のビアホールの間の絶縁領域を介した耐圧が低くなることがある。これにより、それらの間の絶縁領域において、第２の半導体装置の破壊が起こる問題も生じていた。
これらの問題に対処するために、絶縁領域の耐圧を高くするには、イオン注入におけるドーズ量を増やせばよい。ところが、ドーズ量を増やした場合には、絶縁領域を介してリークする電流が増大する。これにより、第１及び第２の半導体装置を高周波で動作させる場合にロスが増大したり、信頼性が低下するなどの問題が生じる。
本発明は、以上の課題を解決するためになされ、リーク電流を増大させることなく、絶縁領域において破壊が起こるのを防止できる半導体装置を提供することを目的とする。
第１の発明に係る半導体装置は、半導体基板と、前記半導体基板の上面側に設けられた不純物添加領域と、前記半導体基板の上面側において、イオン注入によって前記不純物添加領域の周囲に設けられた絶縁領域と、前記不純物添加領域上に設けられたゲート電極と、前記ゲート電極を挟むように前記不純物添加領域上に設けられた第１の電極及び第２の電極と、前記絶縁領域上に設けられ、前記ゲート電極に接続した第１のパッドと、前記絶縁領域上において前記不純物添加領域を挟んで前記第１のパッドと対向するように設けられ、前記第２の電極に接続した第２のパッドと、前記絶縁領域上において、前記第１の電極と前記第２のパッドの間に設けられた導体と、を備えることを特徴とするものである。
第２の発明に係る半導体装置は、半導体基板と、前記半導体基板の上面側に設けられた不純物添加領域と、前記半導体基板の上面側において、イオン注入によって前記不純物添加領域の周囲に設けられた絶縁領域と、前記不純物添加領域上に設けられたゲート電極と、前記ゲート電極を挟むように前記不純物添加領域上に設けられた第１の電極及び第２の電極と、前記絶縁領域上に設けられ、前記ゲート電極に接続した第１のパッドと、前記絶縁領域上において前記不純物添加領域を挟んで前記第１のパッドと対向するように設けられ、前記第２の電極に接続した第２のパッドと、前記半導体基板の上面側における前記不純物添加領域と前記絶縁領域の間であって前記第１の電極と前記第２のパッドに挟まれた位置に設けられ、前記不純物添加領域と同一導電型で不純物濃度が前記不純物添加領域の１０分の１以下である半導体領域と、を備えることを特徴とするものである。
第３の発明に係る半導体装置は、半導体基板と、前記半導体基板上に直接設けられた第１の素子と、前記半導体基板上に直接設けられた第２の素子と、前記半導体基板の上面側において、イオン注入によって設けられた、前記第１の素子と前記第２の素子との間を電気的に分離する絶縁領域と、前記絶縁領域上において、前記第１の素子と前記第２の素子の間に設けられた導体と、を備えることを特徴とするものである。
第４の発明に係る半導体装置は、半導体基板と、前記半導体基板上に直接設けられた素子と、前記半導体基板に直接設けられたビアホールと、前記半導体基板の上面側において、イオン注入によって設けられた、前記素子と前記ビアホールとの間を電気的に分離する絶縁領域と、前記絶縁領域上において、前記素子と前記ビアホールの間に設けられた導体と、を備えることを特徴とするものである。
本発明により、リーク電流を増大させることなく、絶縁領域において破壊が起こるのを防止できる。
実施の形態１に係る半導体装置の上面図である。 図１に示すＡ−Ａ´を通る半導体装置の断面を示す図である。 比較例に係る半導体装置の上面図である。 図３に示すＢ−Ｂ´を通る半導体装置の断面を示す図である。 実施の形態２に係る半導体装置の上面図である。 実施の形態３に係る半導体装置の上面図である。 実施の形態４に係る半導体装置の上面図である。 実施の形態５に係る半導体装置の上面図である。 実施の形態６に係る半導体装置の上面図である。 実施の形態７に係る半導体装置において、図１に示すＡ−Ａ´と対応する部分を通る断面を示す図である。 実施の形態８に係る半導体装置において、図１に示すＡ−Ａ´と対応する部分を通る断面を示す図である。 実施の形態９に係る半導体装置において、図１に示すＡ−Ａ´と対応する部分を通る断面を示す図である。 実施の形態１０に係る半導体装置において、図１に示すＡ−Ａ´と対応する部分を通る断面を示す図である。 実施の形態１１に係る半導体装置の上面図である。 図１４に示すＣ−Ｃ´を通る半導体装置の断面を示す図である。 実施の形態１２に係る半導体装置の上面図である。 実施の形態１２の変形例に係る半導体装置の上面図である。 実施の形態１２の変形例に係る半導体装置の上面図である。 実施の形態１２の変形例に係る半導体装置の上面図である。 実施の形態１２の変形例に係る半導体装置の上面図である。 実施の形態１２の変形例に係る半導体装置の上面図である。 実施の形態１２の変形例に係る半導体装置の上面図である。 実施の形態１２の変形例に係る半導体装置の上面図である。 実施の形態１３に係る半導体装置の上面図である。 実施の形態１３の変形例に係る半導体装置の上面図である。
実施の形態１．
以下に、実施の形態１に係る半導体装置の構成について説明する。図１は、実施の形態１に係る半導体装置の上面図である。図２は、図１に示すＡ−Ａ´を通る半導体装置の断面を示す図である。
半絶縁性ＧａＡｓ基板１０の上面側には、不純物添加領域１２が設けられている。
不純物添加領域１２は、エピタキシャル法により形成された不純物添加層である。半絶縁性ＧａＡｓ基板１０の上面側において、不純物添加領域１２の周囲には絶縁領域１４が設けられている。絶縁領域１４は、エピタキシャル法により形成した不純物添加層に、Ｂ＋、Ｈ＋、Ｈｅ、Ｏなどをイオン注入することによって形成されたものである。
不純物添加領域１２上には複数のゲート電極１６が設けられ、複数のゲート電極１６のそれぞれを挟むように複数のソース電極（第１の電極）１８及び複数のドレイン電極（第２の電極）２０が設けられている。ゲート電極１６は、不純物添加領域１２にショットキー接合する金属である。ソース電極１８及びドレイン電極２０は、不純物添加領域１２にオーミック接合する金属である。ソース電極１８は、不純物添加領域１２上に順番に形成された、ソースオーミック電極２２、ソース配線メタル２４、及びソース配線メッキ２６を備える。
半導体装置は、ソース電極１８、ゲート電極１６及びドレイン電極２０から構成されたｎ型トランジスタが、並列に複数配置された構造を有する。絶縁領域１４上において、不純物添加領域１２の一端の側には、ゲートパッド（第１のパッド）２８及びソースパッド（第３のパッド）３０が設けられている。絶縁領域１４上において、ゲートパッド２８及びソースパッド３０と不純物添加領域１２との間には、ゲート配線３２が設けられている。ゲート配線３２はドレイン電極２０の長手方向とは垂直な方向を長手方向とし、ゲートパッド２８に接続している。複数のゲート電極１６は、ゲート配線３２を介してゲートパッド２８とそれぞれ接続している。ソースパッド３０はビアホール３４上に設けられている。ソース電極１８は、ゲート配線３２上に絶縁膜又は空気（絶縁膜、空気ともに図示せず）を介して配置されたソース配線３６を介してソースパッド３０に接続している。
そして、絶縁領域１４上において、不純物添加領域１２を挟んでゲートパッド２８と対向するように、ドレインパッド（第２のパッド）３８が設けられている。ドレインパッド３８には、ドレイン電極２０がドレイン配線４０を介して接続されている。ドレインパッド３８は、絶縁領域１４上に順番に形成されたドレイン配線メタル４２及びドレイン配線メッキ４４を備える。
また、絶縁領域１４上において、ソース電極１８とドレインパッド３８の間には、導体４６が設けられている。導体４６は絶縁領域１４にショットキー接合する金属である。導体４６は、不純物添加領域１２、ゲートパッド２８及びソースパッド３０を挟むように、不純物添加領域１２に対してゲートパッド２８及びソースパッド３０が設けられた側と同じ側に開口部を有するＵ字状に設けられている。
図１に、ソース電極１８から導体４６の周囲を通ってドレインパッド３８に至る最短の経路及びソース電極１８からドレインパッド３８への直線の経路を、矢印Ｌ１及び矢印Ｌ２でそれぞれ示した。それとともに、ソースパッド３０とソース配線３６の合計の距離（通常１００μｍ程度）及び単位ゲート幅（通常数１０μｍ〜数１００μｍ）を、矢印Ｗ１及び矢印Ｗ２でそれぞれ示した。ソース電極１８から導体４６の周囲を通ってドレインパッド３８に至る最短の経路は、ソース電極１８からドレインパッド３８への直線の経路（通常数１０μｍ）より、ソースパッド３０とソース配線３６の合計の距離（通常１００μｍ程度）の２倍と、単位ゲート幅（通常数１０μｍ〜数１００μｍ）を足し合わせた距離だけ長くなっている。更に、絶縁領域１４及び導体４６を覆うように、絶縁膜４８が設けられている（図１には図示せず）。
そして、半導体装置のｎ型トランジスタを増幅素子として動作させるため、ソースパッド３０は、アース端子（図示せず）を介して接地されている。ゲートパッド２８及びドレインパッド３８には負の直流電圧及び正の直流電圧がそれぞれ印加されている。そして、ドレイン電極２０及びドレインパッド３８の電位をＶ２とし、ゲート電極１６とドレイン電極２０の間の耐圧をＢＶｇ２としたときに、導体４６の電位Ｖは、（Ｖ２−ＢＶｇ２）≦Ｖ≦Ｖ２を満たすように設定されている。（Ｖ２−ＢＶｇ２）はゲート電極１６とドレイン電極２０の間に耐圧ＢＶｇ２が印加されたときのゲート電極１６の電位である。よって、導体４６の電位Ｖは、ゲート電極１６とドレイン電極２０の間に耐圧ＢＶｇ２が印加されたときには、ゲート電極１６の電位以上に設定されている。そして、導体４６の電位Ｖは、ドレインパッド３８の電位Ｖ２以下に設定されている。この状態で、ゲートパッド２８にはＲＦ信号が入力され、増幅されたＲＦ信号がドレインパッド３８から出力される。
以下に、実施の形態１の効果を比較例と比べながら説明する。図３は、比較例に係る半導体装置の上面図である。図４は、図３に示すＢ−Ｂ´を通る半導体装置の断面を示す図である。比較例に係る半導体装置は、上述した導体４６が設けられていない点を除いて、実施の形態１に係る半導体装置と同一の構成である。
半導体装置のｎ型トランジスタを増幅素子として動作させる場合に、より高い性能を効率よく引き出すためには、ドレイン電極２０とゲート電極１６の間に、より高い電圧を印加する必要がある。従って、半導体装置の増幅素子としての信頼性を確保するためには、ソース電極１８とドレイン電極２０の間、及びゲート電極１６とドレイン電極２０の間において、十分な耐圧を確保することが重要となる。
ドレイン電極２０とゲート電極１６の間により高い電圧を印加する場合には、ゲート空乏層が不純物添加領域１２に広がる。これにより、ゲート空乏層におけるゲート電極１６近傍に電界が集中する。このため、不純物添加領域１２においては、ドレイン電極２０とソース電極１８の間に印加された電圧が、ドレイン電極２０の近傍、及びソース電極１８の近傍に集中して印加されるのを抑制できる。これらの箇所に電界が集中するのを抑制できる。これにより、不純物添加領域１２では、半導体装置の増幅素子としての信頼性を確保するため、ゲート空乏層が形成される領域の耐圧を確保すればよいことになる。
そして、絶縁領域１４は、半導体装置が室温に維持されて動作する状態では、十分な耐圧を有している。ところが、半導体装置の動作による発熱によって不純物添加領域１２の温度が上昇した場合や、半導体装置が高温環境下で動作する場合には、絶縁領域１４を介してソース電極１８とドレインパッド３８の間に電流が流れることがある。この場合、比較例に係る半導体装置では、ソース電極１８とドレインパッド３８の間に印加された電圧が、絶縁領域１４における不純物添加領域１２に隣接した第１の領域５０及びドレインパッド３８に隣接した第２の領域５２に集中して印加される。この結果、これらの領域に電界が集中する。
このため、比較例に係る半導体装置では、これらの領域に集中した電界は、ゲート空乏層が形成される領域に集中する電界よりも強くなる。この場合には、不純物添加領域１２を介したソース電極１８とドレイン電極２０の間の耐圧よりも、絶縁領域１４を介したソース電極１８とドレインパッド３８の間の耐圧の方が低くなる。これにより、ゲート空乏層が形成される領域の耐圧を確保したとしても、比較例では、半導体装置の破壊が絶縁領域１４において起こる。
この問題に対処するために、絶縁領域１４の耐圧を高くするには、イオン注入におけるドーズ量を増やせばよい。ところが、ドーズ量を増やした場合には、絶縁領域１４を介してリークする電流が増大する。これにより、比較例に係る半導体装置を高周波で動作させる場合にはロスが増大したり、信頼性が低下するなどの問題が生じる。
一方、本実施形態に係る半導体装置では、絶縁領域１４上において、ソース電極１８とドレインパッド３８の間に導体４６が設けられている。そして、導体４６の電位Ｖは、ドレインパッド３８の電位Ｖ２以下に設定されている。このため、ソース電極１８と導体４６の間には、ソース電極１８とドレインパッド３８の間に印加された電圧以下の電圧が印加される。これにより、絶縁領域１４における導体４６下側の第３の領域５４にも電界が集中する。この結果、第１の領域５０及び第２の領域５２に電界が集中するのを緩和できる。従って、ドーズ量を増やすことなく、不純物添加領域１２を介したソース電極１８とドレイン電極２０の間の耐圧よりも、絶縁領域１４を介したソース電極１８とドレインパッド３８の間の耐圧を高くできる。
また、導体４６の電位Ｖは、ゲート電極１６とドレイン電極２０の間に耐圧ＢＶｇ２が印加されたときには、ゲート電極１６の電位（Ｖ２−ＢＶｇ２）以上に設定されている。従って、このときには、絶縁領域１４を介して導体４６とドレイン電極２０の間に印加される電圧は、不純物添加領域１２を介してゲート電極１６とドレイン電極２０の間に印加される電圧以下となる。従って、ドーズ量を増やすことなく、絶縁領域１４を介した導体４６とドレインパッド３８の間の耐圧を、不純物添加領域１２を介したゲート電極１６とドレイン電極２０の間の耐圧以上にまで、高くできる。
以上により、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを防止できる。そして、ソース電極１８とドレイン電極２０の間により高い電圧を印加できる半導体装置の設計が可能になる。
また、比較例の説明で述べた通り、ソース電極１８とドレインパッド３８の間に印加された電圧は、ソース電極１８とドレインパッド３８の間に均等には分配されない。このため、ソース電極１８から絶縁領域１４を介してドレインパッド３８に至る経路の距離が多少長くなっても、ソース電極１８とドレインパッド３８の間の耐圧の低下はそれほどは抑制されない。ところが、本実施形態では、ソース電極１８から導体４６の周囲を通ってドレインパッド３８に至る最短の経路は、ソース電極１８からドレインパッド３８への直線の経路（通常数１０μｍ）より、ソースパッドとソース配線３６の合計の距離（通常１００μｍ程度）の２倍と、単位ゲート幅（通常数１０μｍ〜数１００μｍ）を足し合わせた距離だけ長い。ソース電極１８からドレインパッド３８に至る経路で導体４６が設けられていない経路の距離は、導体４６が図１に示すＡ−Ａ´間だけに設けられている場合よりも大幅に長くなっている。これにより、絶縁領域１４を介したソース電極１８とドレインパッド３８の間の耐圧をより効果的に高くすることができる。
そして、導体４６は絶縁領域１４にショットキー接合する金属である。このため、絶縁領域１４を介してソース電極１８とドレインパッド３８の間に電流が流れたとしても、導体４６に電流が流れるのを防止できる。そして、導体４６を、ショットキー接合する金属であるゲート電極１６と同時に形成することができる。
なお、導体４６は絶縁領域１４にショットキー接合する金属ではなく、オーミック接合する金属でも構わない。この場合には、上述の効果以外に、導体４６をソース電極１８と同時に形成できるという効果が得られる。また、導体４６は不純物添加領域１２と同一導電型の半導体でも構わない。上述した効果が同様に得られる。
そして、導体４６がオーミック接合する金属である場合や、不純物添加領域１２と同一導電型の半導体である場合には、ソース電極１８の電位をＶ1とし、ドレイン電極２０の電位をＶ２としたとき、導体４６の電位Ｖ は、Ｖ1≦Ｖ≦Ｖ２を満たすように設定すればよい。このようにすれば、導体４６に電流が流れるのを防止できる。
また、導体４６の電位Ｖは、ソース電極１８とドレインパッド３８の間の電位差を抵抗分割して得た電位差を、ソース電極１８の電位に加えた電位に設定してもよい。この場合には、導体４６の電位がドレインパッド３８の電位に近づくため、第２の領域５２に電界が集中するのをより効果的に緩和できる。
なお、導体４６は、主に、ソース電極１８とドレインパッド３８の間における絶縁領域１４の特性に影響する。導体４６が半導体装置のｎ型トランジスタの特性に実質的な影響を与えることはない。ただし、導体４６の浮遊容量がｎ型トランジスタの容量に付加されるといった軽微な影響がそれに及ぶことはある。
実施の形態２．
以下に、実施の形態２に係る半導体装置の構成及び効果について、実施の形態１とは異なる点のみを説明する。図５は、実施の形態２に係る半導体装置の上面図である。導体４６は不純物添加領域１２を取囲むように設けられている。つまり、ソース電極１８から絶縁領域１４を介してドレインパッド３８に至る経路の全てに、導体４６が設けられている。
上述の通り、実施の形態１に係る半導体装置では、ソース電極１８からドレインパッド３８に至る経路で導体４６が設けられていない経路が存在している。一方、本実施形態に係る半導体装置では、そのような経路は存在していない。このため、ソース電極１８から絶縁領域１４を介してドレインパッド３８に至る経路の全てにおいて、導体４６とドレインパッド３８の間の耐圧を高くできる。従って、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを、実施の形態１より効果的に防止できる。
実施の形態３．
以下に、実施の形態３に係る半導体装置の構成及び効果について、実施の形態１とは異なる点のみを説明する。図６は、実施の形態３に係る半導体装置の上面図である。導体４６はゲート配線３２の両端と接続し、ゲート配線３２を介してゲート電極１６と接続している。このため、導体４６の電位Ｖは、ゲート電極１６の電位に設定される。
実施の形態１に係る半導体装置では、導体４６の電位を低く設定するほど、第１の領域５０に電界が集中するのを緩和する効果は大きくなる。また、実施の形態１において、導体４６の電位Ｖを（Ｖ２−ＢＶｇ２）≦Ｖ≦Ｖ２を満たすように設定する場合、ゲート電極１６とドレイン電極２０の間に耐圧ＢＶｇ２が印加されたとき、導体４６に設定できる最も低い電位はゲート電極１６の電位となる。このため、導体４６の電位Ｖがゲート電極１６の電位に設定される場合、第１の領域５０に電界が集中するのを、実施の形態１において最大限緩和した場合と同程度に緩和できる。
この結果、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを、実施の形態１で最も効果が得られる場合と同程度に防止できる。
実施の形態４．
以下に、実施の形態４に係る半導体装置の構成及び効果について、実施の形態３とは異なる点のみを説明する。図７は、実施の形態４に係る半導体装置の上面図である。導体４６及びゲート電極１６の複数組のそれぞれが、ゲート配線３２とともにソース電極１８を取囲むように、リング形状に一体形成されている。
このため、ソース電極１８とドレイン配線４０の間の経路で導体４６が設けられていない図６に示した隙間の経路５６は、図７に示すように導体４６で塞がれる。これにより、絶縁領域１４を介したソース電極１８とドレイン配線４０の間の耐圧も高くできる。この結果、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを、実施の形態３より効果的に防止できる。
実施の形態５．
以下に、実施の形態５に係る半導体装置の構成及び効果について、実施の形態１とは異なる点のみを説明する。図８は、実施の形態５に係る半導体装置の上面図である。導体４６はソースパッド３０を介してソース電極１８と接続している。このため、導体４６の電位はソース電極１８の電位に設定される。
実施の形態１に係る半導体装置では、導体４６の電位がソース電極１８と等電位に設定されると、第１の領域５０に電界が集中するのを、特に効果的に緩和できる。このため、本実施形態では、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを、実施の形態１で特に効果が得られる場合と同程度に防止できる。
実施の形態６．
以下に、実施の形態６に係る半導体装置の構成及び効果について、実施の形態１とは異なる点のみを説明する。図９は、実施の形態６に係る半導体装置の上面図である。
絶縁領域１４上において、第１の導体５８、第２の導体６０及び第３の導体６２が、ソース電極１８からドレインパッド３８に向かって順番に並べられるように設けられている。第１の導体５８は、絶縁領域１４にショットキー接合する金属（第１の金属）でああり、第２の導体６０は、絶縁領域１４にオーミック接触する金属であり、第３の導体６２は、絶縁領域１４にショットキー接合する金属（第２の金属）である。
絶縁領域１４を介してソース電極１８とドレインパッド３８の間に電流が流れた場合、ソース電極１８、第１の導体５８、第２の導体６０、第３の導体６２、及びドレインパッド３８が、カスコード接続を形成する。このため、ソース電極１８とドレインパッド３８の間の電圧が、ソース電極１８と第２の導体６０の間、及び第２の導体６０とドレインパッド３８の間に等分される。この結果、絶縁領域１４において、第１の導体５８、第２の導体６０、及び第３の導体６２の下側の領域に、均等に電界がかかる。
このため、第１の領域５０及び第２の領域５２に電界が集中するのを緩和するのとともに、絶縁領域１４において特定の箇所に電界が集中するのを防止できる。これにより、絶縁領域１４を介したソース電極１８とドレインパッド３８の間の耐圧を、実施の形態１より効果的に高くできる。従って、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを、実施の形態１より効果的に防止できる。
なお、第２の導体６０は、絶縁領域１４にオーミック接触する金属ではなく、不純物添加領域１２と同一導電型の半導体としてもよい。この場合にも、同一の効果が得られる。
また、第１の導体５８、第２の導体６０及び第３の導体６２は、全てが絶縁領域１４にショットキー接合する金属でも構わないし、全てが絶縁領域１４にオーミック接触する金属でも構わない。この場合にも、絶縁領域１４において、第１の導体５８、第２の導体６０及び第３の導体６２の下側の領域に、電界が集中することになる。リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを、実施の形態１より効果的に防止できる。
実施の形態７．
以下に、実施の形態７に係る半導体装置の構成及び効果について、実施の形態１とは異なる点のみを説明する。図１０は、実施の形態７に係る半導体装置において、図１に示すＡ−Ａ´と対応する部分を通る断面を示す図である。
ソース電極１８のソース配線メッキ２６が、導体４６よりドレインパッド３８に近い側まで延在し、絶縁膜４８を介して導体４６を覆っている。上述したように、実施の形態１においては、絶縁領域１４における導体４６下側の第３の領域５４にも、電界が集中する。本実施形態では、導体４６を覆っているソース電極１８に印加された電圧の影響により、第３の領域５４に集中した電界が緩和される。このため、絶縁領域１４を介したソース電極１８とドレインパッド３８の間の耐圧を、実施の形態１より効果的に高くすることができる。従って、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを、実施の形態１より効果的に防止できる。
実施の形態８．
以下に、実施の形態８に係る半導体装置の構成及び効果について、実施の形態１とは異なる点のみを説明する。図１１は、実施の形態８に係る半導体装置において、図１に示すＡ−Ａ´と対応する部分を通る断面を示す図である。
導体４６は、絶縁領域１４の上面側の窪み６４に設けられている。これにより、導体４６下側において電界が集中する第３の領域５４が、実施の形態１よりも広い範囲となる。第１の領域５０及び第２の領域５２に電界が集中するのを、実施の形態１より効果的に緩和できる。このため、絶縁領域１４を介したソース電極１８とドレインパッド３８の間の耐圧を、実施の形態１より効果的に高くできる。従って、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを、実施の形態１より効果的に防止できる。
実施の形態９．
以下に、実施の形態９に係る半導体装置の構成及び効果について、実施の形態８とは異なる点のみを説明する。図１２は、実施の形態９に係る半導体装置において、図１に示すＡ−Ａ´と対応する部分を通る断面を示す図である。
導体４６は、ドレインパッド３８側に突出して絶縁領域１４とは離れるように設けられた突出部６６を有する。この突出部６６に印加された電圧の影響により、第３の領域５４に集中した電界を緩和できる。このため、絶縁領域１４を介したソース電極１８とドレインパッド３８の間の耐圧を、実施の形態８より効果的に高くできる。従って、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを、実施の形態８より効果的に防止できる。
なお、導体４６はソース電極１８側に突出した突出部を有するものでもよい。導体４６にソース電極１８よりもドレインパッド３８に近い電圧が印加されている場合には、こちらの方が、高い効果を得られる。
実施の形態１０．
以下に、実施の形態１０に係る半導体装置の構成及び効果について、実施の形態１とは異なる点のみを説明する。図１３は、実施の形態１０に係る半導体装置において、図１に示すＡ−Ａ´と対応する部分を通る断面を示す図である。
導体４６は絶縁膜４８を介して絶縁領域１４上に設けられている。これにより、第３の領域５４に集中した電界は緩和される。これにより、絶縁領域１４において、第３の領域５４に集中した電界を原因として破壊が生じるのを防止できる。このため、絶縁領域１４介したソース電極１８とドレインパッド３８の間の耐圧を、実施の形態１より効果的に高くできる。従って、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを、実施の形態１より効果的に防止できる。
実施の形態１１．
以下に、実施の形態１１に係る半導体装置の構成について、実施の形態１とは異なる点のみを説明する。図１４は、実施の形態１１に係る半導体装置の上面図である。図１５は、図１４に示すＣ−Ｃ´を通る半導体装置の断面を示す図である。
実施の形態１に係る半導体装置とは異なり、絶縁領域１４上において、ソース電極１８とドレインパッド３８の間に、導体４６が設けられていない。そして、半絶縁性ＧａＡｓ基板１０の上面側における不純物添加領域１２と絶縁領域１４の間には、不純物添加領域１２を取囲むように、半導体領域６８が設けられている。半導体領域６８は、ソース電極１８とドレインパッド３８に挟まれた位置に設けられている。また、半導体領域６８は、不純物添加領域１２と同一導電型で不純物濃度が不純物添加領域１２の１０分の１以下である。これにより、半導体領域６８は、ソース電極１８の電位よりも高く、ドレインパッド３８の電位よりも低い電位に設定される。
以下に、実施の形態１１の効果を、上述した比較例と比べながら説明する。
比較例に係る半導体装置では、図４に示したように、不純物添加領域１２と絶縁領域１４の間に、半導体領域６８が設けられていない。そして、絶縁領域１４における第１の領域５０及び第２の領域５２に電界が集中する。一方、本実施形態に係る半導体装置では、半導体領域６８は、ソース電極１８の電位よりも高く、ドレインパッド３８の電位よりも低い電位に設定される。このため、比較例で第１の領域５０に印加された電圧は、半導体領域６８の不純物添加領域１２に隣接した第４の領域７０、及び絶縁領域１４の半導体領域６８に隣接した第５の領域７２の両方に分割されて印加される。
従って、絶縁領域１４において、電界が集中するのを緩和できる。不純物添加領域１２を介したソース電極１８とドレイン電極２０の間の耐圧よりも、絶縁領域１４を介したソース電極１８とドレインパッド３８の間の耐圧を高くできる。以上により、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを防止できる。
実施の形態１２．
以下に、実施の形態１２に係る半導体装置の構成について説明する。図１６は、実施の形態１２に係る半導体装置の上面図である。
半絶縁性ＧａＡｓ基板１０上には、第１のｎ型トランジスタ（第１の素子）８０及び第２のｎ型トランジスタ（第２の素子）８２が直接設けられている。そして、半絶縁性ＧａＡｓ基板１０の上面側において、第１のｎ型トランジスタ８０と第２のｎ型トランジスタ８２の間を電気的に分離する絶縁領域１４がイオン注入によって設けられている。
そして、第１のｎ型トランジスタ８０は、半絶縁性ＧａＡｓ基板１０の上面側に設けられた第１の不純物添加領域８４、第１のゲート電極８６、第１のソース電極８８、及び第１のドレイン電極９０を有する。また、第１のｎ型トランジスタ８０は、第１のゲートパッド９２、第１のソースパッド９４及び第１のドレインパッド９６を有する。
第１のゲート電極８６は、第１の不純物添加領域８４上に直接設けられている。第１のソース電極８８及び第１のドレイン電極９０は、第１のゲート電極８６を挟むように、第１の不純物添加領域８４上に直接設けられている。第１のゲートパッド９２、第１のソースパッド９４及び第１のドレインパッド９６は、絶縁領域１４上に直接設けられている。第１のゲート電極８６、第１のソース電極８８及び第１のドレイン電極９０は、第１のゲートパッド９２、第１のソースパッド９４及び第１のドレインパッド９６にそれぞれ接続している。
また、第２のｎ型トランジスタ８２は、半絶縁性ＧａＡｓ基板１０の上面側に設けられた第２の不純物添加領域９８、第２のゲート電極１００、第２のソース電極１０２、及び第２のドレイン電極１０４を有する。また、第２のｎ型トランジスタ８２は、第２のゲートパッド１０６、第２のソースパッド１０８及び第２のドレインパッド１１０を有する。
第２のゲート電極１００は、第２の不純物添加領域９８上に直接設けられている。第２のソース電極１０２及び第２のドレイン電極１０４は、第２のゲート電極１００を挟むように、第２の不純物添加領域９８上に直接設けられている。第２のゲートパッド１０６、第２のソースパッド１０８及び第２のドレインパッド１１０は、絶縁領域１４上に直接設けられている。第２のゲート電極１００、第２のソース電極１０２及び第２のドレイン電極１０４は、第２のゲートパッド１０６、第２のソースパッド１０８及び第２のドレインパッド１１０にそれぞれ接続している。
更に、絶縁領域１４上において、第１のｎ型トランジスタ８０と第２のｎ型トランジスタ８２の間に導体４６が設けられている。導体４６は、第１のドレイン電極９０及び第１のドレインパッド９６と、第２のソース電極１０２及び第２のソースパッド１０８との間に設けられている。
そして、第１のｎ型トランジスタ８０及び第２のｎ型トランジスタ８２を増幅素子として動作させる場合、第１のソースパッド９４及び第２のソースパッド１０８は接地される。また、第１のゲートパッド９２及び第２のゲートパッド１０６には、負の直流電圧が印加される。第１のドレインパッド９６及び第２のドレインパッド１１０には、正の直流電圧が印加される。この状態で、第１のゲートパッド９２及び第２のゲートパッド１０６にはＲＦ信号が入力され、増幅されたＲＦ信号が第１のドレインパッド９６及び第２のドレインパッド１１０から出力される。
上述の通り、導体４６は、第１のドレイン電極９０及び第１のドレインパッド９６と、第２のソース電極１０２及び第２のソースパッド１０８との間に設けられている。このため、第２のソース電極１０２及び第２のソースパッド１０８と、導体４６との間には、第２のソース電極１０２及び第２のソースパッド１０８と、第１のドレイン電極９０及び第１のドレインパッド９６との間に印加された電圧以下の電圧が印加される。
これにより、絶縁領域１４において、導体４６下側の領域に電界が集中する。このため、絶縁領域１４において、第１のドレイン電極９０、第１のドレインパッド９６、第２のソース電極１０２、及び第２のソースパッド１０８に隣接する領域に集中する電界を緩和できる。従って、第２のソース電極１０２及び第２のソースパッド１０８と、第１のドレイン電極９０及び第１のドレインパッド９６との間の絶縁領域１４を介した耐圧を高くできる。
以上により、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを防止できる。また、第１のｎ型トランジスタ８０及び第２のｎ型トランジスタ８２のように隣接する複数のトランジスタを、近づけて配置することが可能になる。このため、半導体装置のサイズを小さくできる。
以下に、本実施形態の変形例について説明する。図１７〜図２３は、実施の形態１２の変形例に係る半導体装置の上面図である。
図１７に示す変形例では、導体４６が、第１のｎ型トランジスタ８０を取囲むように設けられている。絶縁領域１４を介して、第２のソース電極１０２及び第２のソースパッド１０８から、第１のドレイン電極９０及び第１のドレインパッド９６に至る全ての経路に、導体４６が設けられている。このため、より高い効果が得られる。
図１８に示す変形例では、第２のｎ型トランジスタ８２ではなく、抵抗素子１１２が半絶縁性ＧａＡｓ基板１０上に直接設けられている。そして、絶縁領域１４上において、第１のｎ型トランジスタ８０と抵抗素子１１２の間に導体４６が設けられている。これにより、絶縁領域１４において、第１のドレイン電極９０、第１のドレインパッド９６、及び抵抗素子１１２に隣接する領域に集中する電界を緩和できる。このため、第１のドレイン電極９０及び第１のドレインパッド９６と、抵抗素子１１２との間の絶縁領域１４を介した耐圧を高くできる。このため、同様の効果が得られる。
図１９に示す変形例では、第２のｎ型トランジスタ８２ではなく、ビアホール１１４が半絶縁性ＧａＡｓ基板１０に直接設けられている。そして、絶縁領域１４上において、第１のｎ型トランジスタ８０とビアホール１１４の間に導体４６が設けられている。これにより、絶縁領域１４において、第１のドレイン電極９０、第１のドレインパッド９６、及びビアホール１１４に隣接する領域に集中する電界を緩和できる。このため、第１のドレイン電極９０及び第１のドレインパッド９６と、ビアホール１１４との間の絶縁領域１４を介した耐圧を高くできる。このため、同様の効果が得られる。
図２０に示す変形例では、第２のｎ型トランジスタ８２ではなく、ＭＩＭキャパシタ１１６が半絶縁性ＧａＡｓ基板１０に直接設けられている。そして、絶縁領域１４上において、第１のｎ型トランジスタ８０とＭＩＭキャパシタ１１６の間に導体４６が設けられている。これにより、絶縁領域１４において、第１のドレイン電極９０、第１のドレインパッド９６、及びＭＩＭキャパシタ１１６に隣接する領域に集中する電界を緩和できる。このため、第１のドレイン電極９０及び第１のドレインパッド９６と、ＭＩＭキャパシタ１１６との間の絶縁領域１４を介した耐圧を高くできる。このため、同様の効果が得られる。
図２１に示す変形例では、第３のドレインパッド１１８が、第１のｎ型トランジスタ８０の外側において半絶縁性ＧａＡｓ基板１０上に直接設けられている。第３のドレインパッド１１８は、第１のドレインパッド９６に接続している。抵抗素子１１２が半絶縁性ＧａＡｓ基板１０上に直接設けられている。そして、絶縁領域１４上において、導体４６が、第３のドレインパッド１１８と抵抗素子１１２との間に設けられている。このため、第３のドレインパッド１１８と抵抗素子１１２との間の絶縁領域１４を介した耐圧を高くできる。このため、同様の効果が得られる。
図２２に示す変形例では、第３のドレインパッド１１８が、第１のｎ型トランジスタ８０の外側において半絶縁性ＧａＡｓ基板１０上に直接設けられている。第３のドレインパッド１１８は、第１のドレインパッド９６に接続している。ビアホール１１４が半絶縁性ＧａＡｓ基板１０に直接設けられている。そして、導体４６が、絶縁領域１４上において、第３のドレインパッド１１８とビアホール１１４の間に設けられている。これにより、第３のドレインパッド１１８とビアホール１１４との間の絶縁領域１４を介した耐圧を高くできる。このため、同様の効果が得られる。
図２３に示す変形例では、第３のドレインパッド１１８が、第１のｎ型トランジスタ８０の外側において半絶縁性ＧａＡｓ基板１０上に直接設けられている。第３のドレインパッド１１８は、第１のドレインパッド９６に接続している。ＭＩＭキャパシタ１１６が半絶縁性ＧａＡｓ基板１０上に直接設けられている。そして、導体４６が、絶縁領域１４上において、第３のドレインパッド１１８とＭＩＭキャパシタ１１６の間に設けられている。これにより、第３のドレインパッド１１８とＭＩＭキャパシタ１１６との間の絶縁領域１４を介した耐圧を高くできる。このため、同様の効果が得られる。
また、変形例としては、第１のｎ型トランジスタ８０ではなく、抵抗素子又はＭＩＭキャパシタが半絶縁性ＧａＡｓ基板１０上に直接設けられている半導体装置も考えられる（図示せず）。この変形例では、絶縁領域１４上において、抵抗素子又はＭＩＭキャパシタと、第２のｎ型トランジスタ８２との間に導体４６が設けられている。これにより、抵抗素子又はＭＩＭキャパシタ、第２のソース電極１０２、及び第２のソースパッド１０８に隣接する領域に集中する電界を緩和できる。このため、抵抗素子又はＭＩＭキャパシタと、第２のソース電極１０２及び第２のソースパッド１０８との間の絶縁領域１４を介した耐圧を高くできる。このため、同様の効果が得られる。
更に、変形例としては、第１のｎ型トランジスタ８０ではなく、第１の抵抗素子又は第１のＭＩＭキャパシタが半絶縁性ＧａＡｓ基板１０上に直接設けられ、第２のｎ型トランジスタ８２ではなく、第２の抵抗素子又は第２のＭＩＭキャパシタが半絶縁性ＧａＡｓ基板１０上に直接設けられている半導体装置も考えられる（図示せず）。この変形例では、絶縁領域１４上において、第１の抵抗素子又は第１のＭＩＭキャパシタと、第２抵抗素子又は第２のＭＩＭキャパシタとの間に導体４６が設けられている。これにより、第１の抵抗素子又は第１のＭＩＭキャパシタに隣接する領域、及び第２の抵抗素子又は第２のＭＩＭキャパシタに隣接する領域に集中する電界を緩和できる。このため、第１の抵抗素子又は第１のＭＩＭキャパシタと、第２の抵抗素子又は第２のＭＩＭキャパシタとの間の絶縁領域１４を介した耐圧を高くできる。このため、同様の効果が得られる。また、この変形例では、第２の抵抗素子又は第２のＭＩＭキャパシタの代わりに、ビアホールが半絶縁性ＧａＡｓ基板１０上に直接設けられていてもよい。同様の効果が得られる。
実施の形態１３．
以下に、実施の形態１３に係る半導体装置の構成及び効果について、実施の形態１２と異なる点のみを説明する。図２４は、実施の形態１３に係る半導体装置の上面図である。導体４６は、ゲート配線３２を介して第１のゲート電極８６と接続するように設けられている。このため、導体４６の電位Ｖは、ゲート電極１６の電位に設定され、実施の形態１２の場合より低く設定できる。
導体４６の電位を低く設定するほど、絶縁領域１４において、第２のソース電極１０２及び第２のソースパッド１０８に隣接する領域に集中する電界を緩和する効果は大きくなる。従って、第２のソース電極１０２及び第２のソースパッド１０８と、第１のドレイン電極９０及び第１のドレインパッド９６との間の絶縁領域１４を介した耐圧を、実施の形態１２より高くできる。従って、リーク電流を増大させることなく、絶縁領域１４において破壊が起こるのを、実施の形態１２より効果的に防止できる。また、隣接する複数のトランジスタを、実施の形態１２よりも近づけて配置することが可能になる。このため、半導体装置のサイズを、実施の形態１２よりも小さくできる。
図２５は、実施の形態１３の変形例に係る半導体装置の上面図である。導体４６に抵抗素子１１２が設けられ、導体４６が抵抗素子１１２を介して第１のゲート電極８６に接続している。この場合、第１のゲートパッド９２に入力されたＲＦ信号が、導体４６側に入力されることを防止できる。これにより、第１のｎ型トランジスタ８０が高周波で動作する場合に、導体４６の電圧が一定に維持される。このため、第２のソース電極１０２及び第２のソースパッド１０８と、第１のドレイン電極９０及び第１のドレインパッド９６との間の絶縁領域１４を介した耐圧を、実施の形態１２と比較して、安定的に高くできる。なお、この変形例では、抵抗素子１１２の代わりに、インダクタを設けても、同様の効果が得られる。
１０ 半絶縁性ＧａＡｓ基板
１２ 不純物添加領域
１４ 絶縁領域
１６ ゲート電極
１８ ソース電極（第１の電極）
２０ ドレイン電極
２８ ゲートパッド（第１のパッド）
３０ ソースパッド
３２ ゲート配線
３４、１１４ ビアホール
３８ ドレインパッド
４６ 導体
４８ 絶縁膜
６４ 窪み
６６ 突出部
６８ 半導体領域
８０ 第１のｎ型トランジスタ（第１の素子）
８２ 第２のｎ型トランジスタ（第２の素子）
８４ 第１の不純物添加領域
８６ 第１のゲート電極
８８ 第１のソース電極
９０ 第１のドレイン電極
９２ 第１のゲートパッド
９４ 第１のソースパッド
９６ 第１のドレインパッド
９８ 第２の不純物添加領域
１００ 第２のゲート電極
１０２ 第２のソース電極
１０４ 第２のドレイン電極
１０６ 第２のゲートパッド
１０８ 第２のソースパッド
１１０ 第２のドレインパッド
１１２ 抵抗素子
１１６ ＭＩＭキャパシタ

Claims (30)

  1. 半導体基板と、
    前記半導体基板の上面側に設けられた不純物添加領域と、
    前記半導体基板の上面側において、イオン注入によって前記不純物添加領域の周囲に設けられた絶縁領域と、
    前記不純物添加領域上に設けられたゲート電極と、
    前記ゲート電極を挟むように前記不純物添加領域上に設けられた第１の電極及び第２の電極と、
    前記絶縁領域上に設けられ、前記ゲート電極に接続した第１のパッドと、
    前記絶縁領域上において前記不純物添加領域を挟んで前記第１のパッドと対向するように設けられ、前記第２の電極に接続した第２のパッドと、
    前記絶縁領域上において、前記第１の電極と前記第２のパッドの間に設けられた導体と、
    を備えることを特徴とする半導体装置。
  2. 前記導体は前記絶縁領域にショットキー接合する金属であることを特徴とする請求項１に記載の半導体装置。
  3. 前記導体は前記絶縁領域にオーミック接合する金属であることを特徴とする請求項１に記載の半導体装置。
  4. 前記導体は前記不純物添加領域と同一導電型の半導体であることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２の電極の電位をＶ２とし、前記ゲート電極と前記第２の電極の間の耐圧をＢVｇ２としたとき、前記導体の電位Ｖは、(Ｖ２−ＢVｇ２)≦Ｖ≦Ｖ２を満たすように設定されていること特徴とする請求項２に記載の半導体装置。
  6. 前記第１の電極の電位をＶ１とし、前記第２の電極の電位をＶ２としたとき、前記導体の電位Ｖは、Ｖ１≦Ｖ≦Ｖ２を満たすように設定されていることを特徴とする請求項３又は４に記載の半導体装置。
  7. 前記導体の電位は、前記第１の電極と前記第２のパッドの間の電位差を抵抗分割して得た電位差を、前記第１の電極の電位に加えた電位に設定されていることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
  8. 前記導体は前記不純物添加領域を取囲むことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記絶縁領域上において、前記不純物添加領域に対して前記第１のパッドが設けられた側と同じ側に設けられ、前記第１の電極に接続した第３のパッドを更に備え、
    前記導体は、前記不純物添加領域、前記第１及び第３のパッドを挟むように、前記不純物添加領域に対して前記第１のパッドが設けられた側と同じ側に開口部を有するＵ字状に設けられていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  10. 前記導体は、前記ゲート電極と接続していることを特徴とする請求項２に記載の半導体装置。
  11. 前記導体及び前記ゲート電極は、前記第１の電極を取囲むようにリング形状に一体形成されたことを特徴とする請求項１０に記載の半導体装置。
  12. 前記導体が、前記第１の電極と接続していることを特徴とする請求項２に記載の半導体装置。
  13. 前記導体は、前記第１の電極から前記第２のパッドに向かって順番に並べられた複数の導体を含むことを特徴とする請求項１に記載の半導体装置。
  14. 前記複数の導体は、前記第１の電極から前記第２のパッドに向かって順番に並べられた、前記絶縁領域にショットキー接合する第１の金属と、前記絶縁領域にオーミック接触する金属若しくは前記不純物添加領域と同一導電型の半導体と、前記絶縁領域にショットキー接合する第２の金属と、を含むことを特徴とする請求項１３に記載の半導体装置。
  15. 前記絶縁領域上において、前記導体を覆うように設けられた絶縁膜を更に備え、
    前記第１の電極は前記絶縁膜を介して前記導体を覆っていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
  16. 前記導体は、前記絶縁領域の上面側の窪みに設けられたことを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。
  17. 前記導体は、前記第２のパッド側又は前記第１の電極側に突出して前記絶縁領域とは離れるように設けられた突出部を有すること特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
  18. 前記絶縁領域上に絶縁膜を更に備え、
    前記導体は前記絶縁膜を介して前記絶縁領域上に設けられていることを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。
  19. 半導体基板と、
    前記半導体基板の上面側に設けられた不純物添加領域と、
    前記半導体基板の上面側において、イオン注入によって前記不純物添加領域の周囲に設けられた絶縁領域と、
    前記不純物添加領域上に設けられたゲート電極と、
    前記ゲート電極を挟むように前記不純物添加領域上に設けられた第１の電極及び第２の電極と、
    前記絶縁領域上に設けられ、前記ゲート電極に接続した第１のパッドと、
    前記絶縁領域上において前記不純物添加領域を挟んで前記第１のパッドと対向するように設けられ、前記第２の電極に接続した第２のパッドと、
    前記半導体基板の上面側における前記不純物添加領域と前記絶縁領域の間であって前記第１の電極と前記第２のパッドに挟まれた位置に設けられ、前記不純物添加領域と同一導電型で不純物濃度が前記不純物添加領域の１０分の１以下である半導体領域と、
    を備えることを特徴とする半導体装置。
  20. 半導体基板と、
    前記半導体基板上に直接設けられた第１の素子と、
    前記半導体基板上に直接設けられた第２の素子と、
    前記半導体基板の上面側において、イオン注入によって設けられた、前記第１の素子と前記第２の素子との間を電気的に分離する絶縁領域と、
    前記絶縁領域上において、前記第１の素子と前記第２の素子の間に設けられた導体と、を備えることを特徴とする半導体装置。
  21. 前記第１の素子は第１のトランジスタであり、
    前記第１のトランジスタは、前記半導体基板の上面側に設けられた第１の不純物添加領域と、前記第１の不純物添加領域上に直接設けられた第１のゲート電極と、前記第１のゲート電極を挟むように前記第１の不純物添加領域上に直接設けられた第１のソース電極及び第１のドレイン電極と、前記絶縁領域上に直接設けられ、前記第１のドレイン電極に接続したドレインパッドと、を有し、
    前記導体は、前記第１のドレイン電極及び前記ドレインパッドと、前記第２の素子との間に設けられたことを特徴とする請求項２０に記載の半導体装置。
  22. 前記第２の素子は第２のトランジスタであり、
    前記第２のトランジスタは、前記半導体基板の上面側に設けられた第２の不純物添加領域と、前記第２の不純物添加領域上に直接設けられた第２のゲート電極と、前記第２のゲート電極を挟むように前記第２の不純物添加領域上に直接設けられた第２のソース電極及び第２のドレイン電極と、前記絶縁領域上に直接設けられ、前記第２のソース電極に接続したソースパッドと、を有し、
    前記導体は、前記第１のドレイン電極及び前記ドレインパッドと、前記第２のソース電極及び前記ソースパッドとの間に設けられたことを特徴とする請求項２１に記載の半導体装置。
  23. 前記第２の素子は抵抗又はＭＩＭであることを特徴とする請求項２１に記載の半導体装置。
  24. 前記導体は前記第１のゲート電極と接続していることを特徴とする請求項２０〜２３のいずれか１項に記載の半導体装置。
  25. 前記導体は、抵抗又はインダクタを介して前記第１のゲート電極と接続していることを特徴とする請求項２４に記載の半導体装置。
  26. 前記第１の素子は第１のトランジスタであり、
    前記第１のトランジスタは、前記半導体基板の上面側に設けられた第１の不純物添加領域と、前記第１の不純物添加領域上に直接設けられた第１のゲート電極と、前記第１のゲート電極を挟むように前記第１の不純物添加領域上に直接設けられた第１のソース電極及び第１のドレイン電極と、前記絶縁領域上に直接設けられ、前記第１のソース電極に接続したソースパッドと、を有し、
    前記第２の素子は抵抗又はＭＩＭであり、
    前記導体は、前記第１のソース電極及び前記ソースパッドと、前記抵抗又は前記ＭＩＭとの間に設けられたことを特徴とする請求項２０に記載の半導体装置。
  27. 前記第１の素子は抵抗又はＭＩＭであり、前記第２の素子は抵抗又はＭＩＭであることを特徴とする請求項２０に記載の半導体装置。
  28. 半導体基板と、
    前記半導体基板上に直接設けられた素子と、
    前記半導体基板に直接設けられたビアホールと、
    前記半導体基板の上面側において、イオン注入によって設けられた、前記素子と前記ビアホールとの間を電気的に分離する絶縁領域と、
    前記絶縁領域上において、前記素子と前記ビアホールの間に設けられた導体と、を備えることを特徴とする半導体装置。
  29. 前記素子はトランジスタであり、
    前記トランジスタは、前記半導体基板の上面側に設けられた不純物添加領域と、前記不純物添加領域上に直接設けられたゲート電極と、前記ゲート電極を挟むように前記不純物添加領域上に直接設けられたソース電極及びドレイン電極と、前記絶縁領域上に直接設けられ、前記ドレイン電極に接続したドレインパッドと、を有し、
    前記導体は、前記ドレイン電極及び前記ドレインパッドと、前記ビアホールとの間に設けられたことを特徴とする請求項２８に記載の半導体装置。
  30. 前記素子は抵抗又はＭＩＭであることを特徴とする請求項２８に記載の半導体装置。
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