TWI577020B - 高壓金氧半導體電晶體元件 - Google Patents

Description

高壓金氧半導體電晶體元件

本發明有關於一種高壓金氧半導體(high voltage metal-oxide-semiconductor，以下簡稱為HV MOS)電晶體元件，尤指一種高壓橫向雙擴散金氧半導體(high voltage lateral double-diffused metal-oxide-semiconductor，HV-LDMOS)電晶體元件。

在具有高壓處理能力的功率元件中，雙擴散金氧半導體(double-diffused MOS，DMOS)電晶體元件係持續受到重視。常見的DMOS電晶體元件有垂直雙擴散金氧半導體(vertical double-diffused MOS，VDMOS)與橫向雙擴散金氧半導體(LDMOS)電晶體元件。而LDMOS電晶體元件因具有較高的操作頻寬與操作效率，以及易與其他積體電路整合之平面結構，現已廣泛地應用於高電壓操作環境中，如中央處理器電源供應(CPU power supply)、電源管理系統(power management system)、直流/交流轉換器(AC/DC converter)以及高功率或高頻段的功率放大器等等。LDMOS電晶體元件主要的特徵為具有一低摻雜濃度、大面積的橫向擴散漂移區域，其目的在於緩和源極端與汲極端之間的高電壓，因此可使LDMOS電晶體元件獲得較高的崩潰電壓(breakdown voltage，BVD)。

除了高崩潰電壓之外，HV MOS電晶體元件另追求低導通 電阻(ON-resistance，R_ON)，但高崩潰電壓與低導通電阻這兩個要求常常是彼此衝突難以權衡的。因此，目前仍需要一種可在高電壓環境下正常運作，且同時滿足低導通電阻以及高崩潰電壓兩個要求的解決途徑。

因此，本發明之一目的係在於提供一具有低導通電阻與高崩潰電壓的HV MOS電晶體元件。

根據本發明所提供之申請專利範圍，係提供一種HV MOS電晶體元件。該HV MOS電晶體元件包含有一基底、一漂移區域、複數個絕緣結構、複數個島狀摻雜區、一閘極、以及一源極區域與一汲極區域。該漂移區域係設置於該基底內，該等絕緣結構係設置於該漂移區域內，且藉由該漂移區域彼此分離；而該等島狀摻雜區係分別設置於該等絕緣結構內。該閘極係設置於該基底上且覆蓋部份各該絕緣結構，而該源極區域與該汲極區域係設置於該閘極兩側之該基底內。該漂移區域、該源極區域與該汲極區域包含一第一導電型態；而該等島狀摻雜區包含一第二導電型態，且該第一導電型態與該第二導電型態彼此互補(complementary)。

根據本發明所提供的HV MOS電晶體元件，係於該基底內設置該等絕緣結構，並於該等絕緣結構內形成該等島狀摻雜區，由於該等島狀摻雜區之導電型態與漂移區域互補，故可提供降低表面電場效應(reduced surface field，RESURF effect)，有效地提昇HV MOS電晶體元件的崩潰電壓。

100、200、300‧‧‧高壓金氧半導體電晶體元件

102、202、302‧‧‧基底

104、204、304‧‧‧深井區

106、206、306‧‧‧漂移區域

108、208、308‧‧‧基體區域

110、210、310‧‧‧淺溝隔離

112、212、312‧‧‧絕緣結構

120、220、320‧‧‧閘極

122、222、322‧‧‧源極區域

124、224、324‧‧‧汲極區域

126、226、326‧‧‧p型摻雜區

128、228、328‧‧‧n型井區

140、240、340‧‧‧島狀摻雜區

242、342‧‧‧摻雜區域

A-A’、B-B’、C-C’、D-D’、E-E’、F-F’‧‧‧剖線

第1A圖為本發明所提供之一HV MOS電晶體元件之第一較佳實施例之部分佈局圖案示意圖。

第1B圖為第1A圖中沿A-A’切線所獲得之剖面示意圖。

第1C圖為第1A圖中沿B-B’切線所獲得之剖面示意圖。

第2圖係為本較佳實施例之一變化型之部分佈局圖案示意圖。

第3A圖為本發明所提供之一HV MOS電晶體元件之第二較佳實施例之部分佈局圖案示意圖。

第3B圖為第3A圖中沿C-C’切線所獲得之剖面示意圖。

第3C圖為第3A圖中沿D-D’切線所獲得之剖面示意圖。

第4A圖為本發明所提供之一HV MOS電晶體元件之第三較佳實施例之部分佈局圖案示意圖。

第4B圖為第4A圖中沿E-E’切線所獲得之剖面示意圖。

第4C圖為第4A圖中沿F-F’切線所獲得之剖面示意圖。

請參閱第1A圖至第1C圖，其中第1A圖為本發明所提供之一HV MOS電晶體元件之第一較佳實施例之部分佈局圖案示意圖、第1B圖為第1A圖中沿A-A’切線所獲得之剖面示意圖、第1C圖為第1A圖中沿B-B’切線所獲得之剖面示意圖。如第1A圖至第1C圖所示，本較佳實施例所提供之HV MOS電晶體元件100係設置於一基底102，例如一矽基底上，基底102內包含一深井區104，深井區104內則設置有一漂移區域106與一基體(body)區域108。此外，如第1A至1C圖所示，漂移區域106與基體區域108係藉由深井區104彼此分離。深井區104與漂移區域106包含一第一導電型態，基底102與基體區域108則具有一第二導電型態，且第二導電 型態與第一導電型態彼此互補。在本較佳實施例中，該第一導電型態為n型；第二導電型態為p型。基底102上更設置有複數個用以電性隔離HV MOS電晶體元件100與其他元件的絕緣結構110，以及複數個設置於漂移區域106內的絕緣結構112。在本較佳實施例中絕緣結構110與絕緣結構112皆包含一淺溝隔離(shallow trench isolation，以下簡稱為STI)，但不限於此。如第1A圖所示，絕緣結構112係藉由漂移區域106彼此分離。換句話說，各絕緣結構112係具有一島狀輪廓，並藉由一間隔G彼此分離，更重要的是漂移區域106係填滿間隔G。

請繼續參閱第1A圖至第1C圖。本較佳實施例所提供之HV MOS電晶體元件100包含一閘極120，設置於基底102上，且閘極120係覆蓋部分各絕緣結構112。如第1A圖所示，絕緣結構112的排列方向係與閘極120的延伸方向平行。在閘極120兩側之基底102內，係分別設置有一源極區域122與一汲極區域124，源極區域122與汲極區域124皆包含第一導電型態，故分別為一n型源極區域與一n型汲極區域。如第1B圖與第1C圖所示，n型源極區域122係設置於p型基體區域108中。此外，在p型基體區域108中，更設置有一與n型源極區域122互補的p型摻雜區126，且p型摻雜區126與n型源極區域122電性連接。另外本較佳實施例所提供之HV MOS電晶體元件100在漂移區域106內，更設置有一n型井區128。在本較佳實施例中，n型井區128的摻雜濃度大於漂移區域106，而漂移區域106的摻雜濃度又大於深井區104。另外如第1B圖與第1C圖所示，汲極區域124設置於n型井區128中。

請仍然參閱第1A圖至第1C圖。更重要的是，本較佳實 施例所提供之HV MOS電晶體元件100更包含複數個島狀摻雜區140，分別設置於各絕緣結構112內，且浮置於各絕緣結構112內。島狀摻雜區140包含一第二導電型態，故分別為一p型島狀摻雜區140。如第1B圖至第1C圖所示，島狀摻雜區140之一深度係小於絕緣結構112之一深度。但值得注意的是，島狀摻雜區140係夾設於絕緣結構112之內，但其底部與一對相對之側壁係與漂移區域106實體接觸(physically contact)。

請再參閱第1B圖與第1C圖。當HV MOS電晶體元件100處於操作狀態時，電流係可藉由兩個路徑由汲極區域124流向源極區域122。第一個路徑，如第1B圖所示，係由汲極區域124經過n型井區128、絕緣結構112與島狀摻雜區140下方的漂移區域106、深井區104、基體區域106而抵達源極區域122。由於島狀摻雜區140為p型摻雜區，而漂移區域106為n型摻雜區，因此可獲得一p-n-p的結構特徵，故可提供降低表面電場(Reduced Surface Field，以下簡稱為RESURF)效應，而提升MOS電晶體元件100的崩潰電壓。更重要的是，由於島狀摻雜區140的深度小於絕緣結構112的深度，故可縮短本較佳實施例所提供之HV MOS電晶體元件100的電流路徑(current path)，達到降低導通電阻的目的。另一方面，本較佳實施例所提供之HV MOS電晶體100處於操作狀態時的第二個電流路徑，如第1C圖所示，係由汲極區域124直接經過絕緣結構112之間的漂移區域106、深井區104與基體區域106而抵達源極區域122。由此可知，用以分離島狀絕緣結構112的漂移區域106係可作為一橋樑結構，容許電流快速的通過。換句話說，本較佳實施例所提供之HV MOS電晶體元件100的第二電流路徑係為一更短縮的路徑，故可更降低導通電阻。

另外請參閱第2圖，第2圖係為本較佳實施例之一變化型之部分佈局圖案示意圖。值得注意的是，本變化型中與上述第一較佳實施例相同之元件係引用相同的符號說明，且可包含相同的導電型態，故於此係不再贅述。如第2圖所示，本變化型與上述第一較佳實施例不同之處在於：在本變化型中，閘極120係可覆蓋部分各島狀摻雜區140。

根據第一較佳實施例及其變化型所提供之HV MOS電晶體元件100，係提供藉由漂移區域106分離的島狀絕緣結構112，並且於各島狀的絕緣結構112內更分別設置浮置的p型島狀摻雜區140。藉由p型島狀摻雜區140與n型漂移區域106提供RESURF效應而提升崩潰電壓。此外，由於島狀摻雜區140係設置於絕緣結構112內，且島狀摻雜區140之深度小於絕緣結構112之深度，故可縮減電流路徑，達到降低導通電阻的目的。同時，本較佳實施例更利用絕緣結構112之間的n型漂移區域106作為一橋樑，以提供更為縮減的電流路徑，故可更降低導通電阻。簡單地說，本較佳實施例所提供之HV MOS電晶體元件100可在提升崩潰電壓的同時降低導通電阻。此外，藉由上述變化型可知，閘極120不僅可覆蓋部份各絕緣結構112，更可覆蓋部份各島狀摻雜區140，故本較佳實施例所提供之HV MOS電晶體元件100更享有較高的製程容忍度(process tolerance)。

請參閱第3A圖至第3C圖，其中第3A圖為本發明所提供之一HV MOS電晶體元件之第二較佳實施例之部分佈局圖案示意圖、第3B圖為第3A圖中沿C-C’切線所獲得之剖面示意圖、第3C 圖為第3A圖中沿D-D’切線所獲得之剖面示意圖。首先需注意的是，第二較佳實施例中與第一較佳實施例相同之元件係可具有相同的導電型態以及材料選擇，故於後即不再贅述。如第3A圖至第3C圖所示，本較佳實施例所提供之HV MOS電晶體元件200係設置於一基底202，基底202內包含一深井區204，深井區204內則更設置有一漂移區域206與一基體區域208。此外，如第3A至3C圖所示，漂移區域206與基體區域208係藉由深井區204彼此分離。基底202上更設置有複數個用以電性隔離HV MOS電晶體元件200與其他元件的絕緣結構210，以及複數個設置於基底內漂移區域206中的絕緣結構212。在本較佳實施例中絕緣結構210與絕緣結構212包含STI，但不限於此。如第3A圖所示，絕緣結構212係藉由漂移區域206彼此分離，換句話說，各絕緣結構212具有一島狀輪廓，且藉由一間隔G彼此分離，更重要的是漂移區域206填滿間隔G。

請繼續參閱第3A圖至第3C圖。本較佳實施例所提供之HV MOS電晶體元件200包含一閘極220，設置於基底202上，且閘極220覆蓋部分各絕緣結構212。如第3A圖所示，絕緣結構212的排列方向與閘極220的延伸方向平行。在閘極220兩側之基底202內，分別設置有一源極區域222與一汲極區域224。如第3B圖與第3C圖所示，源極區域222設置於基體區域208中。此外，在基體區域208中，更設置有一與源極區域222互補且電性連接的摻雜區。由於本較佳實施例中源極區域222係為n型，故與源極區域222電性連接之摻雜區係為一p型摻雜區226。另外本較佳實施例所提供之HV MOS電晶體元件200在漂移區域206內，亦設置有一井區，井區亦具有第一導電型態，故為一n型井區228。如第3B圖與第3C圖所示，汲極區域224設置於n型井區228中。

請仍然參閱第3A圖至第3C圖。本較佳實施例所提供之HV MOS電晶體元件200更包含複數個p型之島狀摻雜區240，分別設置於各絕緣結構212內，且浮置於各絕緣結構212內。如第3A圖至第3C圖所示，島狀摻雜區240之一深度小於絕緣結構212之一深度。但值得注意的是，島狀摻雜區240係夾設於絕緣結構212之內，但其底部至一對相對之側壁與漂移區域206實體接觸。另外需注意的是，在本較佳實施例之一變化型中，閘極220亦可覆蓋部分各島狀摻雜區240(圖未示)。更重要的是，本較佳實施例之HV MOS電晶體元件200更包含一摻雜區域242，設置於閘極220下方的深井區204內，且摻雜區域242的延伸方向與閘極220的延伸方向相同。換句話說，閘極220係覆蓋全部摻雜區域242。摻雜區域242包含n型導電型態，故為一n型摻雜區域。在本較佳實施例中，n型井區228的摻雜濃度大於n型摻雜區域242的摻雜濃度，n型摻雜區域242的摻雜濃度大於漂移區域206的摻雜濃度，而漂移區域206的摻雜濃度又大於深井區204的摻雜濃度。如第3A圖至第3C圖所示，摻雜區域242靠近源極區域222，但藉由基體區域208與源極區域222彼此分離；此外摻雜區域242係藉由深井區204與漂移區域206彼此分離。

根據第二較佳實施例所提供之HV MOS電晶體元件200，係提供藉由漂移區域206分離的島狀絕緣結構212，並且於各島狀的絕緣結構212內又分別設置浮置的p型島狀摻雜區240，藉由p型的島狀摻雜區240與n型的漂移區域206達到同時提升崩潰電壓與降低導通電阻的目的。本較佳實施例更利用絕緣結構112之間的n型漂移區域106作為一橋樑，以提供更縮減的電流路徑，故 可更降低導通電阻。另外，閘極220下方靠近源極端設置的摻雜區域242可更降低導通電阻。簡單地說，本較佳實施例所提供之HV MOS電晶體元件200可在提升崩潰電壓的同時更降低導通電阻，故可更改善HV MOS電晶體元件200的電性表現。

請參閱第4A圖至第4C圖，其中第4A圖為本發明所提供之一HV MOS電晶體元件之第三較佳實施例之部分佈局圖案示意圖、第4B圖為第4A圖中沿E-E’切線所獲得之剖面示意圖、第4C圖為第4A圖中沿F-F’切線所獲得之剖面示意圖。首先需注意的是，第三較佳實施例中與前述較佳實施例相同之元件可具有相同的導電型態以及材料選擇，故於後即不再贅述。如第4A圖至第4C圖所示，本較佳實施例所提供之HV MOS電晶體元件300係設置於一基底302，基底302內包含一深井區304，深井區304內則更設置有一漂移區域306與一基體區域308。此外，如第4A至4C圖所示，漂移區域306與基體區域308藉由深井區304彼此分離。基底302上更設置有複數個用以電性隔離HV MOS電晶體元件300與其他元件的絕緣結構310，與複數個設置於漂移區域306中的絕緣結構312。在本較佳實施例中絕緣結構310與絕緣結構312包含STI，但不限於此。如第4A圖所示，絕緣結構312係藉由漂移區域306彼此分離，換句話說，各絕緣結構312係具有一島狀輪廓，且藉由一間隔G彼此分離，更重要的是漂移區域306填滿間隔G。

請繼續參閱第4A圖至第4C圖。本較佳實施例所提供之HV MOS電晶體元件300包含一閘極320，設置於基底302上，且閘極320覆蓋部分各絕緣結構312。如第4A圖所示，絕緣結構312的排列方向與閘極320的延伸方向平行。在閘極320兩側之基底302 內，分別設置有一源極區域322與一汲極區域324。如第4B圖與第4C圖所示，源極區域322係設置於基體區域308中。此外，在基體區域308中，更設置有一與源極區域322互補的p型摻雜區326，且p型摻雜區326與源極區域322電性連接。另外本較佳實施例所提供之HV MOS電晶體元件300在漂移區域306內，亦設置有一n型井區328。如第4B圖與第4C圖所示，汲極區域324設置於n型井區328中。

請仍然參閱第4A圖至第4C圖。本較佳實施例所提供之HV MOS電晶體元件300更包含複數個p型之島狀摻雜區340，分別設置於各絕緣結構312內，且浮置於各絕緣結構312內。如第4A圖至第4C圖所示，島狀摻雜區340之一深度小於絕緣結構312之一深度。但值得注意的是，島狀摻雜區340係夾設於絕緣結構312之內，但其底部與一對相對之側壁係與漂移區域306實體接觸。另外需注意的是，在本較佳實施例之一變化型中，閘極320亦可覆蓋部分各島狀摻雜區340。更重要的是，本較佳實施例之HV MOS電晶體元件300更包含複數個摻雜區域342，設置於閘極320下方的深井區304內，且摻雜區域342的排列方向與閘極320的延伸方向相同。如第4A圖至第4C圖所示，閘極320覆蓋全部摻雜區域342。摻雜區域342包含n型導電型態，故為一n型摻雜區域。在本較佳實施例中，n型井區328的摻雜濃度大於n型摻雜區域342的摻雜濃度，n型摻雜區域342的摻雜濃度大於漂移區域306的摻雜濃度，而漂移區域306的摻雜濃度又大於深井區304的摻雜濃度。摻雜區域342靠近源極區域322，但藉由基體區域308與源極區域322彼此分離。此外摻雜區域342藉由深井區304與漂移區域306彼此分離。更值得注意的是，摻雜區域342分別對應間隔G。因此在一剖 線所獲得的剖面結構中，具有絕緣結構312與島狀摻雜區340之HV MOS電晶體元件300不包含摻雜區域342，如第4B圖所示。在另一剖線所獲得的剖面結構中，不具有絕緣結構312與島狀摻雜區340之HV MOS電晶體元件300則包含摻雜區域342，如第4C圖所示。

根據第三較佳實施例所提供之HV MOS電晶體元件300，係提供藉由漂移區域306分離的島狀絕緣結構312，並且於各島狀的絕緣結構312內又分別設置浮置的p型島狀摻雜區340。藉由p型島狀摻雜區340達到同時提升崩潰電壓與降低導通電阻的目的。本較佳實施例更利用絕緣結構312之間的n型漂移區域306作為一橋樑，以提供更縮減的電流路徑，故可更降低導通電阻。另外，閘極320下方靠近源極端且對應於間隔G設置的多個摻雜區域342係可更降低導通電阻。簡單地說，本較佳實施例所提供之HV MOS電晶體元件300可在提升崩潰電壓的同時更降低導通電阻，故可更改善HV MOS電晶體元件300的電性表現。

綜上所述，根據本發明所提供的HV MOS電晶體元件，係於該基底內設置該等絕緣結構，並於該等絕緣結構內形成該等島狀摻雜區，由於該等島狀摻雜區之導電型態與漂移區域互補，故可提供降低表面電場效應，有效地提昇HV MOS電晶體元件的崩潰電壓。並且藉由填設於絕緣結構之間的漂移區域提供更為減縮的電流路徑，故可更降低導通電阻。

100‧‧‧高壓金氧半導體電晶體元件

104‧‧‧深井區

106‧‧‧漂移區域

108‧‧‧基體區域

110‧‧‧淺溝隔離

112‧‧‧絕緣結構

120‧‧‧閘極

122‧‧‧源極區域

124‧‧‧汲極區域

126‧‧‧p型摻雜區

140‧‧‧島狀摻雜區

A-A’、B-B’‧‧‧剖線

Claims (18)

1. 一種高壓金氧半導體(high voltage metal-oxide-semiconductor，HV MOS)電晶體元件，包含有：一基底，其內包含有一漂移區域，且該漂移區域包含一第一導電型態；複數個絕緣結構，設置於該漂移區域內，且該等絕緣結構藉由該漂移區域彼此分離；複數個島狀摻雜區，分別設置於該等絕緣結構內，且該等島狀摻雜區包含一第二導電型態，且該第二導電型態與該第一導電型態彼此互補(complementary)；一閘極，設置於該基底上且覆蓋部份各該絕緣結構；以及一源極區域與一汲極區域，設置於該閘極兩側之該基底內，該源極區域與該汲極區域包含該第一導電型態。
2. 如申請專利範圍第1項所述之HV MOS電晶體元件，其中該等島狀摻雜區之一深度係小於該等絕緣結構之一深度。
3. 如申請專利範圍第1項所述之HV MOS電晶體元件，其中該閘極係覆蓋部份各該島狀摻雜區。
4. 如申請專利範圍第1項所述之HV MOS電晶體元件，其中該等島狀摻雜區實體上接觸該漂移區域。
5. 如申請專利範圍第1項所述之HV MOS電晶體元件，更包含一第一井區與一第二井區設置於該基底內，且該第一井區與該第二井區分別包含該第一導電型態。
6. 如申請專利範圍第5項所述之HV MOS電晶體元件，其中該汲極區域係設置於該第二井區內，而該第二井區域與該漂移區域皆設置於該第一井區內。
7. 如申請專利範圍第5項所述之HV MOS電晶體元件，其中該漂移區域之一摻雜濃度係低於該第二井區之一摻雜濃度。
8. 如申請專利範圍第5項所述之HV MOS電晶體元件，更包含一基體(body)區域，設置於該第一井區內，該基體區域包含該第二導電型態，且該源極區域係設置於該基體區域內。
9. 如申請專利範圍第5項所述之HV MOS電晶體元件，其中該基體區域與該漂移區域係藉由該第一井區彼此分離。
10. 如申請專利範圍第1項所述之HV MOS電晶體元件，更包含一摻雜區域，形成於該基底內且靠近該源極區域，且該摻雜區域包含該第一導電型態。
11. 如申請專利範圍第10項所述之HV MOS電晶體元件，其中該閘極覆蓋全部該摻雜區域。
12. 如申請專利範圍第10項所述之HV MOS電晶體元件，其中該摻雜區域係與該源極區域與該漂移區域彼此分離。
13. 如申請專利範圍第1項所述之HV MOS電晶體元件，更包含複數個摻雜區域，形成於該基底內且靠近該源極區域，且該等摻雜區 域包含該第一導電型態。
14. 如申請專利範圍第13項所述之HV MOS電晶體元件，更包含複數個間隔(gap)，分別設置於該等絕緣結構之間。
15. 如申請專利範圍第14項所述之HV MOS電晶體元件，其中該等摻雜區域係分別對應該等間隔。
16. 如申請專利範圍第14項所述之HV MOS電晶體元件，其中該漂移區域係填滿該等間隔。
17. 如申請專利範圍第13項所述之HV MOS電晶體元件，其中該閘極覆蓋該等摻雜區域。
18. 如申請專利範圍第13項所述之HV MOS電晶體元件，其中該等摻雜區域係與該源極區域與該漂移區域彼此分離。