TWI546961B - 高壓金氧半導體電晶體元件 - Google Patents

Description

高壓金氧半導體電晶體元件

本發明有關於一種高壓金氧半導體(high voltage metal-oxide-semiconductor，以下簡稱為HV MOS)電晶體元件，尤指一種高壓橫向雙擴散金氧半導體(high voltage lateral double-diffused metal-oxide-semiconductor，HV-LDMOS)電晶體元件。

在具有高壓處理能力的功率元件中，雙擴散金氧半導體(double-diffused MOS，DMOS)電晶體元件係持續受到重視。常見的DMOS電晶體元件有垂直雙擴散金氧半導體(vertical double-diffused MOS，VDMOS)與橫向雙擴散金氧半導體(LDMOS)電晶體元件。而LDMOS電晶體元件因具有較高的操作頻寬與操作效率，以及易與其他積體電路整合之平面結構，現已廣泛地應用於高電壓操作環境中，如中央處理器電源供應(CPU power supply)、電源管理系統(power management system)、直流/交流轉換器(AC/DC converter)以及高功率或高頻段的功率放大器等等。LDMOS電晶體元件主要的特徵為具有一低摻雜濃度、大面積的橫向擴散漂移區域，其目的在於緩和源極端與汲極端之間的高電壓，因此可使LDMOS電晶體元件獲得較高的崩潰電壓(breakdown voltage，BVD)。

由於HV MOS電晶體元件所追求的兩個主要特性為低導通電阻以及高崩潰電壓(ON-resistance，R_ON)，且這兩個要求常常是彼此衝突難以權衡的。因此目前仍需要一種可在高電壓環境下正常運作，且同時滿足低導通電阻以及高崩潰電壓兩個要求的解決途徑。

因此，本發明之一目的係在於提供一具有低導通電阻與高崩潰電壓的HV MOS電晶體元件。

根據本發明所提供之申請專利範圍，係提供一種HV MOS電晶體元件。該HV MOS電晶體元件包含有一其內形成有一絕緣區域之基底、一設置於該基底上且覆蓋部分該絕緣區域之閘極、設置於該閘極兩側之該基底內之一源極區域與一汲極區域、一設置於該基底內且部份位於該閘極下方之基體(body)區域、以及一設置於該閘極下方之該基底內且鄰接於該基體區域的第一摻雜區域。該基底與該基體區域包含一第一導電型態，該源極區域、該汲極區域與該第一摻雜區域包含一第二導電型態，且該第二導電型態與該第一導電型態彼此互補(complementary)。

根據本發明所提供的HV MOS電晶體元件，係於閘極下方靠近源極區域的基底內形成一與基體區域鄰接的第一摻雜區域，由於第一摻雜區域與源極區域和汲極區域具有相同的導電型態，故可降低電荷聚集區域(charge accumulation area)的電阻，而達到降低導通電阻與崩潰電壓比(R_ON/BVD ratio)的目的。

請參閱第1圖至第2圖，其中第1圖為本發明所提供之一HV MOS電晶體元件之第一較佳實施例之部分佈局圖案示意圖，第2圖為第1圖中沿A-A’切線所獲得之剖面示意圖。如第1圖與第2圖所示，本較佳實施例所提供之HV MOS電晶體元件100係設置於一基底102，例如一矽基底上。基底102具有一第一導電型態。基底102內包含一深井區104，深井區104包含一第二導電型態。第二導電型態與第一導電型態彼此互補，而在本較佳實施例中，該第一導電型態為p型；第二導電型態為n型。基底102上更設置有複數個用以電性隔離HV MOS電晶體元件100與其他元件的淺溝隔離(shallow trench isolation，STI)106，與至少一設置於HV MOS元件100中之基底102內的絕緣區域108。在本較佳實施例中絕緣區域108包含一STI，但不限於此。本較佳實施例所提供之HV MOS電晶體元件100包含一閘極110，設置於基底102上，且閘極110係覆蓋部分絕緣區域108。在深井區 104內，更形成有一基體區域112，而基體區域112係包含第一導電型態，故為一p型基體區域。在閘極110兩側之基底102內，係分別設置有一源極區域114與一汲極區域118，源極區域114與汲極區域118皆包含第二導電型態，故分別為一n型源極區域與一n型汲極區域。如第2圖所示，源極區域114係設置於p型基體區域112中。此外，在p型基體區域112中，更設置有一與n型源極區域114互補的p型摻雜區116，且p型摻雜區116係與n型源極區域114電性連接。另外本較佳實施例所提供之HV MOS電晶體元件100在汲極端的深井區104內，更設置有一n型井區120(示於第2圖)。且如第2圖所示，汲極區域118係設置於n型井區120中。

請繼續參閱第1圖與第2圖。更重要的是，本較佳實施例所提供之HV MOS電晶體元件100包含一第一摻雜區域130，設置於基底102內且鄰接於基體區域112。如第1圖所示，本較佳實施例中，第一摻雜區域130係包含一連續形摻雜區域，但不限於此。如第2圖所示，基體區域112係隔離源極區域114與第一摻雜區域130。另外，深井區104係隔離第一摻雜區域130與絕緣區域108。換句話說，第一摻雜區域130與絕緣區域108之間必定存有一空間，而不互相接觸。此外第一摻雜區域130之一深度D₁係小於絕緣區域108之一深度D₂與基體區域112之一深度D₃。且如第2圖所示， 閘極110係覆蓋整個第一摻雜區域130。第一摻雜區域130包含該第二導電型態，故為一n型摻雜區域。此外，第一摻雜區域130之一摻雜濃度係大於深井區104之一摻雜濃度，而源極區域114與汲極區域118之一摻雜濃度又大於第一摻雜區域130之摻雜濃度。

根據本第一較佳實施例所提供的HV MOS電晶體元件100，係於閘極110下方靠近源極區域114的基底102內形成一與基體區域112鄰接且與源極區域114隔離的第一摻雜區域130，由於第一摻雜區域130與源極區域114和汲極區域118具有相同的導電型態，故可降低電荷聚集區域的電阻，而達到降低導通電阻的目的，並藉以降低導通電阻與崩潰電壓比。

接下來請參閱第3圖，第3圖為本發明所提供之一HV MOS電晶體元件之第二較佳實施例之剖面示意圖。首先需注意第二較佳實施例中與第一較佳實施例相同的元件係以相同的元件符號說明，且具有相同的導電型態與材料選擇，故該等元件之細節可參閱上述實施例而不再加以贅述。第二較佳實施例與第一較佳實施例不同之處在於：第二較佳實施例更提供一第二摻雜區域140，設置於絕緣區域108下方，且絕緣區域108覆蓋整個第二摻雜區域140。第二摻雜區域140包含第一導電型態，故為一p型摻雜區域。在本較佳實 施例中，第二摻雜區域140為一連續形(continuous)摻雜區域，但不限於此。舉例來說，第二摻雜區域140係可具有不連續形摻雜區域，例如為一沿絕緣區域108方向延伸，但包含複數個由深井區104構成之間隔插入的不連續形摻雜區域，甚或在此一不連續形摻雜區域中更設置其他摻雜區。

根據第二較佳實施例所提供之HV MOS電晶體元件100，係於絕緣區域108下方提供一電性互補於源極區域114與汲極區域118的第二摻雜區域140，並藉由第二摻雜區域140提供降低表面電場效應(reduced surface field，RESURF effect)，故HV MOS電晶體元件100的崩潰電壓係可有效地提升。同時，本較佳實施例更於閘極110下方靠近源極區域114的基底102內形成一與基體區域112鄰接且與源極區域114隔離的第一摻雜區域130。如前所述，由於第一摻雜區域130與源極區域114和汲極區域118具有相同的導電型態，故可降低電荷聚集區域的電阻，而達到降低導通電阻的目的。因此，第二較佳實施例係可在提升崩潰電壓的同時降低導通電阻，而更達到降低導通電阻與崩潰電壓比之目的與效果。

請參閱第4圖至第5圖，其中第4圖為本發明所提供之一HV MOS電晶體元件之第三較佳實施例之部分佈局圖案示意圖，第5圖為第4圖中沿B-B’切線所獲得之剖面示意 圖。此外需注意的是，第三較佳實施例中，與第一較佳實施例相同的元件係可包含相同的導電型態與材料選擇，故該等元件之細節可參閱上述實施例而不再加以贅述。如第4圖與第5圖所示，本較佳實施例所提供之HV MOS電晶體元件200係設置於一基底202上。基底202內包含一深井區204，基底202上更設置有複數個用以電性隔離HV MOS電晶體元件200與其他元件的STI 206，與至少一設置於HV MOS電晶體元件200中之基底202內的絕緣區域208。本較佳實施例所提供之HV MOS電晶體元件200包含一閘極210，設置於基底202上，且閘極210係覆蓋部分絕緣區域208。在深井區204內，更形成有一基體區域212，而在閘極210兩側之深井區204係分別設置有一源極區域214與一汲極區域218。如第5圖所示，源極區域214係設置於p型基體區域212中。此外，在p型基體區域212中，更設置有一與n型源極區域214互補的p型摻雜區216，且p型摻雜區216係與n型源極區域214電性連接。另外本較佳實施例所提供之HV MOS電晶體元件200在汲極端的深井區204內，更設置有一n型井區220(示於第5圖)。且如第5圖所示，汲極區域218係設置於n型井區220中。

請繼續參閱第4圖與第5圖。更重要的是，本較佳實施例所提供之HV MOS電晶體元件200包含一第一摻雜區域230，設置於基底202內且鄰接於基體區域212。如第4圖所 示，本較佳實施例中，第一摻雜區域230係包含一連續形摻雜區域，但不限於此。如第5圖所示，基體區域212係隔離源極區域214與第一摻雜區域230。另外，深井區204係隔離第一摻雜區域230與絕緣區域208。換句話說，第一摻雜區域230與絕緣區域208之間必定存有一空間，而不互相接觸。此外第一摻雜區域230之一深度D₁係小於絕緣區域208之一深度D₂與基體區域212之一深度D₃。且如第5圖所示，閘極210係覆蓋整個第一摻雜區域230。第一摻雜區域230包含該第二導電型態，故為一n型摻雜區域。此外，第一摻雜區域230之一摻雜濃度係大於深井區204之一摻雜濃度，而源極區域214與汲極區域218之一摻雜濃度又大於第一摻雜區域230之摻雜濃度。

請仍然參閱第4圖與第5圖。在本較佳實施例中，更包含複數個第二摻雜區域240，形成於基底202內，且絕緣區域208係如第4圖與第5圖所示包圍第二摻雜區域240。值得注意的是，第二摻雜區域240之一深度D₄係小於絕緣區域208之深度D₂，因此第二摻雜區域240又可視為形成於絕緣區域208內。此外需注意的是，在本較佳實施例中，絕緣區域208係隔離各第二摻雜區域240，而使得各第二摻雜區域240之間係具有一空隙G。如前所述，第二摻雜區域240包含第一導電型態，故為一p型摻雜區域。

根據第三較佳實施例所提供之HV MOS電晶體元件200，係於絕緣區域208下方設置多個電性互補於源極區域214與汲極區域218的第二摻雜區域240，並藉由第二摻雜區域240提供RESURF效應，而可提高HV MOS電晶體元件200的崩潰電壓。此外，由於第二摻雜區域240係設置於絕緣區域208內，且第二摻雜區域240之深度D₄小於絕緣區域208之深度D₂，故可縮減電流路徑(current path)，達到降低導通電阻的目的。同時，本較佳實施例更於閘極210下方靠近源極區域214的基底202內形成一與基體區域212鄰接且與源極區域214隔離的第一摻雜區域230。如前所述，由於第一摻雜區域230與源極區域214和汲極區域218具有相同的導電型態，故可降低電荷聚集區域的電阻，更降低導通電阻。因此，第三較佳實施例係可在提升崩潰電壓的同時降低導通電阻，而更達到降低導通電阻與崩潰電壓比之目的與效果。

接下來請參閱第6圖，第6圖為本發明所提供之一HV MOS電晶體元件之第四較佳實施例之部分佈局圖案示意圖。首先需注意第四較佳實施例中與前述較佳實施例相同的元件係以相同的元件符號說明，且具有相同的導電型態與材料選擇，故該等元件之細節可參閱上述實施例亦不再加以贅述。第四較佳實施例與第三較佳實施例不同之處在於：第三較佳實施例中的第一摻雜區域230包含複數個島狀第一摻雜 區域230a。更重要的是，各島狀第一摻雜區域230a係如第6圖所示，分別對應於一相鄰第二摻雜區域240之間的空隙G。

根據第四較佳實施例所提供之HV MOS電晶體元件200，係藉由第二摻雜區域240提供RESURF效應，而提高HV MOS電晶體元件200的崩潰電壓。如前所述，由於第二摻雜區域240係設置於絕緣區域208內，且其深度D₄小於絕緣區域208之深度D₂，故可縮減電流路徑，達到降低導通電阻的目的。同時，本較佳實施例更於閘極210下方靠近源極區域214的基底202內形成一與基體區域212鄰接且與源極區域214隔離的島狀第一摻雜區域230a。如前所述，由於島狀第一摻雜區域230a與源極區域214和汲極區域218具有相同的導電型態，故可降低電荷聚集區域的電阻，更降低導通電阻。因此，第四較佳實施例係可在提升崩潰電壓的同時降低導通電阻，而更達到降低導通電阻與崩潰電壓比之目的與效果。

縱上所述，本發明所提供的HV MOS電晶體元件，係於閘極下方靠近源極區域的基底內形成一與基體區域鄰接的第一摻雜區域，由於第一摻雜區域與源極區域和汲極區域具有相同的導電型態，故可降低電荷聚集區域的電阻，而達到降低導通電阻以及降低導通電阻與崩潰電壓比。同時藉由不 同型態的第二摻雜區域的設置，本發明更可在提升崩潰電壓同時達到降低導通電阻的目的，而更降低導通電阻與崩潰電壓比。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200‧‧‧高壓金氧半導體電晶體元件

102、202‧‧‧基底

104、204‧‧‧深井區

106、206‧‧‧淺溝隔離

108、208‧‧‧絕緣區域

110、210‧‧‧閘極

112、212‧‧‧基體區域

114、214‧‧‧源極區域

116、216‧‧‧p型摻雜區

118、218‧‧‧汲極區域

120、220‧‧‧n型井區

130、230‧‧‧第一摻雜區域

230a‧‧‧島狀第一摻雜區域

140、240‧‧‧第二摻雜區域

D₁‧‧‧第一摻雜區域深度

D₂‧‧‧絕緣區域深度

D₃‧‧‧基體區域深度

D₄‧‧‧第二摻雜區域深度

A-A’、B-B’‧‧‧剖線

第1圖為本發明所提供之一HV MOS電晶體元件之第一較佳實施例之部分佈局圖案示意圖。

第2圖為第1圖中沿A-A’切線所獲得之剖面示意圖。

第3圖為本發明所提供之一HV MOS電晶體元件之第二較佳實施例之剖面示意圖。

第4圖為本發明所提供之一HV MOS電晶體元件之第三較佳實施例之部分佈局圖案示意圖。

第5圖為第4圖中沿B-B’切線所獲得之剖面示意圖。

第6圖為本發明所提供之一HV MOS電晶體元件之第四較佳實施例之部分佈局圖案示意圖。

200‧‧‧高壓金氧半導體電晶體元件

202‧‧‧基底

204‧‧‧深井區

206‧‧‧淺溝隔離

208‧‧‧絕緣區域

210‧‧‧閘極

212‧‧‧基體區域

214‧‧‧源極區域

216‧‧‧p型摻雜區

218‧‧‧汲極區域

220‧‧‧n型井區

230‧‧‧第一摻雜區域

240‧‧‧第二摻雜區域

D₁‧‧‧第一摻雜區域深度

D₂‧‧‧絕緣區域深度

D₃‧‧‧基體區域深度

D₄‧‧‧第二摻雜區域深度

B-B’‧‧‧剖線

Claims (17)

1. 一種高壓金氧半導體(high voltage metal-oxide-semiconductor，HV MOS)電晶體元件，包含有：一基底，其內包含有一絕緣區域，且該基底包含一第一導電型態；一閘極，設置於該基底上，且覆蓋部分該絕緣區域；一源極區域與一汲極區域，設置於該閘極兩側之該基底內，該源極區域與該汲極區域包含一第二導電型態，且該第二導電型態與該第一導電型態彼此互補(complementary)；一深井區，設置於該基底內；一基體(body)區域，具有該第一導電型態，且部份該基體區域係位於該閘極下方；以及一第一摻雜區域，設置於該閘極下方之該基底內且鄰接於該基體區域，該第一摻雜區域包含該第二導電型態，且該深井區係隔離該第一摻雜區域與該絕緣區域。
2. 如申請專利範圍第1項所述之HV MOS電晶體元件，其中該閘極覆蓋整個該第一摻雜區域。
3. 如申請專利範圍第1項所述之HV MOS電晶體元件，其中該源極區域係設置於該基體區域中。
4. 如申請專利範圍第3項所述之HV MOS電晶體元件，其 中該基體區域係隔離該源極區域與該第一摻雜區域。
5. 如申請專利範圍第1項所述之HV MOS電晶體元件，其中該深井區包含該第二導電型態。
6. 如申請專利範圍第5項所述之HV MOS電晶體元件，其中該基體區域、該源極區域、該汲極區域與該第一摻雜區域皆設置於該深井區中。
7. 如申請專利範圍第5項所述之HV MOS電晶體元件，其中該第一摻雜區域之一摻雜濃度係大於該深井區之一摻雜濃度，而該源極區域與該汲極區域之一摻雜濃度係大於該第一摻雜區域之該摻雜濃度。
8. 如申請專利範圍第1項所述之HV MOS電晶體元件，更包含一第二摻雜區域，設置於該絕緣區域下之該基底內，且該第二摻雜區域包含該第一導電型態。
9. 如申請專利範圍第8項所述之HV MOS電晶體元件，其中該絕緣區域覆蓋整個該第二摻雜區域。
10. 如申請專利範圍第1項所述之HV MOS電晶體元件，更包含複數個第二摻雜區域，設置於該基底內，且該絕緣區域 係包圍該等第二摻雜區域。
11. 如申請專利範圍第10項所述之HV MOS電晶體元件，該等第二摻雜區域包含該第一導電型態，且該絕緣區域隔離各該第二摻雜區域。
12. 如申請專利範圍第11項所述之HV MOS電晶體元件，其中該等第二摻雜區域之一深度係小於該絕緣區域之一深度。
13. 如申請專利範圍第10項所述之HV MOS電晶體元件，其中該第一摻雜區域包含一連續形(continuous)摻雜區域。
14. 如申請專利範圍第10項所述之HV MOS電晶體元件，其中該第一摻雜區域包含複數個島狀第一摻雜區域。
15. 如申請專利範圍第14項所述之HV MOS電晶體元件，其中該等島狀第一摻雜區域分別對應於一形成於相鄰之該等第二摻雜區域之間的空隙。
16. 如申請專利範圍第1項所述之HV MOS電晶體元件，其中該第一摻雜區域包含一連續形摻雜區域。
17. 如申請專利範圍第1項所述之HV MOS電晶體元件，其中該第一摻雜區域之一深度係小於該絕緣區域之一深度與該基體區域之一深度。