KR20120108899A - 반도체 장치 - Google Patents

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준 모리오카
고지 시라이
게이타 다카하시
츠바사 야마다
마리코 시미즈
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가부시끼가이샤 도시바
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Abstract

제1 도전형의 제1 반도체층은, 제1 방향을 길이 방향으로 하여 소자 영역으로부터 연장되어 소자 종단 영역까지 형성되고, 제1 불순물 농도를 가지며, MOS 트랜지스터의 드레인 영역으로서 기능한다. 제1 도전형의 제2 반도체층은, 제1 반도체층의 하층에, 제1 방향을 길이 방향으로 하여 소자 영역으로부터 연장되어 소자 종단 영역까지 형성되며, 제1 불순물 농도보다 작은 제2 불순물 농도를 갖는다. 또한, 제1 도전형의 제3 반도체층은, 제1 방향을 길이 방향으로 하여 소자 영역으로부터 연장되어 소자 종단 영역까지 형성되고, 제2 불순물 농도보다 작은 제3 불순물 농도를 가지며, 제2 반도체층과 접하도록 배치되어 MOS 트랜지스터의 드리프트층으로서 기능한다. 소자 영역에서의 제1 반도체층과 필드 산화막 사이의 경계와, 상기 제3 반도체층의 제5 반도체층측 단부 사이의 거리는, 상기 소자 종단 영역에서의 상기 제1 반도체층과 상기 필드 산화막 사이의 경계와, 상기 제3 반도체층의 상기 제5 반도체층측 단부 사이의 거리보다 작다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
(관련 출원들의 교차 참조)
본 출원은, 2011년 3월 23일 출원된 일본 우선권 특허 출원 제2011-63875호에 기초하며, 이로부터의 우선권의 이익을 주장하며, 그 전체 내용이 여기서 참조용으로 사용되었다.
본 명세서에 기재된 실시형태는, 반도체 장치에 관한 것이다.
파워 반도체 디바이스의 하나로서, 소위 DMOS 트랜지스터가 알려져 있다. DMOS 트랜지스터는, 고불순물 농도를 갖는 드레인 확산층에 인접시켜, 이 드레인 확산층과 동일한 도전형이며, 드레인 확산층보다 불순물 농도가 낮은 드리프트 영역을 구비하고 있다. DMOS 트랜지스터는, 비교적 낮은 전압 영역에서 스위칭 속도가 빠르고 또한 변환 효율이 높다고 하는 특징을 갖고 있어, 고내압 동작과 저온 저항을 동시에 달성할 수 있다.
그러나, 이러한 DMOS 트랜지스터에서도, DMOS 트랜지스터 자체가 형성된 소자 영역의 종단부에 소자 종단 영역이 형성되어 있다. 그리고, 소자 영역이 정해진 내압을 갖고 있어도, 소자 종단 영역이 그 정해진 내압을 갖고 있지 않은 경우가 있을 수 있다. 그 경우에는, 소자 전체의 내압은, 소자 종단 영역의 내압에 의해 결정된다. 종래의 DMOS 트랜지스터에서는, 그와 같은 소자 종단 영역에서 전계의 집중이 발생하고, 그것에 기인한 임팩트 이온이 생기기 쉬우며, 결과로서 반도체 장치 전체의 내압을 저하시키고 있다. 이 때문에 고내압의 소자 종단부를 갖는 반도체 장치가 요구되고 있다. 한편, 반도체 장치 전체의 회로 면적을 감소시키는 것도 요구되고 있다.
본 발명의 해결하고자 하는 과제는, 회로 면적의 증대를 억제하면서 고내압의 반도체 장치를 제공하는 것이다.
실시형태의 반도체 장치는, 반도체 기판과, 상기 반도체 기판상에 형성되어 MOS 트랜지스터가 형성되는 소자 영역과, 상기 반도체 기판상에 형성되어 상기 소자 영역의 종단부에 형성되는 소자 종단 영역과, 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고 제1 불순물 농도를 가지며, 상기 소자 영역에서 상기 MOS 트랜지스터의 드레인 영역으로서 기능하는 제1 도전형의 제1 반도체층과, 상기 제1 반도체층의 하층에, 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고, 상기 제1 불순물 농도보다 작은 제2 불순물 농도를 갖는 제1 도전형의 제2 반도체층과, 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 반도체 기판에 형성되고, 상기 제2 불순물 농도보다 작은 제3 불순물 농도를 가지며, 상기 제2 반도체층과 접하도록 배치되어 상기 MOS 트랜지스터의 드리프트층으로서 기능하는 제1 도전형의 제3 반도체층과, 상기 제3 반도체층의 표면에 상기 제1 반도체층과 접하도록 배치되는 필드 산화막과, 상기 반도체 기판에 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고, 상기 MOS 트랜지스터의 채널 영역으로서 기능하는 제2 도전형의 제4 반도체층과, 상기 제4 반도체층의 표면에 형성되어 상기 MOS 트랜지스터의 소스 영역으로서 기능하는 제1 도전형의 제5 반도체층과, 상기 제3 반도체층 및 상기 제4 반도체층에 걸치는 상기 반도체 기판의 표면에 게이트 절연막을 개재하여 형성된 게이트 전극을 구비하고, 상기 소자 영역에서의 상기 제1 반도체층과 상기 필드 산화막 사이의 경계와, 상기 제3 반도체층의 상기 제5 반도체층측 단부 사이의 거리는, 상기 소자 종단 영역에서의 상기 제1 반도체층과 상기 필드 산화막 사이의 경계와, 상기 제3 반도체층의 상기 제5 반도체층측 단부 사이의 거리보다 작은 것을 특징으로 한다.
다른 실시형태의 반도체 장치는, 반도체 기판과, 상기 반도체 기판상에 형성되어 MOS 트랜지스터가 형성되는 소자 영역과, 상기 반도체 기판상에 형성되어 상기 소자 영역의 종단부에 형성되는 소자 종단 영역과, 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고 제1 불순물 농도를 가지며, 상기 소자 영역에서 상기 MOS 트랜지스터의 드레인 영역으로서 기능하는 제1 도전형의 제1 반도체층과, 상기 제1 반도체층의 하층에, 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고, 상기 제1 불순물 농도보다 작은 제2 불순물 농도를 갖는 제1 도전형의 제2 반도체층과, 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 반도체 기판에 형성되고, 상기 제2 불순물 농도보다 작은 제3 불순물 농도를 가지며, 상기 제2 반도체층과 접하도록 배치되어 상기 MOS 트랜지스터의 드리프트층으로서 기능하는 제1 도전형의 제3 반도체층과, 상기 반도체 기판에 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고, 상기 MOS 트랜지스터의 채널 영역으로서 기능하는 제2 도전형의 제4 반도체층과, 상기 제4 반도체층의 표면에 형성되어 상기 MOS 트랜지스터의 소스 영역으로서 기능하는 제1 도전형의 제5 반도체층과, 상기 제3 반도체층 및 상기 제4 반도체층에 걸치는 상기 반도체 기판의 표면에 게이트 절연막을 개재하여 형성된 게이트 전극을 구비하고, 상기 제1 방향과 직교하는 제2 방향을 따른 단면에 관해서, 상기 소자 종단 영역에서의 상기 제3 반도체층의 폭은, 상기 소자 영역에서의 상기 제3 반도체층의 폭보다 크게 되어 있는 것을 특징으로 한다.
또한, 다른 실시형태의 반도체 장치는, 반도체 기판과, 상기 반도체 기판상에 형성되어 MOS 트랜지스터가 형성되는 소자 영역과, 상기 반도체 기판상에 형성되어 상기 소자 영역의 종단부에 형성되는 소자 종단 영역과, 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고 제1 불순물 농도를 가지며, 상기 소자 영역에서 상기 MOS 트랜지스터의 드레인 영역으로서 기능하는 제1 도전형의 제1 반도체층과, 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 반도체 기판에 형성되고, 상기 제1 불순물 농도보다 작은 제3 불순물 농도를 가지며, 상기 제1 반도체층과 접속되도록 배치되어 상기 MOS 트랜지스터의 드리프트층으로서 기능하는 제1 도전형의 제3 반도체층과, 상기 제3 반도체층의 표면에 상기 제1 반도체층과 접하도록 배치되는 필드 산화막과, 상기 반도체 기판에 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고, 상기 MOS 트랜지스터의 채널 영역으로서 기능하는 제2 도전형의 제4 반도체층과, 상기 제4 반도체층의 표면에 형성되어 상기 MOS 트랜지스터의 소스 영역으로서 기능하는 제1 도전형의 제5 반도체층과, 상기 제3 반도체층 및 상기 제4 반도체층에 걸치는 상기 반도체 기판의 표면에 게이트 절연막을 개재하여 형성된 게이트 전극을 구비하며, 상기 소자 영역 및 상기 소자 종단 영역은, 상기 제1 방향과 직교하는 제2 방향의 폭이 동일하고, 상기 소자 영역에서의 상기 제1 반도체층과 상기 필드 산화막 사이의 경계와, 상기 제3 반도체층의 상기 제5 반도체층측 단부 사이의 거리는, 상기 소자 종단 영역에서의 상기 제1 반도체층과 상기 필드 산화막 사이의 경계와, 상기 제3 반도체층의 상기 제5 반도체층측 단부 사이의 거리보다 작은 것을 특징으로 한다.
상기 구성에 의하면, 회로 면적의 증대를 억제하면서 고내압의 반도체 장치를 제공할 수 있다.
도 1은 실시형태에 따른 반도체 장치의 구조를 도시하는 평면도.
도 2는 실시형태에 따른 반도체 장치의 구조를 도시하는 평면도.
도 3은 실시형태에 따른 반도체 장치의 구조를 도시하는 평면도.
도 4는 도 1∼도 3의 A-A' B-B' 및 C-C'를 따라 취한 단면도.
도 5는 비교예의 구조를 도시하는 평면도.
이하에 설명하는 실시형태의 반도체 장치는, 반도체 기판상에 형성되어 MOS 트랜지스터가 형성되는 소자 영역과, 반도체 기판상에 형성되어 상기 소자 영역의 종단부에 형성되는 소자 종단 영역을 구비한다. 제1 도전형의 제1 반도체층은, 제1 방향을 길이 방향으로 하여 소자 영역으로부터 연장되어 소자 종단 영역까지 형성되고 제1 불순물 농도를 가지며, 소자 영역에서 MOS 트랜지스터의 드레인 영역으로서 기능한다. 제1 도전형의 제2 반도체층은, 제1 반도체층의 하층에, 제1 방향을 길이 방향으로 하여 소자 영역으로부터 연장되어 소자 종단 영역까지 형성되고, 제1 불순물 농도보다 작은 제2 불순물 농도를 갖는다. 또한, 제1 도전형의 제3 반도체층은, 제1 방향을 길이 방향으로 하여 소자 영역으로부터 연장되어 소자 종단 영역까지 반도체 기판에 형성되고, 제2 불순물 농도보다 작은 제3 불순물 농도를 가지며, 상기 제2 반도체층과 접하도록 배치되어 MOS 트랜지스터의 드리프트층으로서 기능한다. 또한, 필드 산화막이, 제3 반도체층의 표면에 상기 제1 반도체층과 접하도록 배치된다. 또한, 제2 도전형의 제4 반도체층은, 상기 반도체 기판에 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고, 상기 MOS 트랜지스터의 채널 영역으로서 기능한다. 한편, 제1 도전형의 제5 반도체층은, 제4 반도체층의 표면에 형성되어 MOS 트랜지스터의 소스 영역으로서 기능한다. 게이트 전극은, 제3 반도체층 및 제4 반도체층에 걸치도록, 게이트 절연막을 개재하여 형성된다. 이러한 반도체 장치에 있어서, 소자 영역에서의 상기 제1 반도체층과 상기 필드 산화막 사이의 경계와, 상기 제3 반도체층의 상기 제4 반도체층측 단부 사이의 거리는, 상기 소자 종단 영역에서의 상기 제1 반도체층과 상기 필드 산화막 사이의 경계와, 상기 제3 반도체층의 상기 제4 반도체층측 단부 사이의 거리보다 작게 되어 있다.
이하, 도면을 참조하여, 실시형태에 따른 반도체 장치에 대해서 설명한다.
우선, 도 1∼도 4를 참조하여, 실시형태에 따른 반도체 장치의 적층 구조를 설명한다. 이 반도체 장치는, p채널형 DMOS 트랜지스터에 관한 것이다. 도 1∼4의 각종 반도체층의 도전형을 모두 반전시켜, p형 기판상 또는 p형 반도체층상에 형성된 n채널형 DMOS 트랜지스터로 하는 것도 가능하다.
도 1∼도 3은, 실시형태에 따른 반도체 장치의 평면도이다. 도 1∼도 3은, 중복되는 각 구성 요소의 위치 관계를 도시하기 위해, 임의의 구성 요소를 발췌하여 도시하고 있다. 또한, 도 4는 도 1, 도 2, 도 3에서의 A-A' B-B', 및 C-C'를 따라 취한 단면도이다. 또한, 이하의 설명에서, 「p-형」이란, 「p형」보다 불순물 농도가 작은 반도체를 가리킨다. 또한 「n-형」이란, 「n형」보다 불순물 농도가 작은 반도체를 가리킨다.
도 1에 도시하는 바와 같이, 본 실시형태의 반도체 장치는, 예컨대 n-형의 반도체 기판(11)상에 형성되어 있고, 반도체 기판(11)에는, p채널형 DMOS 트랜지스터가 형성되는 소자 영역(R1)과, 소자 영역(R1)의 제1 방향의 종단부에 형성되는 소자 종단 영역(R2)을 구비하고 있다. 또한, 반도체 기판(11)은, p-형의 기판으로 대체하는 것도 가능하다.
도 1에 도시하는 바와 같이, 본 실시형태의 반도체 장치에서는, 소자 영역(R1)과 소자 종단 영역(R2)이 복수의 직사각형 영역(CP)으로 구획되어 있다. 각 직사각형 영역(CP1, CP2, CP3…)은, X 방향으로 나란히 배열되어 있고, X 방향에서 동일한 폭(Wcp)을 갖고 있다. 소자 영역(R1)에서의 각 직사각형 영역(CP)의 폭과, 소자 종단 영역(R2)에서의 각 직사각형 영역(CP)의 폭은, 모두 Wcp이다. 본 실시형태의 반도체 장치는, 이러한 직사각형 영역(CP)에서의 각종 구성 요소의 형상의 개량에 관한 것이다. 이 개량에 의해, 회로 면적의 증대를 억제하면서 고내압의 반도체 장치를 얻을 수 있다.
또한, 도 1에 도시하는 바와 같이, 반도체 기판(11)상에는, 게이트 절연막(18a)(도 1에서는 도시 생략)을 개재하여 게이트 전극(18)이 형성되어 있다. 게이트 전극(18)은, 일례로서, 소자 영역(R1) 안뿐만 아니라, 소자 종단 영역(R2)에까지 연장되고, 이 소자 종단 영역(R2)에서, 콘택트(CSg)에 접속되어, 필요한 전압을 공급한다. 게이트 전극(18)은, 소자 영역(R1)에서 게이트 전극 길이(Lg1)를 갖고 있고, 소자 종단 영역(R2)에서 게이트 전극 길이[Lg2(<Lg1)]를 갖고 있다.
게이트 전극(18)은, 그 게이트 길이 방향에서, p채널형 DMOS 트랜지스터의 드레인으로서 기능하는 p+형의 드레인 영역(12)과, 동일한 p채널형 DMOS 트랜지스터의 소스로서 기능하는 p+형의 소스 영역(15)에 의해 끼워지도록 배치되어 있다. 드레인 영역(12)의 하층에는, p형 확산 영역(13)이 형성되어 있다.
또한, 소스 영역(15), 및 백게이트 확산 영역(19)의 하층에는, 도 3에 도시하는 바와 같이 n형 확산 영역(16)이 형성되어 있다.
도 4는, 도 1의 A-A' B-B', 및 C-C'를 따라 취한 단면도를 도시하고 있다.
A-A'단면은, 전술한 p채널형 MOS 트랜지스터의 드레인 영역(12) 및 소스 영역(15)을 따른 단면이다. 또한 B-B' 단면은, p채널 MOS 트랜지스터의 드레인 영역(12) 및 백게이트 확산 영역(19)을 따른 단면이다. C-C' 단면은, 드레인 영역(12)의 단부 부근을 포함하는, 소자 종단부(R2)의 단면이다.
우선, 도 4의 A-A' 단면을 따른 p채널형 MOS 트랜지스터의 구조를 설명한다. 도 4의 A-A' 단면에 도시하는 바와 같이, p채널형 MOS 트랜지스터는, p+형의 드레인 영역(12)을 구비하고 있다. 이 p+형의 드레인 영역(12)은, 도 1∼도 3에 도시하는 바와 같이, Y 방향(제1 방향)을 길이 방향으로 하여, 직사각형 형상을 갖도록 형성되어 있다. 드레인 영역(12)은, 직사각형 영역(CP)의, X 방향의 중심 부근에 배치되어 있다. 드레인 영역(12)은, 소자 영역(R1)으로부터 소자 종단 영역(R2)까지 연장되어 있다. p+형의 드레인 영역(12)은, 예컨대 붕소(B) 등의 p형 불순물이 주입되어 있고, 예컨대 1e20[㎝-3]의 불순물 농도를 갖고 있다.
이 드레인 영역(12)의 하층에는, p형 확산 영역(13)이 형성되어 있다. 이 p형 확산 영역(13)도, p채널형 MOS 트랜지스터의 드레인의 일부를 구성한다. p형 확산 영역(13)도, 드레인 영역(12)과 마찬가지로, Y 방향을 길이 방향으로 하여 소자 영역(R1)으로부터 연장되어 소자 종단 영역(R2)까지 형성된다. 이 p형 확산 영역(13)은, 드레인 영역(12)의 불순물 농도보다 작은 1e18[㎝-3]정도의 불순물 농도를 갖는다.
이 p형 확산 영역(13)은, 소자 영역(R1)에서는, 폭 W1을 갖고 있는 한편(도 4의 A-A' 단면도 참조), 소자 종단 영역(R2)의 드레인 영역(12)의 단부 주위에서는, 폭 W2를 갖고 있다(도 4의 C-C' 단면도 참조).
또한, A-A' 단면에서의 드레인 영역(12)의 단부로부터 p형 확산 영역(13)의 단부까지의 거리 a1은, C-C' 단면에서의 드레인 영역(12)의 단부로부터 p형 확산 영역(13)의 단부까지의 거리 a2에 비해 작게 되어 있다. 일례로서, 거리 a1은 0.1 ㎛ 정도이며, 거리 a2는 0.3 ㎛ 정도이다.
게이트 전극(18)의 아래쪽 위치에, p-형의 드리프트 영역(14)이 p형 확산 영역(13)과 접하도록 형성되어 있다. p-형의 드리프트 영역(14)은, p형 확산 영역(13)의 불순물 농도보다 낮은 불순물 농도, 예컨대 1e17[㎝-3]정도의 불순물 농도를 갖고 있다. 이 드리프트 영역(14)도, 드레인 영역(12)과 마찬가지로, Y 방향을 길이 방향으로 하여 소자 영역(R1)으로부터 연장되어 소자 종단 영역(R2)까지 형성된다. 단, A-A' 단면에서의 드리프트 영역(14)의 p형 확산 영역(13)의 접합면으로부터 폭 b1은, C-C' 단면에서의 폭 b2보다 작게 되어 있다. 이 때문에, p채널 MOS 트랜지스터에 역바이어스가 인가되어 있는 상태에서는, 소자 종단 영역(R2)에서 공핍층이 넓어지기 쉽게 되어 있다. 또한 A-A' 단면에서의 드리프트 영역(14)의 소스 영역(15)측 단부로부터 드레인 영역(12)의 단부[필드 산화막(17)과의 경계]까지의 사이의 거리(a1+b1)는, C-C' 단면에서의 드리프트 영역(14)의 소스 영역(15)측 단부로부터 드레인 영역(12)의 단부[필드 산화막(17)과의 경계]까지의 사이의 거리(a2+b2)보다 작게 되어 있다.
또한, p-형의 드리프트 영역(14)의 표면에는, 실리콘 산화막(예컨대 SiO2막)을 포함하는 필드 산화막(17)이 형성되어 있다. 필드 산화막(17)도, Y 방향을 길이 방향으로 하여 형성되어 있지만, A-A' 단면에서의 폭 c1은, C-C' 단면에서의 폭 c2보다 작게 되어 있다. 또한, 필드 산화막(17)은, 요구되는 MOS 트랜지스터의 내압에 따라, 생략하는 것도 가능하다.
또한 반도체 기판(11)상의 드리프트 영역(14)으로부터 이격된 위치에는, n형 확산 영역(16)이 형성되어 있다. n형 확산 영역(16), 및 n형 확산 영역(16)과 드리프트 영역(14) 사이의 반도체 기판(11)이, 이 p채널형 MOS 트랜지스터의 채널 영역으로서 기능한다. 이 n형 확산 영역(16)의 표면에는, 전술한 소스 영역(15)이 형성되어 있다. 소스 영역(15)은, 콘택트 플러그(CSs)를 통해, 도시하지 않는 소스 전극에 접속된다.
n형 확산 영역(16)은, 게이트 전극(18) 등과 마찬가지로, Y 방향을 길이 방향으로 하여 연장되도록 형성되어 있다(도 3 참조). 이 n형 확산 영역(16)의 소자 영역(R1)에서의 폭(d1, d1')은, 소자 종단 영역(R2)에서의 폭(d2, d2')에 비해 작게 되어 있다.
소스 영역(15)은, 게이트 전극(18)과 마찬가지로, Y 방향을 길이 방향으로 하여 연장되도록 형성되어 있고, 직사각형 영역(CP)의 X방향의 단부에 배치되어 있다. 단, 소스 영역(15)은, Y 방향의 정해진 위치에서 분단되고, 그 분단된 영역(B-B' 단면)에는, 백게이트 확산 영역(19)이 형성되어 있다(도 2 참조). 게이트 전극(18)은, 드리프트 영역(14), n형 확산 영역(16), 및 소스 영역(15)에 걸치도록, 게이트 절연막(18a)을 개재하여 반도체 기판(11)상에 형성되어 있다.
드레인 영역(12), p형 확산 영역(13), 드리프트 영역(14), 소스 영역(15)의 사이즈, 불순물 농도 등은, 소자 영역에서의 p채널 MOS 트랜지스터의 온 저항이나 내압 등, 요구되는 특성을 만족시키도록 설정될 수 있다.
B-B' 단면에서의 p채널형 MOS 트랜지스터의 형상은, 대략 A-A' 단면의 p채널형 MOS 트랜지스터의 형상과 같지만, B-B' 단면에서는, 소스 영역(15)이 없고, 대신에 p+형의 백게이트 확산 영역(19)이 폭 넓게 형성되어 있는 점에서, A-A' 단면과 상이하다.
전술한 바와 같이, 드레인 영역(12), p형 확산 영역(13), 드리프트 영역(14), 및 n형 확산 영역(16)은, 소자 영역(R1)으로부터 Y 방향으로 연장되어 소자 종단 영역(R2)까지 연장되도록 형성되어 있다(도 4의 C-C' 단면 참조). 그러나, p형 확산 영역(13)의 C-C' 단면의 폭 W2는, A-A' 단면을 포함하는 소자 영역(R1)에서의 폭 W1보다 크게 되어 있다. 이 때문에, p형 확산 영역(13)은, 도 1에 도시하는 바와 같이, 평면도로서는, 매치 막대의 형상과 같이, 선단이 팽창된 다각형 형상을 갖고 있다. 이러한 형상을 갖고 있는 것에 의해, 도 1에 도시하는 영역 R3 부근에서의 전계 집중을 완화하여, 임팩트 이온의 발생을 억제할 수 있고, 이것에 의해 MOS 트랜지스터의 내압을 높일 수 있다.
또한, 소자 종단 영역(R2)에서는, 드리프트 영역(14)의 C-C' 단면을 따른 폭 b2가, A-A' 단면을 포함하는 소자 영역(R1)에서의 폭 b1에 비해 크게 되어 있다. 이것에 의해, 소자 종단 영역(R2)에서는, 소자 영역(R1)에 비해 공핍층이 신장하기 쉽고, 이것에 의해 소자 종단 영역(R2)에서의 내압을 향상시킬 수 있다.
한편, n형 확산 영역(16)의 C-C' 단면을 따른 폭 d2는, A-A' 단면을 포함하는 소자 영역(R1)에서의 폭 d1에 비해 작게 되어 있다. n형 확산 영역(16)의 폭이, 소자 종단 영역(R2)에서 작게 되었다고 해도, MOS 트랜지스터의 내압은 저하되지 않는다.
이와 같이, 본 실시형태의 반도체 장치에서는, C-C' 단면[소자 종단 영역(R2)]에서의 p형 확산 영역(13)의 폭 W2, 및 드리프트 영역(14)의 폭 b2가 소자 영역(R1)에 비해 크게 되어 있는 한편, n형 확산 영역(16)의 폭 d2는 작게 되어 있기 때문에, 소자 종단 영역(R2)에서의 소자 폭은, 소자 영역(R1)에서의 소자 폭과 대략 동일하게 할 수 있고, 전체로서, 직사각형상 영역(CP) 안에 각종 구성 요소를 수납할 수 있다.
전술한 폭 W2, 폭 b2, 폭 d2는, 소자 영역(R1)에서의 폭 W1, b1, d1과는 독립하여, 소자 종단 영역(16)에서 필요로 하는 내압에 기초하여 설정할 수 있다. 폭 W2, b2를, 각각 폭 W1, b1에 비해 크게 설정했다고 해도, 폭 d2는 폭 d1에 비해 작게 하여도 상관없기 때문에, 소자 종단 영역(R2)의 X 방향의 폭은, 소자 영역(R1)의 X 방향의 폭과 비교하여 크게 할 필요는 없다. 따라서, 본 실시형태에 의하면, 소자 영역(R1)에서, 온 저항 특성 등을 최적화한 p채널 MOS 트랜지스터를 얻을 수 있도록 설계하면서도, 소자 종단 영역(R2)에서는, 필요로 하는 내압을 얻을 수 있도록 소자 종단 영역을 설정할 수 있다.
전술한 실시형태에서는, 폭 b2를 폭 b1에 비해 크게 하고, 폭 W2를 폭 W1에 비해 크게 하는 예를 설명하였다. 그러나, 폭 b2만을 크게 하고, 폭 W2는 폭 W1과 동등한 정도로 하여도, 소자 종단 영역(R2)의 내압을 높이는 것이 가능하다.
단, 폭 W2를 크게 하는 것은, p형 확산 영역(13)의 선단부에서의 전계 집중을 방지하는 것에 기여하고, 이것에 의해 소자의 내압을 보다 높이는 것에 기여할 수 있다. 따라서, 폭 b2를 크게 하는 것에 더하여, 폭 W2를 함께 크게 하는 것에 의해, 보다 소자 종단 영역의 내압을 높일 수 있다.
도 5는, 본 실시형태의 비교예에서의 소자 종단 영역의 평면 형상을 도시한다. 이 비교예에서는, p형 확산 영역(13)의 폭이, 소자 영역(R1)과 소자 종단 영역(R2)에서 균일하게 되어 있다. 이 구조의 경우, 도 5에 도시하는 영역 R3부근에서의 전계 집중을 피할 수 없어, 소자 종단 영역에서의 내압이 저하되고, 반도체 소자 전체의 내압을 저하시킨다. 본 실시형태에서는, p형 확산 영역(13)의 폭 W2가 소자 종단 영역(R2)에서 소자 영역(R1)에 비해 확장되어 있기 때문에, 내압을 높게 할 수 있다.
본 발명의 특정 실시예들을 설명했으나, 이들 실시예들은 예로써만 나타내었고, 본 발명의 범위를 제한하고자 함이 아니다. 물론, 여기서 설명된 신규한 방법들 및 시스템들은 다양한 다른 형태들로 구현될 수도 있다. 또한, 본 발명의 사상을 벗어나지 않고, 여기서 설명된 방법들 및 시스템들의 형태에서 각종 생략, 대체 및 변경이 행해질 수도 있다. 첨부된 청구범위 및 그 등가물들은 본 발명의 정신 및 사상 내에 있을 것인 그러한 형태들 또는 변형물들을 망라하고자 한다.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판상에 형성되어 MOS 트랜지스터가 형성되는 소자 영역과,
    상기 반도체 기판상에 형성되어 상기 소자 영역의 종단부에 형성되는 소자 종단 영역과,
    제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고 제1 불순물 농도를 가지며, 상기 소자 영역에서 상기 MOS 트랜지스터의 드레인 영역으로서 기능하는 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층의 하층에, 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고, 상기 제1 불순물 농도보다 작은 제2 불순물 농도를 갖는 제1 도전형의 제2 반도체층과,
    상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 반도체 기판에 형성되고, 상기 제2 불순물 농도보다 작은 제3 불순물 농도를 가지며, 상기 제2 반도체층과 접하도록 배치되어 상기 MOS 트랜지스터의 드리프트층으로서 기능하는 제1 도전형의 제3 반도체층과,
    상기 제3 반도체층의 표면에 상기 제1 반도체층과 접하도록 배치되는 필드 산화막과,
    상기 반도체 기판에 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고, 상기 MOS 트랜지스터의 채널 영역으로서 기능하는 제2 도전형의 제4 반도체층과,
    상기 제4 반도체층의 표면에 형성되어 상기 MOS 트랜지스터의 소스 영역으로서 기능하는 제1 도전형의 제5 반도체층과,
    상기 제3 반도체층 및 상기 제4 반도체층에 걸치는 상기 반도체 기판의 표면에 게이트 절연막을 개재하여 형성된 게이트 전극
    을 구비하고,
    상기 소자 영역에서의 상기 제1 반도체층과 상기 필드 산화막 사이의 경계와, 상기 제3 반도체층의 상기 제5 반도체층측 단부 사이의 거리는, 상기 소자 종단 영역에서의 상기 제1 반도체층과 상기 필드 산화막 사이의 경계와, 상기 제3 반도체층의 상기 제5 반도체층측 단부 사이의 거리보다 작은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 소자 영역 및 상기 소자 종단 영역은, 상기 제1 방향과 직교하는 제2 방향의 폭이 동일한 복수의 직사각형 영역으로 분할되고,
    상기 제1 반도체층 및 상기 제2 반도체층은, 상기 직사각형 영역의 상기 제2 방향의 중심에 배치되고,
    상기 제5 반도체층은, 상기 직사각형 영역의 상기 제2 방향의 단부에 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 소자 종단 영역에서의 상기 제2 반도체층의 상기 제2 방향의 폭은, 상기 소자 영역에서의 상기 제2 반도체층의 상기 제2 방향의 폭보다 크게 되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 소자 종단 영역에서의 상기 제4 반도체층의 상기 제2 방향의 폭은, 상기 소자 영역에서의 상기 제4 반도체층의 상기 제2 방향의 폭보다 작게 되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 상기 제1 반도체층의 단부 주변에서의 상기 제2 반도체층의 평면 형상은 다각형으로 되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 반도체층은, 상기 제1 방향을 길이 방향으로 하는 직사각형 형상을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 소자 영역에서의 상기 필드 산화막의 상기 제1 방향과 직교하는 제2 방향을 따른 길이보다, 상기 소자 종단 영역에서의 상기 필드 산화막의 상기 제2 방향을 따른 길이가 긴 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서, 상기 제1 반도체층의 단부 주변에서의 상기 제2 반도체층의 평면 형상은 다각형으로 되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 소자 종단 영역에서의 상기 제2 반도체층의 상기 제1 방향과 직교하는 제2 방향의 폭은, 상기 소자 영역에서의 상기 제2 반도체층의 상기 제2 방향의 폭보다 크게 되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 소자 종단 영역에서의 상기 제4 반도체층의 상기 제1 방향과 직교하는 제2 방향의 폭은, 상기 소자 영역에서의 상기 제4 반도체층의 상기 제2 방향의 폭보다 작게 되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 제1 반도체층의 단부 주변에서의 상기 제2 반도체층의 평면 형상은 다각형으로 되어 있는 것을 특징으로 하는 반도체 장치.
  12. 반도체 기판과,
    상기 반도체 기판상에 형성되어 MOS 트랜지스터가 형성되는 소자 영역과,
    상기 반도체 기판상에 형성되어 상기 소자 영역의 종단부에 형성되는 소자 종단 영역과,
    제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고 제1 불순물 농도를 가지며, 상기 소자 영역에서 상기 MOS 트랜지스터의 드레인 영역으로서 기능하는 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층의 하층에, 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고, 상기 제1 불순물 농도보다 작은 제2 불순물 농도를 갖는 제1 도전형의 제2 반도체층과,
    상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 반도체 기판에 형성되고, 상기 제2 불순물 농도보다 작은 제3 불순물 농도를 가지며, 상기 제2 반도체층과 접하도록 배치되어 상기 MOS 트랜지스터의 드리프트층으로서 기능하는 제1 도전형의 제3 반도체층과,
    상기 반도체 기판에 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고, 상기 MOS 트랜지스터의 채널 영역으로서 기능하는 제2 도전형의 제4 반도체층과,
    상기 제4 반도체층의 표면에 형성되어 상기 MOS 트랜지스터의 소스 영역으로서 기능하는 제1 도전형의 제5 반도체층과,
    상기 제3 반도체층 및 상기 제4 반도체층에 걸치는 상기 반도체 기판의 표면에 게이트 절연막을 개재하여 형성된 게이트 전극
    을 구비하고,
    상기 제1 방향과 직교하는 제2 방향을 따른 단면에 관해서,
    상기 소자 종단 영역에서의 상기 제3 반도체층의 폭은, 상기 소자 영역에서의 상기 제3 반도체층의 폭보다 크게 되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 소자 영역 및 상기 소자 종단 영역은, 상기 제2 방향의 폭이 동일한 복수의 직사각형 영역으로 분할되고,
    상기 제1 반도체층 및 상기 제2 반도체층은, 상기 직사각형 영역의 상기 제2 방향의 중심에 배치되고,
    상기 제5 반도체층은, 상기 직사각형 영역의 상기 제2 방향의 단부에 배치되는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 소자 종단 영역에서의 상기 제2 반도체층의 상기 제2 방향의 폭은, 상기 소자 영역에서의 상기 제2 반도체층의 상기 제2 방향의 폭보다 크게 되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 제1 반도체층의 단부 주변에서의 상기 제2 반도체층의 평면 형상은 다각형으로 되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제13항에 있어서, 상기 소자 종단 영역에서의 상기 제4 반도체층의 상기 제2 방향의 폭은, 상기 소자 영역에서의 상기 제4 반도체층의 상기 제2 방향의 폭보다 작게 되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제12항에 있어서, 상기 제3 반도체층의 표면에 형성되는 필드 산화막을 더 구비한 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 소자 영역에서의 상기 필드 산화막의 상기 제2 방향을 따른 길이보다, 상기 소자 종단 영역에서의 상기 필드 산화막의 상기 제2 방향을 따른 길이가 긴 것을 특징으로 하는 반도체 장치.
  19. 반도체 기판과,
    상기 반도체 기판상에 형성되어 MOS 트랜지스터가 형성되는 소자 영역과,
    상기 반도체 기판상에 형성되어 상기 소자 영역의 종단부에 형성되는 소자 종단 영역과,
    제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고 제1 불순물 농도를 가지며, 상기 소자 영역에서 상기 MOS 트랜지스터의 드레인 영역으로서 기능하는 제1 도전형의 제1 반도체층과,
    상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 반도체 기판에 형성되고, 상기 제1 불순물 농도보다 작은 제3 불순물 농도를 가지며, 상기 제1 반도체층과 접속되도록 배치되어 상기 MOS 트랜지스터의 드리프트층으로서 기능하는 제1 도전형의 제3 반도체층과,
    상기 제3 반도체층의 표면에 상기 제1 반도체층과 접하도록 배치되는 필드 산화막과,
    상기 반도체 기판에 상기 제1 방향을 길이 방향으로 하여 상기 소자 영역으로부터 연장되어 상기 소자 종단 영역까지 형성되고, 상기 MOS 트랜지스터의 채널 영역으로서 기능하는 제2 도전형의 제4 반도체층과,
    상기 제4 반도체층의 표면에 형성되어 상기 MOS 트랜지스터의 소스 영역으로서 기능하는 제1 도전형의 제5 반도체층과,
    상기 제3 반도체층 및 상기 제4 반도체층에 걸치는 상기 반도체 기판의 표면에 게이트 절연막을 개재하여 형성된 게이트 전극
    을 구비하고,
    상기 소자 영역 및 상기 소자 종단 영역은, 상기 제1 방향과 직교하는 제2 방향의 폭이 동일하며,
    상기 소자 영역에서의 상기 제1 반도체층과 상기 필드 산화막 사이의 경계와, 상기 제3 반도체층의 상기 제5 반도체층측 단부 사이의 거리는, 상기 소자 종단 영역에서의 상기 제1 반도체층과 상기 필드 산화막 사이의 경계와, 상기 제3 반도체층의 상기 제5 반도체층측 단부 사이의 거리보다 작은 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 소자 종단 영역에서의 상기 제4 반도체층의 상기 제2 방향의 폭은, 상기 소자 영역에서의 상기 제4 반도체층의 상기 제2 방향의 폭보다 작게 되어 있는 것을 특징으로 하는 반도체 장치.
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