JP2599494B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2599494B2 JP2599494B2 JP2225799A JP22579990A JP2599494B2 JP 2599494 B2 JP2599494 B2 JP 2599494B2 JP 2225799 A JP2225799 A JP 2225799A JP 22579990 A JP22579990 A JP 22579990A JP 2599494 B2 JP2599494 B2 JP 2599494B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain region
- source
- silicon substrate
- extended drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims 2
- 239000000758 substrate Substances 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 230000005669 field effect Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高耐圧横型MOS電界効果トランジスタに関
するものである。
するものである。
従来の技術 すなわち従来の高耐圧横型MOS電界効果トランジスタ
は第３図，第４図に示すようになっていた。一導電型
（Ｐ型）のシリコン基板１に、前記シリコン基板１とは
逆導電型（Ｎ型）の楕円リング状延長ドレイン領域２が
設けられ、かつ、前記延長ドレイン領域２の内部に包含
されるようにシリコン基板１と同一導電型（Ｐ型）の領
域（以下、PT領域と称する）３が形成され、さらに延長
ドレイン領域２内にはPT領域３と並置されるようにN+の
コンタクト領域４が形成され、この領域４はドレイン電
極５に接続されている。さらにシリコン基板１には楕円
リング状ゲート６を間にして延長ドレイン領域２と相対
するようにN+の楕円状ソース領域７が形成され、この領
域はソース電極８に接続されている。またゲート６は電
極６に接続されている。さらにこの従来の構造では、第
３図に示すように、延長ドレイン領域２の長さLaとPT領
域３の横方向長さLbが、曲線で形成された部分Ａと、直
線で形成された部分Ｂにおいて、同じになっている。
は第３図，第４図に示すようになっていた。一導電型
（Ｐ型）のシリコン基板１に、前記シリコン基板１とは
逆導電型（Ｎ型）の楕円リング状延長ドレイン領域２が
設けられ、かつ、前記延長ドレイン領域２の内部に包含
されるようにシリコン基板１と同一導電型（Ｐ型）の領
域（以下、PT領域と称する）３が形成され、さらに延長
ドレイン領域２内にはPT領域３と並置されるようにN+の
コンタクト領域４が形成され、この領域４はドレイン電
極５に接続されている。さらにシリコン基板１には楕円
リング状ゲート６を間にして延長ドレイン領域２と相対
するようにN+の楕円状ソース領域７が形成され、この領
域はソース電極８に接続されている。またゲート６は電
極６に接続されている。さらにこの従来の構造では、第
３図に示すように、延長ドレイン領域２の長さLaとPT領
域３の横方向長さLbが、曲線で形成された部分Ａと、直
線で形成された部分Ｂにおいて、同じになっている。
発明が解決しようとする課題 このような従来の構造では、MOS電界効果トランジス
タがオフしているとき、表面でのソース，ドレインの各
領域と基板との境界線が曲線で形成された部分Ａでソー
ス領域の外側にドレイン領域が存在する部分では、前記
境界が直線で形成された部分Ｂに比べて、延長ドレイン
領域の空乏層がよく広がり、低いドレイン・ソース間電
圧でもって延長ドレイン領域２内部が空乏化してしまう
ものであった。このため、前記ソース領域７の外側にド
レイン領域が存在する部分Ａでは耐圧が低くなるという
課題があった。
タがオフしているとき、表面でのソース，ドレインの各
領域と基板との境界線が曲線で形成された部分Ａでソー
ス領域の外側にドレイン領域が存在する部分では、前記
境界が直線で形成された部分Ｂに比べて、延長ドレイン
領域の空乏層がよく広がり、低いドレイン・ソース間電
圧でもって延長ドレイン領域２内部が空乏化してしまう
ものであった。このため、前記ソース領域７の外側にド
レイン領域が存在する部分Ａでは耐圧が低くなるという
課題があった。
課題を解決するための手段 そこで、本発明では、この課題、すなわち耐圧低下を
防ぐために、表面でのソース，ドレインの各領域と基板
との境界が曲線で形成された部分でソース領域の外側に
ドレイン領域が存在する部分において、PT領域と延長ド
レイン領域の長さを長くする。
防ぐために、表面でのソース，ドレインの各領域と基板
との境界が曲線で形成された部分でソース領域の外側に
ドレイン領域が存在する部分において、PT領域と延長ド
レイン領域の長さを長くする。
作用 上記のような構造にすることにより、表面でのソー
ス，ドレインの各領域と基板との境界が、直線で形成さ
れた部分より、曲線で形成された部分において、延長ド
レイン領域が低いドレイン・ソース間電圧で空乏化して
しまうことを防ぐことができる。その結果、耐圧低下を
防ぐことができる。
ス，ドレインの各領域と基板との境界が、直線で形成さ
れた部分より、曲線で形成された部分において、延長ド
レイン領域が低いドレイン・ソース間電圧で空乏化して
しまうことを防ぐことができる。その結果、耐圧低下を
防ぐことができる。
実 施 例 以下、本発明の一実施例におけるＮチャネル横型MOS
電界効果トランジスタについて第１図，第２図とともに
説明する。これら第１図，第２図において、11はＰ型の
シリコン基板、12は型の延長ドレイン領域、13はこのド
レイン領域12内に設けられたＰ型のPT領域、14は同コン
タクト領域、15はドレイン電極、16はゲート、17はソー
ス領域、18はソース電極、19はゲート電極である。な
お、第１図はシリコン酸化膜や、アルミ電極，パッシベ
ーション膜を除去したシリコン基板表面を示している。
電界効果トランジスタについて第１図，第２図とともに
説明する。これら第１図，第２図において、11はＰ型の
シリコン基板、12は型の延長ドレイン領域、13はこのド
レイン領域12内に設けられたＰ型のPT領域、14は同コン
タクト領域、15はドレイン電極、16はゲート、17はソー
ス領域、18はソース電極、19はゲート電極である。な
お、第１図はシリコン酸化膜や、アルミ電極，パッシベ
ーション膜を除去したシリコン基板表面を示している。
このような本実施例のトランジスタでは、表面でのソ
ース17,ドレイン12の各領域とシリコン基板11との境界
が曲線で形成された部分Ｘでソース領域17の外側にドレ
イン領域12が存在する部分における、PT領域13の横方向
長さL1の最大値を44μｍ、延長ドレイン領域12の横方向
長さL2の最大値を60μｍとする。また、直線で形成され
た部分ＹにおけるPT領域13の横方向長さL3を24μｍ（＜
L1）、延長ドレイン領域の横方向長さL4を40μｍ（＜L
2）とする。その結果、すべての部分において、PT領域
の横方向長さLbを24μｍ、延長ドレイン領域の横方向長
さLaを40μｍとした従来の構造に比べて、耐圧を10％向
上させることができた。
ース17,ドレイン12の各領域とシリコン基板11との境界
が曲線で形成された部分Ｘでソース領域17の外側にドレ
イン領域12が存在する部分における、PT領域13の横方向
長さL1の最大値を44μｍ、延長ドレイン領域12の横方向
長さL2の最大値を60μｍとする。また、直線で形成され
た部分ＹにおけるPT領域13の横方向長さL3を24μｍ（＜
L1）、延長ドレイン領域の横方向長さL4を40μｍ（＜L
2）とする。その結果、すべての部分において、PT領域
の横方向長さLbを24μｍ、延長ドレイン領域の横方向長
さLaを40μｍとした従来の構造に比べて、耐圧を10％向
上させることができた。
発明の効果 以上のように、本発明では、表面でのソース，ドレイ
ンの各領域と基板との境界が曲線で形成された部分でソ
ース領域の外側にドレイン領域が存在する部分におい
て、PT領域および延長ドレイン領域の横方向長さを、前
記境界が直線で形成された部分におけるPT領域および延
長ドレイン領域の横方向長さに比べ長くすることによ
り、従来課題であった耐圧低下を防止することができ
る。
ンの各領域と基板との境界が曲線で形成された部分でソ
ース領域の外側にドレイン領域が存在する部分におい
て、PT領域および延長ドレイン領域の横方向長さを、前
記境界が直線で形成された部分におけるPT領域および延
長ドレイン領域の横方向長さに比べ長くすることによ
り、従来課題であった耐圧低下を防止することができ
る。
第１図は本発明の一実施例におけるＮチャネル横型MOS
電界効果トランジスタの平面図、第２図（ａ），（ｂ）
は第１図のＡ−Ａ′線およびＢ−Ｂ′線断面図、第３図
は従来の横型MOS電界効果トランジスタの平面図、第４
図は同断面図である。 11……シリコン基板、12……延長ドレイン領域、13……
PT領域、L1……PT領域の横方向長さ、L2……延長ドレイ
ン領域の横方向長さ、L3……PT領域の横方向長さ、L4…
…延長ドレイン領域の横方向長さ。
電界効果トランジスタの平面図、第２図（ａ），（ｂ）
は第１図のＡ−Ａ′線およびＢ−Ｂ′線断面図、第３図
は従来の横型MOS電界効果トランジスタの平面図、第４
図は同断面図である。 11……シリコン基板、12……延長ドレイン領域、13……
PT領域、L1……PT領域の横方向長さ、L2……延長ドレイ
ン領域の横方向長さ、L3……PT領域の横方向長さ、L4…
…延長ドレイン領域の横方向長さ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷田 宏 大阪府門真市大字門真1006番地 松下電 子工業株式社内 (72)発明者 進藤 裕之 大阪府門真市大字門真1006番地 松下電 子工業株式社内 (72)発明者 宇野 利彦 大阪府門真市大字門真1006番地 松下電 子工業株式社内
Claims (1)
- 【請求項１】一導電型のシリコン基板に、前記シリコン
基板とは逆導電型の延長ドレイン領域とソース領域を設
け、前記延長ドレイン領域内にシリコン基板と同一導電
型領域を形成し、シリコン基板表面でのドレイン，ソー
スの各領域とシリコン基板との境界線の全部または一部
が曲線によって形成されるとともに、前記延長ドレイン
領域と延長ドレイン領域内に形成された領域の横方向の
長さを、表面でのドレイン，ソースの各領域とシリコン
基板との境界線が直線で形成された部分よりも、曲線で
形成された部分でドレイン領域の外側にソース領域が存
在する部分において、長くした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225799A JP2599494B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225799A JP2599494B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107879A JPH04107879A (ja) | 1992-04-09 |
| JP2599494B2 true JP2599494B2 (ja) | 1997-04-09 |
Family
ID=16834967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225799A Expired - Fee Related JP2599494B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599494B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5586546B2 (ja) * | 2011-03-23 | 2014-09-10 | 株式会社東芝 | 半導体装置 |
| CN110299356A (zh) * | 2019-07-26 | 2019-10-01 | 宁波芯浪电子科技有限公司 | 一种用于mos管的静电保护方法 |
-
1990
- 1990-08-27 JP JP2225799A patent/JP2599494B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107879A (ja) | 1992-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2599493B2 (ja) | 半導体装置 | |
| JP2599494B2 (ja) | 半導体装置 | |
| JPS6159666B2 (ja) | ||
| JPS61281554A (ja) | Ｍｉｓ型半導体装置 | |
| JP2941816B2 (ja) | Ｍｏｓ型トランジスタ | |
| JP3137840B2 (ja) | 半導体装置 | |
| JP3217488B2 (ja) | 高耐圧半導体装置 | |
| JPS61214576A (ja) | 半導体装置 | |
| JPH0222868A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPS6066444A (ja) | 半導体装置 | |
| JP2973450B2 (ja) | 半導体装置 | |
| JPH02102575A (ja) | 半導体装置 | |
| JP2608977B2 (ja) | 半導体装置 | |
| JP2624373B2 (ja) | 半導体装置 | |
| JP2864499B2 (ja) | 電界効果型薄膜トランジスタ | |
| KR950021134A (ko) | 반도체소자의 콘택 형성방법 | |
| JP3074064B2 (ja) | 横型ｍｏｓ電界効果トランジスタ | |
| JPH0456469B2 (ja) | ||
| JP2642000B2 (ja) | Ｍｏｓ集積回路装置 | |
| JP2859029B2 (ja) | 高耐圧ｍｏｓトランジスタの出力保護装置 | |
| JP2917923B2 (ja) | 縦型電界効果トランジスタ | |
| JP2917720B2 (ja) | 縦型電界効果トランジスタ | |
| JPS5858747A (ja) | Ｍｏｓ型半導体集積回路 | |
| JPS6130297Y2 (ja) | ||
| JPH088356B2 (ja) | 縦型電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |