JPS60231370A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000000694 effects Effects 0.000 abstract description 14
- 229910052751 metal Inorganic materials 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 7
- 239000000758 substrate Substances 0.000 abstract description 6
- 230000002411 adverse Effects 0.000 abstract description 5
- 229910052774 Proactinium Inorganic materials 0.000 abstract description 4
- 229910052745 lead Inorganic materials 0.000 abstract description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 241000288673 Chiroptera Species 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＦＥＴ（電界効果トランジスタ）構造を有す
る半導体装置に関し、特に、ＧａＡｓ （ガリウム・ヒ
Ｘ）ＦＥＴのような超高周波用ＦＥＴに適用して好まし
いものである。
る半導体装置に関し、特に、ＧａＡｓ （ガリウム・ヒ
Ｘ）ＦＥＴのような超高周波用ＦＥＴに適用して好まし
いものである。
近年において、静止軌道上の放送衛星を用いて高品質な
映像やＰＣＭ音声等を例えば１２ＧＨ２帯の超高周波信
号により放送するようないわゆる衛星放送が実現されて
おり、このような衛星放送の受信システムの用途等に、
低雑音で超高周波用のＦＥＴ （電界効果トランジスタ
）の需要が極めて高くなっている。
映像やＰＣＭ音声等を例えば１２ＧＨ２帯の超高周波信
号により放送するようないわゆる衛星放送が実現されて
おり、このような衛星放送の受信システムの用途等に、
低雑音で超高周波用のＦＥＴ （電界効果トランジスタ
）の需要が極めて高くなっている。
ここで、ＧａＡｓ（ガリウム・ヒ素）ＦＥＴ等の超高周
波用ＦＥＴは、例えば第１図に示すような等何回路で表
すことができ、雑音指数（ノイズフィギュア、ＮＦ）と
してのＦｏをめる一般式は、となる。この０式において
、Ｋｆはいわゆるフィッティングファクタと称される素
子固有の定数であり、Ｃｒ２はゲート−ソース間容量（
いわゆる入力容量）であり、Ｒ１は高周波時のゲート抵
抗であシ、Ｒ８はソース抵抗であシ、またｆ□はＦＥＴ
の伝達コンダクタンスである。このような雑音指数とし
てのＦｏを小さくするための一つの方法として、上記ゲ
ート抵抗Ｒ１を小さくすることが考えられる。
波用ＦＥＴは、例えば第１図に示すような等何回路で表
すことができ、雑音指数（ノイズフィギュア、ＮＦ）と
してのＦｏをめる一般式は、となる。この０式において
、Ｋｆはいわゆるフィッティングファクタと称される素
子固有の定数であり、Ｃｒ２はゲート−ソース間容量（
いわゆる入力容量）であり、Ｒ１は高周波時のゲート抵
抗であシ、Ｒ８はソース抵抗であシ、またｆ□はＦＥＴ
の伝達コンダクタンスである。このような雑音指数とし
てのＦｏを小さくするための一つの方法として、上記ゲ
ート抵抗Ｒ１を小さくすることが考えられる。
このゲート抵抗Ｒ２は、
にて表せ、とのの式において、ρりは抵抗率、Ｚｕは単
位ゲート幅、Ｓはゲート断面積、またＺｔはゲート全幅
である。ここで単位ゲート幅ｚｕは、第２図Ａ〜Ｃに示
すように、ゲート全幅がＺｔのゲート電極１に対する給
電点Ｐが増加するほど減少する。すなわち、上記給電点
が１個の第２図Ａの単位ゲート幅ＺｕはＺｕ ＝Ｚｔ／
２ 、給電点が２個の第２図Ｂではｚｕ＝ Ｚｊ／４
、給電点が３個の第２図ＣではＺｕ＝Ｚｔ／６ となり
、一般にＮ個の給電点が第２図のような形態で設けられ
ている場合の単位ゲート幅Ｚｕは、ｚｕ＝Ｚｔ／２Ｎと
なる。したがって、給電点が１個（Ｎ＝１）のときの上
記ゲート抵抗Ｒ２に対して、給電点が２個（Ｎ＝２）の
ときのＲ，は１／４となり、３個（Ｎ＝３）のときのＲ
２ば１／９となυ、一般に給電点がＮ個のときのゲート
抵抗Ｒ２は１ハ２に減少し、その分上記雑音指数として
のＦｏを小さくできることになる。
位ゲート幅、Ｓはゲート断面積、またＺｔはゲート全幅
である。ここで単位ゲート幅ｚｕは、第２図Ａ〜Ｃに示
すように、ゲート全幅がＺｔのゲート電極１に対する給
電点Ｐが増加するほど減少する。すなわち、上記給電点
が１個の第２図Ａの単位ゲート幅ＺｕはＺｕ ＝Ｚｔ／
２ 、給電点が２個の第２図Ｂではｚｕ＝ Ｚｊ／４
、給電点が３個の第２図ＣではＺｕ＝Ｚｔ／６ となり
、一般にＮ個の給電点が第２図のような形態で設けられ
ている場合の単位ゲート幅Ｚｕは、ｚｕ＝Ｚｔ／２Ｎと
なる。したがって、給電点が１個（Ｎ＝１）のときの上
記ゲート抵抗Ｒ２に対して、給電点が２個（Ｎ＝２）の
ときのＲ，は１／４となり、３個（Ｎ＝３）のときのＲ
２ば１／９となυ、一般に給電点がＮ個のときのゲート
抵抗Ｒ２は１ハ２に減少し、その分上記雑音指数として
のＦｏを小さくできることになる。
ところが、ゲート電極１に対する給電点Ｐを増加させる
と、各給電点にゲート電位を供給するための電極、いわ
ゆるポンディングパッドの個数が増加し、パターン面積
が増大してチップサイズが大きくなるという欠点がある
。すなわち、第３図Ａ、Ｂ、Ｃはそれぞれ給電点Ｐが１
個、２個、３個の場合の各電極パターンを概略的に示す
平面図であシ、ゲート電極１を挾むようにソース電極２
とドレイン電極３とが対向配置されている。これら第３
図Ａ、Ｂ、Ｃにおいて、ゲート電位供給電極、いわゆる
ゲートパッド４は、いずれもソース電極２側に配されて
いる。これは、ゲートパッド４をドレイン電極３側に配
した場合のドレイン−’ｙ’ −） 間容量”ｄｙの増
加を防止するためと、通常アース電位に保持されるソー
ス電極２によシゲートパッド４を囲んでシールドするた
めである。
と、各給電点にゲート電位を供給するための電極、いわ
ゆるポンディングパッドの個数が増加し、パターン面積
が増大してチップサイズが大きくなるという欠点がある
。すなわち、第３図Ａ、Ｂ、Ｃはそれぞれ給電点Ｐが１
個、２個、３個の場合の各電極パターンを概略的に示す
平面図であシ、ゲート電極１を挾むようにソース電極２
とドレイン電極３とが対向配置されている。これら第３
図Ａ、Ｂ、Ｃにおいて、ゲート電位供給電極、いわゆる
ゲートパッド４は、いずれもソース電極２側に配されて
いる。これは、ゲートパッド４をドレイン電極３側に配
した場合のドレイン−’ｙ’ −） 間容量”ｄｙの増
加を防止するためと、通常アース電位に保持されるソー
ス電極２によシゲートパッド４を囲んでシールドするた
めである。
このような第３図Ａ、Ｂ、Ｃの電極パターン外形の最大
長Ｗについては、給電点Ｐが１個のとき（第３図Ａ）の
上記最大長をＷ１１給電点Ｐが２個のとき（第３図Ｂ）
の上記最大長をＷ２、給電点Ｐが３個のとき（第３図Ｃ
）の上記最大長をＷａとするとき、Ｗｌ ＜ Ｗ２ ＜
Ｗａのようになシ、給電点の個数が増加するほどパタ
ーン外形最大長が大きくなって、結果的にチップサイズ
が大きくなる。チップサイズが大きくなると、ＧａＡｓ
基板等の材料費が嵩むのみならず製品の歩留シも悪化し
、またパッケージも大型化して好ましくない。
長Ｗについては、給電点Ｐが１個のとき（第３図Ａ）の
上記最大長をＷ１１給電点Ｐが２個のとき（第３図Ｂ）
の上記最大長をＷ２、給電点Ｐが３個のとき（第３図Ｃ
）の上記最大長をＷａとするとき、Ｗｌ ＜ Ｗ２ ＜
Ｗａのようになシ、給電点の個数が増加するほどパタ
ーン外形最大長が大きくなって、結果的にチップサイズ
が大きくなる。チップサイズが大きくなると、ＧａＡｓ
基板等の材料費が嵩むのみならず製品の歩留シも悪化し
、またパッケージも大型化して好ましくない。
なお、多層配線を用いてボンディングバットヲ増やすこ
となく上記給電点を増加させることも考えられるが、ゲ
ート−ソース間容量（入力容量）Ｃ２ｓの増大を防ぐた
めに、厚みの厚い低誘電率の絶縁膜を層間絶縁層として
ＣＶＤ法等により被着形成する必要があり、さらにコン
タクト用窓開は等の工程も必要となって製造工程が複雑
化し、製造コストが嵩む。
となく上記給電点を増加させることも考えられるが、ゲ
ート−ソース間容量（入力容量）Ｃ２ｓの増大を防ぐた
めに、厚みの厚い低誘電率の絶縁膜を層間絶縁層として
ＣＶＤ法等により被着形成する必要があり、さらにコン
タクト用窓開は等の工程も必要となって製造工程が複雑
化し、製造コストが嵩む。
本発明は、上述の点に鑑み、多層配線のような複雑な構
造を用いずに、チップサイズやパターン外形最大長を増
大させることなくゲート電極に対する給電点を増加して
ゲート抵抗Ｒ２を低減でき、しかも、ゲート電位供給電
極をドレイン電極側領域に配すことによる悪影響を防止
して、特性向上、特に超高周波帯における雑音特性の改
善を図り得る半導体装置の提供を目的とする。
造を用いずに、チップサイズやパターン外形最大長を増
大させることなくゲート電極に対する給電点を増加して
ゲート抵抗Ｒ２を低減でき、しかも、ゲート電位供給電
極をドレイン電極側領域に配すことによる悪影響を防止
して、特性向上、特に超高周波帯における雑音特性の改
善を図り得る半導体装置の提供を目的とする。
すなわち、本発明に係る半導体装置の特徴は、対向する
ソース、ドレイン電極間にゲート電極を配してなる半導
体装置において、上記ゲート電極への電位供給電極を少
くとも該ゲート電極に関してドレイン電極側領域を含む
部分に配設し、かつ、上記ドレイン電極および上記ゲー
ト電位供給電極との間にこれらとは異なる電極を配置し
たことである。
ソース、ドレイン電極間にゲート電極を配してなる半導
体装置において、上記ゲート電極への電位供給電極を少
くとも該ゲート電極に関してドレイン電極側領域を含む
部分に配設し、かつ、上記ドレイン電極および上記ゲー
ト電位供給電極との間にこれらとは異なる電極を配置し
たことである。
第４図は本発明の第１の実施例となるＦＥＴの電極パタ
ーンを示す概略平面図であシ、第５図は第４図のｖ−ｖ
線断面図である。
ーンを示す概略平面図であシ、第５図は第４図のｖ−ｖ
線断面図である。
これらの第４図および第５図において、ＧａＡｓ（ガリ
ウム・ヒ素）等の化合物半導体基板１０上には、ショッ
トキー接触する金属材料（例えばタングステンシリサイ
ド等）よ構成るゲート電極１１が、所定ゲート長Ｌ２、
所定ゲート幅Ｚｊで被着形成されている。このゲート電
極１１を挾むようにソース電極１２およびドレイン電極
１３が対向配置され、半導体基板１０の表面に臨んで拡
散等により形成された不純物濃度が高く低抵抗のソース
領域１０Ｓおよびドレイン領域１０Ｄに対しテ、上記ソ
ース電極１２およびドレイン電極１３がオーミック接触
によりそれぞれ電気的に接続されている。ゲート電極１
１には長手方向（ゲート幅方向）両端よシそれぞれＺｔ
１５ずつ内側位置の２個の給電点Ｐａ、Ｐｂおよび中央
位置の１個の給電点ＰＣが設定されており、前述した単
位ゲート幅式はＺｔ／６ となっている。これら３個の
給電点のうち、両端近傍の２箇所の給電点Ｐａ、Ｐｂに
ついては、それぞれリード電極パターンを介して、ソー
ス電極１２側領域内部でソース電極１２により包囲され
たパターンのゲート電位供給電極、いわゆるゲート用ポ
ンディングパッド（以下ゲートパッドという）１４１Ｌ
、１４ｂに電気的に接続されている。また中央の給電点
ＰＣは、リード電極パターンを介して、ドレイン電極１
３側領域に配されたゲートパッド１４０に電気的に接続
されている。これらのゲートパッド１４ａ、１４ｂ、１
４Ｃ）、は、それぞれ略正方形の平面形状を有し、−辺
の長さは、いわゆるワイヤボンディングを行うために最
小でも５０μｍ必要であり、一般に５０・ｐｍ〜８０μ
ｍとしている。また、ソース電極１２やドレイン電極１
３にも同程度以上の寸法のポンディングパッド部が必要
である。これに対して、上記ゲート幅Ｚｔは例えば２０
０μ脩（あるいは３００μ常）程度に設定されておシ、
ソース電極側のみに複数のゲートパッドを配設すると、
前記第３図において示したように、ソース電極最大長が
極端に増大することになる。
ウム・ヒ素）等の化合物半導体基板１０上には、ショッ
トキー接触する金属材料（例えばタングステンシリサイ
ド等）よ構成るゲート電極１１が、所定ゲート長Ｌ２、
所定ゲート幅Ｚｊで被着形成されている。このゲート電
極１１を挾むようにソース電極１２およびドレイン電極
１３が対向配置され、半導体基板１０の表面に臨んで拡
散等により形成された不純物濃度が高く低抵抗のソース
領域１０Ｓおよびドレイン領域１０Ｄに対しテ、上記ソ
ース電極１２およびドレイン電極１３がオーミック接触
によりそれぞれ電気的に接続されている。ゲート電極１
１には長手方向（ゲート幅方向）両端よシそれぞれＺｔ
１５ずつ内側位置の２個の給電点Ｐａ、Ｐｂおよび中央
位置の１個の給電点ＰＣが設定されており、前述した単
位ゲート幅式はＺｔ／６ となっている。これら３個の
給電点のうち、両端近傍の２箇所の給電点Ｐａ、Ｐｂに
ついては、それぞれリード電極パターンを介して、ソー
ス電極１２側領域内部でソース電極１２により包囲され
たパターンのゲート電位供給電極、いわゆるゲート用ポ
ンディングパッド（以下ゲートパッドという）１４１Ｌ
、１４ｂに電気的に接続されている。また中央の給電点
ＰＣは、リード電極パターンを介して、ドレイン電極１
３側領域に配されたゲートパッド１４０に電気的に接続
されている。これらのゲートパッド１４ａ、１４ｂ、１
４Ｃ）、は、それぞれ略正方形の平面形状を有し、−辺
の長さは、いわゆるワイヤボンディングを行うために最
小でも５０μｍ必要であり、一般に５０・ｐｍ〜８０μ
ｍとしている。また、ソース電極１２やドレイン電極１
３にも同程度以上の寸法のポンディングパッド部が必要
である。これに対して、上記ゲート幅Ｚｔは例えば２０
０μ脩（あるいは３００μ常）程度に設定されておシ、
ソース電極側のみに複数のゲートパッドを配設すると、
前記第３図において示したように、ソース電極最大長が
極端に増大することになる。
ところで、ソース電極側領域のみならずドレイン電極側
領域にも上記ゲートパッドを配設することは、前述した
ように、ドレイン−ゲート間容量Ｃｄｒを増加させる点
、およびソース電極によるシールド効果が得られなくな
る点が予想されるため、従来においては試みられておら
なかった。ここで、上記容量Ｃｄｙは、ＦＥＴ素子の入
カー出カ間に存在して帰還容量として作用し、特に利得
（ゲイン）の減少を生ずるものである。
領域にも上記ゲートパッドを配設することは、前述した
ように、ドレイン−ゲート間容量Ｃｄｒを増加させる点
、およびソース電極によるシールド効果が得られなくな
る点が予想されるため、従来においては試みられておら
なかった。ここで、上記容量Ｃｄｙは、ＦＥＴ素子の入
カー出カ間に存在して帰還容量として作用し、特に利得
（ゲイン）の減少を生ずるものである。
このような一般常識に逆って、本件発明者等は、ゲート
パッド１４０をドレイン電極１３側領域に配設し、さら
に、ゲートパッド１４０とドレイン電極１３との間に金
属配線電極を配設して上記Ｃｄ？の増加等による悪影響
を軽減し、特性向上、特に超高周波帯における低雑音化
を図ったものである。
パッド１４０をドレイン電極１３側領域に配設し、さら
に、ゲートパッド１４０とドレイン電極１３との間に金
属配線電極を配設して上記Ｃｄ？の増加等による悪影響
を軽減し、特性向上、特に超高周波帯における低雑音化
を図ったものである。
すなわち、第４図において、ドレイン電極１３は、ゲー
トパッド１４ｅに対して図中左右位置に一対配設されて
おシ、ゲートパッド１４ｃと一対のドレイン電極１３．
１３との間には、これらの電極と接触しないような金属
配線パターンの電極１５．１５がそれぞれ配設されてい
る。本実施例においては、これらの電極１５．１５をソ
ース電極１２の両端部に電気的に接続して例えば接地す
ることによシ、ゲートパッド１４ｃとドレイン電極１３
．１３との間をシールドし、上記ドレイン−ゲート間容
量Ｃｄｒの増加を防止している。
トパッド１４ｅに対して図中左右位置に一対配設されて
おシ、ゲートパッド１４ｃと一対のドレイン電極１３．
１３との間には、これらの電極と接触しないような金属
配線パターンの電極１５．１５がそれぞれ配設されてい
る。本実施例においては、これらの電極１５．１５をソ
ース電極１２の両端部に電気的に接続して例えば接地す
ることによシ、ゲートパッド１４ｃとドレイン電極１３
．１３との間をシールドし、上記ドレイン−ゲート間容
量Ｃｄｒの増加を防止している。
ここで、第４図の実施例の電極パターン外形の最大長は
、ソース電極１２の全幅であるが、これは第３図Ｂに示
す従来構造の電極パターンの外形の最大長Ｗ２に等しい
。すなわち、同一サイズの半導体チップ１０に従来構造
の電極パターンを用いる場合には、第３図Ｂから明らか
なように、ゲート電極１に対して２個の給電点Ｐを設定
し得るのみであり、単位ゲート幅ｚｕはＺｔ／４となっ
てしまう。
、ソース電極１２の全幅であるが、これは第３図Ｂに示
す従来構造の電極パターンの外形の最大長Ｗ２に等しい
。すなわち、同一サイズの半導体チップ１０に従来構造
の電極パターンを用いる場合には、第３図Ｂから明らか
なように、ゲート電極１に対して２個の給電点Ｐを設定
し得るのみであり、単位ゲート幅ｚｕはＺｔ／４となっ
てしまう。
このような第４図および第３図Ｂに示す電極パターンに
おいて、上記ゲート長Ｌｉをそれぞれ互いに等しく０．
５μｍとし、他の条件、例えばゲート幅ｚｔ等も互いに
等しくし、同一サイズのＧａＡｓ半導体チップ１０を用
いてＦＥＴを構成するとき、入力信号周波数が１２ＧＨ
ｚにおける利得Ｇａはいずれも略９ｄＢと等しくなシ、
雑音指数ＮＦは、従来例（第３図Ｂ）の場合に略１．５
ｄＢであるのに対し、本発明実施例（第４図）の場合に
は略１゜２５ ｄＢ 以下の優れた特性が得られた。こ
の１２ＧＨ，における１、２５ｄＢのＮＦ値は、従来構
造の場合に、ゲート長Ｌ２が０．３ μｍの微細ゲート
電電極パターンとしたときに初めて達成し得るものであ
シ、高度な極微細パターニング技術が必要とされていた
が、本発明実施例（第４図）によれば、Ｌ２が０．５μ
ｍのゲート電極パターンにより上記ＮＦ値を得ることが
できる。
おいて、上記ゲート長Ｌｉをそれぞれ互いに等しく０．
５μｍとし、他の条件、例えばゲート幅ｚｔ等も互いに
等しくし、同一サイズのＧａＡｓ半導体チップ１０を用
いてＦＥＴを構成するとき、入力信号周波数が１２ＧＨ
ｚにおける利得Ｇａはいずれも略９ｄＢと等しくなシ、
雑音指数ＮＦは、従来例（第３図Ｂ）の場合に略１．５
ｄＢであるのに対し、本発明実施例（第４図）の場合に
は略１゜２５ ｄＢ 以下の優れた特性が得られた。こ
の１２ＧＨ，における１、２５ｄＢのＮＦ値は、従来構
造の場合に、ゲート長Ｌ２が０．３ μｍの微細ゲート
電電極パターンとしたときに初めて達成し得るものであ
シ、高度な極微細パターニング技術が必要とされていた
が、本発明実施例（第４図）によれば、Ｌ２が０．５μ
ｍのゲート電極パターンにより上記ＮＦ値を得ることが
できる。
これは、ゲートパッド１４ｅをドレイン電極１３側領域
に配設しても、ドレイン−ゲート間容量Ｃｄｒの増加が
シールド用電極１５．１５によっである程度防止され、
ゲート電極１１に対する給電点を増加することによるゲ
ート抵抗Ｒ２の減少効果の方が大きくなシ、結果として
超低雑音化が実現できたものである。
に配設しても、ドレイン−ゲート間容量Ｃｄｒの増加が
シールド用電極１５．１５によっである程度防止され、
ゲート電極１１に対する給電点を増加することによるゲ
ート抵抗Ｒ２の減少効果の方が大きくなシ、結果として
超低雑音化が実現できたものである。
したがって、本発明の上記第１の実施例によれば、第３
図Ｂに示す従来構造と同一のチップサイズにもかかわら
ず、多層配線のような複雑な構造を用いることなく、ゲ
ート電極１１に対する給電点を２個から３個に増加させ
ることができ、ゲート抵抗Ｒ，を低減して超低雑音化を
達成することができる。ここで例えば１２ＧＨ２程度の
超高周波帯における雑音指数ＮＦは、ゲート長０．３μ
ｍ並みの１゜２５ ｄＢをゲート長０．５μｍで得るこ
とができ、上記多層配線が不要なことと相まって製造工
程が簡略化できるとともに、チップサイズの小型化が可
能なことより、コストパフォーマンスに優れた超高周波
用の超低雑音ＦＥＴを供給できる。
図Ｂに示す従来構造と同一のチップサイズにもかかわら
ず、多層配線のような複雑な構造を用いることなく、ゲ
ート電極１１に対する給電点を２個から３個に増加させ
ることができ、ゲート抵抗Ｒ，を低減して超低雑音化を
達成することができる。ここで例えば１２ＧＨ２程度の
超高周波帯における雑音指数ＮＦは、ゲート長０．３μ
ｍ並みの１゜２５ ｄＢをゲート長０．５μｍで得るこ
とができ、上記多層配線が不要なことと相まって製造工
程が簡略化できるとともに、チップサイズの小型化が可
能なことより、コストパフォーマンスに優れた超高周波
用の超低雑音ＦＥＴを供給できる。
次に、第６図は本発明の第２の実施例を示し、ドレイン
電極側領域に配設されたゲート電位供給電極であるゲー
トパッド１４ｅと、このケートパッド１４ｅに対して図
中左右位置に配設された一対のドレイン電極１３．１３
との間に、お互いが接触しないように金属配線パターン
の電極１６゜１６を設け、半導体チップ１ｏの図中上端
部の側面を介して半導体基体（サブストレート）に電気
的に接続して接地をとっている。他の構成は前述した第
４図の第１の実施例と同様であるため、対応する箇所に
同じ指示符号を付して説明を省略する。
電極側領域に配設されたゲート電位供給電極であるゲー
トパッド１４ｅと、このケートパッド１４ｅに対して図
中左右位置に配設された一対のドレイン電極１３．１３
との間に、お互いが接触しないように金属配線パターン
の電極１６゜１６を設け、半導体チップ１ｏの図中上端
部の側面を介して半導体基体（サブストレート）に電気
的に接続して接地をとっている。他の構成は前述した第
４図の第１の実施例と同様であるため、対応する箇所に
同じ指示符号を付して説明を省略する。
この第２の実施例においても、前述したシールド効果に
よるドレイン−ゲート間容量Ｃｄｒの低減が期待でき、
超低雑音化が違和できる。
よるドレイン−ゲート間容量Ｃｄｒの低減が期待でき、
超低雑音化が違和できる。
ところで、ゲート電位供給電極であるゲートパッド１４
Ｃとドレイン電極１３との間の電位差が大きいことよシ
、いわゆるバックゲート効果による悪影響も考えられる
が、これらのゲートパッド１４０とドレイン電極１３と
の間に電極１５あるいは１６のような金属配線を設けた
ことによシ、上記バックゲート効果による悪影響を軽減
できる。
Ｃとドレイン電極１３との間の電位差が大きいことよシ
、いわゆるバックゲート効果による悪影響も考えられる
が、これらのゲートパッド１４０とドレイン電極１３と
の間に電極１５あるいは１６のような金属配線を設けた
ことによシ、上記バックゲート効果による悪影響を軽減
できる。
これは、上記第１、第２の実施例における接地電位の電
極１５．１６を用いなくとも、第７図に示す第３の実施
例における電極１７や、第８図に示す第４の実施例にお
ける電極１８のように、電気的にフローティング状態の
金属配線をゲートパッド１４ｅとドレイン電極１３との
間に配設しても同様である。ここで、第７図の第３の実
施例は、ゲートパッド１４Ｃと給電点ＰＣとの間のリー
ド電極パターン部のみを除いてゲートパッド１４ｅの周
囲を略３６０°にわたって包囲するような、一部欠切さ
れた環状の金属配線パターンのフローティング電極１７
を用いた例であり、また、第８図に示す第４の実施例は
、ゲートパッド１４Ｃと図中左右のドレイン電極１３．
１３との間にのみそれぞれ配された一対のフローティン
グ電極１８゜１８を用いた例である。これら第３、第４
の実施例の他の構成は前述した第１の実施例と同様であ
るため、説明を省略する。
極１５．１６を用いなくとも、第７図に示す第３の実施
例における電極１７や、第８図に示す第４の実施例にお
ける電極１８のように、電気的にフローティング状態の
金属配線をゲートパッド１４ｅとドレイン電極１３との
間に配設しても同様である。ここで、第７図の第３の実
施例は、ゲートパッド１４Ｃと給電点ＰＣとの間のリー
ド電極パターン部のみを除いてゲートパッド１４ｅの周
囲を略３６０°にわたって包囲するような、一部欠切さ
れた環状の金属配線パターンのフローティング電極１７
を用いた例であり、また、第８図に示す第４の実施例は
、ゲートパッド１４Ｃと図中左右のドレイン電極１３．
１３との間にのみそれぞれ配された一対のフローティン
グ電極１８゜１８を用いた例である。これら第３、第４
の実施例の他の構成は前述した第１の実施例と同様であ
るため、説明を省略する。
この他、上記ソース電極、ドレイン電極、ゲートパッド
等の電極パターンは上記第１ないし第４の実施例のもの
に限定されず、例えば第９図に示す第５の実施例のよう
に、ゲート電極２１に関して、ドレイン電極２３側の領
域のみにゲートパッド２４を設け、ソース電極２２側の
領域にはゲートパッドを配しないようにしてもよい。
等の電極パターンは上記第１ないし第４の実施例のもの
に限定されず、例えば第９図に示す第５の実施例のよう
に、ゲート電極２１に関して、ドレイン電極２３側の領
域のみにゲートパッド２４を設け、ソース電極２２側の
領域にはゲートパッドを配しないようにしてもよい。
また、第１０図に示す第６の実施例のように、ゲート電
極３１に関して、ドレイン電極３３側の領域のゲートパ
ッド３４ａ、３４ｂの個数を、ソース電極３２側の領域
のゲートパッド３４Ｃの個数よシも多くしてもよい。こ
こで、この第１０図の例においては、ゲート電極３１に
対して３個の給電点Ｐａ、ＰｂＰｃを設けているが、こ
れらのうちの２個の給電点Ｐａ、Ｐｂはゲート電極３１
の長手方向（ゲート幅方向）の両端位置に配されている
ため、単位ゲート幅ＺｕはＺｔ／４となる。ただし、チ
ップサイズは、従来における給電点が１個の場合（第３
図Ａ）と略同−寸法でよく、この同一チップサイズの従
来例に比較して特性向上が図れる。
極３１に関して、ドレイン電極３３側の領域のゲートパ
ッド３４ａ、３４ｂの個数を、ソース電極３２側の領域
のゲートパッド３４Ｃの個数よシも多くしてもよい。こ
こで、この第１０図の例においては、ゲート電極３１に
対して３個の給電点Ｐａ、ＰｂＰｃを設けているが、こ
れらのうちの２個の給電点Ｐａ、Ｐｂはゲート電極３１
の長手方向（ゲート幅方向）の両端位置に配されている
ため、単位ゲート幅ＺｕはＺｔ／４となる。ただし、チ
ップサイズは、従来における給電点が１個の場合（第３
図Ａ）と略同−寸法でよく、この同一チップサイズの従
来例に比較して特性向上が図れる。
これらの第５、第６の実施例の場合には、ゲートパッド
とドレイン電極との間に配される電極２５．３５を、ソ
ース電極に電気的に接続してシールド電極としているが
、前述した第６図に示す第２の実施例のように半導体基
体（サブストレート）と電気的に接続してもよく、また
、第７図に示す第３の実施例や第８図に示す第４の実施
例のように、電気的にフローティング状態としてもよい
。
とドレイン電極との間に配される電極２５．３５を、ソ
ース電極に電気的に接続してシールド電極としているが
、前述した第６図に示す第２の実施例のように半導体基
体（サブストレート）と電気的に接続してもよく、また
、第７図に示す第３の実施例や第８図に示す第４の実施
例のように、電気的にフローティング状態としてもよい
。
本発明に係る半導体装置によれば、ゲート電位供給電極
をドレイン電極側領域に配しても、ドレイン−ゲート間
容量Ｃｄｆの増加やバックゲート効果等による悪影響を
防止でき、同一サイズの半導体チップに対して、多層配
線のような複雑な構造を用いることなくゲート電極に対
する給電点を増加してゲート抵抗Ｒ，を小さくすること
が可能となシ、特性向上、特に超高周波帯における雑音
特性を大幅に改善できる。
をドレイン電極側領域に配しても、ドレイン−ゲート間
容量Ｃｄｆの増加やバックゲート効果等による悪影響を
防止でき、同一サイズの半導体チップに対して、多層配
線のような複雑な構造を用いることなくゲート電極に対
する給電点を増加してゲート抵抗Ｒ，を小さくすること
が可能となシ、特性向上、特に超高周波帯における雑音
特性を大幅に改善できる。
第１図はＦＥＴの等価回路を示す回路図、第２図Ａ、Ｃ
はゲート電極に対する給電点の個数が１〜３個のときの
単位ゲート幅Ｚｕをそれぞれ説明するための路線図、第
３図Ａ−Ｃは第２図Ａ、Ｃにそれぞれ対応する電極パタ
ーンを示す概略平面図、第４図は本発明の第１の実施例
を示す概略平面図、第５図は第４図のｖ−ｖ線断面図、
第６図は本発明の第２の実施例を示す概略平面図、第７
図は本発明の第３の実施例を示す概略平面図、第８図は
本発明筒４の実施例を示す概略平面図、第９図は本発明
の第５の実施例を示す概略平面図、第１０図は本発明の
第６の実施例を示す概略平面図である。 １１．２１．３１・・・・・・ゲート電極１２．２２，
３２・・・・・・ソース電極１３．２３．３３・・・・
・・ドレイン電極１４．２４．３４・・・・・・ゲート
電位供給電極１５．１６，１７．１８，２５．３５・・
・金属配線電極特許出願人 ソニー株式会社 代理人 弁理士 小 池 晃 同 １） 村 榮 − 第６図 第７図 １３１７ １４ｃ Ｐｒ １３ 第８図 第９図 第１０図 １４ｂ １４ｂ
はゲート電極に対する給電点の個数が１〜３個のときの
単位ゲート幅Ｚｕをそれぞれ説明するための路線図、第
３図Ａ−Ｃは第２図Ａ、Ｃにそれぞれ対応する電極パタ
ーンを示す概略平面図、第４図は本発明の第１の実施例
を示す概略平面図、第５図は第４図のｖ−ｖ線断面図、
第６図は本発明の第２の実施例を示す概略平面図、第７
図は本発明の第３の実施例を示す概略平面図、第８図は
本発明筒４の実施例を示す概略平面図、第９図は本発明
の第５の実施例を示す概略平面図、第１０図は本発明の
第６の実施例を示す概略平面図である。 １１．２１．３１・・・・・・ゲート電極１２．２２，
３２・・・・・・ソース電極１３．２３．３３・・・・
・・ドレイン電極１４．２４．３４・・・・・・ゲート
電位供給電極１５．１６，１７．１８，２５．３５・・
・金属配線電極特許出願人 ソニー株式会社 代理人 弁理士 小 池 晃 同 １） 村 榮 − 第６図 第７図 １３１７ １４ｃ Ｐｒ １３ 第８図 第９図 第１０図 １４ｂ １４ｂ
Claims (1)
- 対向するソース、ドレイン電極間にゲート電極を配して
なる半導体装置において、上記ゲート電極への電位供給
電極を少くとも該ゲート電極に関してドレイン電極側領
域を含む部分に配設し、かつ、上記ドレイン電極および
上記ゲート電位供給電極との間にこれらとは異なる電極
を配置したことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087407A JPS60231370A (ja) | 1984-04-28 | 1984-04-28 | 半導体装置 |
| KR1019850002797A KR930009474B1 (ko) | 1984-04-28 | 1985-04-25 | 반도체장치 |
| EP85105133A EP0166112B1 (en) | 1984-04-28 | 1985-04-26 | Semiconductor device with bonding pads surrounded by source and/or drain regions |
| DE8585105133T DE3578533D1 (de) | 1984-04-28 | 1985-04-26 | Halbleiterbauelement mit von source- und/oder drain-gebieten umgebenen anschlussflaechen. |
| US07/246,963 US4982247A (en) | 1984-04-28 | 1988-09-21 | Semi-conductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59087407A JPS60231370A (ja) | 1984-04-28 | 1984-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60231370A true JPS60231370A (ja) | 1985-11-16 |
Family
ID=13914018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59087407A Pending JPS60231370A (ja) | 1984-04-28 | 1984-04-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60231370A (ja) |
| KR (1) | KR930009474B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362384A (ja) * | 1986-09-03 | 1988-03-18 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| EP0637844A2 (en) * | 1993-08-05 | 1995-02-08 | Nec Corporation | Semi conductor device constituting multi-stage power amplifier |
| US8232609B2 (en) | 2009-07-13 | 2012-07-31 | Mitsubishi Electric Corporation | Semiconductor device including field effect transistor with reduced electric field concentration |
-
1984
- 1984-04-28 JP JP59087407A patent/JPS60231370A/ja active Pending
-
1985
- 1985-04-25 KR KR1019850002797A patent/KR930009474B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6362384A (ja) * | 1986-09-03 | 1988-03-18 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| EP0637844A2 (en) * | 1993-08-05 | 1995-02-08 | Nec Corporation | Semi conductor device constituting multi-stage power amplifier |
| EP0637844A3 (en) * | 1993-08-05 | 1998-02-18 | Nec Corporation | Semi conductor device constituting multi-stage power amplifier |
| US8232609B2 (en) | 2009-07-13 | 2012-07-31 | Mitsubishi Electric Corporation | Semiconductor device including field effect transistor with reduced electric field concentration |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850008249A (ko) | 1985-12-13 |
| KR930009474B1 (ko) | 1993-10-04 |
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