JPS58206170A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
- Publication number
- JPS58206170A JPS58206170A JP57088867A JP8886782A JPS58206170A JP S58206170 A JPS58206170 A JP S58206170A JP 57088867 A JP57088867 A JP 57088867A JP 8886782 A JP8886782 A JP 8886782A JP S58206170 A JPS58206170 A JP S58206170A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- electrode
- layer
- opening
- compound semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 150000001875 compounds Chemical class 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 230000005669 field effect Effects 0.000 claims description 6
- 230000009514 concussion Effects 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 27
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 20
- 229910052751 metal Inorganic materials 0.000 abstract description 15
- 239000002184 metal Substances 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 11
- 150000002500 ions Chemical class 0.000 abstract description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 19
- 238000005530 etching Methods 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 7
- 230000008901 benefit Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241001070941 Castanea Species 0.000 description 1
- 235000014036 Castanea Nutrition 0.000 description 1
- 241000286209 Phasianidae Species 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000010407 anodic oxide Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明け１例えばガリウム砒素等を用いた化金物半導
体装置に係り、特に装置ｆｔ購成するだめの基体として
低抵抗化合物半導体を選択して成る化合物半導体装置に
関する。
体装置に係り、特に装置ｆｔ購成するだめの基体として
低抵抗化合物半導体を選択して成る化合物半導体装置に
関する。
化金物半導体装置特にガリウム砒素電界効果トランジス
タＧａＡａＦＦ！Ｔ叶、ＧａＡｓ中の電子移動度がシリ
コンａｉ中の移動度にくらべてはるかに大きく高速動作
が可能なため、マイクロ波帯での増幅素子として広く使
用されているっ又近年では基体である同一〇ａＡ ｓ基
板上Ｋｉ動素子としてのｐｇ’ｒの他にキャパシタ、イ
ンダクタ等の受動素子を同時に形成したモノリシックマ
イクロ波集積回路ＭＭ’ＥＣと称さする装置も開発され
ている。一般にこのようなＧａＡｓＦＥＴあるいｉ”Ｉ
ＧａＡｓ Ｍ Ｍ Ｉ Ｃは、半絶縁性ＧａＡ ｓ基
板を岬いて形成されてきたう例えばＧａＡ ｓＦｇＴｉ
：、（７ａＡｓ Ｄ阜さ２５０〜３５０ 、ｔｔｍ半絶
縁性基板上に数μｍのバッフ７層をエピタキシャル層長
させた後、ｌ；’ＥＴ（１）動作層となるｎ型エピタキ
シャル層を数１００ ａｍ成長させたワエハを用いて製
造てれてい４又半絶縁性ＧａＡ ｓ基板に直３Ｓｉやセ
レンｄｅ等のイオンを加速注入して、半絶縁性基板表面
に動作層を形成する直接イオン注入法も、最近さかんに
行なわれている。いづれの方法を用いるにせよ、基板表
面部にソース、ゲート、ドレイン等の電極が完成した後
に基板裏面を化学エツチング及いはラッピング等の手段
によりＮＪり取り、ウェハ厚を最終的［７０〜１５０μ
ｍＫする。こΩような山ＬＡＳＦＢ’ｌ’はその最終構
造において述べるなら、厚さ７０〜１５０μｍの半絶縁
性基板、その表面に設けであるソース・ゲート・ドレイ
ン等の能動領域から成るものと表現する事ができる。こ
の事情はＧ３ム５ＭＭＩＣについてもほぼ同様であり、
単に半絶縁性基板の厚みがさらに厚いとか、基板表面に
キャパシタ等の受動素子が形成されているとかだけの相
違があるしか無い。
タＧａＡａＦＦ！Ｔ叶、ＧａＡｓ中の電子移動度がシリ
コンａｉ中の移動度にくらべてはるかに大きく高速動作
が可能なため、マイクロ波帯での増幅素子として広く使
用されているっ又近年では基体である同一〇ａＡ ｓ基
板上Ｋｉ動素子としてのｐｇ’ｒの他にキャパシタ、イ
ンダクタ等の受動素子を同時に形成したモノリシックマ
イクロ波集積回路ＭＭ’ＥＣと称さする装置も開発され
ている。一般にこのようなＧａＡｓＦＥＴあるいｉ”Ｉ
ＧａＡｓ Ｍ Ｍ Ｉ Ｃは、半絶縁性ＧａＡ ｓ基
板を岬いて形成されてきたう例えばＧａＡ ｓＦｇＴｉ
：、（７ａＡｓ Ｄ阜さ２５０〜３５０ 、ｔｔｍ半絶
縁性基板上に数μｍのバッフ７層をエピタキシャル層長
させた後、ｌ；’ＥＴ（１）動作層となるｎ型エピタキ
シャル層を数１００ ａｍ成長させたワエハを用いて製
造てれてい４又半絶縁性ＧａＡ ｓ基板に直３Ｓｉやセ
レンｄｅ等のイオンを加速注入して、半絶縁性基板表面
に動作層を形成する直接イオン注入法も、最近さかんに
行なわれている。いづれの方法を用いるにせよ、基板表
面部にソース、ゲート、ドレイン等の電極が完成した後
に基板裏面を化学エツチング及いはラッピング等の手段
によりＮＪり取り、ウェハ厚を最終的［７０〜１５０μ
ｍＫする。こΩような山ＬＡＳＦＢ’ｌ’はその最終構
造において述べるなら、厚さ７０〜１５０μｍの半絶縁
性基板、その表面に設けであるソース・ゲート・ドレイ
ン等の能動領域から成るものと表現する事ができる。こ
の事情はＧ３ム５ＭＭＩＣについてもほぼ同様であり、
単に半絶縁性基板の厚みがさらに厚いとか、基板表面に
キャパシタ等の受動素子が形成されているとかだけの相
違があるしか無い。
ところで電界効果トフンジスタの特性向上の為には、寄
生素子による影響を小さくする事が重要である事は良く
知られている。特に大きな接地インダクタンスの値は％
ＦＢＴの電力利得の低下及び動作の不安定性の増大等
の悪影響を招く事になるので、接地インダクタンスを極
力小さくする事が望ましいっこの接地インダクタンス全
低減する為に５現在種々の方法が考案され又実施されて
いる。ナ１えばＧａＡｓ Ｆ Ｅ Ｔチップの側面にメ
タライズを施して、この側面を通じて接地するいわゆる
側面メタライズ接地法とか、ＧａＡｓ半絶縁性基板の裏
面からソース電極に貫通する孔を形成し、この孔の１ｌ
ＩＩ栗をメタライズし、この側壁メクラ１ズ層により７
地するいわゆるピアホール（ｖｉａ−ｈｏｌｅ）法等で
あろう特に後者のピアホールを用いた接地法は、接地イ
ンダクタンスの低減という意味においては最もすぐれた
方法であるっ 第１図にピアホールを用いた従来のＧａＡｓ ＭＭ Ｉ
Ｃの一断面図を示す。この図において（１）は半絶縁
性ＧａＡｓ基板でその厚みは８０〜２００μｍである。
生素子による影響を小さくする事が重要である事は良く
知られている。特に大きな接地インダクタンスの値は％
ＦＢＴの電力利得の低下及び動作の不安定性の増大等
の悪影響を招く事になるので、接地インダクタンスを極
力小さくする事が望ましいっこの接地インダクタンス全
低減する為に５現在種々の方法が考案され又実施されて
いる。ナ１えばＧａＡｓ Ｆ Ｅ Ｔチップの側面にメ
タライズを施して、この側面を通じて接地するいわゆる
側面メタライズ接地法とか、ＧａＡｓ半絶縁性基板の裏
面からソース電極に貫通する孔を形成し、この孔の１ｌ
ＩＩ栗をメタライズし、この側壁メクラ１ズ層により７
地するいわゆるピアホール（ｖｉａ−ｈｏｌｅ）法等で
あろう特に後者のピアホールを用いた接地法は、接地イ
ンダクタンスの低減という意味においては最もすぐれた
方法であるっ 第１図にピアホールを用いた従来のＧａＡｓ ＭＭ Ｉ
Ｃの一断面図を示す。この図において（１）は半絶縁
性ＧａＡｓ基板でその厚みは８０〜２００μｍである。
（２）はこの半絶縁性基板の一部表面から８１イオンを
注入して形成したｎ型動作層で、通常キャリア濃度は１
０”ｃマ程度で厚さは数百ｎｍであろっ１３）はソース
電極で多り前記ｎ型動作層（２）と低抵抗のオーミック
接融？形成している。（４）はドレイン成極でソース疏
誕と同様にｎ型動作層（２）とオーミック接触を形成し
ている。（５）はゲート１極で、ソース電極あるいはド
レイン１極とは異なり、ｎ型動作層とショットキ接合を
形成しているものである。この基板の他の一部表面には
屓次下部金属膜（６）、絶縁膜（力、上部金属膜（８）
が積層されてＭＩＭのキャパシタが形成すれている。こ
のキャパシタの下部金属膜（６）はソースｔ 砥（３１
と基板上に設けられ図示されていない配線により接続さ
れている。ＭＩＭキャパシタの絶縁膜（７）は１通常８
ｉ０ｙあるいは８ Ｉｓ Ｎ４から成っている。
注入して形成したｎ型動作層で、通常キャリア濃度は１
０”ｃマ程度で厚さは数百ｎｍであろっ１３）はソース
電極で多り前記ｎ型動作層（２）と低抵抗のオーミック
接融？形成している。（４）はドレイン成極でソース疏
誕と同様にｎ型動作層（２）とオーミック接触を形成し
ている。（５）はゲート１極で、ソース電極あるいはド
レイン１極とは異なり、ｎ型動作層とショットキ接合を
形成しているものである。この基板の他の一部表面には
屓次下部金属膜（６）、絶縁膜（力、上部金属膜（８）
が積層されてＭＩＭのキャパシタが形成すれている。こ
のキャパシタの下部金属膜（６）はソースｔ 砥（３１
と基板上に設けられ図示されていない配線により接続さ
れている。ＭＩＭキャパシタの絶縁膜（７）は１通常８
ｉ０ｙあるいは８ Ｉｓ Ｎ４から成っている。
又ＭＩＭキャパシタを構成する上部金属膜（８）は１例
えばドレイン！ 、ｆｆｌ ＋４１からインダクタを構
成する基板表面に設けられた図示されていない配線を通
して接続される。（９）はソース電極下方でＧａＡｓ基
板を裏面からエツチングしてソース電雨に達するように
設けられた空洞で、一般にピアホールと呼ばれる孔であ
る。そしてこの孔の表面にはメタライズ層〔１〔が施さ
れており、従ってソース電極（３）は基板１前の接地面
ｔｔＵと電気的に妥続していることになる。
えばドレイン！ 、ｆｆｌ ＋４１からインダクタを構
成する基板表面に設けられた図示されていない配線を通
して接続される。（９）はソース電極下方でＧａＡｓ基
板を裏面からエツチングしてソース電雨に達するように
設けられた空洞で、一般にピアホールと呼ばれる孔であ
る。そしてこの孔の表面にはメタライズ層〔１〔が施さ
れており、従ってソース電極（３）は基板１前の接地面
ｔｔＵと電気的に妥続していることになる。
さてこのようなピアホール接地法では、ソース電極（３
）と接地面（１１１の接続は単に穴の側壁ｔｌＱＩＫよ
ってなされているので、その距離が非常ＶＣ＝＜ａって
この部分のインダクタンスは非常に小さくできる。しか
し上述のピアホール接地法は、その製造方法に難点を有
し、さらにぞの製造法の遠点から招来される構造上の欠
点を多くとマめる。まず第一にピアホールの形成に当っ
てソース電極との位置合わせをウェハ裏面から行う必要
があるが、これは通常の装置では不可能であるため赤外
線による位置合わせを可能にする特殊装置をＶ・要とす
る。
）と接地面（１１１の接続は単に穴の側壁ｔｌＱＩＫよ
ってなされているので、その距離が非常ＶＣ＝＜ａって
この部分のインダクタンスは非常に小さくできる。しか
し上述のピアホール接地法は、その製造方法に難点を有
し、さらにぞの製造法の遠点から招来される構造上の欠
点を多くとマめる。まず第一にピアホールの形成に当っ
てソース電極との位置合わせをウェハ裏面から行う必要
があるが、これは通常の装置では不可能であるため赤外
線による位置合わせを可能にする特殊装置をＶ・要とす
る。
第二に半絶縁性基板を貫通する孔を形成するにはＱ＠Ａ
ｓ基板を８０〜１５０μｍにエツチングする必要がある
が、ある程度エツチングが進行した後にエツチングが進
行しにくくなる場合がある。又エツチング（はサイドエ
ツチングが必らずともなわれるので孔の直径がどうして
も犬きくなり、従って１００μ電以下の直径のピアホー
ルを形成することは非常に困難になるう従って素子の大
きさを犬にする。
ｓ基板を８０〜１５０μｍにエツチングする必要がある
が、ある程度エツチングが進行した後にエツチングが進
行しにくくなる場合がある。又エツチング（はサイドエ
ツチングが必らずともなわれるので孔の直径がどうして
も犬きくなり、従って１００μ電以下の直径のピアホー
ルを形成することは非常に困難になるう従って素子の大
きさを犬にする。
このことは単にウェハの利用率が低下するだけでなく、
高周波特性７）低下をも招く７例えば高出方ＦＥＴにお
いては、ビアネールのため（Ｃソース這ｉのサイズを大
きくせざる得ないが、このことてよリゾハイスの横方向
サイズか波長の１／’４ Ｋ ＜ ラべて無視できなく
唸り、各ユニットトランジスタ間で１司位宅動作をしな
くなる等０間項が土じてくる。
高周波特性７）低下をも招く７例えば高出方ＦＥＴにお
いては、ビアネールのため（Ｃソース這ｉのサイズを大
きくせざる得ないが、このことてよリゾハイスの横方向
サイズか波長の１／’４ Ｋ ＜ ラべて無視できなく
唸り、各ユニットトランジスタ間で１司位宅動作をしな
くなる等０間項が土じてくる。
このような半絶縁性基板を基体としたＧａＡ、ｓウェハ
へのビア・ホール適用は、接地インダクタンスの低減と
いう目的においてはすぐれたものであるが、その製造方
法が雉か！−く又そのためにチップの小型比ができない
という欠点！ｃ＃うことＫなる５次に半絶縁性基板を基
本とするときのＧａＡｓＭＭＩＣＶ（おける容量素子に
ついて述べるっ第１図ｊＣ示したよう）（この型のＭＭ
ＩＣｉＣＴｈいては、比較的大容量のチャバシタを実現
するために、ＭＩＭキャパシタが（更、明されている。
へのビア・ホール適用は、接地インダクタンスの低減と
いう目的においてはすぐれたものであるが、その製造方
法が雉か！−く又そのためにチップの小型比ができない
という欠点！ｃ＃うことＫなる５次に半絶縁性基板を基
本とするときのＧａＡｓＭＭＩＣＶ（おける容量素子に
ついて述べるっ第１図ｊＣ示したよう）（この型のＭＭ
ＩＣｉＣＴｈいては、比較的大容量のチャバシタを実現
するために、ＭＩＭキャパシタが（更、明されている。
しかしＭ Ｉ Ｍキャパシタ（′こ）ま短絡モードの不
良がしｊ′ｆ Ｌ、ば発生し、〜１ＭＩｃの歩留低下（
ｒ−招く。こっことは、下部金属膜（６）のニッヂ部分
全絶彎１莫１７＋か均−置去ゎないために、この部分で
上部雀萬僕（８）と下部金＠倶１６）が妥５触しｉす。
良がしｊ′ｆ Ｌ、ば発生し、〜１ＭＩｃの歩留低下（
ｒ−招く。こっことは、下部金属膜（６）のニッヂ部分
全絶彎１莫１７＋か均−置去ゎないために、この部分で
上部雀萬僕（８）と下部金＠倶１６）が妥５触しｉす。
接触しかかったジしているためであり、更（Ｃちるいは
金属膜と絶縁膜との密着力が弱・ハｔめン（納本ま膜１
７）が金属膜（６）との界面からはがれるためである。
金属膜と絶縁膜との密着力が弱・ハｔめン（納本ま膜１
７）が金属膜（６）との界面からはがれるためである。
このだめ“にこの例ではどうしても厚い絶縁膜を必要と
し、従って所望の容量？得るためｊ／（は犬面漬のＭＩ
Ｍキャパシタが必要となり、ＭＭＩＣの小型１ヒを妨げ
ている。
し、従って所望の容量？得るためｊ／（は犬面漬のＭＩ
Ｍキャパシタが必要となり、ＭＭＩＣの小型１ヒを妨げ
ている。
この発明はこのような半絶縁性基板を基本とする化合物
半導体装置の欠点を除き改良された化合物半導体装置を
提供する９である。
半導体装置の欠点を除き改良された化合物半導体装置を
提供する９である。
即ちこの発明は
（１）低抵抗ｒヒ合物半導体基体表面上に高抵抗バッフ
ァ層を備え、この高抵抗バッファ９表面に電界効果トラ
ンジスタが形成されている化合物半導体装置において、
この電界効果トランジスタの一軍極が、前記□′寓抵抗
バッファ層シて設けられ基本面に達している開孔の壁面
にそって前記低抵抗半導本基本に接続されているｒヒ合
物半導体装置、又は （２） 高抵抗バッファ層に設けられ基本面に達して
いる電極と兼用の又は独立の何れか開孔の壁面に沿い絶
縁層を介して分布する金属層から成る容量素子が併設さ
れている前記（１）項に記載の化合物半導体装置にある
。
ァ層を備え、この高抵抗バッファ９表面に電界効果トラ
ンジスタが形成されている化合物半導体装置において、
この電界効果トランジスタの一軍極が、前記□′寓抵抗
バッファ層シて設けられ基本面に達している開孔の壁面
にそって前記低抵抗半導本基本に接続されているｒヒ合
物半導体装置、又は （２） 高抵抗バッファ層に設けられ基本面に達して
いる電極と兼用の又は独立の何れか開孔の壁面に沿い絶
縁層を介して分布する金属層から成る容量素子が併設さ
れている前記（１）項に記載の化合物半導体装置にある
。
このようなこの発明の化合物半導体装置は、基本に半絶
縁性基体を用すず５代って高濃度基本上に高抵抗バッフ
ァ層を設けて供してｂる。又トランジスタの電極形状を
改めたことにより接地インダクタンスを小（小型化させ
た装置を実現させてｂる。尚又この基本上に配置される
容量素子は収率良好く小型にされる利点を併せているう
〔発明の実施例〕 以下この発明の実施例について図面を用いて説明する。
縁性基体を用すず５代って高濃度基本上に高抵抗バッフ
ァ層を設けて供してｂる。又トランジスタの電極形状を
改めたことにより接地インダクタンスを小（小型化させ
た装置を実現させてｂる。尚又この基本上に配置される
容量素子は収率良好く小型にされる利点を併せているう
〔発明の実施例〕 以下この発明の実施例について図面を用いて説明する。
第２図はこの例のＭＭＩＣの断面図である。この図で（
１２１は基本となる高濃度ｆｌ型ＧａＡｓ基板で、厚さ
は７０〜１５０μＷｔ程度である。（ＩＪは高濃度０２
人Ｓ基板上にエヒタキシャル成長した高抵抗のバッファ
層で。
１２１は基本となる高濃度ｆｌ型ＧａＡｓ基板で、厚さ
は７０〜１５０μＷｔ程度である。（ＩＪは高濃度０２
人Ｓ基板上にエヒタキシャル成長した高抵抗のバッファ
層で。
その厚さは例えば５〜４０μｍであるっ（３０けＦＥＴ
のソース成極であり、バッファ；４８１１３）に役けら
れ、＋開孔−にそい高濃度基板（１′２に接続している
。１′２＋、目）。
のソース成極であり、バッファ；４８１１３）に役けら
れ、＋開孔−にそい高濃度基板（１′２に接続している
。１′２＋、目）。
（５）はそれぞれＦＥＴの動作層、ドレイン１１ ゲー
ト電極であり、第１図例と全く同様に考えて良い。
ト電極であり、第１図例と全く同様に考えて良い。
Ｑつは、この例では開孔α４）を用いずこの開孔ｕ４１
と同様に他の個所で穿設された開孔ｌにそっていて、金
属−絶縁膜一半導体構造のキャパシタを構成する絶縁膜
であり、Ｓ１０．やＳ １３ Ｎ４といった＊質から成
る。又この絶縁膜はＧａＡｓの陽極酸化膜であっても良
いっ （８′）はＭＩＳキャバノタを構成する金属膜で
例えばドレイン電極（４）からインダクタを構成する基
板表面に設けられた図示されていない配１．ｌｌＮを通
して接続される。基体及び金属膜厚はストリング線路イ
ンピーダンスの低下或いは損失増加？勘案して厚さを設
定すればよい。
と同様に他の個所で穿設された開孔ｌにそっていて、金
属−絶縁膜一半導体構造のキャパシタを構成する絶縁膜
であり、Ｓ１０．やＳ １３ Ｎ４といった＊質から成
る。又この絶縁膜はＧａＡｓの陽極酸化膜であっても良
いっ （８′）はＭＩＳキャバノタを構成する金属膜で
例えばドレイン電極（４）からインダクタを構成する基
板表面に設けられた図示されていない配１．ｌｌＮを通
して接続される。基体及び金属膜厚はストリング線路イ
ンピーダンスの低下或いは損失増加？勘案して厚さを設
定すればよい。
さてこの例のｆヒ合物半導本装Ｘ Ｋ ＞いて汀、Ｓ１
図例装置におけるピアホールて対応するものは。
図例装置におけるピアホールて対応するものは。
比較的薄いバッファ層をλぐ開孔、１．１・である。こ
の開孔形成ば、 ＧａＡｓを５〜４０μｍエツチング
するだけで良いので、第１図のピアホール形成にくらべ
容易であり、又サイドエツチング量も少ないため、従来
のピアホールに比較してはるかに小さい寸法の開孔が形
成できする。従ってＧａＡｓウェハの利用率も従来のピ
アホール採用装置にくらべ高くできる。
の開孔形成ば、 ＧａＡｓを５〜４０μｍエツチング
するだけで良いので、第１図のピアホール形成にくらべ
容易であり、又サイドエツチング量も少ないため、従来
のピアホールに比較してはるかに小さい寸法の開孔が形
成できする。従ってＧａＡｓウェハの利用率も従来のピ
アホール採用装置にくらべ高くできる。
又この発明に見られるＭＩＳキャパシタは、従来のＭＭ
ＩＣＫおけるＭ Ｉ Ｍキャパシタに比較して、短絡不
邸が著しく少なくなる。つまりＭＩＭキャパシタでは、
前述の様に下部金属膜周辺での絶縁膜形状不良や、金属
膜上の絶縁膜の密着力不足にもとずｂてはがれる等の不
良知より短絡不良が発生していたが、この実施例にみら
れるＭＩ８キャパシタでは下部金属膜がないために段差
を生じないし、又ＧａＡｓと絶縁膜との密着性が良いの
で絶縁膜のはがれといった問題も発生しない。従って比
較的薄い絶縁膜を用いても短絡不良は発生し難い。この
ため小さい面積で十分に大きい容量のキャパシタを得る
事が可能となり、従来のＭＭＩＣにおけるＭＩＭＩＭキ
ヤパシタらべてキャパシタ占有面積を小さくできるので
ある。又従来のＭＭＩＣでは、接地４琢との間にＭＩＭ
キャパシタ会形酸形成際、キャパシタを作ろうとする領
域Ｋまで接地電極に延在させなくてはならない。この為
に基板表面のかな９の部分が接地電Ｉｎより占領さルる
事に本なり、回路素子の配置を容易でなくしている。こ
れに対しこの発明によれば、基板表面からバッフ７層厚
だけエツチングするだけで任意の場所に接地電極を設け
る事がでさるために、各回路素子の配置をより自由にし
て回路設計が従来よりはるかく容易になる。
ＩＣＫおけるＭ Ｉ Ｍキャパシタに比較して、短絡不
邸が著しく少なくなる。つまりＭＩＭキャパシタでは、
前述の様に下部金属膜周辺での絶縁膜形状不良や、金属
膜上の絶縁膜の密着力不足にもとずｂてはがれる等の不
良知より短絡不良が発生していたが、この実施例にみら
れるＭＩ８キャパシタでは下部金属膜がないために段差
を生じないし、又ＧａＡｓと絶縁膜との密着性が良いの
で絶縁膜のはがれといった問題も発生しない。従って比
較的薄い絶縁膜を用いても短絡不良は発生し難い。この
ため小さい面積で十分に大きい容量のキャパシタを得る
事が可能となり、従来のＭＭＩＣにおけるＭＩＭＩＭキ
ヤパシタらべてキャパシタ占有面積を小さくできるので
ある。又従来のＭＭＩＣでは、接地４琢との間にＭＩＭ
キャパシタ会形酸形成際、キャパシタを作ろうとする領
域Ｋまで接地電極に延在させなくてはならない。この為
に基板表面のかな９の部分が接地電Ｉｎより占領さルる
事に本なり、回路素子の配置を容易でなくしている。こ
れに対しこの発明によれば、基板表面からバッフ７層厚
だけエツチングするだけで任意の場所に接地電極を設け
る事がでさるために、各回路素子の配置をより自由にし
て回路設計が従来よりはるかく容易になる。
以上の実施例においてはＧａＡｓを主体とする半導体装
置について述べたものであるが、ＩｎＰ等のｒヒ合物半
導本にも適用できる。又実施例では、ショットキゲート
・トランジスタを用いているが、 ＰＮＮ接合ゲートト
ランジスタついてもこの発明は有効であるつ又高抵抗バ
ッファ層の厚みはこＯ発明を適用する半導体装置及びバ
ッファ層の質てよるのであって実施例の値に制限される
ものでは患い。
置について述べたものであるが、ＩｎＰ等のｒヒ合物半
導本にも適用できる。又実施例では、ショットキゲート
・トランジスタを用いているが、 ＰＮＮ接合ゲートト
ランジスタついてもこの発明は有効であるつ又高抵抗バ
ッファ層の厚みはこＯ発明を適用する半導体装置及びバ
ッファ層の質てよるのであって実施例の値に制限される
ものでは患い。
以上述べたようにこの発明によれば％接地インダクタ／
スが非常に小さく、かつ第１図例のピアホール購造に見
られたような製造上の問題ｆｆ！￥−わず、より小型Ｏ
化会吻半導本Ｆｉ４Ｔを提供出来る。
スが非常に小さく、かつ第１図例のピアホール購造に見
られたような製造上の問題ｆｆ！￥−わず、より小型Ｏ
化会吻半導本Ｆｉ４Ｔを提供出来る。
又ＭＭＩＣにおいては上記利点１・こ加えて、ＭＩＭキ
ャパシタを用いずに接１基板との間にＭＩ８キャパシタ
を配置出来、頻発したキャパ７タ短絡不良ｙｃ＝るＭＭ
ＩＣの歩留低下を防ぐ利点金儲える。又このＭ■８キャ
パ７タシて用いる絶縁膜は、ＭｉＭのそれにくらべて薄
くすることが出来るので、キャパシタを小型化できる。
ャパシタを用いずに接１基板との間にＭＩ８キャパシタ
を配置出来、頻発したキャパ７タ短絡不良ｙｃ＝るＭＭ
ＩＣの歩留低下を防ぐ利点金儲える。又このＭ■８キャ
パ７タシて用いる絶縁膜は、ＭｉＭのそれにくらべて薄
くすることが出来るので、キャパシタを小型化できる。
さらにこのＭＩＳキャパシタは基板表面のバッファ層を
エツチングするだけでいかなる場所にでも形成可能であ
るから、従来のＭＭＩＣにくらべて各回路素子の配置設
計を容易にするっ
エツチングするだけでいかなる場所にでも形成可能であ
るから、従来のＭＭＩＣにくらべて各回路素子の配置設
計を容易にするっ
第１図は従来の半導体装置断面図、第２図はこの発明に
よる半導体装置の断面図であろう各図で （１）−一半絶縁性ＧａＡｓ基板 ｆ２Ｊ ・ｆｌ型Ｇ
ａＡ ｓ動作層ｔ３１ 、（３’） ＝−ソース１極
迂シ・・・高濃度ｎ型ＧａＡ４板第１図 、３ ｑ と ３ ム ３ γ ムく Ｉ 第２図 ） ）
よる半導体装置の断面図であろう各図で （１）−一半絶縁性ＧａＡｓ基板 ｆ２Ｊ ・ｆｌ型Ｇ
ａＡ ｓ動作層ｔ３１ 、（３’） ＝−ソース１極
迂シ・・・高濃度ｎ型ＧａＡ４板第１図 、３ ｑ と ３ ム ３ γ ムく Ｉ 第２図 ） ）
Claims (2)
- （１） 低抵抗比合物半導体基体表面上に高抵抗バッ
フ１層を備え、この高抵抗パンファ層表面ＫＩＥ界効果
トランジスタが形成されている化合物半４本装置におい
て、この電界効果トランジスタの一蹴７潅が、前記高抵
抗バッフ１層に設けられ基体面に達している開孔の壁面
にそって前記低抵抗半導体基本に接続されている事を特
徴とする化金物半導体装置。 - （２） 高抵抗バッフ７層に設けられ基本面に達して
いる１極と兼用の又は独立の何れか開孔の壁面に沿い絶
縁層を介して分布する金＠層から成る容盪素子が併設さ
れている事を特徴とする特許請求の範囲第：１）項に記
載の化金物半導体装置っ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088867A JPS58206170A (ja) | 1982-05-27 | 1982-05-27 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088867A JPS58206170A (ja) | 1982-05-27 | 1982-05-27 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58206170A true JPS58206170A (ja) | 1983-12-01 |
Family
ID=13954954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57088867A Pending JPS58206170A (ja) | 1982-05-27 | 1982-05-27 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206170A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187371A (ja) * | 1985-02-15 | 1986-08-21 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPS62291976A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 高周波半導体装置 |
| JPS6414949A (en) * | 1987-07-08 | 1989-01-19 | Nec Corp | Semiconductor device and manufacture of the same |
| JPH0439968A (ja) * | 1990-06-05 | 1992-02-10 | Mitsubishi Electric Corp | 半導体装置 |
-
1982
- 1982-05-27 JP JP57088867A patent/JPS58206170A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187371A (ja) * | 1985-02-15 | 1986-08-21 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPS62291976A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 高周波半導体装置 |
| JPS6414949A (en) * | 1987-07-08 | 1989-01-19 | Nec Corp | Semiconductor device and manufacture of the same |
| JPH0439968A (ja) * | 1990-06-05 | 1992-02-10 | Mitsubishi Electric Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2814053B1 (en) | High frequency semiconductor device and fabrication method for same | |
| US4896194A (en) | Semiconductor device having an integrated circuit formed on a compound semiconductor layer | |
| US9356045B2 (en) | Semiconductor structure having column III-V isolation regions | |
| KR100777243B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US8232597B2 (en) | Semiconductor-on-insulator with back side connection | |
| US5869867A (en) | FET semiconductor integrated circuit device having a planar element structure | |
| JP3520973B2 (ja) | 半導体装置 | |
| US20020033508A1 (en) | Semiconductor device and method for fabricating the same | |
| JPS58206170A (ja) | 化合物半導体装置 | |
| US5252843A (en) | Semiconductor device having overlapping conductor layers | |
| US20220352007A1 (en) | Method For Manufacturing Body-Source-Tied SOI Transistor | |
| US4546371A (en) | Semiconductor device having an improved dual-gate field effect transistor | |
| JPS63278375A (ja) | 半導体集積回路装置 | |
| JP2004096119A (ja) | 半導体装置およびその製造方法 | |
| EP0415768B1 (en) | Semiconductor device comprising a field-effect transistor and method of producing the semiconductor device | |
| JP2005191031A (ja) | 横方向拡散型電界効果型半導体装置 | |
| JPH05335487A (ja) | 伝送回路素子 | |
| US5321284A (en) | High frequency FET structure | |
| JPH079980B2 (ja) | 半導体装置の製造方法 | |
| JP3281204B2 (ja) | 配線構造及びそのバイヤホール形成方法 | |
| JPS5915083Y2 (ja) | ＧａＡｓシヨツトキ−バリアゲ−ト電界効果トランジスタ電力増幅装置 | |
| JPH0582804A (ja) | 化合物半導体装置 | |
| JPS60231370A (ja) | 半導体装置 | |
| JP3168969B2 (ja) | 電界効果トランジスタおよび集積回路、電界効果トランジスタあるいは集積回路の製造方法 | |
| JPH06104291A (ja) | 電界効果型半導体装置 |