JP2004096119A - 半導体装置およびその製造方法 - Google Patents
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Abstract
、微細化およびオン抵抗低減を図る。
【解決手段】 ソース領域10、ドレイン領域9およびリーチスルー層3(4)上に電極引き出し用の導体プラグ13(p1)が設けられている。その導体プラグ13(p1)にそれぞれ第1層配線11s、11d(M1)が接続され、さらにそれら第1層配線11s、11d(M1)に対して、導体プラグ13(p1)上で裏打ち用の第2層配線12s、12dが接続されている。
【選択図】 図1
Description
本発明の実施形態1を、図1から図5を参照し説明する。
図1に示した本発明の実施形態1である半導体装置(MOSFETの基本セル)の構成は以下のとおりである。
図2を参照して本実施形態1の第1層配線と第2層配線の関係を以下に詳しく述べる。
本実施形態1のチップのレイアウトを図3に示す。図3に示した単位ブロック部のレイアウトは、先に説明した図2に示す構成となっている。
図4および図5にゲート保護ダイオードの構成を示す。図4は図3に示されたゲート保護ダイオード19を部分拡大した平面図である。図5は、図4におけるD-D'間の断面図である。
本実施形態1であるシリコンパワーMOSFETの製造方法について、図6〜図29を参照し、以下に説明する。
図6(a)、(b)に示すように、まず、第1導電型(具体的にはP型)のSiより成る半導体基板1の主面に、P型半導体層2が形成された半導体ウエハが準備される。P型半導体層2は、公知のエピタキシャル成長法により形成された。以下、P型半導体層2をP型エピタキシャル層と称する。
図6に示したマスクPR1および酸化シリコン膜100が除去される。この後、MOSFETの単位ブロックを区画するためのフィールド酸化膜21をLOCOS(Local Oxidation of Silicon)技術により選択的に形成する。
図8(a)、(b)に示すように、ドレイン形成領域を覆うようにフォトレジストパターン(マスク)PR2を形成する。
上記第1不純物導入工程に続いて、さらに、図9(a)、(b)に示すように、上記マスクPR2を残した状態で、エピタキシャル層2内に第1導電型を示す不純物を選択的に導入する。例えば、上記第1不純物導入工程と同様のボロンを、イオン打ち込み法によりエピタキシャル層2内に選択的に導入する。イオン打ち込み条件は、加速エネルギー50keV、ドーズ量1.0×1O13/cm2である。
図面は省略したが、図9に示したマスクPR2を除去した後、しきい値電圧(Vth)調整のための不純物導入を行う。例えば、BF2イオンを、加速エネルギー50keV、ドーズ量1.0×1O12/cm2の条件で、エピタキシャル層2表面にイオン打ち込みする。続いて、エピタキシャル層2表面を洗浄した後、アニール処理(950℃、60秒)により上記(3)(4)工程で打ち込まれた不純物を引き伸ばし拡散し、MOSFETのチャネル形成領域となるP型ウエル領域(パンチスルーストッパ層)5を形成する。
イオン打ち込みダメージを受けたシリコン酸化膜100b(図9)を除去し、その表面を露出させる。そして、露出したP型ウエル領域5表面に熱酸化処理により、膜厚が10nm以上そして12nm以下であるゲート酸化膜6を形成する(図10参照)。本実施形態1によれば、ゲート酸化膜6の膜厚は11±0.5nmとなるように設定される。
続いて、図10に示すように、ゲート酸化膜6表面に、厚さ100nm程度のリン不純物を含む多結晶シリコン層(ドープドポリシリコン:doped poly-silicon)7aをCVD法により被覆する。続いて、低抵抗ゲート電極を得るために、多結晶シリコン層7aの表面に、その多結晶シリコン層7aよりも厚い、厚さ150nm程度のメタルシリサイド層7b、例えばタングステンシリサイド(WSi)層を積層する。WSi層7b表面には、保護膜(キャップ層)として、厚さ150nmの酸化シリコン膜20を有機シランの熱分解により形成する。このようなキャップ層を設けることは、CMOSLSIの技術分野ではよく知られているが、RFパワーMOSの技術分野では、いままで検討されていない。
図11に示すように、ゲート電極を形成するためのフォトレジストパターン(マスク)PR3を形成する。マスクPR3のパターン幅は、ゲート長を規定し、0.35μm以下となるように形成される。
図12にゲート電極パターン形成後の状態を示す。図11に示すマスクPR3を用いて、キャップ層20、タングステンシリサイド層7bおよび多結晶シリコン層7aを順次、エッチングすることにより、多結晶シリコン層7aとWSi層7bとから成るゲート電極7をパターン形成する。
図13に示すように、低濃度半導体領域8をP型ウエル領域5内にイオン打ち込み法によりゲート電極7に対して自己整合形成する。この低濃度半導体領域(ドレインオフセット領域)8は、ドレイン耐圧を向上することを目的としている。ドレインオフセット領域8を形成するためのイオン打ち込みは、N型不純物であるリン用いられ、例えば加速エネルギー50keV、ドーズ量1.0×1O13/cm2の条件で行う。
図14(a)(b)に示すように、ドレインオフセット領域8の一部およびP型打抜き層3を覆うようにフォトレジストパターン(マスク)PR4を形成する。続いて、マスクPR4を用いて、ソース・ドレイン領域形成のための不純物導入を行う。不純物導入はイオン打ち込み法により、N型不純物である砒素が、加速エネルギー60keV、ドーズ量8.0×1O15/cm2の条件で、酸化シリコン膜(ゲート酸化膜)6を通して、低濃度半導体領域8内に選択的に導入される。
P型打抜き層3の表面を低抵抗化するために、図15に示すように、マスクPR5を用いて、P型打抜き層3表面にP型不純物である弗化ボロン(BF2)を、加速エネルギー40keV、ドーズ量2.0×1O15/cm2の条件で導入する。そして、この後、アニール処理を行う。これにより、P型打抜き層3表面にP型コンタクト領域4を形成する。
層間絶縁膜として第1の絶縁膜20を半導体基板1上に全面形成する。まず、図16に示すように、半導体基板1上にCVDSiO2膜20A(厚さ:100nm)および平坦性の優れたプラズマTEOS膜20B(厚さ:800nm)を順次形成する。このプラズマTEOS膜20Bの表面は、ゲート電極上に段差を有しているため、化学機械研磨(CMP:Chemical-Mechanical Polishing)技術を採用して、約100nm研磨され、平坦化される。
図18に示すように、PSG膜20C上にフォトレジストパターン(マスク)PR6を形成する。続いて、図19に示すように、マスクPR6を用いて第1の絶縁膜(20)を選択的に除去し、電極引き出し用開口CH1を形成する。
図20(a)(b)に示すように、電極引き出し用開口CH1内にW(タングステン)よりなる金属プラグP1をそれぞれ形成する。
図21に示すように、第1導体層(第1層配線)M1を第1の絶縁膜20上にスパッタリング法により形成する。第1導体層は低抵抗、かつ耐マイグレーション性を有するアルミニュウム合金より成る。より具体的な材料としてはAlCu合金が採用される。その膜厚は約400nmである。続いて、図22に示すように、第1導体層M1上にフォトレジストパターン(マスク)PR7を形成する。そして
、図23(a)(b)に示すように、マスクPR7を用いて第1導体層M1をパターニングする。
層間絶縁膜として第2の絶縁膜30を半導体基板1上に全面形成する。図24に示すように、半導体基板1上にプラズマTEOS膜30A(厚さ:300nm)、SOG膜30B(厚さ:300nm)、プラズマTEOS膜30C(厚さ:300nm)を順次形成する。SOG膜30BはプラズマTEOS膜30Aの段差を緩和するために形成される。
図25に示すように、第2の絶縁膜30上にフォトレジストパターン(マスク)PR8を形成する。続いて、図26に示すように、上記マスクPR8を用いて、第2の絶縁膜30(30A、30B、30C)を選択的に除去し、配線接続用開口CH2を形成する。なお、図26は上記マスクPR8を除去した後の半導体装置の断面構造を示している。
図27に示すように、第1導体層M1と同様な方法により第2導体層(第2層配線)M2を第1の絶縁膜30上に形成する。また、第2導体層(第2層配線)M2の材料も第1導体層と同一の材料が選択される。ただし、その膜厚は第1導体層M1の膜厚保に比べ、約4倍であり、裏打ち配線としての低抵抗化を図っている。
図29に図示していないが、上記(19)工程の後、ドレイン電極(ドレイン配線)Dおよびソース電極(ソース配線)S(1)上に表面保護膜を形成し、そしてパッド部を露出するように、その表面保護膜を選択的に除去する。続いて、半導体基板1の裏面(下面)を研削し、その厚さを薄くする。この研削は半導体ウエハから半導体チップにするための前処理として行われる。そして、その裏面にNi層(厚さ:約0.1μm)、Ti層(厚さ:約0.15μm)、Ni層(厚さ:約0.2μm)および半田付け性の良いAg層(厚さ:1.3μm)を順次積層することによりソース裏面電極を形成する。下層のTi層はバリア層であるNi層と、Si基板との間の接着性のため、上層のTi層はAg層との接着性のために形成される。
、オン抵抗低減に寄与することになる。
することになる。
本実施態様1におけるMOSFETの形成条件について、以下に述べる。
本実施形態1のゲート長、ゲート酸化膜厚さ、オフセット層について説明する。
図32、図33においても、ゲート長の短縮により、オン抵抗の低減と相互コンダクタンスの向上が図られ、ゲート長0.35μmにおいてオン抵抗が4Ωmm以下、相互コンダクタンスが150mS/mm以上得られている。すなわち、ゲート電極のチャネル方向長さが0.35μm以下に設定される。
FETでは、プロセス全体を低温処理(1200℃以下の熱処理)とすることにより、しきい値電圧が逆短チャネル特性を示しており、逆短チャネル特性のない従来構造の場合に比べて、短いゲート長までLoweringが抑えられている。
オフセット領域(オフセット層)に関しては、図35に示したように、抵抗の変化の少ない0.2μm以上の深さを設定しており、また、図36、図37から、
オフセット長は0.4μm以上、0.8μm以下を設計値としている。この長さを選んだ理由は、ドレイン耐圧がドレイン低抵抗層側で決まり、寄生バイポーラ動作が起こりにくい領域であり、オン抵抗も十分に低い値であるためである。
図38に本実施形態1のパンチスルーストッパ層(図1に示したP型ウエル領域5)とオン抵抗との関係を、、図39にドレイン耐圧とパンチスルーストッパ層の位置との関係をそれぞれ示す。ゲート電極のドレイン端の位置を基準(零)とし、ドレイン側への距離をプラス(+)、ソース側をマイナス(−)としている。パンチスルーストッパをソース側にずらすことにより、オン抵抗は低下するが、耐圧は零付近を境にマイナス側で低下する。これは、ドレイン、ソース間のパンチスルーが発生するためであり、この関係から、パンチスルーストッパの位置は0以上、0.2μm以下が適当である。
次に、本実施形態のMOSFETの基板形成条件について以下に説明する。
。
図44に本発明とゲート長0.4μmの従来技術のMOSFETの静特性の比較を示した。これは、どちらもゲート幅が36mmの素子の場合であり、オン抵抗、相互コンダクタンス、飽和電流等、本発明により大幅な改善がなされている。
次に、図48に本発明のチップの大信号高周波特性のゲート幅依存性を示す。図48に示した特性は前述の図47に示した特性と同様にして測定しているが、ゲート幅毎に効率を得るのに最適なチューニングを行っている。この図48より、2Wで65%以上の付加効率を得るのに最適なゲート幅は、28mm程度が良いことがわかる。24mmから32mmでも、これに準じた性能が得られている。同様にして、PCS応用を考え、1900MHzで大信号特性を評価した結果、ゲート幅12mmで出力1W時の付加効率55%程度を実現した。
図49に本実施形態のMOSFETを用いた増幅器の回路構成を示す。図4に示した増幅器はGSM応用の3段増幅回路であり、入力段、中段にそれぞれに1個のMOSFET(1chip)が使われている。そして、出力段に2個のMOSFET(2chips)を使用し、並列整合回路(DD-CIMA:Divided and Collectively Impedance Matched Amplifier)を構成している。MOSFETのゲート幅(Wg)としては、入力段が6mm、中段が18mmそして出力段(2chips)が28mmである。それぞれの素子についてストリップライン100とチップコンデンサによる入出力整合が行われ、出力電力を効率よく引出すように設計している。各段の入力に抵抗分割により動作点制御用のバイアス電圧がかかるようになっており、この電圧を制御することで出力電力を制御している。
。
本発明の他の実施形態を、図51から図56を参照し説明する。
図51は前記実施形態1のゲート電極両端の酸化膜厚さを厚くした構造、すなわちゲートバーズビークを有する実施形態2におけるMOSFETの断面図である。図52は本実施形態2のゲート、ドレイン間容量の電圧依存性を示す。そして、図53に小信号利得と周波数の関係を示す。
<プロセス>
前記実施形態1の工程(9)(図12参照)に続いて以下の工程が行われる。
本発明の他の実施形態を、図54から図60を参照し説明する。
本実施形態3は、前記実施形態2の変形例であり、ゲート電極のドレイン側のみゲート酸化膜の一部を厚くしたものである(図60参照)。
前記実施形態1の工程(9)(図12参照)に続いて以下の工程が行われる。
本発明の実施形態4を、図61を参照し説明する。
本発明の実施形態5を、図62、図63を参照し説明する。
本発明の実施形態6を、図64を参照し説明する。
図64は、前記実施形態1のパンチスルーストッパ5に加えてオフセット領域8よりも深い位置にエピタキシャル層2の不純物濃度よりも高い不純物濃度を有するP型ポケット層5aを設けたものである。N型ドレイン領域9の下にはポケット層5a
と同時に形成されたP型層201を有する。このポケット層5aとドレイン領域9下のP型層201は、例えばN型ソース・ドレイン領域形成時のホトレジストを用いてB(ボロン)イオンの斜め打ち込みにより形成する。ポケット層5aはしきい値電圧のLoweringの抑制に有効である。また、ドレイン領域9下のP型層201
はMOSFETのブレークダウンポイントをチャネル部から離す効果がある。
本発明の実施形態7を、図65、図66を参照し説明する。
図65、図66はゲート電極と平行してゲート配線(第1層配線)が配置されているパワーMOSFETの断面図とブロック平面図をそれぞれ示す。図65は図66に示したE−E’切断断面図である。先に述べた実施形態1によれば、ゲート電極に接続された第1層配線11(M1)は、ゲート電極に直交して単位ブロックの周辺部に延びて配置されている。本実施形態7によれば、ゲート配線(第1層配線)がゲート電極と平行して配置され、そのゲート電極に裏打ちされている。
本発明の実施形態8を図67を参照し説明する。
図68は、金属配線(第1層配線)によるゲートのシャントを行わず、短いゲート電極を並べたレイアウトである。この場合、ドレイン、ゲート間の寄生配線容量を低減できる。
(実施形態10)
本発明の実施形態10を図69、図70を参照し説明する。
本発明の実施形態11を、図71、図72を参照し説明する。
(実施形態12)
本発明の実施形態12を図73を参照し説明する。
(実施形態13)
本発明の実施形態13を、図74を参照し説明する。
は共通であるが、両者のゲート、ドレインは電気的に絶縁されている。この際、シールド手段としては、例えば、両者の間にP型低抵抗(リーチスルー)層を設
け、基板表面には配線層を設けた構造が採用される。このような構造は、シールド手段を形成するための特別なプロセスは必要とせず、実施形態1のパワーMOSFETを形成する過程で得られる。本実施形態13によっても、モジュールにおけるチップ占有面積の削減が可能となった。また、本実施形態13では、モジュールのレイアウトの面積効率を上げるために、2つのMOSFETを上下反対の関係でレイアウトしている。
本発明の実施形態14を、図75を参照し説明する。
本発明の実施形態15である半導体装置(Pゲート・Nチャネル型SiパワーMOSFET:PゲートMOS)について、図76から図78および図82を参照し説明する。本実施形態15は、オン抵抗低減のために、ゲート電極およびバルク構造に特徴が向けられたものである。
図76は、本発明の実施形態15であるPゲートMOSで構成された基本セルの断面図である。
。つまり、ドレインオフセット領域側に空乏層を延ばす必要がなくなったからである。オフセット領域の濃度を高くできるということは、NゲートMOSに比べ、ドレインオフセット領域の低抵抗化が図れる。このため、オン抵抗低減に寄与することになる。
本実施形態15の単位ブロックのレイアウトは、本実施形態1と同様に図2に示すとおりである。したがって、その説明は省略する。
本実施形態15のチップレイアウトは、本実施形態1と同様に図3に示すとおりである。したがって、その説明は省略する。
本実施形態15のゲート保護ダイオードは、本実施形態1と同様に図4および図5に示すとおりである。したがって、その説明もまた省略する。
本実施形態15であるPゲートMOSの製造方法について、図78(a)(b)を参照し、以下に説明する。
本実施形態16は、浅いオフセット領域8をドレイン領域9側のみに形成したPゲートMOSを提供するものであり、図79から図81を参照し、以下に説明する。
本実施形態17は前記実施形態14の変形例であり、図76において、N型層55の不純物分布のピーク位置をエピタキシャル層表面より深い位置に設定した、埋め込みN型層を有する。この埋め込みN型層のピーク位置の深さはその表面からおよそ0.05μmであり、そのピーク濃度はおよそ2×1O17/cm3である。
上記ゲート電極、上記第1領域、上記第2領域および上記リーチスルー層上を覆う第1絶縁膜と、上記第1絶縁膜内に設けられた開口を介して上記第1領域、上記第2領域の高濃度領域および上記リーチスルー層にそれぞれ接続された、第1導体プラグ、第2導体プラグおよび第3導体プラグと、上記第1導体プラグと第3プラグとに接続された第1導体層、および上記第2導体プラグに接続された第2導体層と、そして、上記半導体基板の下面に接続された第3導体層とから成る。
上記絶縁ゲート電界効果トランジスタは、素子分離領域により区画された上記半導体層の第1主面部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第1導電型とは反対の第2導電型の第1、第2領域と、上記第2領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記第1主面部の一部に第1領域および上記半導体基板に接するように形成された第1導電型の第1リーチスルー層と、上記ゲート電極、上記第1領域、上記第2領域および上記第1リーチスルー層上を覆う第1絶縁膜と、上記第1絶縁膜内に設けられた開口を介して上記第1領域、上記第2領域の高濃度領域および上記第1リーチスルー層にそれぞれ接続された、第1導体プラグ、第2導体プラグおよび第3導体プラグと、上記第1導体プラグと第3プラグとに接続された第1導体層、および上記第2導体プラグに接続された第2導体層と、そして上記半導体基板の下面に接続された第3導体層とから成り、
上記保護ダイオードは、素子分離領域により区画された上記半導体層の第2主面部に形成された第2導電型の第3領域と、上記第3領域内に形成された第1導電型の第4領域および第5領域とから成り、上記第4領域、上記第3領域および上記第5領域とで構成されたバック・ツー・バック・ダイオードである。
上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するP型シリコン半導体層と、
上記半導体層の主面内に互いに離間して設けられた、第1のN型領域および第2のN型領域と、
上記半導体層の主面内の上記第1のN型領域および第2のN型領域の間であって、上記第1のN型領域から離間し、そして上記第2のN型領域に接して位置された、上記第2のN型領域よりも低不純物濃度を有する第3のN型領域と、
上記第1のN型領域と上記第3のN型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第1領域および上記第3領域をそれぞれオーバラップし、かつ上記第1領域および上記第3領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、
上記第1のN型領域と上記第3のN型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって減少するN型分布域を有する。
上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するP型シリコン半導体層と、
上記半導体層の主面内に互いに離間して設けられた、第1のN型領域および第2のN型領域と、
上記半導体層の主面内の上記第1のN型領域および第2のN型領域の間であって、上記第1のN型領域から離間し、そして上記第2のN型領域に接して位置された、上記第2のN型領域よりも低不純物濃度を有する第3のN型領域と、
上記第1のN型領域と上記第3のN型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第1領域および上記第3領域をそれぞれオーバラップし、かつ上記第1領域および上記第3領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、
上記第1のN型領域と上記第3のN型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって増加するP型分布域と、上記P型分布域に重なり、上記半導体層の表面から離れた内部において不純物濃度のピークを有するN型分布域とを有する。
上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第1導電型の半導体層と、
上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、
上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、
上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって、一部が上記第1領域および上記第3領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、
上記第1領域と上記第3領域との間に位置した上記半導体層の主面には、上記第3領域内に終端する第1導電型の第4領域が選択的に形成され、
上記ゲート電極下に位置する上記第4領域内に、上記第3領域よりも深い位置に上記第4領域の表面不純物濃度よりも高い不純物濃度を有する第1導電型のポケット層を有する。
上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第1導電型の半導体層と、
上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、
上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、
上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって、一部が上記第1領域および上記第3領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、
上記第3領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第1膜厚が上記第1領域と上記第3領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第2膜厚よりも大きい。
(a)第1導電型の半導体基体と、
(b)上記半導体基体の一方の主面に位置された、上記半導体基体よりも低不純物濃度を有する第1導電型の半導体層と、
(c)上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、
(d)上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、
(e)上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって、一部が上記第1領域および上記第3領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
(f)上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして
(g)上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、
上記第3領域とゲート電極とがオーバーラップしている間にバーズビークが存在し、
上記第3領域表面の不純物濃度は、上記第2領域の不純物濃度にほぼ等しいか、もしくはそれ以上である。
表面からの深さが0.005μm以内に分布している。
上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、
上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、
上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって、一部が上記第1領域および上記第3領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、そして、
上記ゲート絶縁膜下の上記半導体層内に形成された第1導電型のウエル領域とを有し、
上記第3領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第1膜厚が、上記第1領域と上記第3領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第2膜厚よりも厚く形成され、上記第3領域は浅い高濃度領域と深い低濃度領域とから成る。
上記半導体基板の主面上に形成された第1導電型を持つ半導体層と、
上記半導体層主面に互いに離間されて位置した、上記第1導電型とは反対の第2導電型を持つ第1および第2領域と、
上記第1領域と第2領域との間に位置した上記半導体層主面内であって、上記第1領域から離間し、上記第2領域に接するように形成された第2導電型の第3領域と、 上記第1領域と上記第3領域との間のチャネル領域となる上記半導体層の主面に設けられたゲート酸化膜と、
上記ゲート酸化膜上に設けられたゲート導体層と、
上記第1領域に接続された第1導体層と、
上記第2領域に接続された第2導体層と、そして、
上記半導体基板の裏面に接続された第3導体層とから成り、
上記第1領域と上記ゲート絶縁膜との間に位置する第1ゲート酸化膜および上記第3領域と上記ゲート絶縁膜との間に位置する第2ゲート酸化膜のそれぞれの膜厚が上記チャネル領域となる半導体層の主面に設けられた第3ゲート酸化膜の膜厚よりも大きい。
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第1の金属導体層が接続され、
上記第1の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、
上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有する。
、上記ソース用の第2の金属導体層が接続されている。
。
上記ドレイン用の第1の金属導体層および上記ソース用の第1の金属導体層は上記ゲート用の第1の金属導体層に沿ってそれぞれ配置され、
上記ドレイン用の第2の金属導体層は上記ドレイン用の第1の金属導体層上に位置して上記ドレイン用の第1の金属導体層に沿って配置され、
上記ソース用の第2の金属導体層は上記ソース用の第1の金属導体層上に位置して上記ソース用の第1の金属導体層に沿って配置されている。
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第1の金属導体層が接続され、
上記第1の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、
上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体チップの主面に複数配置されている。
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第1の金属導体層が接続され、
上記第1の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、
上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体基板の主面に複数配置され、
上記単位ブロック間において、上記ゲート用の第1の金属導体層と上記ゲート用の第2の金属導体層とが接続されている。
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第1の金属導体層が接続され、
上記第1の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、
上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有し、 上記ドレイン領域は上記チャネル領域間に挟まれた共通ドレイン領域であり、上記ゲート電極用導体層はそれぞれ独立して設けられている。
上記半導体層主面に選択的に上記リーチスルー層を形成するための不純物を導入する工程と、
熱酸化により上記半導体層主面に上記フィールド絶縁膜を選択的に形成するとともに、上記不純物を引き伸ばし、上記半導体基板に接する上記リーチスルー層を形成する工程と、
上記フィールド絶縁膜によって区画された素子形成領域に表面に上記ゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上に上記ゲート電極を形成する工程と、しかる後、
上記素子形成領域内に上記第1、第2領域に形成する工程とから成る。
(b)上記半導体層主面に上記半導体基板に到達するリーチスルー層を形成するための第1導電型の不純物を選択的に不純物を導入する工程と、
(c)熱酸化により上記半導体層主面に素子形成領域を区画するためのフィールド絶縁膜を選択的に形成する工程と、
(d)上記フィールド絶縁膜によって区画された素子形成領域に表面にゲート絶縁膜を形成する工程と、
(e)上記ゲート絶縁膜上にゲート電極を形成する工程と、
(f)上記素子形成領域内に第1導電型のオフセット領域を上記ゲート電極に対し自己整合形成する工程と、
(g)上記素子形成領域内に、上記ゲート電極に対し自己整合された第1導電型の第1領域を、上記ゲート電極端から離間して上記オフセット領域に接し、そして上記オフセット領域よりも高不純物濃度を有する第1導電型の第2領域をそれぞれ形成する工程と、続いて
(h)上記素子形成領域を覆うように第1の絶縁膜を形成する工程と、
(i)上記第1の絶縁膜に、上記第1、第2領域主面および上記リーチスルー層主面を露出するための開口をそれぞれ形成する工程と、
(j)上記開口内に、上記第1、第2領域主面および上記リーチスルー層に接続する第1、第2、第3金属プラグをそれぞれ形成する工程と、
(k)上記第1、第3金属プラグを互いに接続する第1導体層を、上記第2金属プラグに接続する第2導体層をそれぞれパターン形成する工程と、
(l)上記半導体基板の裏面に第3導体層を形成する工程。
(m)上記第1導体層および上記第2導体層上に第2絶縁膜を被覆する工程と、 (n)上記第2絶縁膜に対し、上記第1導体プラグおよび上記第2導体プラグ上に位置し、上記第2絶縁膜に対してそれぞれ第1開口および第2開口を設ける工程と、
(o)上記第1開口を通して上記第1導体層に接続する第1配線層を、、上記第2開口を通して上記第2導体層に接続する第2配線層をそれぞれパターン形成する工程とを含む。
半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有し、 上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、 上記それぞれの金属プラグに第1の金属導体層が接続され、
上記第1の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、
上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体層主面に複数配置されている。
Claims (99)
- 第1導電型の半導体基板と、
上記半導体基板の上面に形成された第1導電型の半導体層と、
上記半導体層の主面一部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第1導電型とは反対の第2導電型の第1、第2領域と、上記第2領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、
上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層の主面他部に第1領域および上記半導体基板に接するように形成された第1導電型のリーチスルー層と、
上記ゲート電極、上記第1領域、上記第2領域および上記リーチスルー層上を覆う第1絶縁膜と、
上記第1絶縁膜内に設けられた開口を介して上記第1領域、上記第2領域の高濃度領域および上記リーチスルー層にそれぞれ接続された、第1導体プラグ、第2導体プラグおよび第3導体プラグと、
上記第1導体プラグと第3プラグとに接続された第1導体層、および上記第2導体プラグに接続された第2導体層と、そして
上記半導体基板の下面に接続された第3導体層とから成ることを特徴とする半導体装置。 - 請求項1において、上記第1導体層および上記第2導体層上に第2絶縁膜が被覆され、上記第2絶縁膜に対し、上記第1導体プラグおよび上記第2導体プラグ上に位置し、上記第2絶縁膜に対してそれぞれ第1開口および第2開口が設けられ、上記第1開口を通して第1配線層が上記第1導体層に接続され、上記第2開口を通して第2配線層が上記第2導体層に接続されていることを特徴とする半導体装置。
- 請求項1において、第3導体プラグが上記第1絶縁膜内に設けられた開口を介して上記ゲート電極に接続され、上記第3プラグに第4導体層が接続されていることを特徴とする半導体装置。
- 請求項1において、上記第1、第2導体プラグはタングステンより成り、上記第1、第2導体層はアルミニュウム合金より成ることを特徴とする半導体装置。
- 請求項4において、上記第1、第2導体層はAlCu合金より成ることを特徴とする半導体装置。
- 請求項3において、上記第3導体プラグはタングステンより成り、上記第4導体層はアルミニュウム合金より成ることを特徴とする半導体装置。
- 請求項6において、上記第1、第2導体層はAlCu合金より成ることを特徴とする半導体装置。
- 請求項2において、上記第1、第2配線層はアルミニュウム合金より成ることを特徴とする半導体装置。
- 請求項1において、上記第1、第2導体プラグはWより成り、上記第1、第2導体層はAlCu合金より成り、上記第3導体層は、上記半導体基板の下面に接してNi,TiおよびAuを含む電極構造であることを特徴とする半導体装置。
- 請求項3において、上記第3導体プラグはWより成り、上記ゲート電極は多結晶Si上に金属シリサイドが積層された電極構造であり、上記上記第4導体層はAlCu合金より成ることを特徴とする半導体装置。
- 第1導電型の半導体基板と上記半導体基板の上面に形成された第1導電型の半導体層とから成る半導体本体に、絶縁ゲート電界効果トランジスタと、上記トランジスタを保護するためにゲートに接続された保護ダイオードとが構成された半導体装置であって、
上記絶縁ゲート電界効果トランジスタは、
素子分離領域により区画された上記半導体層の第1主面部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第1導電型とは反対の第2導電型の第1、第2領域と、上記第2領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、
上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、
上記第1主面部の一部に第1領域および上記半導体基板に接するように形成された第1導電型の第1リーチスルー層と、
上記ゲート電極、上記第1領域、上記第2領域および上記第1リーチスルー層上を覆う第1絶縁膜と、
上記第1絶縁膜内に設けられた開口を介して上記第1領域、上記第2領域の高濃度領域および上記第1リーチスルー層にそれぞれ接続された、第1導体プラグ
、第2導体プラグおよび第3導体プラグと、
上記第1導体プラグと第3プラグとに接続された第1導体層、および上記第2導体プラグに接続された第2導体層と、そして
上記半導体基板の下面に接続された第3導体層とから成り、
上記保護ダイオードは、
素子分離領域により区画された上記半導体層の第2主面部に形成された第2導電型の第3領域と、
上記第3領域内に形成された第1導電型の第4領域および第5領域とから成り
、上記第4領域、上記第3領域および上記第5領域とで構成されたバック・ツー
・バック・ダイオードであることを特徴とする半導体装置。 - 請求項11において、上記第4領域は第4導体プラグを介して、上記半導体層主面上に設けられたゲート電極用パッドに電気的に接続されていることを特徴とする半導体装置。
- 請求項12において、上記第4プラグは複数のプラグから成ることを特徴とする半導体装置。
- 請求項11において、上記第2主面部は上記第1絶縁膜に覆われ、第4導体プラグおよび第5導体プラグがそれぞれ上記第1絶縁膜に設けられた開口を介して上記第4領域および上記第5領域に接続され、第6導体層および第7導体層が上記第4導体プラグおよび上記第5導体プラグに接続され、上記第2主面部に上記第5領域に接し、上記半導体基板に接する第2リーチスルー層が配置されていることを特徴とする半導体装置。
- 請求項14において、上記第6導体層が上記素子分離領域上に延在し、上記素子分離領域上においてゲート電極用パッドが上記第6導体層に接続されていることを特徴とする半導体装置。
- 請求項14において、上記第1、第2、第3、第4および第5導体プラグはタングステンより成り、上記第1、第2、第6および第7導体層はアルミニュウム合金より成ることを特徴とする半導体装置。
- 請求項16において、上記第1、第2、第6および第7導体層はAlCu合金より成ることを特徴とする半導体装置。
- ドレインオフセット領域を有する電力用絶縁ゲート電界効果型半導体装置であって、P型シリコン半導体層に互いに離間してN型ソース領域およびオフセット領域を有するN型ドレイン領域が形成され、上記N型ソース領域と上記オフセット領域との間のチャネル領域となる上記P型シリコン半導体層表面にゲート絶縁膜を介してゲート電極が形成され、上記ゲート電極はP型不純物を含むシリコン半導体層より成ることを特徴とする絶縁ゲート型電界効果型半導体装置。
- 請求項18において、上記ゲート電極は、P型不純物を含む多結晶シリコン層と、該多結晶シリコン層上に形成された金属シリサイド層とから成ることを特徴とする絶縁ゲート型電界効果型半導体装置。
- 請求項18において、上記ゲート絶縁膜は、熱酸化によって形成した第1シリコン酸化膜と、上記シリコン酸化膜上に気相化学成長によって形成した第2シリコン酸化膜とから成ることを特徴とする絶縁ゲート型電界効果型半導体装置
- P型シリコン半導体基板と、
上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するP型シリコン半導体層と、
上記半導体層の主面内に互いに離間して設けられた、第1のN型領域および第2のN型領域と、
上記半導体層の主面内の上記第1のN型領域および第2のN型領域の間であって、上記第1のN型領域から離間し、そして上記第2のN型領域に接して位置された、上記第2のN型領域よりも低不純物濃度を有する第3のN型領域と、
上記第1のN型領域と上記第3のN型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第1領域および上記第3領域をそれぞれオーバラップし、かつ上記第1領域および上記第3領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、
上記第1のN型領域と上記第3のN型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって増加するP型分布域と、上記P型分布域に重なり、上記半導体層の表面から上記半導体基板に向かって減少するN型分布域とで構成されたことを特徴とする半導体装置。 - P型シリコン半導体基板と、
上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するP型シリコン半導体層と、
上記半導体層の主面内に互いに離間して設けられた、第1のN型領域および第2のN型領域と、
上記半導体層の主面内の上記第1のN型領域および第2のN型領域の間であって、上記第1のN型領域から離間し、そして上記第2のN型領域に接して位置された、上記第2のN型領域よりも低不純物濃度を有する第3のN型領域と、
上記第1のN型領域と上記第3のN型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第1領域および上記第3領域をそれぞれオーバラップし、かつ上記第1領域および上記第3領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、
上記第1のN型領域と上記第3のN型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって増加するP型分布域と、上記P型分布域に重なり、上記半導体層の表面から離れた内部において不純物濃度のピークを有するN型分布域とで構成されたことを特徴とする半導体装置。 - 第1導電型の半導体基板と、
上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第1導電型の半導体層と、
上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、
上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、
上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって
、一部が上記第1領域および上記第3領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、
上記第1領域と上記第3領域との間に位置した上記半導体層の主面には、上記第3領域内に終端する第1導電型の第4領域が選択的に形成され、
上記ゲート電極下に位置する上記第4領域内に、上記第3領域よりも深い位置に上記第4領域の表面不純物濃度よりも高い不純物濃度を有する第1導電型のポケット層を有することを特徴とする半導体装置。 - 請求項23において、上記第1電極と上記第3電極は電気的に接続されていることを特徴とする半導体装置。
- 請求項23において、上記第1半導体層には上記第1領域および上記半導体基板に接する第1導電型の第5領域が設けられていることを特徴とする半導体装置
。 - 請求項23において、上記第3電極は、第1基準電位に接続され、上記第2電極は、第2基準電位に接続されることを特徴とする半導体装置。
- 請求項26において、上記第3電極はソース電極であり、上記第2電極は、ドレイン電極であることを特徴とする半導体装置。
- 請求項26または27において、上記第1基準電位は接地電位であり、上記第2基準電位は、電源電位であることを特徴とする半導体装置。
- 請求項23において、上記ポケット層は上記半導体層の主面に対して斜め方向のイオン打ち込み方法により形成されていることを特徴とする半導体装置。
- 第1導電型の半導体基板と、
上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第1導電型の半導体層と、
上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、
上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、
上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって
、一部が上記第1領域および上記第3領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、
上記第3領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第1膜厚が上記第1領域と上記第3領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第2膜厚よりも大きいことを特徴とする半導体装置。 - 請求項30において、上記第1領域と上記第3領域との間に位置した上記半導体層の主面には、上記第3領域内に終端する第1導電型の第4領域が選択的に形成されていることを特徴とする半導体装置。
- 請求項30または31において、上記第1電極と上記第3電極は電気的に接続されていることを特徴とする半導体装置。
- 請求項30において、上記第1半導体層には上記第1領域および上記半導体基板に接する第1導電型の第5領域が設けられていることを特徴とする半導体装置
。 - 請求項30において、上記第3電極は、第1基準電位に接続され、上記第2電極は、第2基準電位に接続されることを特徴とする半導体装置。
- 請求項34において、上記第3電極はソース電極であり、上記第2電極は、ドレイン電極であることを特徴とする半導体装置。
- 請求項34または35において、上記第1基準電位は接地電位であり、上記第2基準電位は、電源電位であることを特徴とする半導体装置。
- 請求項30において、上記第1膜厚のゲート絶縁膜は、上記第2膜厚のゲート絶縁膜よりテーパ形状を成すように厚く形成されていることを特徴とする半導体装置。
- 請求項37において、上記第1膜厚のゲート絶縁膜は、バーズビーク構造よりなることを特徴とする半導体装置。
- (1)第1導電型の半導体基体と、
(2)上記半導体基体の一方の主面に位置された、上記半導体基体よりも低不純
物濃度を有する第1導電型の半導体層と、
(3)上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは
反対の第2導電型の第1領域および第2領域と、
(4)上記半導体層の主面内の上記第1領域および第2領域の間であって、上記
第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、
(5)上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって、一部が上記第1領域および上記第3領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
(6)上記第1領域および上記第2領域のそれぞれに接続された第1電極および第2電極と、そして
(7)上記半導体基板の一方の主面とは反対の他方の主面に接続された第3電極とを有し、
上記第3領域とゲート電極とがオーバーラップしている間にバーズビークが存在し、
上記第3領域表面の不純物濃度は、上記第2領域の不純物濃度にほぼ等しいか
、もしくはそれ以上であることを特徴とする半導体装置。 - 請求項39において、上記第3領域表面の不純物濃度は、1E19(1×1019cm-3)以上のピーク値を有することを特徴とする半導体装置。
- 請求項39または40において、上記第3領域表面の不純物濃度は
表面からの深さが0.005μm以内に分布していることを特徴とする半導体装置。 - 主面に低不純物濃度を有する第1導電型の半導体層が形成された基板と、
上記半導体層の主面内に互いに離間して設けられた、上記第1導電型とは反対の第2導電型の第1領域および第2領域と、
上記半導体層の主面内の上記第1領域および第2領域の間であって、上記第1領域から離間し、そして上記第2領域に接して位置された、上記第1領域よりも低不純物濃度を有する第3領域と、
上記第1領域と上記第3領域との間に位置した上記半導体層の主面上であって
、一部が上記第1領域および上記第3領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、そして、
上記ゲート絶縁膜下の上記半導体層内に形成された第1導電型のウエル領域とを有し、
上記第3領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第1膜厚が、上記第1領域と上記第3領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第2膜厚よりも厚く形成され、上記第3領域は浅い高濃度領域と深い低濃度領域とから成ることを特徴とする半導体装置。 - 請求項42において、上記ウエル領域が上記第3領域に終端していることを特徴とする半導体装置。
- 請求項42において、上記ウエル領域が上記ゲート電極下に終端していることを特徴とする半導体装置。
- 請求項42において、上記ゲート電極は、P型不純物を含む多結晶シリコン層と上記多結晶シリコン上に積層された高融点シリサイド層とから成ることを特徴とする半導体装置。
- 半導体基板と、
上記半導体基板の主面上に形成された第1導電型を持つ半導体層と、
上記半導体層主面に互いに離間されて位置した、上記第1導電型とは反対の第2導電型を持つ第1および第2領域と、
上記第1領域と第2領域との間に位置した上記半導体層主面内であって、上記第1領域から離間し、上記第2領域に接するように形成された第2導電型の第3領域と、
上記第1領域と上記第3領域との間のチャネル領域となる上記半導体層の主面に設けられたゲート酸化膜と、
上記ゲート酸化膜上に設けられたゲート導体層と、
上記第1領域に接続された第1導体層と、
上記第2領域に接続された第2導体層と、そして、
上記半導体基板の裏面に接続された第3導体層とから成り、
上記第1領域と上記ゲート絶縁膜との間に位置する第1ゲート酸化膜および上記第3領域と上記ゲート絶縁膜との間に位置する第2ゲート酸化膜のそれぞれの膜厚が上記チャネル領域となる半導体層の主面に設けられた第3ゲート酸化膜の膜厚よりも大きいことを特徴とする半導体装置。 - 請求項46において、上記第1領域と上記第3領域との間に位置した上記半導体層の主面には第1導電型の第4領域が、上記第3領域内で終端していることを特徴とする高周波用半導体装置。
- 請求項46または請求項47において、上記第1導体層と上記導体層は電気的に接続されていることを特徴とする半導体装置。
- 請求項46において、上記第1半導体層には上記第1領域および上記半導体基板に接する第1導電型の第5領域が設けられていることを特徴とする半導体装置
。 - 請求項46において、上記第3導体層は、第1基準電位に接続され、上記第2導体層は、第2基準電位に接続されることを特徴とする半導体装置。
- 請求項50において、上記第3導体層はソース裏面電極であり、上記第2導体層は、ドレイン電極であることを特徴とする高周波用半導体装置。
- 請求項50または請求項51において、上記第1基準電位は接地電位であり、上記第2基準電位は、電源電位であることを特徴とする半導体装置。
- 請求項46において、上記第1および第2ゲート酸化膜は、バーズビーク構造よりなることを特徴とする半導体装置。
- 半導体層の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置であって、
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第1の金属導体層が接続され、
上記第1の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、
上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有することを特徴とする絶縁ゲート型半導体装置。 - 請求項54において、上記半導体層は半導体基板の表面に形成され、上記半導体基板の裏面にソース電極が設けられていることを特徴とする絶縁ゲート型半導体装置。
- 請求項55において、上記半導体層内に上記半導体基板に達する上記半導体層と同一導電型で、上記半導体層よりも高不純物濃度を有する貫通層が設けられ、上記貫通層の主面に上記ソース用の第1の金属導体層が金属プラグを介して接続されていることを特徴とする絶縁ゲート型半導体装置。
- 請求項56において、上記金属プラグ上に位置した上記層間絶縁膜に設けられたソース接続用開口を通して、上記ソース用の第1の金属導体層に対し、上記ソース用の第2の金属導体層が接続されていることを特徴とする絶縁ゲート型半導体装置。
- 請求項56において、上記ソース用の第2の金属導体層はプローブ用ソースパッド部を有することを特徴とする絶縁ゲート型半導体装置。
- 請求項56において、上記ドレインパッド部に近接して上記ソース用の第2の金属導体層のイクステンション部が配置され、上記イクステンション部の下に位置して、上記貫通層と同一の構成を有する他の貫通層が上記半導体層内に設けられ、上記イクステンション部が上記他の貫通層に電気的接続されていることを特徴とする絶縁ゲート型半導体装置。
- 請求項56において、上記ゲートパッド部に近接して上記ソース用の第2の金属導体層とは異なるソース用の第2の金属導体層が配置され、上記異なるソース用の第2の金属導体層の下に位置して、上記貫通層と同一の構成を有する他の貫通層が上記半導体層内に設けられ、上記異なるソース用の第2の金属導体層が上記他の貫通層に電気的接続されていることを特徴とする絶縁ゲート型半導体装置
。 - 請求項59において、上記ゲート用の第1の金属導体層は上記ゲート電極用導体層に沿って配置され、
上記ドレイン用の第1の金属導体層および上記ソース用の第1の金属導体層は上記ゲート用の第1の金属導体層に沿ってそれぞれ配置され、
上記ドレイン用の第2の金属導体層は上記ドレイン用の第1の金属導体層上に位置して上記ドレイン用の第1の金属導体層に沿って配置され、
上記ソース用の第2の金属導体層は上記ソース用の第1の金属導体層上に位置して上記ソース用の第1の金属導体層に沿って配置されていることを特徴とする絶縁ゲート型半導体装置。 - 半導体層を有する半導体チップの主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置であって、
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第1の金属導体層が接続され、
上記第1の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、
上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体チップの主面に複数配置されていることを特徴とする絶縁ゲート型半導体装置。 - 請求項62において、上記半導体チップは互いに対向する第1の辺、第2の辺を有し、上記単位ブロックの絶縁ゲート型電界効果トランジスタの複数が上記第1、第2の辺に沿って並列配置され、上記ドレイン用のボンデイングパッド部が上記第1の辺に沿って配置され、上記ゲート用のボンデイングパッド部が上記第2の辺に沿って配置されていることを特徴とする絶縁ゲート型半導体装置。
- 請求項63において、上記ソース用の第2の金属導体層はプローブ用ソースパッドを有し、上記単位ブロック内のプローブ用ソースパッド部が上記第2の辺に沿って配置されていることを特徴とする絶縁ゲート半導体装置。
- 請求項63において、最も外側に配置されたゲート用のボンデイングパッド部にそれぞれゲート保護素子が電気的接続されていることを特徴とする絶縁ゲート型半導体装置。
- 請求項65において、上記半導体チップ主面に上記第1の金属導体層と同層の金属接続層が形成され、上記金属接続層により上記ゲート保護素子と上記ボンデイングパッド部とが接続されていることを特徴とする絶縁ゲート型半導体装置。
- 半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置であって、
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第1の金属導体層が接続され、
上記第1の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、
上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体基板の主面に複数配置され、
上記単位ブロック間において、上記ゲート用の第1の金属導体層と上記ゲート用の第2の金属導体層とが接続されていることを特徴とする絶縁ゲート型半導体装置。 - 半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置であって、
上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第1の金属導体層が接続され、
上記第1の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、
上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有し、
上記ドレイン領域は上記チャネル領域間に挟まれた共通ドレイン領域であり、上記ゲート電極用導体層はそれぞれ独立して設けられていることを特徴とする絶縁ゲート型半導体装置。 - 半導体層を有する半導体基板の主面に、それぞれ複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する第1および第2絶縁ゲート型電界効果トランジスタが配置され、第1、第2絶縁ゲート型電界効果トランジスタのそれぞれのドレイン領域にインピーダンス整合用の第1抵抗体が電気的接続され、第1、第2絶縁ゲート電界効果トランジスタのそれぞれのゲート電極用導体層にインピーダンス整合用の第2抵抗体が電気的接続されて成ることを特徴とする絶縁ゲート型半導体装置。
- 請求項69において、上記第1、第2抵抗体は上記ゲート電極用導体層と同一の材料から成ることを特徴とする絶縁ゲート型半導体装置。
- 請求項69において、第1、第2絶縁ゲート型電界効果トランジスタと同様に構成された電流検出用素子が上記半導体基板の主面に配置され、上記第1または第2絶縁ゲート型電界効果トランジスタと上記電流検出用素子との間にシールド層が配置されて成ることを特徴とする絶縁ゲート型半導体装置。
- 請求項71において、上記シールド層は、上記主面から上記半導体基板に達する半導体領域と、上記半導体領域に接続された金属プラグと、上記金属プラグに接続された第1の金属導体層と、上記第1の金属導体層に接続された第2の金属導体層とから成ることを特徴とする絶縁ゲート型半導体装置。
- 半導体層を有する半導体基板の主面に、それぞれ複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する第1および第2絶縁ゲート型電界効果トランジスタが配置され、上記主面に上記第1および第2絶縁ゲート型電界効果トランジスタに対するドレイン用ボンデイングパッドおよびゲート用ボンデイングパッドがそれぞれ配置され、上記半導体基板の裏面にソース電極が配置され、上記第1および第2絶縁ゲート型電界効果トランジスタ間にシールド層が配置されて成ることを特徴とする絶縁ゲート型半導体装置。
- 請求項73において、上記シールド層は、上記主面から上記半導体基板に達する半導体領域と、上記半導体領域に接続された金属プラグと、上記金属プラグに接続された第1の金属導体層と、上記第1の金属導体層に接続された第2の金属導体層とから成ることを特徴とする絶縁ゲート型半導体装置。
- 第1導電型の半導体基板と、上記半導体基板の上面に形成された第1導電型の半導体層と、上記半導体層主面に素子形成領域を区画するために形成されたフィールド絶縁膜と、上記素子形成領域内に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第1導電型とは反対の第2導電型の第1、第2領域と、上記第2領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記素子形成領域内に第1領域および上記半導体基板に接するように形成された第1導電型のリーチスルー層とを有する半導体装置の製造方法において
上記半導体層主面に選択的に上記リーチスルー層を形成するための不純物を導入する工程と、
熱酸化により上記半導体層主面に上記フィールド絶縁膜を選択的に形成するとともに、上記不純物を引き伸ばし、上記半導体基板に接する上記リーチスルー層を形成する工程と、
上記フィールド絶縁膜によって区画された素子形成領域に表面に上記ゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上に上記ゲート電極を形成する工程と、しかる後、
上記素子形成領域内に上記第1、第2領域に形成する工程とから成ることを特徴とする半導体装置の製造方法。 - 請求項75において、上記半導体層の厚さは2.5μm以上、3.5μm以下に形成されていることを特徴とする半導体装置の製造方法。
- 請求項75において、上記フィールド絶縁膜形成工程の後、上記素子形成領域内に、第1導電型の不純物を導入して、上記チャネルが形成される領域としてのウエル領域を形成することを特徴とする半導体装置の製造方法。
- 請求項77において、上記第1導電型の不純物導入は2段階のイオン打ち込みにより行われることを特徴とする半導体装置の製造方法。
- 請求項75において、上記フィールド絶縁膜形成工程の後であって、上記ウエル形成に先立ってアニール処理を行うことを特徴とする半導体装置の製造方法。
- 請求項75において、上記低濃度領域は上記ゲート電極に自己整合形成されることを特徴とする半導体装置の製造方法。
- 請求項80において、上記低濃度領域は、上記素子形成領域内に第2導電型の不純物を導入する第1のイオン打ち込み工程と、上記第1のイオン打ち込みよりも高濃度の第2導電型の不純物を導入する第2のイオン打ち込み工程とから成ることを特徴とする半導体装置の製造方法。
- 請求項79において、上記ゲート電極を形成工程の後であって、上記ゲート電極端部下に位置し、上記低濃度領域が形成される素子形成領域表面に熱酸化によりバーズビーク酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項82において、上記ゲート電極は上記ゲート絶縁膜に接する多結晶シリコン層より成り、上記多結晶シリコン層の端部を熱酸化することにより上記バーズビーク酸化膜を形成することを特徴とする半導体装置の製造方法。
- 請求項75において、上記ゲート電極を形成工程の後であって、上記ゲート電極両端部下に位置した上記素子形成領域表面に熱酸化によりバーズビーク酸化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項84において、上記ゲート電極は上記ゲート絶縁膜に接する多結晶シリコン層より成り、上記多結晶シリコン層の端部を熱酸化することにより上記バーズビーク酸化膜を形成することを特徴とする半導体装置の製造方法。
- 請求項75において、上記ゲート絶縁膜の形成工程は、窒素を含む酸素雰囲気中での熱処理により酸窒化膜を形成することを特徴とする半導体装置の製造方法
。 - 請求項82または請求項84のいずれかにおいて、上記バーズビーク酸化膜は窒素を含む熱酸化により形成することを特徴とする半導体装置の製造方法。
- 請求項82または請求項84のいずれかにおいて、上記バーズビーク酸化膜を形成した後、上記バーズビーク酸化膜内に窒素イオンをイオン打ち込み方法により導入することを特徴とする半導体装置の製造方法。
- (1) 主面に第1導電型の半導体層を有する半導体基板を準備する工程と、
(2)上記半導体層主面に上記半導体基板に到達するリーチスルー層を形成するための第1導電型の不純物を選択的に不純物を導入する工程と、
(3)熱酸化により上記半導体層主面に素子形成領域を区画するためのフィールド絶縁膜を選択的に形成する工程と、
(4)上記フィールド絶縁膜によって区画された素子形成領域に表面にゲート絶縁膜を形成する工程と、
(5)上記ゲート絶縁膜上にゲート電極を形成する工程と、
(6)上記素子形成領域内に第1導電型のオフセット領域を上記ゲート電極に対し自己整合形成する工程と、
(7)上記素子形成領域内に、上記ゲート電極に対し自己整合された第1導電型
の第1領域を、上記ゲート電極端から離間して上記オフセット領域に接し、そして上記オフセット領域よりも高不純物濃度を有する第1導電型の第2領域をそれぞれ形成する工程と、続いて
(8)上記素子形成領域を覆うように第1の絶縁膜を形成する工程と、
(9)上記第1の絶縁膜に、上記第1、第2領域主面および上記リーチスルー層
主面を露出するための開口をそれぞれ形成する工程と、
(10)上記開口内に、上記第1、第2領域主面および上記リーチスルー層に接続する第1、第2、第3金属プラグをそれぞれ形成する工程と、
(11)上記第1、第3金属プラグを互いに接続する第1導体層を、上記第2金属プラグに接続する第2導体層をそれぞれパターン形成する工程と、
(12)上記半導体基板の裏面に第3導体層を形成する工程とから成ることを特徴とする半導体装置の製造方法。 - 請求項89において、上記(12)工程に先立って上記半導体基板の裏面を研削することを特徴とする半導体装置の製造方法。
- 請求項89において、上記(12)工程に続いて、
(13)上記第1導体層および上記第2導体層上に第2絶縁膜を被覆する工程と、
(14)上記第2絶縁膜に対し、上記第1導体プラグおよび上記第2導体プラグ上に位置し、上記第2絶縁膜に対してそれぞれ第1開口および第2開口を設ける工程と、
(15)上記第1開口を通して上記第1導体層に接続する第1配線層を、、上記第
2開口を通して上記第2導体層に接続する第2配線層をそれぞれパターン形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項89において、上記(5)工程に先立って、第1導電型の不純物を導入し
、ウエル領域を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項92において、上記ウエル形成工程は上記(4)工程に続いて行われるこ
とを特徴とする半導体装置の製造方法。 - 請求項92または請求項93いずれかにおいて、上記ウエル形成工程は二段階のイオン打ち込み方法により行われることを特徴とする半導体装置の製造方法。
- 請求項89において、上記(8)工程の第1の絶縁膜は窒化シリコン膜であるこ
とことを特徴とする半導体装置の製造方法。 - 請求項92において、上記(5)工程の後に、上記ウエル領域内に上記素子形成
領域主面に対して斜め方向より第1導電型の不純物をイオン打ち込みすることにより上記ゲート電極下に位置した埋め込み領域を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項96において、上記埋め込み領域形成工程は、上記(7)工程で上記第1
および第2領域形成のために用いられたマスクを使用することを特徴とする半導体装置の製造方法。 - 第1導電型の低抵抗半導体基板上に形成された上記第1導電型と同一導電型の高抵抗層表面に絶縁ゲート型電界効果トランジスタが形成されている絶縁ゲート型半導体装置であって、上記第1導電型とは反対の導電型の第2導電型の低抵抗ソース領域が該高抵抗層内に形成された第1導電型の低抵抗層を介して上記低抵抗基板に接続され、上記半導体装置の第2導電型の低抵抗ドレイン領域が第2導電型の高抵抗層を介してゲート電極端から離れたオフセット構造を構成し、ゲート電極のチャネル方向長さが0.35μm以下、ゲート酸化膜厚さが10nm以上12nm以下、ドレイン領域のゲート電極端からのオフセット長さが0.4μm以上0.8μm以下、半導体基板上の高抵抗層の厚さが2.5μm以上、3.5μm以下でドレイン耐圧が10V以上であることを特徴とする絶縁ゲート型半導体装置。
- 絶縁ゲート型電界効果トランジスタを構成する複数の半導体チップにより増幅回路を構成する高周波モジュールであって、上記それぞれの半導体チップは、
半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有し、 上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、
上記それぞれの金属プラグに第1の金属導体層が接続され、
上記第1の金属導体層上に層間絶縁膜が被覆され、
上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第1の金属導体層のうちドレイン用のそれぞれの第1の金属導体層に対し、ドレイン用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたソース接続用開口を通して、上記第1の金属導体層のうちソース用のそれぞれの第1の金属導体層に対し、ソース用の第2の金属導体層が共通接続され、
上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第1の金属導体層のうちゲート用のそれぞれの第1の金属導体層に対し、ゲート用の第2の金属導体層が共通接続され、
上記ドレイン用の第2の金属導体層はドレイン用のボンデイングパッド部を有し、
上記ゲート用の第2の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、
上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体層主面に複数配置されていることを特徴とする高周波モジュール。
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