WO2013024677A1 - 半導体装置およびその製造方法ならびに携帯電話機 - Google Patents

半導体装置およびその製造方法ならびに携帯電話機 Download PDF

Info

Publication number
WO2013024677A1
WO2013024677A1 PCT/JP2012/068970 JP2012068970W WO2013024677A1 WO 2013024677 A1 WO2013024677 A1 WO 2013024677A1 JP 2012068970 W JP2012068970 W JP 2012068970W WO 2013024677 A1 WO2013024677 A1 WO 2013024677A1
Authority
WO
WIPO (PCT)
Prior art keywords
support substrate
electrode
region
well
film
Prior art date
Application number
PCT/JP2012/068970
Other languages
English (en)
French (fr)
Inventor
久志 豊田
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Publication of WO2013024677A1 publication Critical patent/WO2013024677A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the present invention relates to a semiconductor device, a manufacturing technique thereof, and a mobile communication device, and more particularly, to a technology effective when applied to a power amplifier mounted on a mobile communication device typified by a mobile phone.
  • Patent Document 1 discloses that an SOI (Silicon On Insulator) substrate is provided with an LDMOSFET (Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor, lateral diffusion MOSFET) and a CMOSFET (Complementary Metal Oxide Semiconductor Field Effect Transistor). And a technique for forming a through electrode connected to the LDMOSFET on the SOI substrate is described.
  • LDMOSFET Laser Diffused Metal Oxide Semiconductor Field Effect Transistor, lateral diffusion MOSFET
  • CMOSFET Complementary Metal Oxide Semiconductor Field Effect Transistor
  • Patent Document 2 Japanese Patent Application Laid-Open No. 11-135794 (Patent Document 2) and Japanese Patent Application Laid-Open No. 11-274501 (Patent Document 3) describe a semiconductor device in which an LDMOSFET and a CMOSFET are mounted on an SOI substrate.
  • JP 2008-294113 A Japanese Patent Laid-Open No. 11-135794 Japanese Patent Laid-Open No. 11-274501
  • GSM Global System for Mobile Communications
  • PCS Personal Communication System
  • PDC Personal Digital Cellular
  • CDMA Code Division Multiple Access
  • a baseband signal processed by a baseband unit is modulated into a transmission signal (radio frequency signal) by an RFIC unit, and the power of the modulated transmission signal is amplified by a power amplifier.
  • a transmission signal is radiated
  • the reception signal received by the antenna is input to the low noise amplifier through a reception filter having a reception band as a pass band.
  • the received signal is amplified, and the amplified received signal is demodulated into a baseband signal by the RFIC unit. Thereafter, the demodulated baseband signal is processed in the baseband section. In this way, the mobile phone can transmit and receive.
  • a power amplifier is used to amplify the power of a transmission signal.
  • This power amplifier has a semiconductor chip in which an amplifier field effect transistor (amplification field effect transistor) such as an LDMOSFET is used as a power transistor, for example, and the semiconductor chip is mounted on a wiring board to be a power amplifier. Is formed.
  • important items in the power amplification module are (1) low power consumption (high efficiency), (2) high gain, (3) high output, and (4) miniaturization. Higher performance is desired.
  • mobile phones have become more multifunctional, and the number of components mounted on mobile phones has increased, and there is an increasing need for downsizing of mounted components.
  • An object of the present invention is to provide a technique capable of improving the performance of a semiconductor device by paying attention to a high gain in a field effect transistor for an amplifier which is a component of a power amplification module.
  • a semiconductor device in a typical embodiment includes a silicon layer of an SOI substrate including a support substrate, a buried insulating layer formed on the support substrate, and a silicon layer formed on the buried insulating layer.
  • An amplifier field effect transistor is formed on the formed well.
  • a through electrode penetrating the SOI substrate is formed in the SOI substrate, and the source electrode of the amplifier field effect transistor and the back electrode formed on the back surface of the support substrate are electrically connected by this through electrode. It is connected. At this time, the resistivity of the support substrate is higher than the resistivity of the well.
  • the embedded insulating layer is penetrated to reach the support substrate, but is electrically connected to the back electrode without penetrating the support substrate.
  • a buried electrode that is not formed is formed.
  • the resistivity of the support substrate is lower than the resistivity of the well.
  • the above-described embedded electrode is formed, and the bump electrode electrically connected to the source region of the amplifier field effect transistor on the surface of the semiconductor chip Is formed.
  • the resistivity of the support substrate is higher than the resistivity of the well.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device having the structure shown in (1), and an amplifier field effect transistor is formed on a well formed in a silicon layer of an SOI substrate. And a step of forming a through electrode that penetrates the SOI substrate and is electrically connected to the source region of the amplifier field effect transistor. And the back electrode electrically connected with this penetration electrode is formed in the back surface of a support substrate.
  • an SOI substrate whose resistivity of the supporting substrate is higher than that of the well is used.
  • a semiconductor device manufacturing method is a method for manufacturing a semiconductor device having the structure shown in (2), and an electric field for amplifier is formed on a well formed in a silicon layer of an SOI substrate.
  • a back electrode is formed on the back surface of the support substrate so as not to be electrically connected to the embedded electrode.
  • an SOI substrate whose resistivity of the support substrate is lower than that of the well is used.
  • a method for manufacturing a semiconductor device in a representative embodiment is a method for manufacturing a semiconductor device having the structure shown in (3), and an electric field for amplifier is formed on a well formed in a silicon layer of an SOI substrate.
  • an SOI substrate whose resistivity of the supporting substrate is higher than that of the well is used.
  • the mobile phone in the representative embodiment includes a semiconductor chip including an amplifier field effect transistor, and includes a power amplification module in which the semiconductor chip is mounted on a wiring board. At this time, any of the structures (1) to (3) described above is formed in the semiconductor chip.
  • FIG. 2 is a plan view showing a configuration of an LDMOSFET on the SOI substrate in the first embodiment.
  • FIG. It is a top view which shows the modification of FIG. It is a top view which shows the other modification of FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device in the first embodiment.
  • FIG. FIG. 13 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 12;
  • FIG. 14 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 13;
  • FIG. 15 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 14;
  • FIG. 16 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 15;
  • FIG. 15 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 15;
  • FIG. 17 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 16;
  • FIG. 18 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 17;
  • FIG. 19 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 18;
  • FIG. 20 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 19;
  • FIG. 21 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 20;
  • FIG. 22 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 21;
  • FIG. 23 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 22;
  • FIG. 24 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 23;
  • FIG. 25 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 24;
  • FIG. 26 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 25;
  • FIG. 27 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 26;
  • FIG. 28 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 27;
  • FIG. 29 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 28;
  • FIG. 30 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 29;
  • FIG. 29 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 29;
  • FIG. 29 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 29;
  • FIG. 31 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 30;
  • FIG. 32 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 31;
  • FIG. 33 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 32;
  • FIG. 34 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 33;
  • FIG. 35 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 34;
  • FIG. 36 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 35;
  • FIG. 37 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 36;
  • FIG. 38 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 37;
  • FIG. 39 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 38;
  • FIG. 40 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 39;
  • FIG. 41 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 40;
  • FIG. 42 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 41;
  • FIG. 6 is a cross-sectional view showing a device structure of an LDMOSFET in a second embodiment.
  • Embodiment 2 it is a figure which shows the electrical equivalent circuit between a drain region and a support substrate.
  • FIG. 11 is a cross-sectional view showing a manufacturing step of the semiconductor device in the second embodiment.
  • FIG. 46 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 45;
  • FIG. 6 is a cross-sectional view showing a device structure of an LDMOSFET in a third embodiment.
  • FIG. 11 is a cross-sectional view showing a manufacturing step of the semiconductor device in the third embodiment.
  • FIG. 50 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 49; 7 is a cross-sectional view showing a device structure of an RF-MOSFET in a fourth embodiment.
  • FIG. 10 is a cross-sectional view showing a manufacturing step of the semiconductor device in the fourth embodiment.
  • FIG. 54 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 53;
  • FIG. 55 is a cross-sectional view showing the manufacturing process of the semiconductor device following FIG. 54;
  • FIG. 56 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 55;
  • FIG. 57 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 56;
  • FIG. 58 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 57;
  • FIG. 54 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 53;
  • FIG. 55 is a cross-sectional view showing the manufacturing process of the semiconductor device following FIG. 54;
  • FIG. 56 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 55;
  • FIG. 57 is a cross
  • FIG. 59 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 58;
  • FIG. 60 is a cross-sectional view showing the manufacturing process of the semiconductor device following FIG. 59;
  • FIG. 10 is a cross-sectional view showing a device structure of an RF-MOSFET in a fifth embodiment.
  • Embodiment 5 it is a figure which shows the electrical equivalent circuit between a drain region and a support substrate.
  • FIG. 10 is a cross-sectional view showing a device structure of an RF-MOSFET in a sixth embodiment.
  • Embodiment 6 it is a figure which shows the electrical equivalent circuit between a drain region and a support substrate.
  • FIG. 10 is a cross-sectional view showing a device structure of a semiconductor device in a seventh embodiment.
  • the constituent elements are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
  • FIG. 1 is a block diagram illustrating a configuration of a transmission / reception unit of a mobile phone.
  • the mobile phone 1 includes an application processor 2, a memory 3, a baseband unit 4, an RFIC 5, a power amplifier 6, a SAW (Surface Acoustic Wave) filter 7, an antenna switch 8, and an antenna 9. .
  • the application processor 2 includes a plurality of circuits such as a CPU (Central Processing Unit), an image processing unit, and a music processing unit, and has a function of realizing an application function of the mobile phone 1. Specifically, the application function is realized by reading and decoding an instruction from the memory 3 and performing various operations and controls based on the decoded result.
  • the memory 3 has a function of storing data. For example, the memory 3 is configured to store a program for operating the application processor 2 and processing data in the application processor 2. The memory 3 can be accessed not only by the application processor 2 but also by the baseband unit 4, and can also be used for storing data processed by the baseband unit 4.
  • the baseband unit 4 is configured to generate a baseband signal by digitally processing a voice signal (analog signal) from a user (caller) via the operation unit at the time of transmission.
  • a voice signal analog signal
  • an audio signal can be generated from a baseband signal that is a digital signal.
  • the RFIC 5 is configured to generate a radio frequency signal by modulating a baseband signal at the time of transmission, and to generate a baseband signal by demodulating the received signal at the time of reception.
  • the power amplifier 6 is a circuit that newly generates and outputs a high-power signal similar to a weak input signal with power supplied from a power supply.
  • the SAW filter 7 is configured to pass only signals in a predetermined frequency band from the received signal.
  • the antenna switch 8 is for separating a reception signal input to the mobile phone 1 and a transmission signal output from the mobile phone 1, and the antenna 9 is for transmitting and receiving radio waves.
  • the mobile phone 1 is configured as described above, and its operation will be briefly described below. First, a case where a signal is transmitted will be described.
  • a baseband signal generated by digitally processing an analog signal such as an audio signal in the baseband unit 4 is input to the RFIC 5.
  • the input baseband signal is converted into a radio frequency (RF (Radio Frequency) frequency) signal by a modulation signal source and a mixer.
  • the signal converted to the radio frequency is output from the RFIC 5 to the power amplifier 6.
  • a radio frequency signal input to the power amplifier 6 is amplified by the power amplifier 6 and then transmitted from the antenna 9 via the antenna switch 8.
  • a radio frequency signal (reception signal) received by the antenna 9 passes through the SAW filter 7 and then enters the RFIC 5.
  • the RFIC 5 amplifies the input received signal and then performs frequency conversion using a modulation signal source and a mixer. Then, the frequency-converted signal is detected, and a baseband signal is extracted. Thereafter, the baseband signal is output from the RFIC 5 to the baseband unit 4.
  • the baseband signal is processed by the baseband unit 4 and an audio signal is output.
  • the signal when a signal is transmitted from the digital cellular phone, the signal is amplified by the power amplifier 6 and then output from the antenna 9 via the antenna switch 8.
  • FIG. 2 shows a circuit block of the power amplifier 6 according to the first embodiment.
  • the circuit block of the power amplifier 6 will be described with reference to FIG.
  • the power amplifier 6 includes a control circuit CU, a plurality of amplification units PA (LB1), PA (LB2), and a plurality of amplification units PA (HB1), PA (HB2). That is, the power amplifier 6 shown in FIG. 2 includes an amplifier PA (LB1) and an amplifier PA (LB2) that amplify a low frequency band input signal, an amplifier PA (HB1) that amplifies a high frequency band input signal, and An amplifier PA (HB2) is included.
  • the power amplifier 6 shown in FIG. 2 corresponds to the GSM system, the DCS system, and the CDMA system.
  • the control circuit CU includes, for example, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and the like, and the amplifiers PA (LB1), PA (LB2), PA (HB1), and PA (HB2) include, for example, an LDMOSFET. It is composed of
  • the amplifier PA (LB1) is configured to amplify a CDMA input signal using a low frequency band based on the control of the control circuit CU, and an input signal input from the input terminal LBin. Is to amplify.
  • the amplified signal amplified by the amplifier PA (LB1) is output from any one of the output terminals LB1aout to LB1cout through the switch SW1.
  • the amplifier PA (LB2) is configured to amplify a GSM (Global System for Mobile Communication) type input signal using a low frequency band based on the control of the control circuit CU, and has an input terminal LBin.
  • the input signal input from is amplified.
  • the amplified signal amplified by the amplification unit PA (LB2) is output from the output terminal LB2out.
  • GSM Global System for Mobile Communication
  • the amplifier PA (HB1) is configured to amplify a CDMA input signal using a high frequency band based on control of the control circuit CU, and amplifies the input signal input from the input terminal HBin. It is like that.
  • the amplified signal amplified by the amplifier PA (HB1) is output from one of the output terminals HB1aout to HB1cout via the switch SW2.
  • the amplifier PA (HB2) is configured to amplify a DCS (Digital Communication System 1800) type input signal using a high frequency band based on control of the control circuit CU, and is input from the input terminal HBin.
  • the input signal is amplified.
  • the amplified signal amplified by the amplifier PA (HB2) is output from the output terminal HB2out.
  • FIG. 3 is a diagram illustrating a configuration example of the amplification unit PA (LB2).
  • the amplifiers PA (LB1), PA (HB1), and PA (HB2) shown in FIG. 2 have the same basic configuration as that of the amplifier PA (LB2). Is omitted.
  • the amplification section PA has a plurality of amplification elements Q1 to Q3 made of LDMOSFETs and interstage matching circuits MN1 to MN2.
  • the gate electrode of the amplifying element Q1 is connected to an input matching circuit (not shown), and the drain electrode of the amplifying element Q1 is connected to the input of the interstage matching circuit MN1.
  • the output of the interstage matching circuit MN1 is connected to the gate electrode of the amplifying element Q2, and the drain electrode of the amplifying element Q2 is connected to the input of the interstage matching circuit MN2.
  • the output of the interstage matching circuit MN2 is connected to the gate electrode of the amplifying element Q3, and the drain electrode of the amplifying element Q3 is connected to an output matching circuit (not shown).
  • the drain electrodes of the amplification elements Q1 to Q3 are connected to the power supply potential Vdd1, and the source electrodes of the amplification elements Q1 to Q3 are connected to the ground potential.
  • the source electrode of the amplifying element Q1 is connected to the ground potential GND1
  • the source electrode of the amplifying element Q2 is connected to the ground potential GND2.
  • the source electrode of the amplifying element Q3 is connected to the ground potential GND3.
  • the gate electrodes of the amplifying elements Q1 to Q3 are connected to the control circuit CU.
  • an input signal output from an input matching circuit (not shown) is input to the amplification element Q1.
  • the amplifying element Q1 amplifies the input signal based on the bias voltage from the control circuit CU and outputs the amplified signal. Thereafter, the signal amplified by the amplifying element Q1 is input to the amplifying element Q2 through the interstage matching circuit MN1.
  • the amplifying element Q2 amplifies and outputs the signal output from the amplifying element Q1 based on the bias voltage from the control circuit CU. Thereafter, the signal amplified by the amplifier element Q2 is input to the amplifier element Q3 through the interstage matching circuit MN2.
  • the amplifying element Q3 amplifies the signal output from the amplifying element Q2 based on the bias voltage from the control circuit CU and outputs the amplified signal.
  • an amplified signal obtained by amplifying the input signal can be output from the amplification section PA (LB2) having the amplification elements Q1 to Q3.
  • FIG. 4 is a plan view showing a mounting configuration of the power amplification module HPA.
  • a semiconductor chip CHP1, a semiconductor chip CHP2A, a semiconductor chip CHP2B, and a passive component (chip component) SMD are mounted on a rectangular wiring board WB.
  • the semiconductor chip CHP1 and the passive component SMD are electrically connected by a wiring pattern formed on the wiring board WB.
  • the pad PD formed on the surface of the semiconductor chip CHP1 and the wiring pattern formed on the wiring board WB are connected by a wire W made of, for example, a gold wire.
  • the passive component SMD is also connected to the wiring pattern formed on the wiring board WB, the semiconductor chip CHP1 and the passive component SMD are electrically connected via the wire W and the wiring pattern. It will be.
  • the passive component SMD for example, a resistance element, an inductor element, or a capacitive element (capacitor) can be cited.
  • the semiconductor chip CHP2A or the semiconductor chip CHP2B and the passive component SMD are electrically connected by a wiring pattern formed on the wiring board WB.
  • the semiconductor chip CHP2A is formed with a MOSFET or the like constituting the switch SW1 shown in FIG. 2, and the semiconductor chip CHP2B is formed with a MOSFET or the like constituting the switch SW2 shown in FIG.
  • the semiconductor chip CHP1 is formed with an LDMOSFET or the like constituting the power amplifier 6, and the source region of the LDMOSFET is connected to the back surface of the semiconductor chip CHP1.
  • a ground pattern (GND pattern) for supplying a reference potential (GND potential) is formed on the wiring board WB, and the semiconductor chip CHP1 is mounted on the ground pattern. From this, it can be seen that the reference potential applied to the ground pattern of the wiring board WB is supplied to the source region of the LDMOSFET through the back surface of the semiconductor chip CHP1 connected to the ground pattern.
  • the drain region of the LDMOSFET is connected to the multilayer wiring formed inside the semiconductor chip CHP1, and is finally electrically connected to the pad PD formed on the surface (upper surface) of the semiconductor chip CHP1. Yes. Therefore, the drain region of the LDMOSFET is connected to the pad PD via the multilayer wiring, and further, the pad PD is connected to the passive component SMD mounted on the wiring board WB via the wire W and the wiring pattern. Will be.
  • the passive component SMD mounted on the wiring board WB constitutes an output matching circuit and a low-pass filter
  • the drain region of the LDMOSFET is electrically connected to the output matching circuit and the low-pass filter. Will be.
  • the amplified signal (transmission signal) amplified by the LDMOSFET is input from the drain region to the output matching circuit via multilayer wiring ⁇ pad PD ⁇ wire W, and then the transmission signal output from the output matching circuit is a low-pass filter. Is passed through the power amplification module HPA.
  • the output matching circuit is a circuit having a function of efficiently transmitting the transmission signal by suppressing reflection of the transmission signal, and the low-pass filter removes high-order harmonics (noise components) included in the transmission signal. This is a circuit having a function.
  • the power amplifier 6 is formed on a semiconductor chip, for example.
  • semiconductor amplifying elements for example, LDMOSFETs
  • PA PA
  • PA PA
  • PA PA
  • HB1 PA
  • PA (HB2) PA
  • MN1 and MN2 the semiconductor constituting the control circuit CU
  • MOSFETs MOSFETs
  • passive elements passive components
  • the semiconductor chip is ground on the back surface of the semiconductor substrate as necessary, and then the semiconductor substrate is diced or the like. It is separated.
  • the device structure of an LDMOSFET that is a semiconductor amplifying element (power transistor) that constitutes the amplifying sections PA (LB1), PA (LB2), PA (HB1), and PA (HB2) will be described below.
  • the device structure of the LDMOSFET in the prior art will be described, then the problems of the LDMOSFET in the prior art will be described, and then the device structure of the LDMOSFET in the first embodiment, which has been devised to solve the problems, will be described. .
  • FIG. 5 is a cross-sectional view showing a cross-sectional structure of an LDMOSFET in the prior art.
  • an epitaxial layer EPI made of ap ⁇ type semiconductor layer is formed on a semiconductor substrate 1S made of p + type silicon single crystal.
  • a groove DT is formed in the semiconductor substrate 1S, and a p-type punching layer PL is formed in the groove DT by embedding a p-type polysilicon film, for example.
  • a p-type well PWL is formed on the surface of the semiconductor substrate 1S.
  • a back electrode BE is formed on the back surface of the semiconductor substrate 1S.
  • a gate insulating film GOX is formed on the surface of the semiconductor substrate 1S, and a gate electrode G1 is formed on the gate insulating film GOX.
  • the gate insulating film GOX is made of, for example, a thin silicon oxide film, and the gate electrode G1 is made of a polysilicon film.
  • An n ⁇ type offset drain region HNLD is formed in alignment with the gate electrode G1, and an n ⁇ type impurity diffusion region ELNU is formed.
  • n + -type impurity diffusion region NDF1 is formed so as to be included in the n ⁇ -type offset drain region HNLD.
  • a drain region is formed by the n ⁇ type offset drain region HNLD and the n + type impurity diffusion region NDF1.
  • an n + type impurity diffusion region NDF1 is formed outside the n ⁇ type impurity diffusion region ELNU.
  • the n + -type impurity diffusion region NDF1 and the n ⁇ -type impurity diffusion region ELNU described above constitute a source region.
  • a p + type semiconductor region PR is formed outside the n + type impurity diffusion region NDF1.
  • An interlayer insulating film IL1 composed of a laminated film of a silicon nitride film SN and a silicon oxide film is formed on the LDMOSFET configured in this way, and a contact hole penetrating through the interlayer insulating film IL1 is formed.
  • a plug PLG made of a barrier film and a tungsten film is buried.
  • a first layer wiring L1 made of, for example, an aluminum film is formed, and an interlayer insulating film IL2 made of a silicon oxide film is formed so as to cover the first layer wiring L1.
  • a connection hole penetrating to the first layer wiring L1 is formed, and a plug PLG2 is embedded in the connection hole.
  • a second layer wiring L2 is formed on the interlayer insulating film IL2 where the plug PLG2 is formed.
  • Other wiring layers and interlayer insulating films are formed above the second layer wiring L2 as necessary, but are omitted in FIG. Note that a plurality of LDMOSFETs shown in FIG. 5 are connected in parallel to form, for example, the amplifying element Q1, the amplifying element Q2, and the amplifying element Q3 shown in FIG.
  • the n + -type impurity diffusion region NDF1 (source region) is electrically connected to the semiconductor substrate 1S. That is, the n + type impurity diffusion region NDF1 (source region) is electrically connected to the semiconductor substrate 1S via the plug PLG ⁇ the first layer wiring L1 ⁇ p + type semiconductor region PR ⁇ p type punching layer PL. .
  • the reference potential (GND potential) can be supplied from the back surface of the semiconductor substrate 1S to the n + -type impurity diffusion region NDF1 (source region).
  • n + -type impurity diffusion region NDF1 source region
  • NDF1 source region
  • a pad and a multilayer wiring formed on the surface of the semiconductor chip This means that it is not necessary to connect the wiring board on which the semiconductor chip is mounted and the pad with a wire (gold wire). That is, when a reference potential (GND potential) is supplied to the n + -type impurity diffusion region NDF1 (source region) using a wire, a parasitic inductance is generated by the wire, and the power gain in the power amplifier 6 is reduced. It becomes.
  • GND potential reference potential
  • fT is a cutoff frequency
  • rg is a gate resistance
  • Cds is a source-drain capacitance
  • Zs is a source impedance. That is, the magnitude of the power gain is inversely proportional to the magnitude of the impedance (source impedance) connected to the n + -type impurity diffusion region NDF1 (source region) of the LDMOSFET. This is because the power gain increases and the power gain decreases.
  • the LDMOSFET according to the prior art n + -type impurity diffusion region NDF1 (source region) by electrically connecting the semiconductor substrate 1S, back surface of n + -type impurity diffusion region NDF1 (source region) of the semiconductor substrate 1S Is configured to supply a reference potential.
  • the LDMOSFET according to the prior art reduces the source impedance. be able to. From this, according to the LDMOSFET in the prior art, it is possible to suppress a decrease in power gain.
  • the LDMOSFET according to the prior art has a low resistance ( ⁇ m ⁇ ⁇ cm) because the impurity concentration of the conductive impurity introduced into the semiconductor substrate 1S is increased. With this configuration, the source connection resistance can be lowered, so that the source impedance can also be lowered from this viewpoint.
  • the LDMOSFET in the prior art employs a configuration in which the n + -type impurity diffusion region NDF1 (source region) and the semiconductor substrate 1S are electrically connected and a configuration in which the impurity concentration of the semiconductor substrate 1S is high. Thus, the source impedance can be lowered, so that the power gain can be improved.
  • the drain regions (n ⁇ type offset drain region HNLD and n + type impurity diffusion region NDF1) are n type semiconductor regions, and the epitaxial layer EPI (semiconductor substrate 1S) is a p type semiconductor region. Therefore, a pn junction is formed in the boundary region between the drain region and the semiconductor substrate 1S. A depletion layer is formed at the boundary of the pn junction, and this depletion layer functions as a capacitance insulating region. Therefore, a junction capacitance (parasitic capacitance) is formed between the drain region and the semiconductor substrate 1S. Further, a resistance exists in the semiconductor substrate 1S.
  • FIG. 6 is a diagram showing an electrical equivalent circuit between the drain region and the semiconductor substrate 1S. Between the drain region and the semiconductor substrate 1S, a junction capacitance Cjs and a semiconductor substrate 1S exist in series. The resistor RS is connected.
  • a high frequency signal propagates to the drain region, but if the junction capacitance Cjs described above is large, the junction capacitance Cjs functions as if it is short-circuited (shorted) to the high frequency signal. Tends to leak into the semiconductor substrate 1S from the drain region via the junction capacitance Cjs. Furthermore, since the resistance RS of the semiconductor substrate 1S is small, the high-frequency signal propagates to the semiconductor substrate 1S in a state where it is difficult to attenuate. That is, in the conventional LDMOSFET, since the junction capacitance Cjs is relatively large and the resistance RS of the semiconductor substrate 1S is small, a high-frequency signal transmitted through the drain region easily leaks to the semiconductor substrate 1S side.
  • the power gain in the conventional LDMOSFET can be improved by reducing the source impedance, but the leakage of the high-frequency signal is increased by the relatively large junction capacitance Cjs and the low-resistance semiconductor substrate 1S. As a result, the power gain is reduced. That is, the LDMOSFET in the prior art has a structure in which it is difficult to achieve both a reduction in source impedance and leakage of a high-frequency signal, and the current situation is that the power gain in the LDMOSFET cannot be improved.
  • FIG. 7 is a cross-sectional view showing the device structure of the LDMOSFET in the first embodiment.
  • the LDMOSFET according to the first embodiment is first formed on an SOI substrate.
  • the SOI substrate is formed of a support substrate 1HS, a buried insulating layer BOX formed on the support substrate 1HS, and a silicon layer (SOI layer) SI formed on the buried insulating layer BOX.
  • SOI layer silicon layer
  • an element isolation region STI is formed in the silicon layer SI.
  • a p-type well PW is formed in the active region partitioned by the element isolation region STI, and an LDMOSFET is formed on the p-type well PW.
  • the LDMOSFET in the first embodiment has a gate insulating film GOX on the SOI substrate, and has a gate electrode G1 on the gate insulating film GOX.
  • the gate insulating film GOX is formed from, for example, a silicon oxide film, but may be formed from a high dielectric constant film having a dielectric constant higher than that of the silicon oxide film.
  • the gate insulating film GOX may be composed of a hafnium-based insulating film in which lanthanum oxide is introduced into hafnium oxide.
  • the gate electrode G1 is formed of a polysilicon film formed so as to be in direct contact with the gate insulating film GOX and a silicide film formed on the surface of the polysilicon film.
  • a silicide film is formed on the surface of the polysilicon film in order to reduce the resistance of the gate electrode G1.
  • This silicide film can be formed from, for example, a nickel platinum silicide film, a nickel silicide film, a titanium silicide film, a cobalt silicide film, or a platinum silicide film.
  • a sidewall SW is formed on the sidewalls on both sides of the gate electrode G1, and the sidewall SW is formed of, for example, a silicon oxide film.
  • the configuration of the sidewall SW is not limited to this, and may be formed from a single layer film of a silicon oxide film, a single layer film of a silicon nitride film, or a stacked film of a silicon oxide film and a silicon nitride film.
  • an n ⁇ -type impurity diffusion region ELNU and an n ⁇ -type offset drain region HNLD are formed so as to match with the gate electrode G1. That is, an n ⁇ type impurity diffusion region ELNU and an n ⁇ type offset drain region HNLD are formed apart from each other in the p type well PW, and are sandwiched between the n ⁇ type impurity diffusion region ELNU and the n ⁇ type offset drain region HNLD. The region becomes a channel formation region.
  • a gate insulating film GOX is formed on the channel formation region.
  • an n + -type impurity diffusion region NDF1 is formed outside the n ⁇ -type impurity diffusion region ELNU (side away from the gate electrode G1), and a silicide film is formed on the surface of the n + -type impurity diffusion region NDF1.
  • the impurity concentration of the n + -type impurity diffusion region NDF1 is, n - is larger than the impurity concentration of the impurity diffusion region ELNU, n - source region by impurity diffusion region ELNU and the n + -type impurity diffusion region NDF1 Is formed.
  • a silicide film is formed on the surface of the n + -type impurity diffusion region NDF1.
  • This silicide film can also be formed from, for example, a nickel platinum silicide film, a nickel silicide film, a titanium silicide film, a cobalt silicide film, or a platinum silicide film.
  • n - -type offset drain region so as to be included in HNLD, n + -type impurity diffusion region NDF1 are formed, the impurity concentration of the n + -type impurity diffusion region NDF1 is, n - -type offset drain region HNLD impurities It is larger than the concentration.
  • a drain region is formed by the n ⁇ type offset drain region HNLD and the n + type impurity diffusion region NDF1.
  • p-type impurity diffusion region HPH is formed so as to include a source region composed of n ⁇ -type impurity diffusion region ELNU and n + -type impurity diffusion region NDF1.
  • the impurity concentration of the p-type impurity diffusion region HPH is higher than the impurity concentration of the p-type well PW.
  • an interlayer insulating film IL1 made of a laminated film of a silicon nitride film SN and a silicon oxide film is formed, and a contact hole penetrating through the interlayer insulating film IL1 Is formed.
  • a plug PLG made of a barrier film and a tungsten film is buried.
  • a first layer wiring L1 made of, for example, an aluminum film is formed, and an interlayer insulating film IL2 made of a silicon oxide film is formed so as to cover the first layer wiring L1. Yes.
  • a connection hole penetrating to the first layer wiring L1 is formed, and a plug PLG2 is embedded in the connection hole.
  • a second layer wiring L2 is formed on the interlayer insulating film IL2 where the plug PLG2 is formed.
  • Other wiring layers and interlayer insulating films are formed on the layer above the second layer wiring L2 as necessary, but are omitted in FIG.
  • the n + -type impurity diffusion region NDF1 (source region) is electrically connected to the back electrode BE formed on the back surface of the support substrate 1HS.
  • the through electrode TSV that connects the first layer wiring L1 electrically connected to the n + -type impurity diffusion region NDF1 (source region) and the back surface of the support substrate 1HS is provided.
  • the through silicon via TSV is configured to penetrate the interlayer insulating film IL1 and the SOI substrate.
  • the n + -type impurity diffusion region NDF1 (source region) is electrically connected to the back electrode BE formed on the back surface of the support substrate 1HS via the plug PLG ⁇ the first layer wiring L1 ⁇ the through electrode TSV. It is connected to the.
  • the reference potential (GND potential) is supplied from the back surface electrode BE formed on the back surface of the support substrate 1HS to the n + -type impurity diffusion region NDF1 (source region). It is configured to be able to.
  • the source region and the drain region have an asymmetric structure around the gate electrode G1.
  • an n ⁇ type offset drain region HNLD that constitutes a part of the drain region is provided. This is because the drain breakdown voltage can be improved by providing the n ⁇ type offset drain region HNLD having an impurity concentration smaller than that of the n + type impurity diffusion region NDF1 (part of the drain region).
  • n + type impurity diffusion region NDF1 (one part of the drain region) is surrounded so as to surround the n + type impurity diffusion region NDF1 (part of the drain region).
  • the n ⁇ -type offset drain region HNLD having an impurity concentration smaller than that of the first portion) is provided to ensure the drain breakdown voltage.
  • a p-type impurity diffusion region HPH (halo region, pocket region) is formed so as to include a source region composed of an n ⁇ -type impurity diffusion region ELNU and an n + -type impurity diffusion region NDF1.
  • the p-type impurity diffusion region HPH has a function of suppressing punch-through between the source region and the drain region.
  • This p-type impurity diffusion region HPH is also formed asymmetrically between the source region and the drain region. That is, the p-type impurity diffusion region HPH is formed so as to include the source region, but is formed so as not to contact the n ⁇ -type offset drain region HNLD on the drain region side.
  • the p-type impurity diffusion region HPH is a region having a higher impurity concentration than the p-type well PW, if the p-type impurity diffusion region HPH is configured to contact the n ⁇ -type offset drain region HNLD, the p-type impurity diffusion region HPH The width of the depletion layer formed on the impurity diffusion region HPH side is reduced.
  • a drain voltage is applied to the drain region, most of the drain voltage is applied to the depletion layer near the drain region formed at the boundary between the p-type impurity diffusion region HPH and the n ⁇ -type offset drain region HNLD.
  • the p-type impurity diffusion region HPH is configured to contact the n ⁇ -type offset drain region HNLD and the width of the depletion layer is reduced, the electric field strength in the depletion layer is increased. As a result, electrons are accelerated by this high electric field, and hot electrons are generated in the vicinity of the drain region of the channel formation region. Hot electrons generated in this way are attracted to the gate electrode G1 to which a positive potential is applied and injected into the gate insulating film GOX. In this case, since negative charges are accumulated in the gate insulating film GOX, the threshold voltage of the LDMOSFET is increased, and the performance of the LDMOSFET is degraded.
  • the p-type impurity diffusion region HPH is configured not to contact the n ⁇ -type offset drain region HNLD, so that a high electric field is not generated. Thereby, generation
  • a silicide film is formed only on the source region side. This is to reduce the resistance of the source region. That is, the magnitude of the power gain is inversely proportional to the magnitude of the impedance (source impedance) connected to the n + -type impurity diffusion region NDF1 (source region) of the LDMOSFET. For this reason, from the viewpoint of improving the power gain in the LDMOSFET by reducing the impedance of the source region, a silicide film is formed on the surface of the n + -type impurity diffusion region NDF1 constituting the source region to reduce the source connection resistance (source impedance). It is decreasing.
  • the first characteristic point of the LDMOSFET in the first embodiment is that the LDMOSFET is formed on the SOI substrate. Thereby, according to LDMOSFET in this Embodiment 1, the leakage of a high frequency signal can be suppressed. The reason for this will be described below.
  • the drain region (n ⁇ type offset drain region HNLD and n + type impurity diffusion region NDF1) is an n type semiconductor region, and the p type well PW is a p type semiconductor region. Therefore, a pn junction is formed in the boundary region between the drain region and the p-type well PW. A depletion layer is formed at the boundary of the pn junction, and this depletion layer functions as a capacitance insulating region. Therefore, a junction capacitance (parasitic capacitance) is formed between the drain region and the p-type well PW.
  • a buried insulating layer BOX is formed between the p-type well PW and the support substrate 1HS. Therefore, an SOI capacitor is formed in which the p-type well PW and the support substrate 1HS are used as electrodes and the buried insulating layer BOX is used as a capacitor insulating film. That is, in the LDMOSFET according to the first embodiment, a junction capacitance and an SOI capacitance are formed between the drain region and the support substrate 1HS. Since the support substrate 1HS itself has a resistance, an equivalent circuit as shown in FIG. 8 is formed between the drain region and the support substrate 1HS. FIG.
  • FIG. 8 is a diagram showing an electrical equivalent circuit between the drain region and the support substrate 1HS. Between the drain region and the support substrate 1HS, a junction capacitance Cjs, an SOI capacitance C (SOI), and a resistance RHS will be connected in series.
  • a junction capacitance Cjs Between the drain region and the support substrate 1HS, a junction capacitance Cjs, an SOI capacitance C (SOI), and a resistance RHS will be connected in series.
  • SOI SOI capacitance
  • the capacitance insulating film of the junction capacitance Cjs is the width of the depletion layer formed in the boundary region between the drain region and the p-type well PW, and the width of this depletion layer is, for example, about 70 nm.
  • the capacitive insulating film of the SOI capacitor C (SOI) is a buried insulating layer BOX, and the thickness of the buried insulating film BOX is, for example, about 400 nm.
  • the capacitance value of the capacitance is inversely proportional to the film thickness of the capacitance insulating film, the capacitance value of the SOI capacitance C (SOI) is much smaller than the capacitance value of the junction capacitance Cjs (for example, 1/6). degree).
  • the capacitance value of the combined capacitor is further reduced (for example, about 1/7).
  • the parasitic capacitance formed between the drain region and the support substrate 1HS can be sufficiently reduced. This means that the reactance between the drain region and the support substrate 1HS is increased, and thereby leakage of high-frequency signals can be suppressed.
  • the parasitic capacitance formed between the drain region and the support substrate 1HS increases, the parasitic capacitance is more likely to pass a high-frequency signal.
  • the parasitic capacitance formed between the drain region and the support substrate 1HS is made as small as possible, it is difficult for the high-frequency signal to pass through the parasitic capacitance, so that leakage of the high-frequency signal can be suppressed.
  • the parasitic capacitance formed between the drain region and the semiconductor substrate 1S is the junction capacitance Cjs as shown in FIG.
  • the leakage of high frequency signals becomes a problem.
  • the parasitic capacitance formed between the drain region and the support substrate 1HS is sufficiently larger than the junction capacitance Cjs connected in series. Since this is a combined capacitance of a small SOI capacitance C (SOI), the capacitance value of the parasitic capacitance can be further reduced.
  • SOI SOI
  • the capacitance value of the parasitic capacitance can be made sufficiently small, so that leakage of the high frequency signal can be suppressed.
  • the first characteristic point in the first embodiment is that the parasitic capacitance formed between the drain region and the support substrate 1HS is sufficiently reduced by forming the LDMOSFET on the SOI substrate. Thereby, it is possible to suppress leakage of a high frequency signal from the drain region to the support substrate 1HS, and as a result, it is possible to improve the power gain in the LDMOSFET.
  • the second feature point in the first embodiment is that the resistivity of the support substrate 1HS is increased. That is, the second characteristic point in the first embodiment is that the resistance value of the resistor RHS shown in FIG. 8 is increased.
  • the resistivity of the support substrate 1HS is higher than the resistivity of the p-type well PW.
  • the resistivity of the p-type well PW is 10 ⁇ ⁇ cm to 20 ⁇ ⁇ cm
  • the resistivity of the support substrate 1HS is 500 ⁇ ⁇ cm or more.
  • the support substrate 1HS various types of substrates having a resistivity of 500 ⁇ ⁇ cm or more can be used.
  • the support substrate 1HS is configured from a semiconductor substrate into which a conductivity type impurity is introduced, the support substrate 1HS is used. Is formed to be lower than the impurity concentration of the p-type well PW.
  • the parasitic capacitance is reduced by using the SOI substrate (first feature point) and the synergistic effect is obtained by increasing the resistance of the support substrate 1HS (second feature point). Due to the effect, leakage of a high-frequency signal from the drain region to the support substrate 1HS can be sufficiently suppressed. Therefore, according to the LDMOSFET according to the first embodiment, the power gain can be improved.
  • the contrivance point from the viewpoint of effectively suppressing the leakage of the high-frequency signal from the drain region to the support substrate 1HS has been described, but in order to improve the power gain, Reduction of source impedance is also effective. In this Embodiment 1, since the device is devised also from the viewpoint of reducing the source impedance, this device point will be described below.
  • the third feature point in the first embodiment is that the first layer wiring L1 electrically connected to the n + -type impurity diffusion region NDF1 (source region) and the back surface of the support substrate 1HS are formed.
  • the through electrode TSV that connects the back electrode BE is provided.
  • the n + -type impurity diffusion region NDF1 (source region) is electrically connected to the back electrode BE formed on the back surface of the support substrate 1HS via the plug PLG ⁇ the first layer wiring L1 ⁇ the through electrode TSV. Will be connected to.
  • the reference potential (GND potential) is supplied from the back surface electrode BE formed on the back surface of the support substrate 1HS to the n + -type impurity diffusion region NDF1 (source region).
  • the through electrode TSV is configured to penetrate the interlayer insulating film IL1 and the SOI substrate, and the n + -type impurity diffusion region NDF1 (source region) is supported by the through electrode TSV. It is electrically connected to a back electrode formed on the back surface of 1HS.
  • n + -type impurity diffusion region NDF1 source region
  • NDF1 source region
  • a pad and a multilayer wiring formed on the surface of the semiconductor chip This means that it is not necessary to connect the wiring board on which the semiconductor chip is mounted and the pad with a wire (gold wire). That is, when a reference potential (GND potential) is supplied to the n + -type impurity diffusion region NDF1 (source region) using a wire, a parasitic inductance is generated by the wire, and a power gain in the LDMOSFET is reduced.
  • GND potential reference potential
  • fT is a cutoff frequency
  • rg is a gate resistance
  • Cds is a source-drain capacitance
  • Zs is a source impedance. That is, the magnitude of the power gain is inversely proportional to the magnitude of the impedance (source impedance) connected to the n + -type impurity diffusion region NDF1 (source region) of the LDMOSFET. This is because the power gain increases and the power gain decreases.
  • the LDMOSFET of the first embodiment the penetrating electrodes TSV, by n + -type impurity diffusion region NDF1 that (source region) and a back electrode BE is electrically connected, the n + -type a back surface of the supporting substrate 1HS
  • the reference potential is supplied to the impurity diffusion region NDF1 (source region).
  • the LDMOSFET in the first embodiment the source impedance Can be reduced.
  • the p-type punching layer PL shown in FIG. 5 does not penetrate the semiconductor substrate 1S, and is not directly connected to the back electrode BE formed on the back surface of the semiconductor substrate 1S. This is because in the LDMOSFET in the prior art shown in FIG. 5, the semiconductor substrate 1S itself has a low resistance ( ⁇ m ⁇ ⁇ cm), and the source connection resistance can be obtained without connecting the p-type punching layer PL directly to the back electrode BE. This is because it can be reduced.
  • the through silicon via TSV in the first embodiment is configured to penetrate the SOI substrate and directly connect to the back electrode BE formed on the back surface of the support substrate 1HS.
  • the support substrate 1HS has a high resistance (500 ⁇ ⁇ cm or more) from the viewpoint of suppressing leakage of the high-frequency signal. That is, in the first embodiment, when the through electrode TSV is not directly connected to the back electrode BE but is configured to terminate in the middle of the support substrate 1HS, the support substrate 1HS has a high resistance.
  • Source connection resistance increases. In this case, the source impedance increases due to the increase of the source connection resistance, and the effect of improving the power gain is reduced.
  • the resistivity of the support substrate 1HS is set to a high resistivity, and the through electrode TSV is formed on the back surface of the support substrate 1HS. It is configured to be in direct contact with. As a result, even if the support substrate 1HS has a high resistivity, the through electrode TSV is configured to be directly connected to the back electrode BE made of a low-resistance metal film such as a gold film, thereby reducing the source connection resistance. It can be done.
  • the LDMOSFET according to the first embodiment employs the reduction in parasitic capacitance (first feature point) and the increase in resistance of the support substrate 1HS (second feature point) by using the SOI substrate. Thereby, the leakage of the high frequency signal from the drain region to the support substrate 1HS can be sufficiently suppressed.
  • the first layer wiring L1 electrically connected to the n + -type impurity diffusion region NDF1 (source region) is connected to the back electrode BE formed on the back surface of the support substrate 1HS.
  • the LDMOSFET in the first embodiment it is possible to realize both the suppression of the leakage of the high frequency signal and the reduction of the source impedance, which are in a trade-off relationship in the prior art.
  • the power gain can be improved by suppressing the leakage of the high frequency signal and the power gain can be improved by reducing the source impedance at the same time, so that a higher power gain can be obtained as compared with the prior art. be able to.
  • the through electrode TSV is formed so as to penetrate the SOI substrate.
  • the thickness of the support substrate 1HS that constitutes the SOI substrate It is desirable that the thickness is thin.
  • the thickness of the support substrate 1HS may be 50 ⁇ m or more and 125 ⁇ m or less. desirable.
  • the LDMOSFET is formed on the SOI substrate.
  • the thickness of the silicon layer SI on which the LDMOSFET is formed is thicker than the thickness of the buried insulating layer BOX constituting the SOI substrate. It has become. This is because it is easy to ensure the drain breakdown voltage in the LDMOSFET.
  • the thickness of the buried insulating layer BOX is about 400 nm, while the thickness of the silicon layer SI is about 1 ⁇ m (1000 nm).
  • FIG. 9 is a diagram showing the configuration of the LDMOSFET in the first embodiment on the SOI substrate.
  • an element isolation region STI is formed in the silicon layer of the SOI substrate, and an LDMOSFET is formed in an active region partitioned by the element isolation region STI.
  • the gate electrode G1 of the LDMOSFET is formed on the SOI substrate.
  • the gate electrode G1 is formed, for example, so as to extend in the Y direction, and is connected to the upper layer wiring through a plug at the terminal portion.
  • a plug PLG connected to a drain region (not shown) is formed in the right region in the X direction of the gate electrode G1, and the plug PLG is electrically connected to the plug PLG.
  • a first layer wiring L1 drain wiring
  • a plug PLG connected to the source region (not shown) is formed in the left region in the X direction of the gate electrode G1, and the plug PLG is electrically connected to the plug PLG so as to be electrically connected to the plug PLG.
  • a one-layer wiring L1 (source wiring) is formed.
  • a plug PLG2 is formed on the first layer wiring L1. Further, the first layer wiring L1 is connected to the through silicon via TSV.
  • the through electrode TSV is formed so as to penetrate the SOI substrate.
  • the external shape of the through silicon via TSV is a rectangular shape like the plug PLG and the plug PLG2.
  • the through electrode in the first embodiment is not limited to the case where the through electrode TSV is formed of one rectangular shape as shown in FIG. 9.
  • the through electrode has a rectangular shape as shown in FIG. 10. It can be composed of a plurality of through electrodes TSV1, or can be composed of a plurality of through electrodes TSV2 having a round shape as shown in FIG.
  • the through silicon via TSV1 shown in FIG. 10 and the through silicon via TSV2 shown in FIG. 11 have a large total surface area, so that high-frequency signals can easily flow and the source connection resistance can be reduced.
  • the source connection resistance can be reduced by increasing the surface area as in the through-electrode TSV1 and the through-electrode TSV2, thereby reducing the LDMOSFET.
  • the power gain can be improved.
  • the semiconductor device according to the first embodiment is configured as described above, and the manufacturing method thereof will be described below with reference to the drawings.
  • the regions AR1 to AR6 will be described with reference to the drawings.
  • the region AR1 indicates an LDMOSFET formation region
  • the region AR2 indicates a control n-channel MOSFET formation region
  • the region AR3 indicates a control p-channel MOSFET formation region.
  • the area AR4 indicates a resistance element formation area
  • the area AR5 indicates a capacitance element formation area
  • the area AR6 indicates an inductor element formation area.
  • an SOI substrate is prepared as shown in FIG.
  • the SOI substrate is formed of a support substrate 1HS, a buried insulating layer BOX formed on the support substrate 1HS, and a silicon layer SI formed on the buried insulating layer BOX.
  • the thickness of the support substrate 1HS is, for example, 50 ⁇ m or more and 125 ⁇ m or less, and the thickness of the buried insulating layer BOX is about 400 nm.
  • the thickness of the silicon layer SI is about 1 ⁇ m. Therefore, in the SOI substrate used in the first embodiment, the relationship of the thickness of the support substrate 1HS> the thickness of the silicon layer SI> the thickness of the buried insulating layer BOX is established.
  • the support substrate 1HS can be formed of a semiconductor substrate into which a conductive impurity is introduced.
  • the buried insulating layer BOX can be formed from, for example, a silicon oxide layer, and the silicon layer is formed from, for example, a single crystal silicon layer.
  • an element isolation region STI for isolating elements is formed in the silicon layer SI of the SOI substrate.
  • the element isolation region STI is provided to prevent the elements from interfering with each other.
  • the element isolation region STI can be formed using, for example, an STI (shallow trench isolation) method.
  • the element isolation region is formed as follows. That is, an element isolation trench is formed in the silicon layer SI of the SOI substrate using a photolithography technique and an etching technique. Then, a silicon oxide film is formed on the silicon layer SI so as to fill the element isolation trench, and then unnecessary silicon oxide formed on the silicon layer SI by chemical mechanical polishing (CMP). Remove the membrane.
  • CMP chemical mechanical polishing
  • the element isolation region STI in which the silicon oxide film is buried only in the element isolation trench can be formed.
  • a silicon oxide film (through oxide film) OX is formed on the silicon layer SI in which the element isolation region STI is formed, and a resist film FR1 is applied on the silicon oxide film OX.
  • the resist film FR1 is patterned by performing an exposure / development process on the applied resist film FR1. The patterning is performed so as to open the area AR5 which is a capacitive element formation area.
  • an n-type well NW is formed by introducing an n-type impurity such as phosphorus (P) into the silicon layer SI of the region AR5 by ion implantation using the patterned resist film FR1 as a mask.
  • a resist film FR2 is applied on the silicon oxide film OX, and the applied resist film FR2 is subjected to exposure / development processing.
  • the resist film FR2 is patterned. Patterning is performed so as to open the region AR3 that is the control p-channel MOSFET formation region and the region AR5 that is the capacitive element formation region.
  • an n-type impurity such as phosphorus (P) is introduced into the silicon layers SI in the regions AR3 and AR5 by ion implantation using the patterned resist film FR2 as a mask.
  • an n-type well HNW1 is formed in the region AR3, and an n-type well HNW2 is formed in the region AR5.
  • the channel concentration of the control p-channel MOSFET is determined in the region AR3, and the substrate concentration of the capacitive element is determined in the region AR5.
  • a resist film FR3 is applied on the silicon oxide film OX, and the applied resist film FR3 is subjected to exposure / development processing.
  • the resist film FR3 is patterned.
  • the patterning is performed so as to open the region AR1 which is an LDMOSFET formation region and the region AR2 which is a control n-channel MOSFET formation region.
  • a p-type impurity such as boron (B) is introduced into the silicon layers SI in the regions AR1 and AR2 by ion implantation using the patterned resist film FR3 as a mask.
  • the p-type well PW is formed in the region AR1 and the region AR2.
  • the channel concentration of the LDMOSFET is determined in the region AR1.
  • a resist film FR4 is applied on the silicon oxide film OX, and the applied resist film FR4 is subjected to exposure / development processing.
  • the resist film FR4 is patterned.
  • the patterning is performed so as to open the region AR2, which is a control n-channel MOSFET formation region.
  • a p-type impurity such as boron (B) is introduced into the silicon layer SI in the region AR2 by ion implantation using the patterned resist film FR4 as a mask.
  • a p-type well VLN is formed in the region AR2.
  • the channel concentration of the control n-channel MOSFET is determined.
  • a gate insulating film GOX made of, for example, a silicon oxide film is formed on the SOI substrate.
  • a polysilicon film PF is formed on the gate insulating film GOX.
  • the gate insulating film GOX is formed from a silicon oxide film.
  • the present invention is not limited to this.
  • the gate insulating film GOX may be formed from a high dielectric constant film having a dielectric constant higher than that of the silicon oxide film.
  • the resist film FR5 is subjected to exposure / development processing to pattern the resist film FR5.
  • the patterning is performed so as to open the region AR1 that is the LDMOSFET formation region, the region AR2 that is the control n-channel MOSFET formation region, and the region AR5 that is the capacitive element formation region.
  • an n-type impurity such as phosphorus (P) is introduced into the polysilicon film PF in the regions AR1, AR2 and AR5 by ion implantation using the patterned resist film FR5 as a mask.
  • n-type impurities are introduced into the polysilicon film PF formed in the regions AR1, AR2 and AR5 to form the n-type polysilicon film PF (N).
  • a resist film FR6 is applied onto the SOI substrate, and the applied resist film FR6 is subjected to exposure / development treatment, thereby providing a resist film.
  • FR6 is patterned. Patterning is performed so as to open a region AR3 which is a control p-channel MOSFET formation region. Then, a p-type impurity such as boron (B) is introduced into the polysilicon film PF in the region AR3 by ion implantation using the patterned resist film FR6 as a mask. Thereby, the p-type impurity is introduced into the polysilicon film PF formed in the region AR3 to form the p-type polysilicon film PF (P).
  • B p-type impurity
  • a cap insulating film HLD is formed on the SOI substrate, and an antireflection film BARC is formed on the cap insulating film HLD.
  • the cap insulating film HLD is formed of, for example, a silicon oxide film, and can be formed by using, for example, CVD (Chemical Vapor Deposition).
  • the antireflection film BARC is formed of, for example, a silicon oxynitride film, and can be formed by using, for example, a CVD method.
  • a resist film FR7 is applied onto the antireflection film BARC, and the resist film FR7 is patterned by exposing and developing the applied resist film FR7.
  • the patterning is performed so that the resist film FR7 remains only in the gate electrode formation region, the electrode formation region, and the resistance element formation region.
  • the gate electrode G1 is formed in the region AR1 that is the LDMOSFET formation region by the etching technique using the patterned resist film FR7 as a mask, and the region AR2 that is the control n-channel MOSFET formation region. Then, the gate electrode G2 is formed. Similarly, the gate electrode G3 is formed in the region AR3 that is the control p-channel MOSFET formation region, and the resistance element RP is formed in the region AR4 that is the resistance element formation region. In addition, the electrode EL1 is formed in the region AR5 which is a capacitor element formation region.
  • the cap insulating film HLD and the antireflection film BARC remain on the gate electrodes G1 to G3, the resistance element RP, and the electrode EL1.
  • the gate electrode G1, the gate electrode G2, and the electrode EL1 are formed from an n-type polysilicon film PF (N), and the gate electrode G3 is formed from a p-type polysilicon film PF (P). Further, the resistance element RP is formed from a polysilicon film PF.
  • the gate electrode G2 of the control n-channel MOSFET is formed of an n-type polysilicon film PF (N) in which an n-type impurity is introduced into the polysilicon film PF. Therefore, the work function value of the gate electrode G2 can be set to a value in the vicinity of the conduction band of silicon (4.15 eV), so that the threshold voltage of the control n-channel MOSFET can be reduced.
  • the gate electrode G3 of the control p-channel MOSFET is formed of a p-type polysilicon film PF (P) in which a p-type impurity is introduced into the polysilicon film PF.
  • the work function value of the gate electrode G3 can be set to a value in the vicinity of the valence band of silicon (5.15 eV), so that the threshold voltage of the control p-channel MOSFET can be reduced.
  • the threshold voltage can be reduced by both the control n-channel MOSFET and the control p-channel MOSFET (dual gate structure).
  • a resist film FR8 is applied on the SOI substrate.
  • the resist film FR8 is patterned by exposing and developing the applied resist film FR8. Patterning is performed so as to open a part of the region AR1 (source formation region).
  • an n-type impurity such as arsenic (As) is introduced into the p-type well PW exposed from the opening region of the region AR1 which is the LDMOSFET formation region by ion implantation using the patterned resist film FR8 as a mask.
  • n ⁇ -type impurity diffusion region ELNU can be formed.
  • This n ⁇ -type impurity diffusion region ELNU is a region provided for adjusting the impurity concentration directly under the LDD (Lightly Doped Drain) structure on the source region side, and this n ⁇ -type impurity diffusion region ELNU is formed independently. As a result, the effect of independently reducing the resistance of the source region can be obtained.
  • a resist film FR9 is applied on the SOI substrate as shown in FIG.
  • the resist film FR9 is patterned by exposing and developing the applied resist film FR9.
  • the patterning is performed so as to open a part of the region AR1 (drain formation region).
  • an n-type impurity such as phosphorus (P) is introduced into the p-type well PW exposed from the opening region of the region AR1 that is the LDMOSFET formation region by ion implantation using the patterned resist film FR9 as a mask.
  • the n ⁇ type offset drain region HNLD can be formed.
  • This n ⁇ -type offset drain region HNLD is a region provided for adjusting the impurity concentration directly under the LDD (Lightly Doped Drain) structure on the drain region side, and this n ⁇ -type offset drain region HNLD is formed independently. As a result, an advantage that the drain breakdown voltage can be easily designed can be obtained.
  • a resist film FR10 is applied on the SOI substrate as shown in FIG.
  • the resist film FR10 is patterned by exposing and developing the applied resist film FR10.
  • the patterning is performed so as to open the source formation region side of the region AR1.
  • a p-type impurity such as boron (B) is introduced into the region exposed from the opening region of the region AR1, which is the LDMOSFET formation region, by ion implantation using the patterned resist film FR10 as a mask.
  • the p-type impurity diffusion region HPH can be formed.
  • the p-type impurity diffusion region HPH functions as a punch-through stopper region (halo region, pocket region) that suppresses punch-through between the source region and the drain region.
  • a resist film FR11 is applied on the SOI substrate as shown in FIG. Then, the resist film FR11 is patterned by exposing and developing the applied resist film FR11. The patterning is performed so as to open part of the region AR2 (source formation region and drain formation region) that is the control n-channel MOSFET formation region and part of the region AR5 that is the capacitive element formation region.
  • n-type impurity such as phosphorus (P) is introduced into a part of the substrate.
  • the n ⁇ -type impurity diffusion region LNLD1 is a region provided for adjusting the impurity concentration directly under the LDD structure.
  • the breakdown voltage and the on-resistance (Ron) are reduced.
  • the n ⁇ -type impurity diffusion region LNLD2 is a region provided for adjusting the substrate concentration of the MOS capacitor.
  • a resist film FR12 is applied on the SOI substrate as shown in FIG.
  • the resist film FR12 is patterned by exposing and developing the applied resist film FR12.
  • the patterning is performed so as to open part of the region AR3 (source formation region and drain formation region) which is the control p-channel MOSFET formation region.
  • boron fluoride (BF 2 ) or the like is formed on a part (source formation region and drain formation region) of the region AR3 which is the control p-channel MOSFET formation region by ion implantation using the patterned resist film FR12 as a mask.
  • a p-type impurity is introduced.
  • the p ⁇ type impurity diffusion regions LPLD can be formed on both sides aligned with the gate electrode G3.
  • This p ⁇ -type impurity diffusion region LPLD is a region provided to adjust the impurity concentration directly under the LDD structure.
  • an insulating film made of a silicon oxide film or the like is formed on the SOI substrate, and anisotropic dry etching is performed on the insulating film.
  • the sidewall SW can be formed on the sidewalls on both sides of the gate electrodes G1 to G3, the resistance element RP, and the electrode EL1. By forming this sidewall SW, the dimension of the LDD structure is determined.
  • the resist film FR13 is patterned by exposing and developing the applied resist film FR13.
  • the patterning of the resist film FR13 is performed so as to open a part of the source formation region and the drain formation region in the region AR1, the source formation region and the drain formation region in the region AR2, and the region AR5.
  • the source formation region and drain formation region of the region AR1, the source formation region and drain formation region of the region AR2, and a part of the region AR5 such as arsenic (As) are formed.
  • An n-type impurity is introduced.
  • n + -type impurity diffusion region NDF1 can be formed in the source formation region and the drain formation region.
  • n - -type impurity diffusion region ELNU the n - source region by impurity diffusion region n + -type impurity diffusion region NDF1 formed outside the ELNU is formed, n - -type offset drain A drain region is formed by the region HNLD and the n + -type impurity diffusion region NDF1 formed outside the n ⁇ -type offset drain region HNLD.
  • n + -type impurity diffusion region NDF2 it can be the source forming regions and drain forming regions, to form an n + -type impurity diffusion region NDF2.
  • a source region is formed by the n ⁇ type impurity diffusion region LNLD1 formed on the left side and the n + type impurity diffusion region NDF2 formed outside the n ⁇ type impurity diffusion region LNLD1
  • a drain region is formed by the n ⁇ type impurity diffusion region LNLD1 formed on the right side and the n + type impurity diffusion region NDF2 formed outside the n ⁇ type impurity diffusion region LNLD1.
  • an n + -type impurity diffusion region NDF3 serving as an extraction electrode portion of the MOS capacitor is formed in alignment with the sidewall SW.
  • These n + -type impurity diffusion regions NDF1 to NDF3 are formed in order to increase the concentration of the source region and the drain region, or the extraction electrode portion of the MOS capacitor.
  • a resist film FR14 is applied on the SOI substrate as shown in FIG. Then, the resist film FR14 is patterned by exposing and developing the applied resist film FR14. Patterning is performed so as to open the source formation region and the drain formation region of the region AR3. Thereafter, a p-type impurity such as boron (B) is introduced into the source formation region and the drain formation region of the region AR3 by ion implantation using the patterned resist film FR14 as a mask. Thereby, in the region AR3, the p + -type impurity diffusion region PDF can be formed in the source formation region and the drain formation region.
  • B boron
  • the p - source region is formed by impurity diffusion region p + -type impurity diffusion region PDF formed outside the LPLD
  • a drain region is formed by the p ⁇ type impurity diffusion region LPLD formed on the right side and the p + type impurity diffusion region PDF formed outside the p ⁇ type impurity diffusion region LPLD.
  • This p + -type impurity diffusion region PDF is formed to increase the concentration of the source region and the drain region.
  • a resist film FR15 is applied on the SOI substrate as shown in FIG. Then, the resist film FR15 is patterned by exposing and developing the applied resist film FR15. Patterning is performed so as to open on the resistance element RP formed in the region AR4. Thereafter, a p-type impurity such as boron (B) is introduced into the resistance element RP formed in the region AR4 by ion implantation using the patterned resist film FR15 as a mask. Thereby, the resistance value of the resistance element RP is determined.
  • boron boron
  • a resist film FR16 is applied.
  • the resist film FR16 is patterned by exposing and developing the applied resist film FR16. The patterning is performed so as to cover only the region other than the drain region of the LDMOSFET formed in the region AR1 and the lead portion of the resistance element RP formed in the region AR4.
  • a cobalt film is formed on the SOI substrate.
  • the cobalt film is formed so as to be in direct contact with the gate electrodes G1 to G3, the electrode EL1, and a part of the resistance element RP.
  • n + -type impurity diffusion forms a source region formed in the area AR1 region NDF1
  • n + -type impurity diffusion are formed in the area AR2 regions NDF2, p formed in the area AR3 + -type impurity diffusion
  • the cobalt film is in direct contact with the region PDF, the lead portion of the resistance element RP formed in the region AR4, and the n + -type impurity diffusion region NDF3 formed in the region AR5.
  • the cobalt film can be formed using, for example, a sputtering method. Then, after forming the cobalt film, by performing a heat treatment, as shown in FIG. 32, for example, in the region AR1, the n-type polysilicon film PF (N) constituting the gate electrode G1 is reacted with the cobalt film. Thus, a silicide film SL made of a cobalt silicide film is formed. As a result, the gate electrode G1 has a stacked structure of the n-type polysilicon film PF (N) and the silicide film SL. The silicide film SL is formed to reduce the resistance of the gate electrode G1.
  • the silicide film SL formed of the cobalt silicide film is formed by the reaction between the silicon and the cobalt film on the surface of the n + -type impurity diffusion region NDF1 constituting the source region by the heat treatment described above. For this reason, resistance can be reduced also in the source region.
  • the n-type polysilicon film PF (N) constituting the gate electrode G2 is reacted with the cobalt film to form a silicide film SL made of a cobalt silicide film.
  • the gate electrode G2 has a stacked structure of the n-type polysilicon film PF (N) and the silicide film SL.
  • the silicide film SL is formed for reducing the resistance of the gate electrode G2.
  • the silicide film SL made of the cobalt silicide film is formed by the reaction between the silicon and the cobalt film on the surface of the n + -type impurity diffusion region NDF2 by the heat treatment described above. For this reason, resistance can be reduced also in the source region or the drain region.
  • the p-type polysilicon film PF (P) constituting the gate electrode G3 is reacted with the cobalt film to form a silicide film SL made of a cobalt silicide film.
  • the gate electrode G3 has a stacked structure of the p-type polysilicon film PF (P) and the silicide film SL.
  • the silicide film SL is formed for reducing the resistance of the gate electrode G3.
  • the silicon film and the cobalt film react with each other on the surface of the p + -type impurity diffusion region PDF by the heat treatment described above to form a silicide film SL made of a cobalt silicide film. For this reason, resistance can be reduced also in the source region or the drain region.
  • a silicide film SL made of a cobalt silicide film is formed by reacting the polysilicon film and the cobalt film at the lead portion of the resistance element RP.
  • the n-type polysilicon film PF (N) constituting the electrode EL1 is reacted with the cobalt film to form a silicide film SL made of a cobalt silicide film.
  • the electrode EL1 has a stacked structure of the n-type polysilicon film PF (N) and the silicide film SL.
  • the silicide film SL is formed to reduce the resistance of the electrode EL1.
  • the silicon film and the cobalt film react with each other on the surface of the n + -type impurity diffusion region NDF3 by the heat treatment described above to form a silicide film SL made of a cobalt silicide film. For this reason, the resistance can be reduced also in the extraction electrode portion of the MOS capacitor.
  • the silicide film SL made of a cobalt silicide film is formed.
  • the silicide film SL may be formed from a platinum silicide film or the like.
  • the LDMOSFET can be formed in the region AR1 of the SOI substrate, and the control n-channel MOSFET can be formed in the region AR2 of the SOI substrate.
  • a control p-channel MOSFET can be formed in the region AR3 of the SOI substrate, and a resistance element RP can be formed in the region AR4 of the SOI substrate. Furthermore, a capacitor (MOS capacitor) can be formed in the region AR5 of the SOI substrate.
  • a silicon nitride film SN is formed on the main surface of the SOI substrate, and an interlayer insulating film IL1 is formed on the silicon nitride film SN.
  • This interlayer insulating film IL1 is formed of, for example, a silicon oxide film.
  • the surface of the interlayer insulating film IL1 is planarized using, for example, a CMP (Chemical Mechanical Polishing) method.
  • contact holes CNT are formed in the interlayer insulating film IL1 by using a photolithography technique and an etching technique.
  • a photolithography technique and an etching technique For example, in FIG. 34, the source region and drain region of the LDMOSFET, the source region and drain region of the control n-channel MOSFET, the source region and drain region of the control p-channel MOSFET, the lead portion of the resistance element RP, and the capacitance
  • a contact hole CNT connected to the electrode EL1 of the element is shown.
  • the contact holes CNT are also connected to the gate electrodes G1 to G3.
  • a through-electrode via VA is formed on the lateral side of the LDMOSFET formed in the region AR1.
  • the through electrode via VA is formed so as to penetrate the interlayer insulating film IL1, the silicon nitride film SN, the element isolation region STI, the silicon layer SI, and the buried insulating layer BOX and reach the support substrate 1HS.
  • a titanium / titanium nitride film (on the titanium film and the titanium film) is formed on the interlayer insulating film IL1 including the bottom surface and inner wall of the contact hole CNT and the bottom surface and inner wall of the through-electrode via VA.
  • the formed titanium nitride film is formed.
  • the titanium / titanium nitride film is composed of a laminated film of a titanium film and a titanium nitride film, and can be formed by using, for example, a sputtering method.
  • This titanium / titanium nitride film has a so-called barrier property that prevents, for example, tungsten, which is a material of a film to be embedded in a later process, from diffusing into silicon.
  • a tungsten film is formed on the entire main surface of the SOI substrate so as to fill the contact hole CNT and the via VA for the through electrode.
  • This tungsten film can be formed using, for example, a CVD method.
  • CMP chemical vapor deposition
  • a metal film MF1 made of, for example, an aluminum film is formed on the interlayer insulating film IL1 on which the plug PLG and the through electrode TSV are formed, and a silicon nitride film SN2 is formed on the metal film MF1.
  • a titanium nitride film TN is formed on the silicon nitride film SN2. Then, the titanium nitride film TN is patterned by using a photolithography technique and an etching technique.
  • the patterned titanium nitride film TN becomes an upper electrode (electrode EL3) of MIM (Metal Insulator Metal) capacitance, and the capacitance value of the MIM capacitance is determined by the size and shape of the titanium nitride film TN.
  • electrode EL3 Metal Insulator Metal
  • the exposed metal film MF1 is patterned by using a photolithography technique and an etching technique. Thereby, a plurality of first layer wirings L1 can be formed on the interlayer insulating film IL1.
  • the source region of the LDMOSFET and the through silicon via TSV are electrically connected by a part of the first layer wiring L1 among the plurality of first layer wirings L1.
  • the source region (n + -type impurity diffusion region NDF1) of the LDMOSFET is connected to the through electrode TSV along the path of plug PLG ⁇ first layer wiring L1 ⁇ through electrode TSV. Electrically connected.
  • the electrode EL2 is formed in the same layer as the first layer wiring L1. Thereby, in the region AR5, an MIM capacitor is formed by the electrode EL2 and the electrode EL3, and the capacitor insulating film CIL made of the silicon nitride film sandwiched between the electrodes EL2 and EL3.
  • an interlayer insulating film IL2 made of, for example, a silicon oxide film is formed on the interlayer insulating film IL1 in which the first layer wiring L1 and the MIM capacitor are formed.
  • a tungsten film is formed on the entire main surface of the SOI substrate so as to fill the via VA2.
  • This tungsten film can be formed using, for example, a CVD method.
  • the plug PLG2 can be formed by removing the unnecessary titanium / titanium nitride film and tungsten film formed on the interlayer insulating film IL2 by, for example, the CMP method.
  • a metal film made of, for example, an aluminum film is formed on the interlayer insulating film IL2 on which the plug PLG2 is formed, and then the metal film is patterned by using a photolithography technique and an etching technique.
  • the second layer wiring L2 is formed in the regions AR1 to AR5, and the inductor COL is formed in the region AR6.
  • an interlayer insulating film IL3 made of, for example, a silicon oxide film is formed on the interlayer insulating film IL2 on which the second layer wiring L2 is formed, and on the interlayer insulating film IL3, for example, A surface protective film (passivation film) PAS made of a silicon nitride film is formed.
  • the silicon oxide film constituting the interlayer insulating film IL3 and the silicon nitride film constituting the surface protective film PAS can be formed by using, for example, a CVD method.
  • the back surface of the support substrate 1HS is ground. Specifically, back surface grinding is performed from the back surface of the support substrate 1HS until the bottom of the through silicon via TSV is exposed. Then, the back electrode BE is formed on the back surface of the support substrate 1HS with the through electrode TSV exposed on the back surface of the support substrate 1HS.
  • the back electrode BE is formed of, for example, a gold film, and can be formed by using, for example, a vapor deposition method. In this way, the semiconductor device according to the first embodiment can be manufactured.
  • the LDMOSFET according to the first embodiment employs the reduction in parasitic capacitance (first feature point) and the increase in resistance of the support substrate 1HS (second feature point) by using the SOI substrate. Thereby, the leakage of the high frequency signal from the drain region to the support substrate 1HS can be sufficiently suppressed.
  • the first layer wiring L1 electrically connected to the n + -type impurity diffusion region NDF1 (source region) is connected to the back electrode BE formed on the back surface of the support substrate 1HS.
  • the LDMOSFET in the first embodiment it is possible to realize both the suppression of the leakage of the high frequency signal and the reduction of the source impedance, which are in a trade-off relationship in the prior art.
  • the power gain can be improved by suppressing the leakage of the high frequency signal and the power gain can be improved by reducing the source impedance at the same time, so that a higher power gain can be obtained as compared with the prior art. be able to.
  • an LDMOSFET is formed on a well of the SOI substrate using an SOI substrate including the support substrate 1HS having a higher resistivity than the resistivity of the well formed in the silicon layer, and the LDMOSFET An example has been described in which the through electrode TSV for electrically connecting the source region and the back electrode BE formed on the back surface of the support substrate 1HS is provided.
  • an SOI substrate including a support substrate having a resistivity lower than that of the well is used, and reaches the support substrate through the buried insulating layer of the SOI substrate, but does not penetrate the support substrate.
  • a buried electrode is provided will be described.
  • FIG. 43 is a cross-sectional view showing the device structure of the LDMOSFET in the second embodiment.
  • the second embodiment is characterized in that the resistivity of the support substrate 1LS constituting the SOI substrate is low ( ⁇ m ⁇ ⁇ cm) and that the support substrate penetrates the buried insulating layer BOX.
  • a buried electrode BRE that reaches 1LS and is not electrically connected to the back electrode BE is provided.
  • the resistivity of the support substrate 1LS is lower than the resistivity of the p-type well PW in which the LDMOSFET is formed.
  • the support substrate 1LS various types of substrates having a resistivity of about m ⁇ ⁇ cm (m ⁇ order) can be used.
  • the support substrate 1LS is formed of a semiconductor substrate into which a conductive impurity is introduced. In this case, the support substrate 1LS is formed to have an impurity concentration higher than that of the p-type well PW.
  • FIG. 44 is a diagram showing an electrical equivalent circuit between the drain region and the support substrate 1LS in the second embodiment. Between the drain region and the support substrate 1LS, a junction capacitance Cjs, The SOI capacitor C (SOI) and the resistor RLS are connected in series.
  • a junction capacitance Cjs Between the drain region and the support substrate 1LS, a junction capacitance Cjs, The SOI capacitor C (SOI) and the resistor RLS are connected in series.
  • the parasitic capacitance formed between the drain region and the support substrate 1LS includes a junction capacitance Cjs connected in series and a sufficiently small SOI capacitance Cjs. Since it is a combined capacitance of (SOI), the capacitance value of the parasitic capacitance can be further reduced. That is, in the LDMOSFET according to the second embodiment, the capacitance value of the parasitic capacitance can be sufficiently reduced as in the LDMOSFET according to the first embodiment, so that leakage of high-frequency signals can be suppressed.
  • the parasitic capacitance formed between the drain region and the support substrate 1LS can be sufficiently reduced by forming the LDMOSFET on the SOI substrate as in the first embodiment. Can do. Thereby, it is possible to suppress leakage of a high frequency signal from the drain region to the support substrate 1LS, and as a result, it is possible to improve the power gain in the LDMOSFET.
  • the resistivity of the support substrate 1HS is increased. That is, in the first embodiment, the resistance value of the resistor RHS of the support substrate 1HS is increased.
  • the resistivity of the support substrate 1LS is lowered. That is, in the second embodiment, the resistance value of the resistor RLS of the support substrate 1LS is small. Therefore, according to the second embodiment, the high-frequency signal attenuation effect by the resistance RLS of the support substrate 1LS is weakened.
  • the resistance value of the support substrate is large as in the first embodiment. Nevertheless, in the second embodiment, the reason why the resistance value of the support substrate 1LS is reduced is as follows.
  • the embedded insulating layer BOX is penetrated instead of the through electrode TSV penetrating the SOI substrate and directly connected to the back electrode BE as in the first embodiment.
  • a buried electrode BRE that reaches the support substrate 1LS but is not electrically connected to the back electrode BE is provided. This is because when the through-hole electrode TSV is formed, the depth of the through-hole electrode TSV becomes deep, so that the technical difficulty of processing increases. On the other hand, in the case of the buried electrode BRE, the depth can be made shallower than that of the through silicon via TSV, so that the technical difficulty of processing becomes low. That is, the reason why the embedded electrode BRE is used instead of the through silicon via TSV in the second embodiment is that the ease of processing is taken into consideration.
  • the embedded electrode BRE when the embedded electrode BRE is used in consideration of the ease of processing, if the high resistance substrate is used as the support substrate 1LS, the embedded electrode BRE and the back electrode BE are not in direct contact.
  • the source region is electrically connected to the back electrode BE through the plug PLG ⁇ the first layer wiring L1 ⁇ the buried electrode BRE ⁇ the high resistance substrate (support substrate 1LS). That is, the source connection resistance when connecting the source region of the LDMOSFET and the back electrode BE is increased. In other words, the source impedance becomes large.
  • the power gain is inversely proportional to the source impedance, a high resistance substrate is used as the support substrate 1LS when the embedded electrode BRE is used in consideration of ease of processing.
  • the support substrate 1LS is a low-resistance substrate having a low resistance value from the viewpoint of reducing the source connection resistance (source impedance). It consists of As described above, in the first embodiment, although there is a difficulty in processing the through silicon via TSV, by adopting the reduction of the parasitic capacitance by using the SOI substrate and the increase in the resistance of the support substrate 1HS, It can be said to be a technical idea that effectively suppresses the leakage of a high-frequency signal from the drain region to the support substrate 1HS and effectively reduces the source impedance by adopting the through silicon via TSV.
  • the ease of processing can be improved by adopting the embedded electrode BRE, and the leakage of high-frequency signals due to the lower resistance of the support substrate 1LS increases, but the SOI substrate. It can be said that the technical idea of sufficiently reducing the leakage of the high-frequency signal and effectively realizing the reduction of the source impedance can be obtained by reducing the parasitic capacitance by using.
  • the semiconductor device according to the second embodiment is configured as described above, and the manufacturing method thereof will be described below with reference to the drawings. Note that the semiconductor device manufacturing method according to the second embodiment has substantially the same configuration as the semiconductor device manufacturing method according to the first embodiment, and therefore, the description will mainly focus on the differences.
  • FIGS. 12 to 34 are the same as those in the first embodiment.
  • the support substrate 1LS used in the second embodiment various types of substrates having a resistivity of about m ⁇ ⁇ cm (m ⁇ order) or less can be used.
  • a conductive impurity is introduced.
  • the semiconductor substrate can be configured.
  • a buried electrode via VA3 is formed on the lateral side of the LDMOSFET formed in the region AR1 by using a photolithography technique and an etching technique.
  • the buried electrode via VA3 is formed so as to penetrate the interlayer insulating film IL1, the silicon nitride film SN, the element isolation region STI, the silicon layer SI, and the buried insulating layer BOX and reach the support substrate 1LS.
  • the depth of the buried electrode via VA3 formed in the second embodiment is shallower than the depth of the through-electrode via VA (see FIG. 35) formed in the first embodiment. Therefore, there is an advantage that the workability of the buried electrode via VA3 formed in the second embodiment is easier than the workability of the through electrode via VA formed in the first embodiment.
  • a titanium / titanium nitride film (titanium film and this titanium film) is formed on the interlayer insulating film IL1 including the bottom and inner walls of the contact hole CNT and the bottom and inner walls of the buried electrode via VA3.
  • the titanium / titanium nitride film is composed of a laminated film of a titanium film and a titanium nitride film, and can be formed by using, for example, a sputtering method.
  • This titanium / titanium nitride film has a so-called barrier property that prevents, for example, tungsten, which is a material of a film to be embedded in a later process, from diffusing into silicon.
  • a tungsten film is formed on the entire main surface of the SOI substrate so as to bury the contact hole CNT and the buried electrode via VA3.
  • This tungsten film can be formed using, for example, a CVD method.
  • the plug PLG and the buried electrode BRE can be formed.
  • FIGS. 37 to 41 are the same as those in the first embodiment.
  • a back electrode BE made of, for example, a gold film is formed on the back surface of the support substrate 1LS in a state where the bottom surface of the embedded electrode BRE is not exposed from the back surface of the support substrate 1LS. In this way, the semiconductor device according to the second embodiment can be manufactured.
  • an SOI substrate including a support substrate whose resistivity is higher than the resistivity of the well is used, and reaches the support substrate through the buried insulating layer of the SOI substrate, but does not penetrate the support substrate.
  • a buried electrode is provided and a bump electrode is provided on the surface of the semiconductor chip will be described.
  • FIG. 47 is a cross-sectional view showing the device structure of the LDMOSFET in the third embodiment.
  • the third embodiment is characterized in that the resistivity of the support substrate 1HS constituting the SOI substrate is high resistance (500 ⁇ ⁇ cm or more) and that the support substrate penetrates the buried insulating layer BOX.
  • the embedded electrode BRE that reaches 1HS and does not reach the back surface of the support substrate 1HS is provided, and the bump electrode is provided on the surface of the semiconductor chip.
  • the resistivity of the support substrate 1HS is higher than the resistivity of the p-type well in which the LDMOSFET is formed.
  • the support substrate 1HS various types of substrates having a resistivity of 500 ⁇ ⁇ cm or more can be used.
  • the support substrate 1HS is configured from a semiconductor substrate into which a conductive impurity is introduced, the support substrate 1HS is used. Is formed to be lower than the impurity concentration of the p-type well PW.
  • FIG. 48 is a diagram showing an electrical equivalent circuit between the drain region and the support substrate 1HS in the third embodiment. Between the drain region and the support substrate 1HS, a junction capacitance Cjs, The SOI capacitor C (SOI) and the resistor RHS are connected in series.
  • a junction capacitance Cjs Between the drain region and the support substrate 1HS, a junction capacitance Cjs, The SOI capacitor C (SOI) and the resistor RHS are connected in series.
  • the parasitic capacitance formed between the drain region and the support substrate 1HS includes a junction capacitance Cjs connected in series and a sufficiently small SOI capacitance C Since it is a combined capacitance of (SOI), the capacitance value of the parasitic capacitance can be further reduced. That is, in the LDMOSFET according to the third embodiment, as in the LDMOSFET according to the first embodiment, since the capacitance value of the parasitic capacitance can be sufficiently reduced, the leakage of the high frequency signal can be suppressed.
  • the parasitic capacitance formed between the drain region and the support substrate 1HS can be sufficiently reduced by forming the LDMOSFET on the SOI substrate as in the first embodiment. Can do. Thereby, it is possible to suppress leakage of a high frequency signal from the drain region to the support substrate 1HS, and as a result, it is possible to improve the power gain in the LDMOSFET.
  • the resistivity of the support substrate 1HS is increased. That is, the feature of the third embodiment is that the resistance value of the resistor RHS shown in FIG. 48 is increased.
  • the resistivity of the support substrate 1HS is higher than the resistivity of the p-type well PW.
  • the resistivity of the p-type well PW is 10 ⁇ ⁇ cm to 20 ⁇ ⁇ cm, whereas the resistivity of the support substrate 1HS is 500 ⁇ ⁇ cm or more.
  • the high frequency from the drain region to the support substrate 1HS is adopted by reducing the parasitic capacitance by using the SOI substrate and increasing the resistance of the support substrate 1HS. Signal leakage can be sufficiently suppressed.
  • the support substrate 1HS is reached through the buried insulating layer BOX, not through the through silicon via TSV that is directly connected to the back electrode BE through the SOI substrate.
  • the embedded electrode BRE that does not penetrate the support substrate 1HS is provided. This is because when the through-hole electrode TSV is formed, the depth of the through-hole electrode TSV becomes deep, so that the technical difficulty of processing increases. On the other hand, in the case of the buried electrode BRE, the depth can be made shallower than that of the through silicon via TSV, so that the technical difficulty of processing becomes low. That is, the reason why the embedded electrode BRE is used instead of the through silicon via TSV in the third embodiment is that the ease of processing is taken into consideration.
  • the embedded electrode BRE when used in consideration of ease of processing, if a high resistance substrate is used as the support substrate 1HS, for example, a back electrode is formed on the back surface of the support substrate 1HS. If the reference potential is supplied from the electrode to the source region of the LDMOSFET, the source connection resistance is increased by the high-resistance support substrate 1HS. In other words, the source impedance becomes large. In this case, as described in the first embodiment, since the power gain is inversely proportional to the source impedance, a high resistance substrate is used as the support substrate 1LS when the embedded electrode BRE is used in consideration of ease of processing. If used, the power gain will be reduced.
  • the resistance of the support substrate 1HS is increased, and the through electrode is used in consideration of processability. It is assumed that a buried electrode is used instead.
  • a bump electrode is formed on the surface of the semiconductor chip, and the reference potential is supplied from the bump electrode to the source region of the LDMOSFET. The configuration is adopted.
  • an interlayer insulating film IL2 is formed on the interlayer insulating film IL1 on which the first layer wiring L1 is formed, and a plug PLG2 that penetrates the interlayer insulating film IL2 and reaches the first layer wiring L1. Is formed.
  • a second layer wiring L2 that is electrically connected to the plug PLG2 is formed on the interlayer insulating film IL2.
  • the surface protective film PAS is formed so as to cover the interlayer insulating film IL2 on which the second layer wiring L2 is formed, and an opening is formed in the surface protective film PAS, so that the second layer A part (pad) of the wiring L2 is exposed.
  • a hemispherical bump electrode BMP is formed on a part (pad) of the exposed second layer wiring L2.
  • the bump electrode BMP is made of, for example, solder or gold.
  • the source region of the LDMOSFET is connected to the bump electrode BMP via the plug PLG ⁇ the first layer wiring L1 ⁇ the plug PLG2 ⁇ the second layer wiring L2 (pad). It will be electrically connected.
  • the semiconductor chip on which the LDMOSFET, the wiring, and the bump electrode BMP shown in FIG. 47 are formed is connected to the wiring board by the bump electrode BMP.
  • the bump electrode BMP in order to supply the reference potential to the n + -type impurity diffusion region NDF1 (source region), through the pad and the multilayer wiring formed n + -type impurity diffused regions NDF1 (source region) in the surface of the semiconductor chip It is not necessary to connect the wiring board on which the semiconductor chip is mounted and the pad with a wire (gold wire).
  • n + -type impurity diffusion region NDF1 source region
  • a parasitic inductance is generated by the wire, and a power gain in the LDMOSFET is reduced.
  • the n + type impurity diffusion region NDF1 (source region) and the wiring substrate are electrically connected by the bump electrode BMP, so that the n + type impurity is removed from the bump electrode BMP.
  • the reference potential is supplied to the diffusion region NDF1 (source region).
  • the source impedance Can be reduced.
  • the LDMOSFET in the present third embodiment it is possible to suppress a decrease in power gain.
  • the resistance of the support substrate 1HS is increased, and the penetration is performed in consideration of processability.
  • a buried electrode is used instead of an electrode. As a result, both improvement in power gain and ease of processing can be achieved.
  • the source connection resistance increases and the power gain decreases.
  • the bump electrode BMP is formed on the surface of the semiconductor chip and the reference potential is supplied from the bump electrode BMP to the source region of the LDMOSFET, an increase in the source impedance can be suppressed. From this point of view, the power gain can be improved.
  • the embedded electrode BRE is considered unnecessary.
  • the embedded electrode BRE is considered unnecessary from the viewpoint of supplying the reference potential to the source region of the LDMOSFET, but the embedded electrode BRE has another function.
  • the source region of the LDMOSFET and the buried electrode BRE are connected, and the buried electrode BRE itself is made of a metal having good thermal conductivity.
  • the heat generated in the LDMOSFET can be efficiently dissipated through the buried electrode BRE.
  • the embedded electrode BRE mainly has a function of improving the heat dissipation efficiency of the heat generated in the LDMOSFET.
  • the semiconductor device of the third embodiment in order to sufficiently suppress the leakage of the high frequency signal from the drain region to the support substrate 1HS, the resistance of the support substrate 1HS is increased and the processing is easy.
  • the embedded electrode BRE is employed instead of the through electrode.
  • the bump electrode BMP is formed on the surface of the semiconductor chip, and the reference potential is supplied from the bump electrode BMP to the source region of the LDMOSFET. From this point of view, the power gain can be improved.
  • the bump electrode BMP is used instead of using a wire for connection between the semiconductor chip and the wiring substrate, so that it is not necessary to secure a wire connection region on the wiring substrate.
  • the third embodiment it is possible to reduce the size of the semiconductor device.
  • the semiconductor device according to the third embodiment is configured as described above, and the manufacturing method thereof will be described below with reference to the drawings. Note that the semiconductor device manufacturing method according to the third embodiment has substantially the same configuration as the semiconductor device manufacturing method according to the second embodiment, and therefore, the description will mainly focus on the differences.
  • a surface protection film PAS made of, for example, a silicon nitride film is formed on the interlayer insulating film IL2 on which the second layer wiring L2 is formed. Then, an opening is formed in the surface protective film PAS by using a photolithography technique and an etching technique. A part (pad) of the second layer wiring L2 is exposed at the bottom of the opening. Subsequently, as shown in FIG. 50, for example, by using a solder printing method, a bump electrode BMP is formed in the opening formed in the surface protective film PAS. Thereafter, heat treatment (reflow) is performed to form a hemispherical bump electrode BMP. In this way, the semiconductor device according to the third embodiment can be manufactured.
  • FIG. 51 is a cross-sectional view showing the device structure of the RF-MOSFET in the fourth embodiment.
  • the RF-MOSFET in the fourth embodiment is first formed on an SOI substrate.
  • the SOI substrate is formed of a support substrate 1HS, a buried insulating layer BOX formed on the support substrate 1HS, and a silicon layer (SOI layer) SI formed on the buried insulating layer BOX.
  • SOI layer silicon layer
  • an element isolation region STI is formed in the silicon layer SI.
  • a p-type well (body region) PW is formed in the active region partitioned by the element isolation region STI, and an RF-MOSFET is formed on the p-type well PW.
  • the RF-MOSFET according to the fourth embodiment first has a gate insulating film GOX on the SOI substrate, and a gate electrode G1 on the gate insulating film GOX.
  • the gate insulating film GOX is formed from, for example, a silicon oxide film, but may be formed from a high dielectric constant film having a dielectric constant higher than that of the silicon oxide film.
  • the gate insulating film GOX may be composed of a hafnium-based insulating film in which lanthanum oxide is introduced into hafnium oxide.
  • the gate electrode G1 is formed of a polysilicon film formed so as to be in direct contact with the gate insulating film GOX and a silicide film formed on the surface of the polysilicon film.
  • a silicide film is formed on the surface of the polysilicon film in order to reduce the resistance of the gate electrode G1.
  • This silicide film can be formed from, for example, a nickel platinum silicide film, a nickel silicide film, a titanium silicide film, a cobalt silicide film, or a platinum silicide film.
  • a sidewall SW is formed on the sidewalls on both sides of the gate electrode G1, and the sidewall SW is formed of, for example, a silicon oxide film.
  • the configuration of the sidewall SW is not limited to this, and may be formed from a single layer film of a silicon oxide film, a single layer film of a silicon nitride film, or a stacked film of a silicon oxide film and a silicon nitride film.
  • a pair of n ⁇ -type impurity diffusion regions LNLD are formed so as to be aligned with the gate electrode G1. That is, a pair of n ⁇ -type impurity diffusion regions LNLD are formed apart from each other in the p-type well PW, and a region sandwiched between the pair of n ⁇ -type impurity diffusion regions LNLD is a channel formation region.
  • a gate insulating film GOX is formed on the channel formation region.
  • an n + -type impurity diffusion region NDF1 is formed outside the n ⁇ -type impurity diffusion region LNLD (side away from the gate electrode G1), and a silicide film is formed on the surface of the n + -type impurity diffusion region NDF1.
  • the impurity concentration of the n + -type impurity diffusion region NDF1 is, n - is larger than the impurity concentration of the impurity diffusion region LNLD, left n - by type impurity diffusion region LNLD and the n + -type impurity diffusion region NDF1 A source region is formed.
  • a silicide film is formed on the surface of the n + -type impurity diffusion region NDF1.
  • a drain region is formed by the right n ⁇ type impurity diffusion region LNLD and the n + type impurity diffusion region NDF1.
  • a silicide film is formed on the surface of the n + -type impurity diffusion region NDF1.
  • These silicide films can also be formed from, for example, a nickel platinum silicide film, a nickel silicide film, a titanium silicide film, a cobalt silicide film, or a platinum silicide film.
  • an interlayer insulating film IL1 made of a laminated film of a silicon nitride film SN and a silicon oxide film is formed, and penetrates through the interlayer insulating film IL1.
  • Contact holes are formed. In this contact hole, for example, a plug PLG made of a barrier film and a tungsten film is buried.
  • a first layer wiring L1 made of, for example, an aluminum film is formed, and an interlayer insulating film IL2 made of a silicon oxide film is formed so as to cover the first layer wiring L1. Yes.
  • a connection hole penetrating to the first layer wiring L1 is formed, and a plug PLG2 is embedded in the connection hole.
  • a second layer wiring L2 is formed on the interlayer insulating film IL2 where the plug PLG2 is formed.
  • Other wiring layers and an interlayer insulating film are formed on the layer above the second layer wiring L2, if necessary, but are omitted in FIG.
  • the n + -type impurity diffusion region NDF1 (source region) is electrically connected to the back electrode BE formed on the back surface of the support substrate 1HS.
  • the through electrode TSV that connects the first layer wiring L1 electrically connected to the n + -type impurity diffusion region NDF1 (source region) and the back surface of the support substrate 1HS is provided.
  • the through silicon via TSV is configured to penetrate the interlayer insulating film IL1 and the SOI substrate.
  • the n + -type impurity diffusion region NDF1 (source region) is electrically connected to the back electrode BE formed on the back surface of the support substrate 1HS via the plug PLG ⁇ the first layer wiring L1 ⁇ the through electrode TSV. It is connected to the.
  • the reference potential (GND potential) is supplied from the back electrode BE formed on the back surface of the support substrate 1HS to the n + -type impurity diffusion region NDF1 (source region). It is configured to be able to.
  • the RF-MOSFET in the fourth embodiment is that the RF-MOSFET is formed on the SOI substrate. Thereby, according to the RF-MOSFET in the fourth embodiment, it is possible to suppress leakage of the high frequency signal.
  • FIG. 52 is a diagram showing an electrical equivalent circuit between the drain region and the support substrate 1HS in the fourth embodiment. Between the drain region and the support substrate 1HS, a junction capacitance Cjs, The SOI capacitor C (SOI) and the resistor RHS are connected in series. At this time, in the RF-MOSFET according to the fourth embodiment, the junction capacitance Cjs is sufficiently small.
  • the RF-MOSFET in the fourth embodiment formed on the SOI substrate is a fully depleted MOSFET.
  • the fully depleted MOSFET is defined as a MOSFET in which the entire p-type well PW (body region) is depleted during the on-operation.
  • the RF-MOSFET is formed on the SOI substrate.
  • the silicon layer SI is sufficiently thinner than the buried insulating layer BOX.
  • the element isolation region STI formed in the silicon layer SI reaches the buried insulating layer BOX, and the active region where the RF-MOSFET is formed is completely separated by the element isolation region STI and the buried insulating layer BOX.
  • the A p-type well PW is formed in the silicon layer SI, and an RF-MOSFET is formed on the p-type well PW. Since the silicon layer SI is sufficiently thin, the RF in the fourth embodiment is used.
  • -MOSFET is a fully depleted MOSFET. Here, in the fully depleted MOSFET, since the entire p-type well PW is depleted, the junction capacitance formed between the drain region and the p-type well PW is sufficiently small.
  • the parasitic capacitance formed between the drain region and the support substrate 1HS is sufficiently larger than the junction capacitance Cjs connected in series. Since this is a combined capacitance of a small SOI capacitance C (SOI), the capacitance value of the parasitic capacitance can be further reduced. That is, in the RF-MOSFET in the fourth embodiment, the junction capacitance Cjs itself is reduced due to complete depletion, and the parasitic capacitance is a combination of the junction capacitance Cjs connected in series and a sufficiently small SOI capacitance C (SOI).
  • SOI SOI capacitance
  • the leakage of the high frequency signal can be sufficiently suppressed.
  • the junction capacitance Cjs itself is reduced due to complete depletion, and the parasitic capacitance is the combined capacitance of the junction capacitance Cjs connected in series and the sufficiently small SOI capacitance C (SOI). Due to the synergistic effect, the leakage of a high frequency signal from the drain region to the support substrate 1HS can be suppressed, and as a result, the power gain in the RF-MOSFET can be improved.
  • a feature point in the fourth embodiment is that the resistivity of the support substrate 1HS is increased.
  • the resistivity of the support substrate 1HS is higher than the resistivity of the p-type well PW.
  • the support substrate 1HS is configured from a semiconductor substrate into which conductive impurities are introduced, the support substrate 1HS is formed so that the impurity concentration of the support substrate 1HS is lower than the impurity concentration of the p-type well PW.
  • the parasitic capacitance is reduced by using the SOI substrate, and the synergistic effect due to the high resistance of the support substrate 1HS is used, so that the drain region is changed to the support substrate 1HS.
  • the leakage of the high frequency signal can be sufficiently suppressed. Therefore, according to the RF-MOSFET according to the fourth embodiment, the power gain can be improved.
  • the first layer wiring L1 electrically connected to the n + -type impurity diffusion region NDF1 (source region) is connected to the back electrode BE formed on the back surface of the support substrate 1HS. Since the through electrode TSV is provided, the parasitic inductance and the source connection resistance can be reduced, that is, the source impedance can be reduced. Therefore, according to the RF-MOSFET in the fourth embodiment, it is possible to realize both the suppression of the leakage of the high frequency signal and the reduction of the source impedance, which are in a trade-off relationship in the prior art.
  • the power gain can be improved by suppressing the leakage of the high frequency signal and the power gain can be improved by reducing the source impedance at the same time, so that a higher power gain can be obtained compared to the prior art. be able to.
  • the semiconductor device according to the fourth embodiment is configured as described above, and the manufacturing method thereof will be described below with reference to the drawings.
  • the regions AR1 to AR6 will be described with reference to the drawings.
  • the region AR1 indicates an RF-MOSFET formation region
  • the region AR2 indicates a control n-channel MOSFET formation region
  • the region AR3 indicates a control p-channel MOSFET formation region.
  • the area AR4 indicates a resistance element formation area
  • the area AR5 indicates a capacitance element formation area
  • the area AR6 indicates an inductor element formation area.
  • an SOI substrate is prepared.
  • the SOI substrate is formed of a support substrate 1HS, a buried insulating layer BOX formed on the support substrate 1HS, and a silicon layer SI formed on the buried insulating layer BOX.
  • the thickness of the support substrate 1HS is, for example, 50 ⁇ m or more and 125 ⁇ m or less, and the thickness of the buried insulating layer BOX is about 400 nm.
  • the thickness of the silicon layer SI is thinner than the thickness of the buried insulating layer BOX. Therefore, in the SOI substrate used in the fourth embodiment, the relationship of the thickness of the support substrate 1HS> the thickness of the buried insulating layer BOX> the thickness of the silicon layer SI is established.
  • the support substrate 1HS can be formed of a semiconductor substrate into which a conductive impurity is introduced.
  • the buried insulating layer BOX can be formed from, for example, a silicon oxide layer, and the silicon layer is formed from, for example, a single crystal silicon layer.
  • an element isolation region STI is formed in the silicon layer of the SOI substrate.
  • the element isolation region STI is formed so as to reach the buried insulating layer BOX. Thereby, a complete isolation type element isolation region STI can be formed.
  • the p-type well PW is formed in the region AR1
  • the p-type well VLN is formed in the region AR2
  • the n-type well HNW1 is formed in the region AR3, and the region AR5 is formed.
  • n-type well HNW2 is formed in Then, after forming a gate insulating film GOX made of, for example, a silicon oxide film on the SOI substrate, a polysilicon film, a cap insulating film HLD, and an antireflection film BARC are sequentially formed on the gate insulating film GOX.
  • the polysilicon film is processed by using a photolithography technique and an etching technique to form gate electrodes G1 to G3, a resistance element RP, and an electrode EL1.
  • a pair of n ⁇ -type impurity diffusion regions LNLD are formed in the region AR1 in alignment with the gate electrode G1.
  • a pair of n ⁇ type impurity diffusion regions LNLD1 are formed in alignment with gate electrode G2
  • a pair of p ⁇ type impurity diffusion regions are aligned in alignment with gate electrode G3.
  • LPLD is formed.
  • a pair of n ⁇ -type impurity diffusion regions LNLD2 are formed in alignment with the electrode EL1.
  • a silicon oxide film is formed on the SOI substrate on which the gate electrodes G1 to G3, the resistance element RP, and the electrode EL1 are formed, and anisotropic dry etching is performed on the silicon oxide film.
  • the sidewall SW is formed. Specifically, sidewalls SW are formed on the sidewalls on both sides of each of the gate electrodes G1 to G3, the resistance element RP, and the electrode EL1.
  • a pair of n + -type impurity diffusion regions NDF1 is formed in alignment with the sidewall SW.
  • n + -type impurity diffusion regions NDF2 is formed in alignment with sidewall SW
  • region AR3 a pair of p + -type impurity diffusion regions in alignment with sidewall SW is formed.
  • a PDF is formed.
  • a pair of n + -type impurity diffusion regions NDF3 are formed in alignment with the sidewall SW.
  • a cobalt film is formed on the SOI substrate.
  • the cobalt film is formed so as to be in direct contact with the gate electrodes G1 to G3, the electrode EL1, and a part of the resistance element RP.
  • n + -type impurity diffused regions formed in the area AR1 NDF1 are formed in the region AR2 NDF2, p formed in the area AR3 + -type impurity diffusion region PDF, region AR4
  • the cobalt film is also in direct contact with the lead-out portion of the resistance element RP formed on the n + -type impurity diffusion region NDF3 formed in the region AR5.
  • the cobalt film can be formed using, for example, a sputtering method. Then, after forming the cobalt film, heat treatment is performed to form a silicide film SL made of a cobalt silicide film. Specifically, the silicide film SL is formed on part of the gate electrodes G1 to G3, the electrode EL1, and the resistance element RP. Further, in region AR1, silicide film SL is formed on the surface of n + -type impurity diffusion region NDF1, and in region AR2, silicide film SL is formed on the surface of n + -type impurity diffusion region NDF2.
  • the silicide film SL is formed on the surface of the p + type impurity diffusion region PDF, and in the region AR4, the silicide film SL is formed in the lead portion of the resistance element RP. Further, in region AR5, silicide film SL is formed on the surface of n + -type impurity diffusion region NDF3.
  • the silicide film SL made of a cobalt silicide film is formed.
  • the cobalt silicide film a nickel platinum silicide film, a titanium silicide film, a nickel silicide film, or Alternatively, the silicide film SL may be formed from a platinum silicide film or the like.
  • an RF-MOSFET can be formed in the region AR1 of the SOI substrate, and a control n-channel MOSFET can be formed in the region AR2 of the SOI substrate. Further, a control p-channel MOSFET can be formed in the region AR3 of the SOI substrate, and a resistance element RP can be formed in the region AR4 of the SOI substrate. Furthermore, a capacitor (MOS capacitor) can be formed in the region AR5 of the SOI substrate.
  • a silicon nitride film SN is formed on the main surface of the SOI substrate, and an interlayer insulating film IL1 is formed on the silicon nitride film SN.
  • This interlayer insulating film IL1 is formed of, for example, a silicon oxide film.
  • the surface of the interlayer insulating film IL1 is planarized using, for example, a CMP method.
  • contact holes CNT are formed in the interlayer insulating film IL1 by using a photolithography technique and an etching technique.
  • a photolithography technique and an etching technique For example, in FIG. 58, the source region and drain region of the RF-MOSFET, the source region and drain region of the control n-channel MOSFET, the source region and drain region of the control p-channel MOSFET, the lead portion of the resistance element RP, A contact hole CNT connected to the electrode EL1 of the capacitive element is shown. Note that, although not shown in FIG. 58, the contact holes CNT are also connected to the gate electrodes G1 to G3.
  • a through-electrode via VA is formed on the lateral side of the RF-MOSFET formed in the region AR1.
  • the through-electrode via VA is formed so as to penetrate the interlayer insulating film IL1, the silicon nitride film SN, the element isolation region STI, and the buried insulating layer BOX and reach the support substrate 1HS.
  • a titanium / titanium nitride film (on the titanium film and the titanium film) is formed on the interlayer insulating film IL1 including the bottom surface and inner wall of the contact hole CNT and the bottom surface and inner wall of the through-electrode via VA.
  • the formed titanium nitride film is formed.
  • the titanium / titanium nitride film is composed of a laminated film of a titanium film and a titanium nitride film, and can be formed by using, for example, a sputtering method.
  • This titanium / titanium nitride film has a so-called barrier property that prevents, for example, tungsten, which is a material of a film to be embedded in a later process, from diffusing into silicon.
  • a tungsten film is formed on the entire main surface of the SOI substrate so as to fill the contact hole CNT and the via VA for the through electrode.
  • This tungsten film can be formed using, for example, a CVD method.
  • CMP chemical vapor deposition
  • a wiring structure as shown in FIG. 60 can be formed in the same manner as in the first embodiment shown in FIGS. In this way, the semiconductor device according to the fourth embodiment can be manufactured.
  • the parasitic capacitance is reduced by using the SOI substrate (the formation of the fully depleted MOSFET and the reduction of the parasitic capacitance by adding the SOI capacitance C (SOI) in series). Further, by adopting the high resistance of the support substrate 1HS, it is possible to sufficiently suppress the leakage of the high frequency signal from the drain region to the support substrate 1HS. Furthermore, in the fourth embodiment, the first layer wiring L1 electrically connected to the n + -type impurity diffusion region NDF1 (source region) is connected to the back electrode BE formed on the back surface of the support substrate 1HS.
  • the through electrode TSV By adopting the configuration in which the through electrode TSV is provided, it is possible to reduce the parasitic inductance and the source connection resistance, that is, the source impedance. Therefore, according to the RF-MOSFET in the fourth embodiment, it is possible to realize both the suppression of the leakage of the high frequency signal and the reduction of the source impedance, which are in a trade-off relationship in the prior art. As a result, according to the fourth embodiment, the power gain can be improved by suppressing the leakage of the high frequency signal and the power gain can be improved by reducing the source impedance at the same time, so that a higher power gain can be obtained compared to the prior art. be able to.
  • an SOI substrate including the support substrate 1HS having a higher resistivity than that of the well formed in the silicon layer is used to form an RF-MOSFET on the well of the SOI substrate, and The example in which the through electrode TSV for electrically connecting the source region of the RF-MOSFET and the back electrode BE formed on the back surface of the support substrate 1HS has been described has been described.
  • an SOI substrate including a support substrate having a resistivity lower than that of the well is used, and reaches the support substrate through the buried insulating layer of the SOI substrate, but does not penetrate the support substrate. An example in which a buried electrode is provided will be described.
  • FIG. 61 is a cross-sectional view showing the device structure of the RF-MOSFET in the fifth embodiment.
  • the fifth embodiment is characterized in that the resistivity of the support substrate 1LS constituting the SOI substrate is low ( ⁇ m ⁇ ⁇ cm) and that the support substrate penetrates the buried insulating layer BOX.
  • a buried electrode BRE that reaches 1LS and is not electrically connected to the back electrode BE is provided.
  • the resistivity of the support substrate 1LS is lower than the resistivity of the p-type well PW in which the RF-MOSFET is formed.
  • the support substrate 1LS various types of substrates having a resistivity of about m ⁇ ⁇ cm (m ⁇ order) can be used.
  • the support substrate 1LS is formed of a semiconductor substrate into which a conductive impurity is introduced. In this case, the support substrate 1LS is formed to have an impurity concentration higher than that of the p-type well PW.
  • FIG. 62 is a diagram showing an electrical equivalent circuit between the drain region and the support substrate 1LS in the fifth embodiment. Between the drain region and the support substrate 1LS, a junction capacitance Cjs, The SOI capacitor C (SOI) and the resistor RLS are connected in series.
  • a junction capacitance Cjs Between the drain region and the support substrate 1LS, a junction capacitance Cjs, The SOI capacitor C (SOI) and the resistor RLS are connected in series.
  • the parasitic capacitance formed between the drain region and the support substrate 1LS has a sufficiently small SOI and the junction capacitance Cjs connected in series. Since this is a combined capacitance of the capacitance C (SOI), the capacitance value of the parasitic capacitance can be reduced. That is, in the RF-MOSFET in the fifth embodiment, the junction capacitance Cjs itself is reduced due to complete depletion, and the parasitic capacitance is a combination of the junction capacitance Cjs connected in series and the sufficiently small SOI capacitance C (SOI).
  • the leakage of the high frequency signal can be sufficiently suppressed.
  • the junction capacitance Cjs itself is reduced due to complete depletion, and the parasitic capacitance is the combined capacitance of the junction capacitance Cjs connected in series and the sufficiently small SOI capacitance C (SOI). Due to the synergistic effect, the leakage of the high frequency signal from the drain region to the support substrate 1LS can be suppressed, and as a result, the power gain in the RF-MOSFET can be improved.
  • the support substrate 1LS is reached through the buried insulating layer BOX instead of the through electrode TSV penetrating the SOI substrate and directly connected to the back electrode BE as in the fourth embodiment.
  • a buried electrode BRE that is not electrically connected to the back electrode BE is provided. This is because when the through-hole electrode TSV is formed, the depth of the through-hole electrode TSV becomes deep, so that the technical difficulty of processing increases.
  • the buried electrode BRE the depth can be made shallower than that of the through silicon via TSV, so that the technical difficulty of processing becomes low. That is, the reason why the embedded electrode BRE is used instead of the through silicon via TSV in the fifth embodiment is that the ease of processing is taken into consideration.
  • the support substrate 1LS is made a low resistance substrate having a low resistance value from the viewpoint of reducing the source connection resistance (source impedance). Consists of.
  • the ease of processing can be improved by adopting the embedded electrode BRE, and the leakage of high-frequency signals due to the low resistance of the support substrate 1LS increases, but the SOI.
  • Reduction of parasitic capacitance by using a substrate (reduction of parasitic capacitance by formation of fully depleted MOSFET and series addition of SOI capacitance C (SOI)) can sufficiently suppress leakage of high-frequency signals and reduce source impedance. Reduction can be effectively realized.
  • the semiconductor device manufacturing method according to the fifth embodiment is omitted because it can be inferred from the semiconductor device manufacturing method according to the fourth embodiment and the semiconductor device manufacturing method according to the second embodiment.
  • an SOI substrate including a support substrate whose resistivity is higher than that of the well is used, and reaches the support substrate through the buried insulating layer of the SOI substrate, but does not penetrate the support substrate.
  • a buried electrode is provided and a bump electrode is provided on the surface of the semiconductor chip will be described.
  • FIG. 63 is a cross-sectional view showing the device structure of the RF-MOSFET in the present sixth embodiment.
  • the sixth embodiment is characterized in that the resistivity of the support substrate 1HS constituting the SOI substrate is high resistance (500 ⁇ ⁇ cm or more) and that the support substrate penetrates the buried insulating layer BOX.
  • the resistivity of the support substrate 1HS is higher than the resistivity of the p-type well (body region) where the RF-MOSFET is formed.
  • the support substrate 1HS various types of substrates having a resistivity of 500 ⁇ ⁇ cm or more can be used.
  • the support substrate 1HS is configured from a semiconductor substrate into which a conductive impurity is introduced, the support substrate 1HS is used. Is formed to be lower than the impurity concentration of the p-type well PW.
  • FIG. 64 is a diagram showing an electrical equivalent circuit between the drain region and the support substrate 1HS in the sixth embodiment. Between the drain region and the support substrate 1HS, a junction capacitance Cjs, The SOI capacitor C (SOI) and the resistor RHS are connected in series.
  • a junction capacitance Cjs Between the drain region and the support substrate 1HS, a junction capacitance Cjs, The SOI capacitor C (SOI) and the resistor RHS are connected in series.
  • the parasitic capacitance formed between the drain region and the support substrate 1HS has a sufficiently small SOI and a junction capacitance Cjs connected in series. Since the capacitance is a combined capacitance of the capacitance C (SOI), the capacitance value of the parasitic capacitance can be reduced. That is, in the RF-MOSFET in the sixth embodiment, the junction capacitance Cjs itself is reduced due to complete depletion, and the parasitic capacitance is a combination of the junction capacitance Cjs connected in series and a sufficiently small SOI capacitance C (SOI).
  • the leakage of the high frequency signal can be sufficiently suppressed.
  • the junction capacitance Cjs itself is reduced due to complete depletion, and the parasitic capacitance is the combined capacitance of the junction capacitance Cjs connected in series and the sufficiently small SOI capacitance C (SOI). Due to the synergistic effect, the leakage of a high frequency signal from the drain region to the support substrate 1HS can be suppressed, and as a result, the power gain in the RF-MOSFET can be improved.
  • the resistivity of the support substrate 1HS is increased. That is, the sixth embodiment is characterized in that the resistance value of the resistor RHS shown in FIG. 64 is increased. Thereby, since the high frequency signal can be attenuated by the resistor RHS, leakage of the high frequency signal to the support substrate 1HS can be suppressed. That is, even in the case of a high-frequency signal, when passing through a resistor having a large resistance value, it can be attenuated more sufficiently than when passing through a resistor having a small resistance value. By sufficiently increasing the resistivity of 1HS, leakage of high frequency signals can be suppressed. Specifically, in the sixth embodiment, the resistivity of the support substrate 1HS is 500 ⁇ ⁇ cm or more.
  • the parasitic capacitance is reduced by using the SOI substrate (the formation of the fully depleted MOSFET and the reduction of the parasitic capacitance by adding the SOI capacitance C (SOI) in series). Further, by adopting the high resistance of the support substrate 1HS, it is possible to sufficiently suppress the leakage of the high frequency signal from the drain region to the support substrate 1HS.
  • the support substrate 1HS is reached through the buried insulating layer BOX instead of the through electrode TSV penetrating the SOI substrate and directly connected to the back electrode BE as in the fourth embodiment.
  • a buried electrode BRE that does not reach the back surface of the support substrate 1HS is provided. This is because when the through-hole electrode TSV is formed, the depth of the through-hole electrode TSV becomes deep, so that the technical difficulty of processing increases.
  • the buried electrode BRE the depth can be made shallower than that of the through silicon via TSV, so that the technical difficulty of processing becomes low. That is, in the sixth embodiment, the embedded electrode BRE is used in place of the through electrode TSV because the ease of processing is taken into consideration.
  • the support substrate 1HS in order to sufficiently suppress the leakage of the high frequency signal from the drain region to the support substrate 1HS, the support substrate 1HS is increased in resistance and is embedded instead of the through electrode in consideration of processability. It is assumed that an electrode is used. Instead of adopting a configuration in which the reference potential is supplied from the back surface of the support substrate 1HS to the source region of the LDMOSFET, a bump electrode is formed on the surface of the semiconductor chip, and the reference potential is supplied from the bump electrode to the source region of the LDMOSFET. The configuration is adopted. Thereby, the increase in source impedance can be suppressed, and the power gain can be improved also from this viewpoint.
  • the semiconductor device of the sixth embodiment in order to sufficiently suppress the leakage of the high frequency signal from the drain region to the support substrate 1HS, the resistance of the support substrate 1HS is increased and the processing is easy.
  • the embedded electrode BRE is employed instead of the through electrode.
  • both improvement in power gain and ease of processing can be achieved, and improvement in heat dissipation efficiency can be achieved.
  • the bump electrode BMP since the bump electrode BMP is formed on the surface of the semiconductor chip and the reference potential is supplied from the bump electrode BMP to the source region of the RF-MOSFET, the source impedance is increased. From this point of view, the power gain can be improved.
  • the bump electrode BMP is used without connecting the wire to the connection between the semiconductor chip and the wiring substrate, it is not necessary to secure the wire connection region on the wiring substrate. As a result, according to the sixth embodiment, it is possible to reduce the size of the semiconductor device.
  • the semiconductor device manufacturing method according to the sixth embodiment can be inferred from the semiconductor device manufacturing method according to the fourth embodiment and the semiconductor device manufacturing method according to the third embodiment, and is therefore omitted.
  • an amplification unit PA (LB1) that amplifies a CDMA (3G system) signal and an amplification unit PA that amplifies a GSM (2G system) signal. (LB2) is often mounted.
  • the output power of the GSM system (2G system) is about 2 W to 3 W, which is relatively large, while the output power of the CDMA system (3G system) is. It is about 1W and relatively small. Therefore, an LDPA with a large withstand voltage is used for the amplifying unit PA (LB2) of the GSM system (2G system) having a large output power, and an amplifying unit PA (LB1) of the CDMA system (3G system) having a small output power is used.
  • an RF-MOSFET it is considered that a configuration in which an LDMOSFET and an RF-MOSFET are mounted on the same semiconductor chip will be required in the future.
  • FIG. 65 is a cross-sectional view showing the device structure of the semiconductor device according to the seventh embodiment, in which an LDMOSFET is formed in the left region of FIG. 65 and an RF-MOSFET is formed in the right region of FIG.
  • the device structure of the LDMOSFET shown in FIG. 65 is the same as that of the first embodiment shown in FIG. 7, while the device structure of the RF-MOSFET shown in FIG. 65 is basically the same as that of the embodiment shown in FIG. Although it is the same as the RF-MOSFET in the form 4, there are some differences.
  • FIG. 65 is a cross-sectional view showing the device structure of the semiconductor device according to the seventh embodiment, in which an LDMOSFET is formed in the left region of FIG. 65 and an RF-MOSFET is formed in the right region of FIG.
  • the device structure of the LDMOSFET shown in FIG. 65 is the same as that of the first embodiment shown in FIG. 7, while the device structure of the RF-MOSFET shown in FIG. 65 is
  • the gate electrode G1A and the gate electrode G1B, the p-type well PW (A) and the p-type well PW (B), the n + -type impurity diffusion region NDF1A and The n + -type impurity diffusion region NDF1B, the through silicon via TSV (A), and the through silicon via TSV (B) are distinguished from each other.
  • the LDMOSFET is formed on the SOI substrate used in the seventh embodiment
  • the thickness of the silicon layer SI is larger than the thickness of the buried insulating layer BOX.
  • RF-MOSFETs formed on the same SOI substrate are also formed on a silicon layer thicker than the buried insulating layer BOX. Therefore, the RF-MOSFET in the seventh embodiment is difficult to be a fully depleted MOSFET like the RF-MOSFET described in the fourth embodiment, and is a partially depleted MOSFET. This is the difference between the RF-MOSFET in the seventh embodiment and the RF-MOSFET in the fourth embodiment.
  • the RF-MOSFET formed in the seventh embodiment is a partially depleted MOSFET.
  • the partially depleted MOSFET does not deplete the entire p-type well PW (B) during the on-operation, but a part of it. Only is defined as a MOSFET that is depleted.
  • a region that is not depleted remains in the p-type well PW (B), and thus a parasitic capacitance is generated between the drain region and the region that is not depleted. That is, the partially depleted MOSFET has a larger parasitic capacitance than the fully depleted MOSFET in which the parasitic capacitance is sufficiently small because the entire p-type well PW is depleted.
  • the parasitic capacitance formed between the drain region and the support substrate 1HS is a combined capacitance of the junction capacitance Cjs connected in series and the sufficiently small SOI capacitance C (SOI).
  • SOI SOI capacitance
  • the leakage of the high frequency signal can be sufficiently suppressed. Since the other configuration of the RF-MOSFET in the seventh embodiment is the same as that of the RF-MOSFET in the fourth embodiment, the RF-MOSFET in the seventh embodiment also has the above-described configuration. The same effects as those of the RF-MOSFET in the form 4 can be obtained. Further, since the LDMOSFET in the seventh embodiment has the same configuration as the LDMOSFET in the first embodiment, the LDMOSFET in the seventh embodiment also obtains the same effect as the LDMOSFET in the first embodiment. be able to.
  • an amplifier field effect transistor typified by LDMOSFET or RF-MOSFET is formed on an SOI substrate.
  • the switching field effect transistor used in the antenna switch 8 shown in FIG. 1 is also composed of a MOSFET formed on the SOI substrate. Therefore, when the front end module in which the power amplifier 6 and the antenna switch 8 shown in FIG. 1 are integrated is configured, the amplifier field effect transistor and the antenna switch 8 that configure the power amplifier 6 are configured on the same SOI substrate.
  • a switching field effect transistor can also be formed. As a result, by applying the technical idea of the present invention, it is possible to improve the performance and reduce the size of the front end module.
  • the present invention can be widely used in the manufacturing industry for manufacturing semiconductor devices.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　特に、電力増幅モジュールの構成要素であるアンプ用電界効果トランジスタにおける高利得化に着目して、半導体装置の性能向上を図ることができる技術を提供する。本発明におけるＬＤＭＯＳＦＥＴでは、ＳＯＩ基板を使用することによる寄生容量の低減（第１特徴点）と、支持基板１ＨＳの高抵抗化（第２特徴点）とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。さらに、本発明では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶを設ける構成（第３特徴点）により、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。

Description

半導体装置およびその製造方法ならびに携帯電話機
　本発明は、半導体装置およびその製造技術ならびに移動体通信機器に関し、特に、携帯電話機に代表される移動体通信機器に搭載される電力増幅器に適用して有効な技術に関する。
　特開２００８－２９４１１３号公報（特許文献１）には、ＳＯＩ（Silicon On Insulator）基板にＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)とＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）とを搭載し、ＬＤＭＯＳＦＥＴと接続する貫通電極をＳＯＩ基板に形成する技術が記載されている。
　特開平１１－１３５７９４号公報（特許文献２）および特開平１１－２７４５０１号公報（特許文献３）には、ＳＯＩ基板上にＬＤＭＯＳＦＥＴとＣＭＯＳＦＥＴとを搭載した半導体装置が記載されている。
特開２００８－２９４１１３号公報 特開平１１－１３５７９４号公報 特開平１１－２７４５０１号公報
　近年、ＧＳＭ（Global System for Mobile Communications）（登録商標）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、およびＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信機器（例えば、携帯電話機）が世界的に普及している。
　一般に、携帯電話機では、ベースバンド部で処理されたベースバンド信号をＲＦＩＣ部で送信信号（無線周波数信号）に変調し、変調された送信信号の電力を電力増幅器で増幅する。そして、送信信号は、送信帯域を通過帯域とする送信フィルタを介して、アンテナから電波として放射される。一方、アンテナで受信された受信信号は、受信帯域を通過帯域とする受信フィルタを介して低雑音増幅器に入力される。そして、低雑音増幅器では、受信信号が増幅され、増幅された受信信号はＲＦＩＣ部でベースバンド信号に復調される。その後、復調されたベースバンド信号はベースバンド部で処理される。このようにして、携帯電話機では、送受信が可能となっている。
　上述したように、携帯電話機では、送信信号の電力を増幅するために電力増幅器が使用される。この電力増幅器は、例えば、パワートランジスタとしてのＬＤＭＯＳＦＥＴなどのアンプ用電界効果トランジスタ（増幅用電界効果トランジスタ）を形成した半導体チップを有しており、この半導体チップが配線基板上に実装されて電力増幅器を含む電力増幅モジュールが形成されている。通常、電力増幅モジュールにおける重要項目として、（１）低消費電力化（高効率化）、（２）高利得化、（３）高出力化、（４）小型化が挙げられ、それぞれの項目を高性能化することが望まれている。中でも、携帯電話機は、多機能化が進み、携帯電話機に搭載される部品数が多くなり、搭載部品の小型化のニーズが高まっている。当然、携帯電話機に搭載される電力増幅モジュールの小型化要求を強く、これに対応することが重要となる。また、トレンドとして、携帯電話機の低消費電力化は必要不可欠であり、電力増幅モジュールの高効率化は最重要課題となっている。ここで、電力増幅モジュールの高効率化は、アンプ用電界効果トランジスタの高利得化によって実現することができるため、アンプ用電界効果トランジスタの高利得化を図ることが重要である。ここで、アンプ用電界効果トランジスタの高利得化とは、電力利得の向上を意味しており、電力利得とは、入力電力に対して如何に出力電力を大きくできるかということを示すものである。例えば、入力電力に対してより大きな出力電力を得ることができれば、電力利得が大きくなることを意味し、さらに、同じ入力電力に対して、電力利得が大きくなれば、電力の高効率化（言い換えれば、低消費電力化）を図ることができることに対応する。
　本発明の目的は、特に、電力増幅モジュールの構成要素であるアンプ用電界効果トランジスタにおける高利得化に着目して、半導体装置の性能向上を図ることができる技術を提供することにある。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　（１）代表的な実施の形態における半導体装置は、支持基板と、支持基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタが形成されている。そして、さらに、ＳＯＩ基板には、ＳＯＩ基板を貫通する貫通電極が形成されており、この貫通電極によってアンプ用電界効果トランジスタのソース領域と、支持基板の裏面に形成された裏面電極が電気的に接続されている。このとき、支持基板の抵抗率は、ウェルの抵抗率よりも高くなっていることを特徴とするものである。
　（２）また、代表的な実施の形態における半導体装置は、貫通電極に代えて、埋め込み絶縁層を貫通して支持基板にまで達するが、支持基板を貫通せずに裏面電極と電気的に接続されていない埋め込み電極が形成されている。このとき、支持基板の抵抗率は、ウェルの抵抗率よりも低くなっていることを特徴とするものである。
　（３）さらに、代表的な実施の形態における半導体装置は、上述した埋め込み電極が形成されているとともに、半導体チップの表面に、アンプ用電界効果トランジスタのソース領域と電気的に接続されるバンプ電極が形成されている。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも高くなっていることを特徴とするものである。
　（４）代表的な実施の形態における半導体装置の製造方法は、（１）に示す構造の半導体装置を製造する方法であり、ＳＯＩ基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタを形成する工程と、ＳＯＩ基板を貫通し、かつ、アンプ用電界効果トランジスタのソース領域と電気的に接続される貫通電極を形成する工程と、を備える。そして、この貫通電極と電気的に接続される裏面電極を支持基板の裏面に形成する。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも高いＳＯＩ基板を使用することを特徴とするものである。
　（５）また、代表的な実施の形態における半導体装置の製造方法は、（２）に示す構造の半導体装置を製造する方法であり、ＳＯＩ基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタを形成する工程と、ＳＯＩ基板の埋め込み絶縁層を貫通して支持基板にまで達するが、支持基板を貫通せず、かつ、アンプ用電界効果トランジスタのソース領域と電気的に接続される埋め込み電極を形成する工程と、を備える。そして、この埋め込み電極と電気的に接続しないように支持基板の裏面に裏面電極を形成する。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも低いＳＯＩ基板を使用することを特徴とするものである。
　（６）さらに、代表的な実施の形態における半導体装置の製造方法は、（３）に示す構造の半導体装置を製造する方法であり、ＳＯＩ基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタを形成する工程と、上述した埋め込み電極を形成する工程と、アンプ用電界効果トランジスタの上方に、アンプ用電界効果トランジスタのソース領域と電気的に接続されるバンプ電極を形成する工程と、を備える。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも高いＳＯＩ基板を使用することを特徴とするものである。
　（７）また、代表的な実施の形態における携帯電話機は、アンプ用電界効果トランジスタを含む半導体チップを有し、この半導体チップを配線基板に搭載した電力増幅モジュールを備える。このとき、半導体チップには、上述した（１）～（３）の構造のいずれかが形成されていることを特徴とするものである。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
　特に、電力増幅モジュールの構成要素であるアンプ用電界効果トランジスタの高利得化を実現することができ、これによって、半導体装置の性能向上を図ることができる。
携帯電話機の送受信部の構成を示すブロック図である。 本発明の実施の形態１における電力増幅器の回路ブロックを示した図である。 増幅部の構成例を示す図である。 電力増幅モジュールの実装構成を示す平面図である。 従来技術におけるＬＤＭＯＳＦＥＴの断面構造を示す断面図である。 ドレイン領域と半導体基板との間の電気的な等価回路を示す図である。 本発明の実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。 ドレイン領域と支持基板との間の電気的な等価回路を示す図である。 実施の形態１におけるＬＤＭＯＳＦＥＴのＳＯＩ基板上の構成を示す平面図である。 図９の変形例を示す平面図である。 図９の他の変形例を示す平面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 図３４に続く半導体装置の製造工程を示す断面図である。 図３５に続く半導体装置の製造工程を示す断面図である。 図３６に続く半導体装置の製造工程を示す断面図である。 図３７に続く半導体装置の製造工程を示す断面図である。 図３８に続く半導体装置の製造工程を示す断面図である。 図３９に続く半導体装置の製造工程を示す断面図である。 図４０に続く半導体装置の製造工程を示す断面図である。 図４１に続く半導体装置の製造工程を示す断面図である。 実施の形態２におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。 実施の形態２において、ドレイン領域と支持基板との間の電気的な等価回路を示す図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図４５に続く半導体装置の製造工程を示す断面図である。 実施の形態３におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。 実施の形態３において、ドレイン領域と支持基板との間の電気的な等価回路を示す図である。 実施の形態３における半導体装置の製造工程を示す断面図である。 図４９に続く半導体装置の製造工程を示す断面図である。 実施の形態４におけるＲＦ－ＭＯＳＦＥＴのデバイス構造を示す断面図である。 実施の形態４において、ドレイン領域と支持基板との間の電気的な等価回路を示す図である。 実施の形態４における半導体装置の製造工程を示す断面図である。 図５３に続く半導体装置の製造工程を示す断面図である。 図５４に続く半導体装置の製造工程を示す断面図である。 図５５に続く半導体装置の製造工程を示す断面図である。 図５６に続く半導体装置の製造工程を示す断面図である。 図５７に続く半導体装置の製造工程を示す断面図である。 図５８に続く半導体装置の製造工程を示す断面図である。 図５９に続く半導体装置の製造工程を示す断面図である。 実施の形態５におけるＲＦ－ＭＯＳＦＥＴのデバイス構造を示す断面図である。 実施の形態５において、ドレイン領域と支持基板との間の電気的な等価回路を示す図である。 実施の形態６におけるＲＦ－ＭＯＳＦＥＴのデバイス構造を示す断面図である。 実施の形態６において、ドレイン領域と支持基板との間の電気的な等価回路を示す図である。 実施の形態７における半導体装置のデバイス構造を示す断面図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
　同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
　（実施の形態１）
　＜携帯電話機の構成および動作＞
　図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、アプリケーションプロセッサ２、メモリ３、ベースバンド部４、ＲＦＩＣ５、電力増幅器６、ＳＡＷ（Surface Acoustic Wave）フィルタ７、アンテナスイッチ８およびアンテナ９を有している。
　アプリケーションプロセッサ２は、例えば、ＣＰＵ（Central Processing Unit、中央処理装置）、画像処理部、音楽処理部等の複数の回路から構成され、携帯電話機１のアプリケーション機能を実現する機能を有している。具体的には、メモリ３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２を動作させるプログラムや、アプリケーションプロセッサ２での処理データを記憶するように構成されている。また、メモリ３は、アプリケーションプロセッサ２だけでなく、ベースバンド部４ともアクセスできるようになっており、ベースバンド部４で処理されるデータの記憶にも使用できるようになっている。
　ベースバンド部４は、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。
　ＲＦＩＣ５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。ＳＡＷフィルタ７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。
　アンテナスイッチ８は、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナ９は、電波を送受信するためのものである。
　携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio　Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦＩＣ５から電力増幅器６に出力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９より送信される。
　次に、信号を受信する場合について説明する。アンテナ９により受信された無線周波数の信号（受信信号）は、ＳＡＷフィルタ７を通過した後、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ５からベースバンド部４に出力される。このベースバンド信号がベースバンド部４で処理され、音声信号が出力される。
　上述したように、デジタル携帯電話機から信号を送信する際、電力増幅器６によって信号は増幅された後、アンテナスイッチ８を介してアンテナ９から出力される。
　＜電力増幅器の回路ブロック構成＞
　以下では、上述した電力増幅器６の回路ブロック構成について説明する。図２は、本実施の形態１における電力増幅器６の回路ブロックを示したものである。図２を参照しながら、電力増幅器６の回路ブロックについて説明する。
　図２において、電力増幅器６は、制御回路ＣＵ、複数の増幅部ＰＡ（ＬＢ１）、ＰＡ（ＬＢ２）および複数の増幅部ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）を有している。すなわち、図２に示す電力増幅器６は、低周波帯域の入力信号を増幅する増幅部ＰＡ（ＬＢ１）および増幅部ＰＡ（ＬＢ２）と、高周波帯域の入力信号を増幅する増幅部ＰＡ（ＨＢ１）および増幅部ＰＡ（ＨＢ２）を有している。そして、図２に示す電力増幅器６は、ＧＳＭ方式とＤＣＳ方式およびＣＤＭＡ方式に対応している。なお、制御回路ＣＵは、例えば、ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）などから構成され、増幅部ＰＡ（ＬＢ１）、ＰＡ（ＬＢ２）、ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）は、例えば、ＬＤＭＯＳＦＥＴなどから構成されている。
　具体的に、増幅部ＰＡ（ＬＢ１）は、制御回路ＣＵの制御に基づいて、低周波数帯域を利用したＣＤＭＡ方式の入力信号を増幅するように構成されており、入力端子ＬＢｉｎから入力した入力信号を増幅するようになっている。そして、増幅部ＰＡ（ＬＢ１）で増幅された増幅信号は、スイッチＳＷ１を介して、出力端子ＬＢ１ａｏｕｔ～ＬＢ１ｃｏｕｔのいずれかから出力されるようになっている。一方、増幅部ＰＡ（ＬＢ２）は、制御回路ＣＵの制御に基づいて、低周波帯域を利用したＧＳＭ（Global　System　for　Mobile　Communication）方式の入力信号を増幅するように構成されており、入力端子ＬＢｉｎから入力した入力信号を増幅するようになっている。そして、増幅部ＰＡ（ＬＢ２）で増幅された増幅信号は、出力端子ＬＢ２ｏｕｔから出力される。
　また、増幅部ＰＡ（ＨＢ１）は、制御回路ＣＵの制御に基づいて、高周波帯域を利用したＣＤＭＡ方式の入力信号を増幅するように構成されており、入力端子ＨＢｉｎから入力した入力信号を増幅するようになっている。そして、増幅部ＰＡ（ＨＢ１）で増幅された増幅信号は、スイッチＳＷ２を介して、出力端子ＨＢ１ａｏｕｔ～ＨＢ１ｃｏｕｔのいずれかから出力されるようになっている。一方、増幅部ＰＡ（ＨＢ２）は、制御回路ＣＵの制御に基づいて、高周波帯域を利用したＤＣＳ（Digital　Communication　System　1800）方式の入力信号を増幅するように構成されており、入力端子ＨＢｉｎから入力した入力信号を増幅するようになっている。そして、増幅部ＰＡ（ＨＢ２）で増幅された増幅信号は、出力端子ＨＢ２ｏｕｔから出力される。
　＜増幅部の構成＞
　続いて、図２に示す増幅部ＰＡ（ＬＢ１）、ＰＡ（ＬＢ２）、ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）の構成例について説明する。図３は、増幅部ＰＡ（ＬＢ２）の構成例を示す図である。なお、図３には図示していないが、図２に示す増幅部ＰＡ（ＬＢ１）、ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）も増幅部ＰＡ（ＬＢ２）と同様の基本構成をしているため説明は省略する。
　図３に示すように、増幅部ＰＡ（ＬＢ２）は、ＬＤＭＯＳＦＥＴからなる複数の増幅素子Ｑ１～増幅素子Ｑ３と、段間整合回路ＭＮ１～ＭＮ２とを有している。増幅素子Ｑ１のゲート電極は、図示しない入力整合回路に接続されており、増幅素子Ｑ１のドレイン電極は、段間整合回路ＭＮ１の入力と接続されている。そして、段間整合回路ＭＮ１の出力は、増幅素子Ｑ２のゲート電極に接続されており、増幅素子Ｑ２のドレイン電極は段間整合回路ＭＮ２の入力に接続されている。さらに、段間整合回路ＭＮ２の出力は、増幅素子Ｑ３のゲート電極に接続されており、増幅素子Ｑ３のドレイン電極は、図示しない出力整合回路と接続されている。
　増幅素子Ｑ１～増幅素子Ｑ３のドレイン電極は電源電位Ｖｄｄ１に接続されており、増幅素子Ｑ１～増幅素子Ｑ３のソース電極はグランド電位に接続されている。具体的に、増幅素子Ｑ１のソース電極はグランド電位ＧＮＤ１に接続され、増幅素子Ｑ２のソース電極はグランド電位ＧＮＤ２に接続されている。同様に、増幅素子Ｑ３のソース電極はグランド電位ＧＮＤ３に接続されている。一方、増幅素子Ｑ１～増幅素子Ｑ３のゲート電極は、制御回路ＣＵと接続されている。
　このように構成されている増幅部ＰＡ（ＬＢ２）においては、図示しない入力整合回路から出力された入力信号が増幅素子Ｑ１に入力する。そして、増幅素子Ｑ１では、制御回路ＣＵからのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。その後、増幅素子Ｑ１で増幅された信号は、段間整合回路ＭＮ１を通って、増幅素子Ｑ２に入力する。増幅素子Ｑ２では、制御回路ＣＵからのバイアス電圧に基づいて増幅素子Ｑ１から出力された信号を増幅して出力する。その後、増幅素子Ｑ２で増幅された信号は、段間整合回路ＭＮ２を通って、増幅素子Ｑ３に入力する。増幅素子Ｑ３では、制御回路ＣＵからのバイアス電圧に基づいて増幅素子Ｑ２から出力された信号を増幅して出力する。以上のようにして、増幅素子Ｑ１～増幅素子Ｑ３を有する増幅部ＰＡ（ＬＢ２）から入力信号を増幅した増幅信号を出力することができる。
　＜電力増幅器の実装構成＞
　上述した電力増幅器６は、電力増幅モジュールとして実装構成されている。図４は、電力増幅モジュールＨＰＡの実装構成を示す平面図である。図４に示すように、電力増幅モジュールＨＰＡは、矩形形状をした配線基板ＷＢ上に、半導体チップＣＨＰ１、半導体チップＣＨＰ２Ａおよび半導体チップＣＨＰ２Ｂと受動部品（チップ部品）ＳＭＤが搭載されている。半導体チップＣＨＰ１と受動部品ＳＭＤは、配線基板ＷＢに形成された配線パターンによって電気的に接続されている。具体的に、半導体チップＣＨＰ１の表面に形成されているパッドＰＤと、配線基板ＷＢに形成されている配線パターンは、例えば、金線などからなるワイヤＷで接続されている。そして、受動部品ＳＭＤも配線基板ＷＢ上に形成されている配線パターンと接続されていることから、半導体チップＣＨＰ１と受動部品ＳＭＤとは、ワイヤＷおよび配線パターンを介して電気的に接続されていることになる。受動部品ＳＭＤとしては、例えば、抵抗素子、インダクタ素子、あるいは、容量素子（コンデンサ）などを挙げることができる。同様に、半導体チップＣＨＰ２Ａや半導体チップＣＨＰ２Ｂと受動部品ＳＭＤは、配線基板ＷＢに形成された配線パターンによって電気的に接続されている。この半導体チップＣＨＰ２Ａには、図２に示すスイッチＳＷ１を構成するＭＯＳＦＥＴなどが形成され、半導体チップＣＨＰ２Ｂには、図２に示すスイッチＳＷ２を構成するＭＯＳＦＥＴなどが形成されている。
　半導体チップＣＨＰ１には、電力増幅器６を構成するＬＤＭＯＳＦＥＴなどが形成されており、このＬＤＭＯＳＦＥＴのソース領域は、半導体チップＣＨＰ１の裏面と接続されている。このとき、配線基板ＷＢ上には、基準電位（ＧＮＤ電位）を供給するグランドパターン（ＧＮＤパターン）が形成されており、このグランドパターン上に半導体チップＣＨＰ１が搭載されている。このことから、配線基板ＷＢのグランドパターンに印加される基準電位は、このグランドパターンと接続されている半導体チップＣＨＰ１の裏面を介してＬＤＭＯＳＦＥＴのソース領域に供給されることがわかる。一方、ＬＤＭＯＳＦＥＴのドレイン領域は、半導体チップＣＨＰ１の内部に形成されている多層配線に接続され、最終的に、半導体チップＣＨＰ１の表面（上面）に形成されているパッドＰＤと電気的に接続されている。このため、ＬＤＭＯＳＦＥＴのドレイン領域は、多層配線を介してパッドＰＤと接続され、さらに、このパッドＰＤがワイヤＷおよび配線パターンを介して、配線基板ＷＢ上に搭載されている受動部品ＳＭＤと接続されていることになる。ここで、配線基板ＷＢ上に搭載されている受動部品ＳＭＤは、出力整合回路やローパスフィルタを構成していることから、ＬＤＭＯＳＦＥＴのドレイン領域は、出力整合回路やローパスフィルタと電気的に接続されていることになる。つまり、ＬＤＭＯＳＦＥＴで増幅された増幅信号（送信信号）は、ドレイン領域から多層配線→パッドＰＤ→ワイヤＷを介して出力整合回路に入力され、その後、出力整合回路から出力された送信信号がローパスフィルタを通過した後、電力増幅モジュールＨＰＡから出力されることになる。ここで、出力整合回路は、送信信号の反射を抑制して効率良く送信信号を伝達させる機能を有する回路であり、ローパスフィルタは、送信信号に含まれる高次高調波（ノイズ成分）を除去する機能を有する回路である。
　＜従来のＬＤＭＯＳＦＥＴのデバイス構造＞
　次に、上述した電力増幅器６のデバイス構成について説明する。電力増幅器６は、例えば、半導体チップに形成されている。半導体チップ内（または表層部分）には、増幅部ＰＡ（ＬＢ１）、ＰＡ（ＬＢ２）、ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）を構成する半導体増幅素子（例えばＬＤＭＯＳＦＥＴ）、制御回路ＣＵを構成する半導体素子（ＭＯＳＦＥＴ）および段間整合回路ＭＮ１、ＭＮ２を構成する受動素子（受動部品）などが形成されている。このように、半導体チップには、電力増幅器６を構成する半導体素子が形成されている。半導体チップは、例えば、単結晶シリコンなどからなる半導体基板（半導体ウェハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。以下に、増幅部ＰＡ（ＬＢ１）、ＰＡ（ＬＢ２）、ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）を構成する半導体増幅素子（パワートランジスタ）であるＬＤＭＯＳＦＥＴのデバイス構造について説明する。まず、従来技術におけるＬＤＭＯＳＦＥＴのデバイス構造について説明した後、従来技術におけるＬＤＭＯＳＦＥＴの問題点を説明し、その後、その問題点を解決する工夫を施した本実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造について説明する。
　図５は、従来技術におけるＬＤＭＯＳＦＥＴの断面構造を示す断面図である。図５において、ｐ＋型のシリコン単結晶からなる半導体基板１Ｓ上には、ｐ－型の半導体層からなるエピタキシャル層ＥＰＩが形成されている。そして、半導体基板１Ｓには、溝ＤＴが形成されており、この溝ＤＴには、例えばｐ型ポリシリコン膜が埋め込まれてｐ型打ち抜き層ＰＬが形成されている。さらに、半導体基板１Ｓの表面には、ｐ型ウェルＰＷＬが形成されている。一方、半導体基板１Ｓの裏面には裏面電極ＢＥが形成されている。
　次に、半導体基板１Ｓの表面には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、薄い酸化シリコン膜などからなり、ゲート電極Ｇ１はポリシリコン膜から形成されている。そして、ゲート電極Ｇ１に整合して、ｎ－型オフセットドレイン領域ＨＮＬＤが形成されるとともに、ｎ－型不純物拡散領域ＥＬＮＵが形成されている。
　ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されている。そして、ｎ－型オフセットドレイン領域ＨＮＬＤに内包されるように、ｎ＋型不純物拡散領域ＮＤＦ１が形成されている。このｎ－型オフセットドレイン領域ＨＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１によってドレイン領域が形成されることになる。同様に、ｎ－型不純物拡散領域ＥＬＮＵの外側には、ｎ＋型不純物拡散領域ＮＤＦ１が形成されている。このｎ＋型不純物拡散領域ＮＤＦ１と上述したｎ－型不純物拡散領域ＥＬＮＵによってソース領域が構成されることになる。そして、ｎ＋型不純物拡散領域ＮＤＦ１の外側にｐ＋型半導体領域ＰＲが形成されている。
　このように構成されたＬＤＭＯＳＦＥＴ上には、窒化シリコン膜ＳＮおよび酸化シリコン膜の積層膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するコンタクトホールが形成されている。このコンタクトホールには、例えばバリア膜とタングステン膜からなるプラグＰＬＧが埋め込まれている。
　プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えばアルミニウム膜からなる第１層配線Ｌ１が形成され、この第１層配線Ｌ１を覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２には、第１層配線Ｌ１へ貫通する接続孔が形成されており、この接続孔にプラグＰＬＧ２が埋め込まれている。そして、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上には、第２層配線Ｌ２が形成されている。この第２層配線Ｌ２より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図５では省略する。なお、図５に示すＬＤＭＯＳＦＥＴが複数個並列に接続されて、例えば、図３に示す増幅素子Ｑ１、増幅素子Ｑ２および増幅素子Ｑ３が形成される。
　このように構成されている従来技術におけるＬＤＭＯＳＦＥＴでは、図５に示すように、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）が半導体基板１Ｓと電気的に接続されている。つまり、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）は、プラグＰＬＧ→第１層配線Ｌ１→ｐ＋型半導体領域ＰＲ→ｐ型打ち抜き層ＰＬを介して半導体基板１Ｓと電気的に接続されている。これにより、ＬＤＭＯＳＦＥＴにおいては、半導体基板１Ｓの裏面から基準電位（ＧＮＤ電位）をｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に供給することができる。このことは、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）を半導体チップの表面に形成されるパッドと多層配線を介して接続し、半導体チップが搭載される配線基板とパッドとをワイヤ（金線）で接続する必要がないことを意味する。すなわち、ワイヤを使用してｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位（ＧＮＤ電位）を供給する場合、ワイヤによる寄生インダクタンスが生じ、電力増幅器６における電力利得が低下してしまうことになるのである。なぜなら、電力利得は、例えば、ＰＧ（電力利得）＝ｆＴ／（８π×ｒｇ×Ｃｄｓ×Ｚｓ）で表されるからである。ここで、ｆＴはカットオフ周波数、ｒｇはゲート抵抗、Ｃｄｓはソース－ドレイン間容量、Ｚｓはソースインピーダンスを示している。すなわち、電力利得の大きさは、ＬＤＭＯＳＦＥＴのｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に接続されるインピーダンス（ソースインピーダンス）の大きさに反比例するため、ワイヤによる寄生インダクタンスが発生すると、ソースインピーダンスが大きくなり、電力利得が低下してしまうからである。したがって、従来技術におけるＬＤＭＯＳＦＥＴでは、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と半導体基板１Ｓとを電気的に接続することにより、半導体基板１Ｓの裏面からｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給する構成を取っている。この結果、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、寄生インダクタンスが大きくなるワイヤを使用する必要がなくなるので、従来技術におけるＬＤＭＯＳＦＥＴによれば、ソースインピーダンスを小さくすることができる。このことから、従来技術におけるＬＤＭＯＳＦＥＴによれば、電力利得の低下を抑制することができる。さらに、従来技術におけるＬＤＭＯＳＦＥＴでは、半導体基板１Ｓに導入する導電型不純物の不純物濃度を高くしているため低抵抗（～ｍΩ・ｃｍ）となっている。この構成により、ソース接続抵抗を下げることができるので、この観点からも、ソースインピーダンスを下げることができる。つまり、従来技術におけるＬＤＭＯＳＦＥＴでは、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と半導体基板１Ｓとを電気的に接続する構成と、半導体基板１Ｓの不純物濃度を高濃度とする構成とを採用することにより、ソースインピーダンスを下げることができるため、電力利得の向上を図ることができるものである。
　＜従来のＬＤＭＯＳＦＥＴの問題点＞
　このように従来技術におけるＬＤＭＯＳＦＥＴでは、ソースインピーダンスを低減させて電力利得を向上させるために、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と半導体基板１Ｓとを電気的に接続する構成と、半導体基板１Ｓの不純物濃度を高濃度とする構成とを採用している。ところが、この構成では、逆に、ドレイン領域（ｎ－型オフセットドレイン領域ＨＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１）と半導体基板１Ｓとの間の寄生容量および半導体基板１Ｓの低抵抗化に起因して、電力利得の低下を招くことになる。以下に、この理由について説明する。
　例えば、図５において、ドレイン領域と半導体基板１Ｓとの間に着目する。まず、ドレイン領域（ｎ－型オフセットドレイン領域ＨＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１）はｎ型半導体領域であり、かつ、エピタキシャル層ＥＰＩ（半導体基板１Ｓ）はｐ型半導体領域である。したがって、ドレイン領域と半導体基板１Ｓとの境界領域にはｐｎ接合が形成される。そして、ｐｎ接合の境界では空乏層が形成され、この空乏層が容量絶縁領域として機能することから、ドレイン領域と半導体基板１Ｓとの間に接合容量（寄生容量）が形成される。また、半導体基板１Ｓには抵抗が存在する。以上のことから、ドレイン領域と半導体基板１Ｓの間には、図６に示すような等価回路が形成されることになる。図６は、ドレイン領域と半導体基板１Ｓとの間の電気的な等価回路を示す図であり、ドレイン領域と半導体基板１Ｓの間には、直列に、接合容量Ｃｊｓと、半導体基板１Ｓに存在する抵抗ＲＳが接続されることになる。
　ここで、ドレイン領域には高周波信号が伝搬するが、上述した接合容量Ｃｊｓが大きいと、接合容量Ｃｊｓは、高周波信号に対して短絡（ショート）したように機能することから、周波数の大きな高周波信号は、ドレイン領域から接合容量Ｃｊｓを介して、半導体基板１Ｓに漏れ出やすくなる。さらに、半導体基板１Ｓの抵抗ＲＳが小さいことから、高周波信号は減衰しにくい状態で半導体基板１Ｓに伝搬することになる。つまり、従来のＬＤＭＯＳＦＥＴでは、接合容量Ｃｊｓが比較的大きいことと、半導体基板１Ｓの抵抗ＲＳが小さいことによって、ドレイン領域を伝達する高周波信号が、半導体基板１Ｓ側に漏れ出やすくなるのである。つまり、従来技術におけるＬＤＭＯＳＦＥＴでは、ソースインピーダンスを低減することによる電力利得の向上を図ることができる一方で、比較的大きな接合容量Ｃｊｓと低抵抗な半導体基板１Ｓによって、高周波信号の漏洩が大きくなり、これによって電力利得の低下を招くことになっているのである。すなわち、従来技術におけるＬＤＭＯＳＦＥＴでは、ソースインピーダンスの低減と高周波信号の漏洩を両立させることができにくい構造となっており、ＬＤＭＯＳＦＥＴでの電力利得の向上を図ることができていない現状にある。
　＜実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造＞
　そこで、本実施の形態１では、ソースインピーダンスの低減と、高周波信号の漏洩の抑制とを両立できるような工夫を施している。以下に、この工夫を施した本実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造について、図面を参照しながら説明する。
　図７は、本実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。図７において、本実施の形態１におけるＬＤＭＯＳＦＥＴは、まず、ＳＯＩ基板上に形成されている。具体的に、ＳＯＩ基板は、支持基板１ＨＳと、この支持基板１ＨＳ上に形成された埋め込み絶縁層ＢＯＸと、この埋め込み絶縁層ＢＯＸ上に形成されたシリコン層（ＳＯＩ層）ＳＩから形成されている。このシリコン層ＳＩには、素子分離領域ＳＴＩが形成されている。そして、この素子分離領域ＳＴＩで区画された活性領域にｐ型ウェルＰＷが形成されており、このｐ型ウェルＰＷ上にＬＤＭＯＳＦＥＴが形成されている。
　本実施の形態１におけるＬＤＭＯＳＦＥＴは、まず、ＳＯＩ基板上にゲート絶縁膜ＧＯＸを有し、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１を有している。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜ＧＯＸは、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。ゲート電極Ｇ１は、ゲート絶縁膜ＧＯＸ上に直接接触するように形成されたポリシリコン膜と、このポリシリコン膜の表面に形成されたシリサイド膜から形成されている。本実施の形態１では、ポリシリコン膜の表面に、ゲート電極Ｇ１の低抵抗化を図るため、シリサイド膜を形成している。このシリサイド膜は、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
　続いて、ゲート電極Ｇ１の両側の側壁には、例えば、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
　ｐ型ウェルＰＷには、ゲート電極Ｇ１に整合するように、ｎ－型不純物拡散領域ＥＬＮＵとｎ－型オフセットドレイン領域ＨＮＬＤが形成されている。すなわち、ｐ型ウェルＰＷ内に離間してｎ－型不純物拡散領域ＥＬＮＵとｎ－型オフセットドレイン領域ＨＮＬＤが形成され、このｎ－型不純物拡散領域ＥＬＮＵとｎ－型オフセットドレイン領域ＨＮＬＤで挟まれた領域がチャネル形成領域となる。そして、このチャネル形成領域上にゲート絶縁膜ＧＯＸが形成されていることになる。
　続いて、ｎ－型不純物拡散領域ＥＬＮＵの外側領域（ゲート電極Ｇ１から離れる側）にｎ＋型不純物拡散領域ＮＤＦ１が形成されており、このｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜が形成されている。このとき、ｎ＋型不純物拡散領域ＮＤＦ１の不純物濃度は、ｎ－型不純物拡散領域ＥＬＮＵの不純物濃度よりも大きくなっており、ｎ－型不純物拡散領域ＥＬＮＵとｎ＋型不純物拡散領域ＮＤＦ１によってソース領域が形成される。そして、このソース領域の低抵抗化を図るため、ｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜が形成されている。このシリサイド膜も、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
　一方、ｎ－型オフセットドレイン領域ＨＮＬＤに内包されるように、ｎ＋型不純物拡散領域ＮＤＦ１が形成されており、ｎ＋型不純物拡散領域ＮＤＦ１の不純物濃度は、ｎ－型オフセットドレイン領域ＨＮＬＤの不純物濃度よりも大きくなっている。このｎ－型オフセットドレイン領域ＨＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１によってドレイン領域が形成されることになる。
　そして、ｎ－型不純物拡散領域ＥＬＮＵとｎ＋型不純物拡散領域ＮＤＦ１からなるソース領域を内包するようにｐ型不純物拡散領域ＨＰＨが形成されている。このｐ型不純物拡散領域ＨＰＨの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも大きくなっている。
　このように構成された本実施の形態１におけるＬＤＭＯＳＦＥＴ上には、窒化シリコン膜ＳＮおよび酸化シリコン膜の積層膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するコンタクトホールが形成されている。このコンタクトホールには、例えばバリア膜とタングステン膜からなるプラグＰＬＧが埋め込まれている。
　プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えばアルミニウム膜からなる第１層配線Ｌ１が形成され、この第１層配線Ｌ１を覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２には、第１層配線Ｌ１へ貫通する接続孔が形成されており、この接続孔にプラグＰＬＧ２が埋め込まれている。そして、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上には、第２層配線Ｌ２が形成されている。この第２層配線Ｌ２より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図７では省略する。
　さらに、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、図７に示すように、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）が支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと電気的に接続されている。つまり、本実施の形態１では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面とを接続する貫通電極ＴＳＶが設けられており、この貫通電極ＴＳＶは、層間絶縁膜ＩＬ１およびＳＯＩ基板を貫通するように構成されている。この貫通電極ＴＳＶによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）は、プラグＰＬＧ→第１層配線Ｌ１→貫通電極ＴＳＶを介して支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと電気的に接続されている。これにより、本実施の形態１におけるＬＤＭＯＳＦＥＴにおいては、支持基板１ＨＳの裏面に形成されている裏面電極ＢＥから基準電位（ＧＮＤ電位）をｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に供給することができるように構成されている。
　ここで、ＬＤＭＯＳＦＥＴでは、図７に示すように、ゲート電極Ｇ１を中心として、ソース領域とドレイン領域とが非対称構造となっている。具体的に、ＬＤＭＯＳＦＥＴでは、ドレイン領域の一部を構成するｎ－型オフセットドレイン領域ＨＮＬＤが設けられている。これは、ｎ＋型不純物拡散領域ＮＤＦ１（ドレイン領域の一部）よりも不純物濃度の小さいｎ－型オフセットドレイン領域ＨＮＬＤを設けることにより、ドレイン耐圧を向上できるからである。つまり、プラグＰＬＧとのコンタクト抵抗を小さくするため、不純物濃度の大きなｎ＋型不純物拡散領域ＮＤＦ１（ドレイン領域の一部）が形成されるが、不純物濃度の大きなｎ＋型不純物拡散領域ＮＤＦ１（ドレイン領域の一部）では、ドレイン耐圧を確保することが困難となるため、ｎ＋型不純物拡散領域ＮＤＦ１（ドレイン領域の一部）を囲むように、ｎ＋型不純物拡散領域ＮＤＦ１（ドレイン領域の一部）よりも不純物濃度の小さいｎ－型オフセットドレイン領域ＨＮＬＤを設けてドレイン耐圧を確保している。
　さらに、ＬＤＭＯＳＦＥＴでは、ｎ－型不純物拡散領域ＥＬＮＵとｎ＋型不純物拡散領域ＮＤＦ１からなるソース領域を内包するようにｐ型不純物拡散領域ＨＰＨ（ハロー領域、ポケット領域）が形成されている。このｐ型不純物拡散領域ＨＰＨは、ソース領域とドレイン領域との間のパンチスルーを抑制する機能を有している。このｐ型不純物拡散領域ＨＰＨもソース領域とドレイン領域の間で非対称に形成されている。つまり、ｐ型不純物拡散領域ＨＰＨは、ソース領域を内包するように形成されているが、ドレイン領域側では、ｎ－型オフセットドレイン領域ＨＮＬＤとも接しないように形成されている。これは、ドレイン耐圧を確保する観点およびホットキャリア耐性を向上させる観点を考慮したものである。つまり、ｐ型不純物拡散領域ＨＰＨは、ｐ型ウェルＰＷよりも不純物濃度が高い領域であるので、このｐ型不純物拡散領域ＨＰＨがｎ－型オフセットドレイン領域ＨＮＬＤに接触するように構成すると、ｐ型不純物拡散領域ＨＰＨ側に形成される空乏層の幅が小さくなる。そして、ドレイン領域にドレイン電圧を印加した場合、ｐ型不純物拡散領域ＨＰＨとｎ－型オフセットドレイン領域ＨＮＬＤとの境界に形成されるドレイン領域近傍の空乏層にドレイン電圧の大部分が印加される。したがって、ｐ型不純物拡散領域ＨＰＨがｎ－型オフセットドレイン領域ＨＮＬＤに接触するように構成して、空乏層の幅が小さくなると、空乏層内の電界強度が高まることになる。この結果、この高電界によって電子が加速されて、ホットエレクトロンがチャネル形成領域のドレイン領域近傍で発生することになる。このようにして発生したホットエレクトロンは、正電位が印加されているゲート電極Ｇ１に引き付けられて、ゲート絶縁膜ＧＯＸに注入される。この場合、ゲート絶縁膜ＧＯＸに負電荷が蓄積されることになるから、ＬＤＭＯＳＦＥＴのしきい値電圧が上昇し、ＬＤＭＯＳＦＥＴの性能低下を引き起こすことになる。さらに、ゲート絶縁膜ＧＯＸに注入された電子は、なかなか抜け出ないため、ＬＤＭＯＳＦＥＴの性能低下が進行することになる。このことから、ＬＤＭＯＳＦＥＴでは、図７に示すように、ｐ型不純物拡散領域ＨＰＨをｎ－型オフセットドレイン領域ＨＮＬＤと接しないように構成して、高電界が発生しないように抑制している。これにより、高電界に起因するホットエレクトロンの発生を抑制することができる。
　また、ＬＤＭＯＳＦＥＴでは、図７に示すように、ソース領域側にだけシリサイド膜が形成されている。これは、ソース領域の低抵抗化を図るためである。つまり、電力利得の大きさは、ＬＤＭＯＳＦＥＴのｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に接続されるインピーダンス（ソースインピーダンス）の大きさに反比例する。このため、ソース領域のインピーダンスを低下させてＬＤＭＯＳＦＥＴにおける電力利得を向上させる観点から、ソース領域を構成するｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜を形成してソース接続抵抗（ソースインピーダンス）を低減しているのである。
　＜実施の形態１におけるＬＤＭＯＳＦＥＴの特徴＞
　続いて、本実施の形態１におけるＬＤＭＯＳＦＥＴの特徴について説明する。まず、図７に示すように、本実施の形態１におけるＬＤＭＯＳＦＥＴの第１特徴点は、ＳＯＩ基板上にＬＤＭＯＳＦＥＴを形成している点にある。これにより、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、高周波信号の漏洩を抑制することができる。以下に、この理由について説明する。
　例えば、図７において、ドレイン領域と支持基板１ＨＳとの間に着目する。まず、ドレイン領域（ｎ－型オフセットドレイン領域ＨＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１）はｎ型半導体領域であり、かつ、ｐ型ウェルＰＷはｐ型半導体領域である。したがって、ドレイン領域とｐ型ウェルＰＷとの境界領域にはｐｎ接合が形成される。そして、ｐｎ接合の境界では空乏層が形成され、この空乏層が容量絶縁領域として機能することから、ドレイン領域とｐ型ウェルＰＷとの間に接合容量（寄生容量）が形成される。一方、本実施の形態１では、ＳＯＩ基板を使用していることから、ｐ型ウェルＰＷと支持基板１ＨＳとの間に埋め込み絶縁層ＢＯＸが形成されている。このため、ｐ型ウェルＰＷおよび支持基板１ＨＳを電極とし、かつ、埋め込み絶縁層ＢＯＸを容量絶縁膜とするＳＯＩ容量が形成されることになる。つまり、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、ドレイン領域と支持基板１ＨＳとの間に接合容量とＳＯＩ容量が形成されることになる。そして、支持基板１ＨＳ自体は抵抗を有しているので、結局、ドレイン領域と支持基板１ＨＳとの間には、図８に示すような等価回路が形成されることになる。図８は、ドレイン領域と支持基板１ＨＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＨＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＨＳが直列接続されることになる。
　ここで、接合容量ＣｊｓとＳＯＩ容量Ｃ（ＳＯＩ）との合成容量について考える。まず、接合容量Ｃｊｓの容量絶縁膜は、ドレイン領域とｐ型ウェルＰＷとの境界領域に形成される空乏層の幅であり、この空乏層の幅は、例えば、７０ｎｍ程度である。一方、ＳＯＩ容量Ｃ（ＳＯＩ）の容量絶縁膜は、埋め込み絶縁層ＢＯＸであり、この埋め込み絶縁膜ＢＯＸの膜厚は、例えば、４００ｎｍ程度である。したがって、容量の静電容量値は、容量絶縁膜の膜厚に反比例することから、ＳＯＩ容量Ｃ（ＳＯＩ）の容量値は、接合容量Ｃｊｓの容量値よりも非常に小さくなる（例えば１／６程度）。そして、本実施の形態１では、ＳＯＩ容量Ｃ（ＳＯＩ）と接合容量Ｃｊｓが直列接続されていることから、その合成容量の容量値は、さらに小さくなる（例えば、１／７程度）。このように本実施の形態１では、ドレイン領域と支持基板１ＨＳとの間に形成される寄生容量を充分に小さくすることができる。このことは、ドレイン領域と支持基板１ＨＳとの間のリアクタンスが大きくなることを意味し、これにより、高周波信号の漏洩を抑制することができるのである。すなわち、ドレイン領域と支持基板１ＨＳとの間に形成される寄生容量が大きくなればなるほど、この寄生容量は、高周波信号を通過しやすくなる。言い換えれば、ドレイン領域と支持基板１ＨＳとの間に形成される寄生容量をできるだけ小さくすれば、高周波信号が寄生容量を通過しにくくなるので、高周波信号の漏洩を抑制することができるのである。
　つまり、図５に示す従来技術におけるＬＤＭＯＳＦＥＴにおいて、図６に示すように、ドレイン領域と半導体基板１Ｓの間に形成される寄生容量は、接合容量Ｃｊｓであるため、寄生容量の容量値が大きくなり、高周波信号の漏洩が問題となる。これに対し、図７に示す本実施の形態１におけるＬＤＭＯＳＦＥＴにおいて、図８に示すように、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値をさらに小さくすることができる。この結果、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、寄生容量の容量値を充分に小さくすることができることから、高周波信号の漏洩を抑制することができるのである。このように本実施の形態１における第１特徴点は、ＳＯＩ基板にＬＤＭＯＳＦＥＴを形成することにより、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量を充分に小さくする点にある。これにより、ドレイン領域から支持基板１ＨＳへ高周波信号が漏洩することを抑制することができ、この結果、ＬＤＭＯＳＦＥＴでの電力利得を向上させることができる。
　さらに、本実施の形態１における第２特徴点は、支持基板１ＨＳの抵抗率を高くしている点にある。つまり、図８に示す抵抗ＲＨＳの抵抗値を大きくしていることに本実施の形態１における第２特徴点がある。これにより、抵抗ＲＨＳで高周波信号を減衰させることができるため、支持基板１ＨＳへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態１のように、支持基板１ＨＳの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態１では、支持基板１ＨＳの抵抗率は、ｐ型ウェルＰＷの抵抗率よりも高くなっている。例えば、ｐ型ウェルＰＷの抵抗率は、１０Ω・ｃｍ～２０Ω・ｃｍであるのに対し、支持基板１ＨＳの抵抗率は、５００Ω・ｃｍ以上となっている。なお、支持基板１ＨＳは、抵抗率が５００Ω・ｃｍ以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板１ＨＳを構成する場合、支持基板１ＨＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも低くなるように形成される。
　以上のように、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、ＳＯＩ基板を使用することによる寄生容量の低減（第１特徴点）と、支持基板１ＨＳの高抵抗化（第２特徴点）による相乗効果により、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。このことから、本実施の形態１によるＬＤＭＯＳＦＥＴによれば、電力利得の向上を図ることができる。上述したように、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を効果的に抑制する観点からの工夫点について説明したが、電力利得を向上させるためには、ソースインピーダンスの低減も有効である。本実施の形態１では、ソースインピーダンスを低減する観点からも工夫を施しているので、以下に、この工夫点について説明する。
　本実施の形態１における第３特徴点は、図７に示すように、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶが設けられている点にある。この貫通電極ＴＳＶによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）は、プラグＰＬＧ→第１層配線Ｌ１→貫通電極ＴＳＶを介して支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと電気的に接続されていることになる。これにより、本実施の形態１におけるＬＤＭＯＳＦＥＴにおいては、支持基板１ＨＳの裏面に形成されている裏面電極ＢＥから基準電位（ＧＮＤ電位）をｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に供給することができる。つまり、本実施の形態１では、貫通電極ＴＳＶが層間絶縁膜ＩＬ１およびＳＯＩ基板を貫通するように構成されており、この貫通電極ＴＳＶによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）が支持基板１ＨＳの裏面に形成されている裏面電極と電気的に接続されている。
　このことは、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）を半導体チップの表面に形成されるパッドと多層配線を介して接続し、半導体チップが搭載される配線基板とパッドとをワイヤ（金線）で接続する必要がないことを意味する。すなわち、ワイヤを使用してｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位（ＧＮＤ電位）を供給する場合、ワイヤによる寄生インダクタンスが生じ、ＬＤＭＯＳＦＥＴにおける電力利得が低下してしまうことになる。なぜなら、電力利得は、例えば、ＰＧ（電力利得）＝ｆＴ／（８π×ｒｇ×Ｃｄｓ×Ｚｓ）で表されるからである。ここで、ｆＴはカットオフ周波数、ｒｇはゲート抵抗、Ｃｄｓはソース－ドレイン間容量、Ｚｓはソースインピーダンスを示している。すなわち、電力利得の大きさは、ＬＤＭＯＳＦＥＴのｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に接続されるインピーダンス（ソースインピーダンス）の大きさに反比例するため、ワイヤによる寄生インダクタンスが発生すると、ソースインピーダンスが大きくなり、電力利得が低下してしまうからである。したがって、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、貫通電極ＴＳＶによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と裏面電極ＢＥとを電気的に接続することにより、支持基板１ＨＳの裏面からｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給する構成を取っている。この結果、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、寄生インダクタンスが大きくなるワイヤを使用する必要がなくなるので、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、ソースインピーダンスを小さくすることができる。このことから、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、電力利得の低下を抑制することができる。
　ここで、図７に示す本実施の形態１における貫通電極ＴＳＶと、図５に示す従来技術におけるｐ型打ち抜き層ＰＬとの相違点について説明する。まず、図５に示すｐ型打ち抜き層ＰＬは、半導体基板１Ｓを貫通しておらず、半導体基板１Ｓの裏面に形成されている裏面電極ＢＥとは直接接続されていない。これは、図５に示す従来技術におけるＬＤＭＯＳＦＥＴでは、半導体基板１Ｓ自体が低抵抗（～ｍΩ・ｃｍ）となっており、ｐ型打ち抜き層ＰＬを直接裏面電極ＢＥに接続しなくてもソース接続抵抗を低減することができるからである。これに対し、本実施の形態１における貫通電極ＴＳＶは、ＳＯＩ基板を貫通して、支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと直接接続するように構成されている。これは、本実施の形態１では、高周波信号の漏洩を抑制する観点から、支持基板１ＨＳが高抵抗（５００Ω・ｃｍ以上）となっているからである。すなわち、本実施の形態１において、貫通電極ＴＳＶを直接裏面電極ＢＥに接続せずに、支持基板１ＨＳの途中で終端するように構成する場合、支持基板１ＨＳが高抵抗となっていることから、ソース接続抵抗が大きくなってしまう。この場合、ソース接続抵抗の増大によってソースインピーダンスが大きくなってしまい、電力利得の向上効果が小さくなる。そこで、本実施の形態１では、高周波信号の漏洩を抑制する観点から、支持基板１ＨＳの抵抗率を高抵抗率とするとともに、貫通電極ＴＳＶを支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと直接接触するように構成しているのである。これにより、支持基板１ＨＳを高抵抗率としても、貫通電極ＴＳＶが、例えば、金膜などの低抵抗な金属膜からなる裏面電極ＢＥと直接接続するように構成されるので、ソース接続抵抗を低減することができるのである。
　以上のように、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、ＳＯＩ基板を使用することによる寄生容量の低減（第１特徴点）と、支持基板１ＨＳの高抵抗化（第２特徴点）とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。さらに、本実施の形態１では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶを設ける構成（第３特徴点）により、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態１によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。
　なお、本実施の形態１では、ＳＯＩ基板を貫通するように貫通電極ＴＳＶを形成しているが、この貫通電極ＴＳＶを容易に形成する観点からは、ＳＯＩ基板を構成する支持基板１ＨＳの厚さが薄いほうが望ましい。しかし、支持基板１ＨＳの厚さを薄くしすぎると、ＳＯＩ基板に反りが発生してしまう問題点が顕在化しやすくなる。このため、ＳＯＩ基板を構成する支持基板１ＨＳの厚さは、貫通電極ＴＳＶを容易に形成する観点と、ＳＯＩ基板に発生する反りを抑制する観点のバランスから決定することが望ましい。具体的に、貫通電極ＴＳＶを容易に形成する観点と、ＳＯＩ基板に発生する反りを抑制する観点とを、ともに考慮すると、例えば、支持基板１ＨＳの厚さは、５０μｍ以上１２５μｍ以下であることが望ましい。
　また、本実施の形態１では、ＳＯＩ基板上にＬＤＭＯＳＦＥＴを形成しているが、ＳＯＩ基板を構成する埋め込み絶縁層ＢＯＸの厚さに比べて、ＬＤＭＯＳＦＥＴが形成されるシリコン層ＳＩの厚さが厚くなっている。これは、ＬＤＭＯＳＦＥＴにおけるドレイン耐圧を確保しやすくなるという点を考慮したものである。具体的に、埋め込み絶縁層ＢＯＸの厚さは、約４００ｎｍとなっているのに対し、シリコン層ＳＩの厚さは、約１μｍ（１０００ｎｍ）となっている。
　次に、本実施の形態１におけるＬＤＭＯＳＦＥＴのレイアウト構成例について説明する。図９は、本実施の形態１におけるＬＤＭＯＳＦＥＴのＳＯＩ基板上の構成を示す図である。図９に示すように、ＳＯＩ基板のシリコン層には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域にＬＤＭＯＳＦＥＴが形成されている。具体的に、ＳＯＩ基板上に、ＬＤＭＯＳＦＥＴのゲート電極Ｇ１が形成されている。このゲート電極Ｇ１は、例えば、Ｙ方向に延在するように形成されており、終端部でプラグを介して上層配線と接続されている。そして、このゲート電極Ｇ１のＸ方向における右側領域には、ドレイン領域（図示せず）と接続されるプラグＰＬＧが形成されており、このプラグＰＬＧと電気的に接続するように、プラグＰＬＧ上に第１層配線Ｌ１（ドレイン配線）が形成されている。一方、ゲート電極Ｇ１のＸ方向における左側領域には、ソース領域（図示せず）と接続されるプラグＰＬＧが形成されており、このプラグＰＬＧと電気的に接続するように、プラグＰＬＧ上に第１層配線Ｌ１（ソース配線）が形成されている。そして、この第１層配線Ｌ１上にプラグＰＬＧ２が形成されている。さらに、この第１層配線Ｌ１は、貫通電極ＴＳＶと接続されている。この貫通電極ＴＳＶは、ＳＯＩ基板を貫通するように形成されている。貫通電極ＴＳＶの外形形状は、プラグＰＬＧやプラグＰＬＧ２と同様に、矩形形状をしている。
　なお、本実施の形態１における貫通電極は、図９に示すように、１つの矩形形状の貫通電極ＴＳＶから構成される場合に限定されず、例えば、図１０に示すように、矩形形状をした複数の貫通電極ＴＳＶ１から構成することもできるし、図１１に示すように、丸型形状をした複数の貫通電極ＴＳＶ２から構成することもできる。特に、図１０に示す貫通電極ＴＳＶ１や図１１に示す貫通電極ＴＳＶ２は、トータルの表面積が大きくなるので、高周波信号が流れやすくなり、ソース接続抵抗を低減することができる。つまり、高周波信号は、導体の表面領域を流れることから（表皮効果）、貫通電極ＴＳＶ１や貫通電極ＴＳＶ２のように表面積を大きくすることにより、ソース接続抵抗を低減することができ、これによって、ＬＤＭＯＳＦＥＴにおける電力利得の向上を図ることができる。
　＜実施の形態１における半導体装置の製造方法＞
　本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。図面において、領域ＡＲ１～領域ＡＲ６を図示しながら説明する。具体的に、領域ＡＲ１は、ＬＤＭＯＳＦＥＴ形成領域を示しており、領域ＡＲ２は、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域を示し、領域ＡＲ３は、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域を示している。また、領域ＡＲ４は、抵抗素子形成領域を示しており、領域ＡＲ５は、容量素子形成領域を示し、領域ＡＲ６は、インダクタ素子形成領域を示している。
　まず、図１２に示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、支持基板１ＨＳと、この支持基板１ＨＳ上に形成された埋め込み絶縁層ＢＯＸと、この埋め込み絶縁層ＢＯＸ上に形成されたシリコン層ＳＩから形成されている。このとき、支持基板１ＨＳの厚さは、例えば、５０μｍ以上１２５μｍ以下であり、埋め込み絶縁層ＢＯＸの厚さは、約４００ｎｍ程度となっている。また、シリコン層ＳＩの厚さは、約１μｍ程度となっている。このことから、本実施の形態１で使用されるＳＯＩ基板においては、支持基板１ＨＳの厚さ＞シリコン層ＳＩの厚さ＞埋め込み絶縁層ＢＯＸの厚さの関係が成立している。このＳＯＩ基板において、支持基板１ＨＳは、抵抗率が５００Ω・ｃｍ以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から構成することができる。また、埋め込み絶縁層ＢＯＸは、例えば、酸化シリコン層から形成することができ、シリコン層は、例えば、単結晶シリコン層から形成される。
　次に、図１３に示すように、ＳＯＩ基板のシリコン層ＳＩに素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。素子分離領域ＳＴＩは、例えば、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、ＳＯＩ基板のシリコン層ＳＩにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むようにシリコン層ＳＩ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、シリコン層ＳＩ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。その後、素子分離領域ＳＴＩを形成したシリコン層ＳＩ上に酸化シリコン膜（スルー酸化膜）ＯＸを形成し、この酸化シリコン膜ＯＸ上にレジスト膜ＦＲ１を塗布する。そして、塗布したレジスト膜ＦＲ１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。パターニングは、容量素子形成領域である領域ＡＲ５を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ１をマスクとしたイオン注入法により、領域ＡＲ５のシリコン層ＳＩ内に、例えば、リン（Ｐ）などのｎ型不純物を導入することにより、ｎ型ウェルＮＷを形成する。
　続いて、パターニングしたレジスト膜ＦＲ１を除去した後、図１４に示すように、酸化シリコン膜ＯＸ上にレジスト膜ＦＲ２を塗布し、塗布したレジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。パターニングは、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ３、および、容量素子形成領域である領域ＡＲ５を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ２をマスクとしたイオン注入法により、領域ＡＲ３および領域ＡＲ５のシリコン層ＳＩ内に、例えば、リン（Ｐ）などのｎ型不純物を導入する。この結果、領域ＡＲ３にｎ型ウェルＨＮＷ１が形成され、領域ＡＲ５にｎ型ウェルＨＮＷ２が形成される。これにより、領域ＡＲ３では、制御用ｐチャネル型ＭＯＳＦＥＴのチャネル濃度が決定され、領域ＡＲ５では、容量素子の基板濃度が決定される。
　次に、パターニングしたレジスト膜ＦＲ２を除去した後、図１５に示すように、酸化シリコン膜ＯＸ上にレジスト膜ＦＲ３を塗布し、塗布したレジスト膜ＦＲ３に対して露光・現像処理を施すことにより、レジスト膜ＦＲ３をパターニングする。パターニングは、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１、および、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ３をマスクとしたイオン注入法により、領域ＡＲ１および領域ＡＲ２のシリコン層ＳＩ内に、例えば、ボロン（Ｂ）などのｐ型不純物を導入する。この結果、領域ＡＲ１および領域ＡＲ２にｐ型ウェルＰＷが形成される。これにより、領域ＡＲ１においては、ＬＤＭＯＳＦＥＴのチャネル濃度が決定される。
　続いて、パターニングしたレジスト膜ＦＲ３を除去した後、図１６に示すように、酸化シリコン膜ＯＸ上にレジスト膜ＦＲ４を塗布し、塗布したレジスト膜ＦＲ４に対して露光・現像処理を施すことにより、レジスト膜ＦＲ４をパターニングする。パターニングは、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ４をマスクとしたイオン注入法により、領域ＡＲ２のシリコン層ＳＩ内に、例えば、ボロン（Ｂ）などのｐ型不純物を導入する。この結果、領域ＡＲ２にｐ型ウェルＶＬＮが形成される。これにより、領域ＡＲ２においては、制御用ｎチャネル型ＭＯＳＦＥＴのチャネル濃度が決定される。
　次に、パターニングしたレジスト膜ＦＲ４および酸化シリコン膜ＯＸを除去した後、図１７に示すように、ＳＯＩ基板上に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成する。そして、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦを形成する。ここで、ゲート絶縁膜ＧＯＸを酸化シリコン膜から形成しているが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。
　続いて、図１８に示すように、ポリシリコン膜ＰＦ上にレジスト膜ＦＲ５を塗布した後、塗布したレジスト膜ＦＲ５に対して露光・現像処理を施すことにより、レジスト膜ＦＲ５をパターニングする。パターニングは、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２、および、容量素子形成領域である領域ＡＲ５を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ５をマスクとしたイオン注入法により、領域ＡＲ１、領域ＡＲ２および領域ＡＲ５のポリシリコン膜ＰＦ内に、例えば、リン（Ｐ）などのｎ型不純物を導入する。これにより、領域ＡＲ１、領域ＡＲ２および領域ＡＲ５に形成されているポリシリコン膜ＰＦ内にｎ型不純物が導入されてｎ型ポリシリコン膜ＰＦ（Ｎ）が形成される。
　次に、パターニングしたレジスト膜ＦＲ５を除去した後、図１９に示すように、ＳＯＩ基板上にレジスト膜ＦＲ６を塗布し、塗布したレジスト膜ＦＲ６に対して露光・現像処理を施すことにより、レジスト膜ＦＲ６をパターニングする。パターニングは、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ３を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ６をマスクとしたイオン注入法により、領域ＡＲ３のポリシリコン膜ＰＦ内に、例えば、ボロン（Ｂ）などのｐ型不純物を導入する。これにより、領域ＡＲ３に形成されているポリシリコン膜ＰＦ内にｐ型不純物が導入されてｐ型ポリシリコン膜ＰＦ（Ｐ）が形成される。
　続いて、パターニングしたレジスト膜ＦＲ６を除去した後、図２０に示すように、ＳＯＩ基板上にキャップ絶縁膜ＨＬＤを形成し、このキャップ絶縁膜ＨＬＤ上に反射防止膜ＢＡＲＣを形成する。キャップ絶縁膜ＨＬＤは、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ（Chemical Vapor Deposition）を使用することにより形成することができる。また、反射防止膜ＢＡＲＣは、例えば、酸窒化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。その後、反射防止膜ＢＡＲＣ上にレジスト膜ＦＲ７を塗布し、塗布したレジスト膜ＦＲ７に対して露光・現像を施すことにより、レジスト膜ＦＲ７をパターニングする。パターニングは、ゲート電極形成領域、電極形成領域および抵抗素子形成領域にだけレジスト膜ＦＲ７が残存するように行なわれる。
　次に、パターニングしたレジスト膜ＦＲ７をマスクにしたエッチング技術により、図２１に示すように、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１にゲート電極Ｇ１を形成し、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２にゲート電極Ｇ２を形成する。同様に、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ３にゲート電極Ｇ３を形成し、抵抗素子形成領域である領域ＡＲ４に抵抗素子ＲＰを形成する。また、容量素子形成領域である領域ＡＲ５に電極ＥＬ１を形成する。このとき、ゲート電極Ｇ１～Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１上には、キャップ絶縁膜ＨＬＤと反射防止膜ＢＡＲＣが残存している。ゲート電極Ｇ１、ゲート電極Ｇ２および電極ＥＬ１は、ｎ型ポリシリコン膜ＰＦ（Ｎ）から形成され、ゲート電極Ｇ３は、ｐ型ポリシリコン膜ＰＦ（Ｐ）から形成される。また、抵抗素子ＲＰは、ポリシリコン膜ＰＦから形成される。
　ここで、制御用ｎチャネル型ＭＯＳＦＥＴのゲート電極Ｇ２は、ポリシリコン膜ＰＦ中にｎ型不純物が導入されたｎ型ポリシリコン膜ＰＦ（Ｎ）から形成されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、制御用ｎチャネル型ＭＯＳＦＥＴのしきい値電圧を低減することができる。一方、制御用ｐチャネル型ＭＯＳＦＥＴのゲート電極Ｇ３は、ポリシリコン膜ＰＦ中にｐ型不純物が導入されたｐ型ポリシリコン膜ＰＦ（Ｐ）から形成されている。このため、ゲート電極Ｇ３の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、制御用ｐチャネル型ＭＯＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、制御用ｎチャネル型ＭＯＳＦＥＴと制御用ｐチャネル型ＭＯＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。
　続いて、図２２に示すように、ゲート電極Ｇ１～Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１上に形成されている反射防止膜ＢＡＲＣを除去した後、ＳＯＩ基板上にレジスト膜ＦＲ８を塗布する。そして、塗布したレジスト膜ＦＲ８に対して露光・現像を施すことにより、レジスト膜ＦＲ８をパターニングする。パターニングは、領域ＡＲ１の一部（ソース形成領域）を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ８をマスクにしたイオン注入法により、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１の開口領域から露出するｐ型ウェルＰＷ内に、砒素（Ａｓ）などのｎ型不純物を導入する。これにより、ｎ－型不純物拡散領域ＥＬＮＵを形成することができる。このｎ－型不純物拡散領域ＥＬＮＵは、ソース領域側のＬＤＤ（Lightly Doped Drain）構造直下の不純物濃度を調整するために設けられる領域であり、このｎ－型不純物拡散領域ＥＬＮＵを独立して形成することにより、ソース領域の抵抗を独立して低減できる効果を得ることができる。
　次に、パターニングしたレジスト膜ＦＲ８を除去した後、図２３に示すように、ＳＯＩ基板上にレジスト膜ＦＲ９を塗布する。そして、塗布したレジスト膜ＦＲ９に対して露光・現像を施すことにより、レジスト膜ＦＲ９をパターニングする。パターニングは、領域ＡＲ１の一部（ドレイン形成領域）を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ９をマスクにしたイオン注入法により、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１の開口領域から露出するｐ型ウェルＰＷ内に、リン（Ｐ）などのｎ型不純物を導入する。これにより、ｎ－型オフセットドレイン領域ＨＮＬＤを形成することができる。このｎ－型オフセットドレイン領域ＨＮＬＤは、ドレイン領域側のＬＤＤ（Lightly Doped Drain）構造直下の不純物濃度を調整するために設けられる領域であり、このｎ－型オフセットドレイン領域ＨＮＬＤを独立して形成することにより、ドレイン耐圧の設計が容易となる利点が得られる。
　続いて、パターニングしたレジスト膜ＦＲ９を除去した後、図２４に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１０を塗布する。そして、塗布したレジスト膜ＦＲ１０に対して露光・現像を施すことにより、レジスト膜ＦＲ１０をパターニングする。パターニングは、領域ＡＲ１のソース形成領域側を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１０をマスクにしたイオン注入法により、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１の開口領域から露出する領域内に、ボロン（Ｂ）などのｐ型不純物を導入する。これにより、ｐ型不純物拡散領域ＨＰＨを形成することができる。このｐ型不純物拡散領域ＨＰＨは、ソース領域とドレイン領域間のパンチスルーを抑制するパンチスルーストッパ領域（ハロー領域、ポケット領域）として機能する。
　次に、パターニングしたレジスト膜ＦＲ１０を除去した後、図２５に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１１を塗布する。そして、塗布したレジスト膜ＦＲ１１に対して露光・現像を施すことにより、レジスト膜ＦＲ１１をパターニングする。パターニングは、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２の一部（ソース形成領域およびドレイン形成領域）と、容量素子形成領域である領域ＡＲ５の一部とを開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１１をマスクにしたイオン注入法により、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２の一部（ソース形成領域およびドレイン形成領域）と、容量素子形成領域である領域ＡＲ５の一部とにリン（Ｐ）などのｎ型不純物を導入する。これにより、領域ＡＲ２においては、ゲート電極Ｇ２に整合した両側にｎ－型不純物拡散領域ＬＮＬＤ１を形成することができ、領域ＡＲ５においては、電極ＥＬ１に整合した両側にｎ－型不純物拡散領域ＬＮＬＤ２を形成することができる。ここで、ｎ－型不純物拡散領域ＬＮＬＤ１は、ＬＤＤ構造直下の不純物濃度を調整するために設けられる領域であり、このｎ－型不純物拡散領域ＬＮＬＤ１を設けることにより、耐圧とオン抵抗（Ｒｏｎ）が最適化される。一方、ｎ－型不純物拡散領域ＬＮＬＤ２は、ＭＯＳ容量の基板濃度を調整するために設けられる領域である。
　続いて、パターニングしたレジスト膜ＦＲ１１を除去した後、図２６に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１２を塗布する。そして、塗布したレジスト膜ＦＲ１２に対して露光・現像を施すことにより、レジスト膜ＦＲ１２をパターニングする。パターニングは、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ３の一部（ソース形成領域およびドレイン形成領域）を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１２をマスクにしたイオン注入法により、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ３の一部（ソース形成領域およびドレイン形成領域）にフッ化ボロン（ＢＦ２）などのｐ型不純物を導入する。これにより、領域ＡＲ３においては、ゲート電極Ｇ３に整合した両側にｐ－型不純物拡散領域ＬＰＬＤを形成することができる。このｐ－型不純物拡散領域ＬＰＬＤは、ＬＤＤ構造直下の不純物濃度を調整するために設けられる領域であり、このｐ－型不純物拡散領域ＬＰＬＤを設けることにより、耐圧とオン抵抗（Ｒｏｎ）が最適化される。
　次に、パターニングしたレジスト膜ＦＲ１２を除去した後、図２７に示すように、ＳＯＩ基板上に酸化シリコン膜などからなる絶縁膜を形成し、この絶縁膜に対して異方性ドライエッチングを施す。これにより、ゲート電極Ｇ１～Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１の両側の側壁にサイドウォールＳＷを形成することができる。このサイドウォールＳＷを形成することによって、ＬＤＤ構造の寸法が決定される。
　続いて、ＳＯＩ基板上にレジスト膜ＦＲ１３を塗布した後、図２８に示すように、塗布したレジスト膜ＦＲ１３に対して露光・現像を施すことにより、レジスト膜ＦＲ１３をパターニングする。レジスト膜ＦＲ１３のパターニングは、領域ＡＲ１のソース形成領域およびドレイン形成領域、領域ＡＲ２のソース形成領域およびドレイン形成領域、領域ＡＲ５の一部を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１３をマスクにしたイオン注入法により、領域ＡＲ１のソース形成領域およびドレイン形成領域、領域ＡＲ２のソース形成領域およびドレイン形成領域、領域ＡＲ５の一部に砒素（Ａｓ）などのｎ型不純物を導入する。これにより、領域ＡＲ１においては、ソース形成領域およびドレイン形成領域に、ｎ＋型不純物拡散領域ＮＤＦ１を形成することができる。この結果、領域ＡＲ１においては、ｎ－型不純物拡散領域ＥＬＮＵと、このｎ－型不純物拡散領域ＥＬＮＵの外側に形成されたｎ＋型不純物拡散領域ＮＤＦ１によりソース領域が形成され、ｎ－型オフセットドレイン領域ＨＮＬＤと、このｎ－型オフセットドレイン領域ＨＮＬＤの外側に形成されたｎ＋型不純物拡散領域ＮＤＦ１によりドレイン領域が形成される。
　同様に、領域ＡＲ２においては、ソース形成領域およびドレイン形成領域に、ｎ＋型不純物拡散領域ＮＤＦ２を形成することができる。この結果、領域ＡＲ２においては、左側に形成されたｎ－型不純物拡散領域ＬＮＬＤ１と、このｎ－型不純物拡散領域ＬＮＬＤ１の外側に形成されたｎ＋型不純物拡散領域ＮＤＦ２によりソース領域が形成され、右側に形成されたｎ－型不純物拡散領域ＬＮＬＤ１と、このｎ－型不純物拡散領域ＬＮＬＤ１の外側に形成されたｎ＋型不純物拡散領域ＮＤＦ２によりドレイン領域が形成される。
　また、領域ＡＲ５においても、サイドウォールＳＷに整合して、ＭＯＳ容量の引出電極部となるｎ＋型不純物拡散領域ＮＤＦ３が形成される。これらのｎ＋型不純物拡散領域ＮＤＦ１～ＮＤＦ３は、ソース領域およびドレイン領域、あるいは、ＭＯＳ容量の引出電極部を高濃度化するために形成される。
　次に、パターニングしたレジスト膜ＦＲ１３を除去した後、図２９に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１４を塗布する。そして、塗布したレジスト膜ＦＲ１４に対して露光・現像を施すことにより、レジスト膜ＦＲ１４をパターニングする。パターニングは、領域ＡＲ３のソース形成領域およびドレイン形成領域を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１４をマスクにしたイオン注入法により、領域ＡＲ３のソース形成領域およびドレイン形成領域にボロン（Ｂ）などのｐ型不純物を導入する。これにより、領域ＡＲ３においては、ソース形成領域およびドレイン形成領域に、ｐ＋型不純物拡散領域ＰＤＦを形成することができる。この結果、領域ＡＲ３においては、左側に形成されたｐ－型不純物拡散領域ＬＰＬＤと、このｐ－型不純物拡散領域ＬＰＬＤの外側に形成されたｐ＋型不純物拡散領域ＰＤＦによりソース領域が形成され、右側に形成されたｐ－型不純物拡散領域ＬＰＬＤと、このｐ－型不純物拡散領域ＬＰＬＤの外側に形成されたｐ＋型不純物拡散領域ＰＤＦによりドレイン領域が形成される。このｐ＋型不純物拡散領域ＰＤＦは、ソース領域およびドレイン領域を高濃度化するために形成される。
　続いて、パターニングしたレジスト膜ＦＲ１４を除去した後、図３０に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１５を塗布する。そして、塗布したレジスト膜ＦＲ１５に対して露光・現像を施すことにより、レジスト膜ＦＲ１５をパターニングする。パターニングは、領域ＡＲ４に形成されている抵抗素子ＲＰ上を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１５をマスクにしたイオン注入法により、領域ＡＲ４に形成されている抵抗素子ＲＰ内にボロン（Ｂ）などのｐ型不純物を導入する。これにより、抵抗素子ＲＰの抵抗値が決定される。
　次に、パターニングしたレジスト膜ＦＲ１５を除去し、ゲート電極Ｇ１～Ｇ３、電極ＥＬ１および抵抗素子ＲＰ上に形成されていたキャップ絶縁膜ＨＬＤを除去した後、図３１に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１６を塗布する。そして、塗布したレジスト膜ＦＲ１６に対して露光・現像を施すことにより、レジスト膜ＦＲ１６をパターニングする。パターニングは、領域ＡＲ１に形成されているＬＤＭＯＳＦＥＴのドレイン領域、および、領域ＡＲ４に形成されている抵抗素子ＲＰの引出部以外の領域だけを覆うように行なわれる。
　その後、ＳＯＩ基板上にコバルト膜を形成する。このとき、ゲート電極Ｇ１～Ｇ３、電極ＥＬ１および抵抗素子ＲＰの一部に直接接するようにコバルト膜が形成される。同様に、領域ＡＲ１に形成されているソース領域を構成するｎ＋型不純物拡散領域ＮＤＦ１、領域ＡＲ２に形成されているｎ＋型不純物拡散領域ＮＤＦ２、領域ＡＲ３に形成されているｐ＋型不純物拡散領域ＰＤＦ、領域ＡＲ４に形成されている抵抗素子ＲＰの引出部、および、領域ＡＲ５に形成されているｎ＋型不純物拡散領域ＮＤＦ３にもコバルト膜が直接接する。
　コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、図３２に示すように、例えば、領域ＡＲ１においては、ゲート電極Ｇ１を構成するｎ型ポリシリコン膜ＰＦ（Ｎ）とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ１は、ｎ型ポリシリコン膜ＰＦ（Ｎ）とシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、ゲート電極Ｇ１の低抵抗化のために形成される。同様に、領域ＡＲ１においては、上述した熱処理により、ソース領域を構成するｎ＋型不純物拡散領域ＮＤＦ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、ソース領域においても低抵抗化を図ることができる。
　同様に、例えば、領域ＡＲ２においては、ゲート電極Ｇ２を構成するｎ型ポリシリコン膜ＰＦ（Ｎ）とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ２は、ｎ型ポリシリコン膜ＰＦ（Ｎ）とシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、ゲート電極Ｇ２の低抵抗化のために形成される。同様に、領域ＡＲ２においては、上述した熱処理により、ｎ＋型不純物拡散領域ＮＤＦ２の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、ソース領域あるいはドレイン領域においても低抵抗化を図ることができる。
　また、例えば、領域ＡＲ３においては、ゲート電極Ｇ３を構成するｐ型ポリシリコン膜ＰＦ（Ｐ）とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ３は、ｐ型ポリシリコン膜ＰＦ（Ｐ）とシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、ゲート電極Ｇ３の低抵抗化のために形成される。同様に、領域ＡＲ３においては、上述した熱処理により、ｐ＋型不純物拡散領域ＰＤＦの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、ソース領域あるいはドレイン領域においても低抵抗化を図ることができる。
　さらに、例えば、領域ＡＲ４においては、抵抗素子ＲＰの引出部で、ポリシリコン膜とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬが形成される。また、例えば、領域ＡＲ５においては、電極ＥＬ１を構成するｎ型ポリシリコン膜ＰＦ（Ｎ）とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、電極ＥＬ１は、ｎ型ポリシリコン膜ＰＦ（Ｎ）とシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、電極ＥＬ１の低抵抗化のために形成される。同様に、領域ＡＲ５においては、上述した熱処理により、ｎ＋型不純物拡散領域ＮＤＦ３の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、ＭＯＳ容量の引出電極部においても低抵抗化を図ることができる。
　そして、未反応のコバルト膜は、ＳＯＩ基板上から除去される。なお、本実施の形態１では、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルプラチナシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＳＬを形成するようにしてもよい。以上のようにして、例えば、ＳＯＩ基板の領域ＡＲ１にＬＤＭＯＳＦＥＴを形成し、ＳＯＩ基板の領域ＡＲ２に制御用ｎチャネル型ＭＯＳＦＥＴを形成することができる。また、ＳＯＩ基板の領域ＡＲ３に制御用ｐチャネル型ＭＯＳＦＥＴを形成し、ＳＯＩ基板の領域ＡＲ４に抵抗素子ＲＰを形成することができる。さらに、ＳＯＩ基板の領域ＡＲ５に容量素子（ＭＯＳ容量）を形成することができる。
　次に、配線工程について図面を参照しながら説明する。図３３に示すように、ＳＯＩ基板の主面上に窒化シリコン膜ＳＮを形成し、この窒化シリコン膜ＳＮ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成される。その後、層間絶縁膜ＩＬ１の表面を、例えばＣＭＰ（Chemical　Mechanical　Polishing）法を使用して平坦化する。
　続いて、図３４に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。例えば、図３４では、ＬＤＭＯＳＦＥＴのソース領域とドレイン領域、制御用ｎチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域、制御用ｐチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域、抵抗素子ＲＰの引出部、および、容量素子の電極ＥＬ１に接続するコンタクトホールＣＮＴが図示されている。なお、図３４では、図示されていないが、ゲート電極Ｇ１～Ｇ３にもコンタクトホールＣＮＴが接続される。
　次に、図３５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、領域ＡＲ１に形成されているＬＤＭＯＳＦＥＴの横側に貫通電極用ビアＶＡを形成する。この貫通電極用ビアＶＡは、層間絶縁膜ＩＬ１、窒化シリコン膜ＳＮ、素子分離領域ＳＴＩ、シリコン層ＳＩ、および、埋め込み絶縁層ＢＯＸを貫通して、支持基板１ＨＳに達するように形成される。
　その後、図３６に示すように、コンタクトホールＣＮＴの底面および内壁と貫通電極用ビアＶＡの底面および内壁とを含む層間絶縁膜ＩＬ１上に、チタン／窒化チタン膜（チタン膜とこのチタン膜上に形成された窒化チタン膜）を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
　そして、コンタクトホールＣＮＴおよび貫通電極用ビアＶＡを埋め込むように、ＳＯＩ基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧおよび貫通電極ＴＳＶを形成することができる。
　続いて、図３７に示すように、プラグＰＬＧおよび貫通電極ＴＳＶを形成した層間絶縁膜ＩＬ１上に、例えば、アルミニウム膜からなる金属膜ＭＦ１を形成し、この金属膜ＭＦ１上に窒化シリコン膜ＳＮ２を形成する。さらに、この窒化シリコン膜ＳＮ２上に窒化チタン膜ＴＮを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化チタン膜ＴＮをパターニングする。このパターニングされた窒化チタン膜ＴＮは、ＭＩＭ（Metal Insulator Metal）容量の上部電極（電極ＥＬ３）となり、この窒化チタン膜ＴＮの寸法形状によってＭＩＭ容量の容量値が決定される。
　次に、図３８に示すように、窒化シリコン膜ＳＮ２を除去した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、露出した金属膜ＭＦ１をパターニングする。これにより、層間絶縁膜ＩＬ１上に複数の第１層配線Ｌ１を形成することができる。これらの複数の第１層配線Ｌ１のうちの一部の第１層配線Ｌ１によって、ＬＤＭＯＳＦＥＴのソース領域と貫通電極ＴＳＶが電気的に接続される。具体的には、図３８に示すように、領域ＡＲ１において、ＬＤＭＯＳＦＥＴのソース領域（ｎ＋型不純物拡散領域ＮＤＦ１）は、プラグＰＬＧ→第１層配線Ｌ１→貫通電極ＴＳＶの経路で貫通電極ＴＳＶと電気的に接続される。また、領域ＡＲ５においては、第１層配線Ｌ１と同層で電極ＥＬ２が形成される。これにより、領域ＡＲ５では、電極ＥＬ２と電極ＥＬ３と、これらの電極ＥＬ２と電極ＥＬ３で挟まれた窒化シリコン膜よりなる容量絶縁膜ＣＩＬによって、ＭＩＭ容量が形成される。
　続いて、図３９に示すように、第１層配線Ｌ１およびＭＩＭ容量を形成した層間絶縁膜ＩＬ１上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２を貫通して、例えば、第１層配線Ｌ１に達するビアＶＡ２を形成する。
　そして、図４０に示すように、ビアＶＡ２を埋め込むように、ＳＯＩ基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ２上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧ２を形成することができる。その後、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上に、例えば、アルミニウム膜からなる金属膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜をパターニングする。これにより、層間絶縁膜ＩＬ２上に複数の第２層配線Ｌ２およびインダクタＣＯＬを形成することができる。例えば、図４０では、領域ＡＲ１～ＡＲ５に第２層配線Ｌ２が形成され、領域ＡＲ６にインダクタＣＯＬが形成されている。
　次に、図４１に示すように、第２層配線Ｌ２を形成した層間絶縁膜ＩＬ２上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ３を形成し、この層間絶縁膜ＩＬ３上に、例えば、窒化シリコン膜からなる表面保護膜（パッシベーション膜）ＰＡＳを形成する。層間絶縁膜ＩＬ３を構成する酸化シリコン膜や、表面保護膜ＰＡＳを構成する窒化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができる。
　その後、図４２に示すように、支持基板１ＨＳの裏面を研削する。具体的には、支持基板１ＨＳの裏面から貫通電極ＴＳＶの底部が露出するまで裏面研削を実施する。そして、支持基板１ＨＳの裏面に貫通電極ＴＳＶが露出した状態で、支持基板１ＨＳの裏面に裏面電極ＢＥを形成する。この裏面電極ＢＥは、例えば、金膜から形成されており、例えば、蒸着法を使用することにより形成することができる。このようにして、本実施の形態１における半導体装置を製造することができる。
　以上のように、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、ＳＯＩ基板を使用することによる寄生容量の低減（第１特徴点）と、支持基板１ＨＳの高抵抗化（第２特徴点）とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。さらに、本実施の形態１では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶを設ける構成（第３特徴点）により、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態１によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。
　（実施の形態２）
　前記実施の形態１では、シリコン層に形成されるウェルの抵抗率よりも抵抗率が高い支持基板１ＨＳを含むＳＯＩ基板を使用して、このＳＯＩ基板のウェル上にＬＤＭＯＳＦＥＴを形成し、かつ、ＬＤＭＯＳＦＥＴのソース領域と支持基板１ＨＳの裏面に形成される裏面電極ＢＥとを電気的に接続するための貫通電極ＴＳＶを設ける例について説明した。本実施の形態２では、ウェルの抵抗率よりも抵抗率が低い支持基板を含むＳＯＩ基板を使用し、かつ、ＳＯＩ基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設ける例について説明する。
　＜実施の形態２におけるＬＤＭＯＳＦＥＴのデバイス構造＞
　本実施の形態２におけるＬＤＭＯＳＦＥＴのデバイス構造は、図７に示す前記実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図４３は、本実施の形態２におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。図４３において、本実施の形態２の特徴は、ＳＯＩ基板を構成する支持基板１ＬＳの抵抗率が低抵抗（～ｍΩ・ｃｍ）となっている点と、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＬＳに達し、かつ、裏面電極ＢＥとは電気的に接続されない埋め込み電極ＢＲＥが設けられている点である。具体的に、本実施の形態２において、支持基板１ＬＳの抵抗率は、ＬＤＭＯＳＦＥＴが形成されているｐ型ウェルＰＷの抵抗率よりも低抵抗率となっている。なお、支持基板１ＬＳは、抵抗率が～ｍΩ・ｃｍ（ｍΩのオーダ）の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板１ＬＳを構成する場合、支持基板１ＬＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも高くなるように形成される。
　まず、図４４は、本実施の形態２において、ドレイン領域と支持基板１ＬＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＬＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＬＳが直列接続されることになる。
　図４３に示す本実施の形態２におけるＬＤＭＯＳＦＥＴにおいて、図４４に示すように、ドレイン領域と支持基板１ＬＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値をさらに小さくすることができる。つまり、本実施の形態２におけるＬＤＭＯＳＦＥＴにおいても、前記実施の形態１におけるＬＤＭＯＳＦＥＴと同様に、寄生容量の容量値を充分に小さくすることができることから、高周波信号の漏洩を抑制することができる。このように本実施の形態２においても、前記実施の形態１と同様に、ＳＯＩ基板にＬＤＭＯＳＦＥＴを形成することにより、ドレイン領域と支持基板１ＬＳの間に形成される寄生容量を充分に小さくすることができる。これにより、ドレイン領域から支持基板１ＬＳへ高周波信号が漏洩することを抑制することができ、この結果、ＬＤＭＯＳＦＥＴでの電力利得を向上させることができる。
　ここで、前記実施の形態１では、支持基板１ＨＳの抵抗率を高くしている。つまり、前記実施の形態１では、支持基板１ＨＳの抵抗ＲＨＳの抵抗値を大きくしている。これにより、前記実施の形態１によれば、抵抗ＲＨＳで高周波信号を減衰させることができるため、支持基板１ＨＳへの高周波信号の漏洩を、さらに抑制することができる。これに対し、本実施の形態２では、支持基板１ＬＳの抵抗率を低くしている。すなわち、本実施の形態２では、支持基板１ＬＳの抵抗ＲＬＳの抵抗値が小さくなっている。したがって、本実施の形態２によれば、支持基板１ＬＳの抵抗ＲＬＳによる高周波信号の減衰効果は弱まることになる。つまり、高周波信号の漏洩を効率良く減衰させるためには、前記実施の形態１にように、支持基板の抵抗値が大きい方が望ましいことになる。それにもかかわらず、本実施の形態２において、支持基板１ＬＳの抵抗値を小さくしているのは、以下に示す理由による。
　図４３に示すように、本実施の形態２では、前記実施の形態１のようにＳＯＩ基板を貫通して裏面電極ＢＥと直接接続される貫通電極ＴＳＶではなく、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＬＳに達するが、裏面電極ＢＥとは電気的に接続されない埋め込み電極ＢＲＥを設けている。これは、貫通電極ＴＳＶを形成する場合、貫通電極ＴＳＶの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極ＢＲＥの場合、貫通電極ＴＳＶよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態２で、貫通電極ＴＳＶの代わりに埋め込み電極ＢＲＥを使用しているのは、加工の容易性を考慮しているからである。
　ところが、加工の容易性を考慮して埋め込み電極ＢＲＥを使用する場合に、支持基板１ＬＳとして高抵抗基板を使用することにすると、埋め込み電極ＢＲＥと裏面電極ＢＥが直接接触していないため、ＬＤＭＯＳＦＥＴのソース領域は、プラグＰＬＧ→第１層配線Ｌ１→埋め込み電極ＢＲＥ→高抵抗基板（支持基板１ＬＳ）を介して裏面電極ＢＥと電気的に接続されることになる。つまり、ＬＤＭＯＳＦＥＴのソース領域と裏面電極ＢＥとを接続する際のソース接続抵抗が大きくなってしまう。言い換えれば、ソースインピーダンスが大きくなってしまう。この場合、前記実施の形態１で説明したように、電力利得がソースインピーダンスに反比例することから、加工の容易性を考慮して埋め込み電極ＢＲＥを使用する場合に、支持基板１ＬＳとして高抵抗基板を使用すると、電力利得の低下を招くことになるのである。そこで、本実施の形態２のように、加工の容易性から埋め込み電極ＢＲＥを使用する場合には、ソース接続抵抗（ソースインピーダンス）を低減する観点から、支持基板１ＬＳを抵抗値の低い低抵抗基板から構成しているのである。以上のように、前記実施の形態１では、貫通電極ＴＳＶの加工困難性はあるものの、ＳＯＩ基板を使用することによる寄生容量の低減と、支持基板１ＨＳの高抵抗化とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を効果的に抑制し、かつ、貫通電極ＴＳＶを採用することによるソースインピーダンスの低減を効果的に実現する技術的思想ということができる。これに対し、本実施の形態２では、埋め込み電極ＢＲＥを採用することによる加工容易性の向上を図ることができるとともに、支持基板１ＬＳの低抵抗化による高周波信号の漏洩は増加するものの、ＳＯＩ基板を使用することによる寄生容量の低減により、高周波信号の漏洩を充分に抑制でき、かつ、ソースインピーダンスの低減を効果的に実現する技術的思想ということができる。
　＜実施の形態２における半導体装置の製造方法＞
　本実施の形態２における半導体装置は、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。なお、本実施の形態２における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様の構成をしているため、主に相違点を中心に説明する。
　まず、図１２～図３４までは、前記実施の形態１と同様である。ここで、本実施の形態２で使用する支持基板１ＬＳは、抵抗率が～ｍΩ・ｃｍ（ｍΩのオーダ）以下の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から構成することができる。
　続いて、図４５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、領域ＡＲ１に形成されているＬＤＭＯＳＦＥＴの横側に埋め込み電極用ビアＶＡ３を形成する。この埋め込み電極用ビアＶＡ３は、層間絶縁膜ＩＬ１、窒化シリコン膜ＳＮ、素子分離領域ＳＴＩ、シリコン層ＳＩ、および、埋め込み絶縁層ＢＯＸを貫通して、支持基板１ＬＳに達するように形成される。ここで、本実施の形態２で形成される埋め込み電極用ビアＶＡ３の深さは、前記実施の形態１で形成される貫通電極用ビアＶＡ（図３５参照）の深さよりも浅くなっている。このため、本実施の形態２で形成される埋め込み電極用ビアＶＡ３の加工性は、前記実施の形態１で形成される貫通電極用ビアＶＡの加工性よりも容易となる利点が得られる。
　次に、図４６に示すように、コンタクトホールＣＮＴの底面および内壁と、埋め込み電極用ビアＶＡ３の底面および内壁とを含む層間絶縁膜ＩＬ１上に、チタン／窒化チタン膜（チタン膜とこのチタン膜上に形成された窒化チタン膜）を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
　そして、コンタクトホールＣＮＴおよび埋め込み電極用ビアＶＡ３を埋め込むように、ＳＯＩ基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧおよび埋め込み電極ＢＲＥを形成することができる。
　その後は、図３７～図４１までは、前記実施の形態１と同様である。そして、埋め込み電極ＢＲＥの底面が支持基板１ＬＳの裏面から露出しない状態で、支持基板１ＬＳの裏面に、例えば、金膜からなる裏面電極ＢＥを形成する。このようにして、本実施の形態２における半導体装置を製造することができる。
　（実施の形態３）
　本実施の形態３では、ウェルの抵抗率よりも抵抗率が高い支持基板を含むＳＯＩ基板を使用し、かつ、ＳＯＩ基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設けるとともに、半導体チップの表面にバンプ電極を設ける例について説明する。
　＜実施の形態３におけるＬＤＭＯＳＦＥＴのデバイス構造＞
　本実施の形態３におけるＬＤＭＯＳＦＥＴのデバイス構造は、図７に示す前記実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図４７は、本実施の形態３におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。図４７において、本実施の形態３の特徴は、ＳＯＩ基板を構成する支持基板１ＨＳの抵抗率が高抵抗（５００Ω・ｃｍ以上）となっている点と、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＨＳに達し、かつ、支持基板１ＨＳの裏面に達しない埋め込み電極ＢＲＥが設けられている点と、半導体チップの表面にバンプ電極が設けられている点である。具体的に、本実施の形態３において、支持基板１ＨＳの抵抗率は、ＬＤＭＯＳＦＥＴが形成されているｐ型ウェルの抵抗率よりも高抵抗率となっている。なお、支持基板１ＨＳは、抵抗率が５００Ω・ｃｍ以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板１ＨＳを構成する場合、支持基板１ＨＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも低くなるように形成される。
　まず、図４８は、本実施の形態３において、ドレイン領域と支持基板１ＨＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＨＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＨＳが直列接続されることになる。
　図４７に示す本実施の形態３におけるＬＤＭＯＳＦＥＴにおいて、図４８に示すように、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値をさらに小さくすることができる。つまり、本実施の形態３におけるＬＤＭＯＳＦＥＴにおいても、前記実施の形態１におけるＬＤＭＯＳＦＥＴと同様に、寄生容量の容量値を充分に小さくすることができることから、高周波信号の漏洩を抑制することができる。このように本実施の形態３においても、前記実施の形態１と同様に、ＳＯＩ基板にＬＤＭＯＳＦＥＴを形成することにより、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量を充分に小さくすることができる。これにより、ドレイン領域から支持基板１ＨＳへ高周波信号が漏洩することを抑制することができ、この結果、ＬＤＭＯＳＦＥＴでの電力利得を向上させることができる。
　さらに、本実施の形態３では、支持基板１ＨＳの抵抗率を高くしている。つまり、図４８に示す抵抗ＲＨＳの抵抗値を大きくしていることに本実施の形態３における特徴がある。これにより、抵抗ＲＨＳで高周波信号を減衰させることができるため、支持基板１ＨＳへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態３のように、支持基板１ＨＳの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態３では、支持基板１ＨＳの抵抗率は、ｐ型ウェルＰＷの抵抗率よりも高くなっている。例えば、ｐ型ウェルＰＷの抵抗率は、１０Ω・ｃｍ～２０Ω・ｃｍであるのに対し、支持基板１ＨＳの抵抗率は、５００Ω・ｃｍ以上となっている。このように、本実施の形態３におけるＬＤＭＯＳＦＥＴにおいても、ＳＯＩ基板を使用することによる寄生容量の低減と、支持基板１ＨＳの高抵抗化とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。
　一方、本実施の形態３では、図４７に示すように、ＳＯＩ基板を貫通して裏面電極ＢＥと直接接続される貫通電極ＴＳＶではなく、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＨＳに達するが、支持基板１ＨＳを貫通しない埋め込み電極ＢＲＥを設けている。これは、貫通電極ＴＳＶを形成する場合、貫通電極ＴＳＶの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極ＢＲＥの場合、貫通電極ＴＳＶよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態３で、貫通電極ＴＳＶの代わりに埋め込み電極ＢＲＥを使用しているのは、加工の容易性を考慮しているからである。
　ところが、加工の容易性を考慮して埋め込み電極ＢＲＥを使用する場合に、支持基板１ＨＳとして高抵抗基板を使用することにすると、例えば、支持基板１ＨＳの裏面に裏面電極を形成して、この裏面電極からＬＤＭＯＳＦＥＴのソース領域に基準電位を供給する構成を取ると、高抵抗な支持基板１ＨＳによってソース接続抵抗が大きくなってしまう。言い換えれば、ソースインピーダンスが大きくなってしまう。この場合、前記実施の形態１で説明したように、電力利得がソースインピーダンスに反比例することから、加工の容易性を考慮して埋め込み電極ＢＲＥを使用する場合に、支持基板１ＬＳとして高抵抗基板を使用すると、電力利得の低下を招くことになるのである。
　そこで、本実施の形態３では、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制するため、支持基板１ＨＳの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極を採用することを前提とする。そして、支持基板１ＨＳの裏面からＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を取るのではなく、半導体チップの表面にバンプ電極を形成し、このバンプ電極からＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を採用している。
　図４７に示すように、第１層配線Ｌ１が形成された層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２を貫通して第１層配線Ｌ１に達するプラグＰＬＧ２が形成されている。そして、層間絶縁膜ＩＬ２上には、プラグＰＬＧ２と電気的に接続される第２層配線Ｌ２が形成されている。さらに、本実施の形態３では、第２層配線Ｌ２を形成した層間絶縁膜ＩＬ２を覆うように表面保護膜ＰＡＳが形成されており、この表面保護膜ＰＡＳに開口部が形成され、第２層配線Ｌ２の一部（パッド）が露出している。そして、この露出した第２層配線Ｌ２の一部（パッド）上に半球形状のバンプ電極ＢＭＰが形成されている。このバンプ電極ＢＭＰは、例えば、半田や金から形成される。このように構成されている本実施の形態３における半導体装置では、ＬＤＭＯＳＦＥＴのソース領域は、プラグＰＬＧ→第１層配線Ｌ１→プラグＰＬＧ２→第２層配線Ｌ２（パッド）を介してバンプ電極ＢＭＰと電気的に接続されることになる。
　ここで、図４７に示すＬＤＭＯＳＦＥＴ、配線およびバンプ電極ＢＭＰを形成した半導体チップは、バンプ電極ＢＭＰによって配線基板と接続される。この場合、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）を半導体チップの表面に形成されるパッドと多層配線を介して接続し、半導体チップが搭載される配線基板とパッドとをワイヤ（金線）で接続する必要がなくなる。すなわち、ワイヤを使用してｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位（ＧＮＤ電位）を供給する場合、ワイヤによる寄生インダクタンスが生じ、ＬＤＭＯＳＦＥＴにおける電力利得が低下してしまうことになる。これに対し、本実施の形態３におけるＬＤＭＯＳＦＥＴでは、バンプ電極ＢＭＰによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と配線基板とを電気的に接続することにより、バンプ電極ＢＭＰからｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給する構成を取っている。この結果、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、寄生インダクタンスが大きくなるワイヤを使用する必要がなくなるので、本実施の形態３におけるＬＤＭＯＳＦＥＴによれば、ソースインピーダンスを小さくすることができる。このことから、本実施の形態３におけるＬＤＭＯＳＦＥＴによれば、電力利得の低下を抑制することができるのである。このように、本実施の形態３では、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制するため、支持基板１ＨＳの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極を採用している。これにより、電力利得の向上と加工容易性を両立させることができる。一方、この構造で、支持基板１ＨＳの裏面からＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を取ると、ソース接続抵抗（ソースインピーダンス）が大きくなって、電力利得が低下してしまうが、本実施の形態３では、半導体チップの表面にバンプ電極ＢＭＰを形成し、このバンプ電極ＢＭＰからＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を採用しているので、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。
　ここで、疑問となるのが、そもそも、バンプ電極ＢＭＰを使用して配線基板と半導体チップを接続する場合には、埋め込み電極ＢＲＥが不要であるように考えられる点である。確かに、本実施の形態３では、ＬＤＭＯＳＦＥＴのソース領域に基準電位を供給する観点からは、埋め込み電極ＢＲＥは不要であるように考えられるが、埋め込み電極ＢＲＥには、別の機能があるのである。例えば、ＬＤＭＯＳＦＥＴからは熱が発生するが、本実施の形態３によれば、ＬＤＭＯＳＦＥＴのソース領域と埋め込み電極ＢＲＥが接続されており、かつ、埋め込み電極ＢＲＥ自体は、熱伝導率の良好な金属から構成されているので、ＬＤＭＯＳＦＥＴで発生した熱を、埋め込み電極ＢＲＥを介して効率良く放散させることができるのである。すなわち、本実施の形態３において、埋め込み電極ＢＲＥは、主に、ＬＤＭＯＳＦＥＴで発生した熱の放熱効率を向上させる機能を有しているのである。
　以上のように、本実施の形態３における半導体装置によれば、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制するため、支持基板１ＨＳの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極ＢＲＥを採用している。これにより、電力利得の向上と加工容易性を両立させることができるとともに、放熱効率の向上も図ることができる。一方、本実施の形態３では、半導体チップの表面にバンプ電極ＢＭＰを形成し、このバンプ電極ＢＭＰからＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を採用しているので、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。特に、本実施の形態３では、半導体チップと配線基板との接続にワイヤを使用せずに、バンプ電極ＢＭＰを使用しているので、配線基板にワイヤ接続領域を確保する必要がなくなる。この結果、本実施の形態３によれば、半導体装置の小型化も実現することができる。
　＜実施の形態３における半導体装置の製造方法＞
　本実施の形態３における半導体装置は、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。なお、本実施の形態３における半導体装置の製造方法は、前記実施の形態２における半導体装置の製造方法とほぼ同様の構成をしているため、主に相違点を中心に説明する。
　図４９に示すように、第２層配線Ｌ２を形成した後、この第２層配線Ｌ２を形成した層間絶縁膜ＩＬ２上に、例えば、窒化シリコン膜からなる表面保護膜ＰＡＳを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜ＰＡＳに開口部を形成する。この開口部の底部に第２層配線Ｌ２の一部（パッド）が露出する。続いて、図５０に示すように、例えば、半田印刷法を使用することにより、表面保護膜ＰＡＳに形成された開口部にバンプ電極ＢＭＰを形成する。その後、熱処理（リフロー）を施すことにより、半球形状のバンプ電極ＢＭＰを形成する。このようにして、本実施の形態３における半導体装置を製造することができる。
　（実施の形態４）
　前記実施の形態１～３では、アンプ用電界効果トランジスタとして、ＬＤＭＯＳＦＥＴを使用する例について説明したが、本実施の形態４では、アンプ用電界効果トランジスタとして、ＭＯＳＦＥＴを使用する例について説明する。なお、アンプ用電界効果トランジスタとして使用されるＭＯＳＦＥＴを本明細書では、ＲＦ－ＭＯＳＦＥＴと呼ぶことにする。
　＜実施の形態４におけるＲＦ－ＭＯＳＦＥＴのデバイス構造＞
　図５１は、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴのデバイス構造を示す断面図である。図５１において、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴは、まず、ＳＯＩ基板上に形成されている。具体的に、ＳＯＩ基板は、支持基板１ＨＳと、この支持基板１ＨＳ上に形成された埋め込み絶縁層ＢＯＸと、この埋め込み絶縁層ＢＯＸ上に形成されたシリコン層（ＳＯＩ層）ＳＩから形成されている。このシリコン層ＳＩには、素子分離領域ＳＴＩが形成されている。そして、この素子分離領域ＳＴＩで区画された活性領域にｐ型ウェル（ボディ領域）ＰＷが形成されており、このｐ型ウェルＰＷ上にＲＦ－ＭＯＳＦＥＴが形成されている。
　本実施の形態４におけるＲＦ－ＭＯＳＦＥＴは、まず、ＳＯＩ基板上にゲート絶縁膜ＧＯＸを有し、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１を有している。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜ＧＯＸは、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。ゲート電極Ｇ１は、ゲート絶縁膜ＧＯＸ上に直接接触するように形成されたポリシリコン膜と、このポリシリコン膜の表面に形成されたシリサイド膜から形成されている。本実施の形態４では、ポリシリコン膜の表面に、ゲート電極Ｇ１の低抵抗化を図るため、シリサイド膜を形成している。このシリサイド膜は、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
　続いて、ゲート電極Ｇ１の両側の側壁には、例えば、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
　ｐ型ウェルＰＷには、ゲート電極Ｇ１に整合するように、一対のｎ－型不純物拡散領域ＬＮＬＤが形成されている。すなわち、ｐ型ウェルＰＷ内に離間して、一対のｎ－型不純物拡散領域ＬＮＬＤが形成され、この一対のｎ－型不純物拡散領域ＬＮＬＤで挟まれた領域がチャネル形成領域となる。そして、このチャネル形成領域上にゲート絶縁膜ＧＯＸが形成されていることになる。
　続いて、ｎ－型不純物拡散領域ＬＮＬＤの外側領域（ゲート電極Ｇ１から離れる側）にｎ＋型不純物拡散領域ＮＤＦ１が形成されており、このｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜が形成されている。このとき、ｎ＋型不純物拡散領域ＮＤＦ１の不純物濃度は、ｎ－型不純物拡散領域ＬＮＬＤの不純物濃度よりも大きくなっており、左側のｎ－型不純物拡散領域ＬＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１によってソース領域が形成される。そして、このソース領域の低抵抗化を図るため、ｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜が形成されている。同様に、右側のｎ－型不純物拡散領域ＬＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１によってドレイン領域が形成される。そして、このドレイン領域の低抵抗化を図るため、ｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜が形成されている。これらのシリサイド膜も、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
　このように構成された本実施の形態４におけるＲＦ－ＭＯＳＦＥＴ上には、窒化シリコン膜ＳＮおよび酸化シリコン膜の積層膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するコンタクトホールが形成されている。このコンタクトホールには、例えばバリア膜とタングステン膜からなるプラグＰＬＧが埋め込まれている。
　プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えばアルミニウム膜からなる第１層配線Ｌ１が形成され、この第１層配線Ｌ１を覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２には、第１層配線Ｌ１へ貫通する接続孔が形成されており、この接続孔にプラグＰＬＧ２が埋め込まれている。そして、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上には、第２層配線Ｌ２が形成されている。この第２層配線Ｌ２より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図５１では省略する。
　さらに、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴでは、図５１に示すように、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）が支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと電気的に接続されている。つまり、本実施の形態４では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面とを接続する貫通電極ＴＳＶが設けられており、この貫通電極ＴＳＶは、層間絶縁膜ＩＬ１およびＳＯＩ基板を貫通するように構成されている。この貫通電極ＴＳＶによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）は、プラグＰＬＧ→第１層配線Ｌ１→貫通電極ＴＳＶを介して支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと電気的に接続されている。これにより、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴにおいては、支持基板１ＨＳの裏面に形成されている裏面電極ＢＥから基準電位（ＧＮＤ電位）をｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に供給することができるように構成されている。
　＜本実施の形態４におけるＲＦ－ＭＯＳＦＥＴの特徴＞
　本実施の形態４におけるＲＦ－ＭＯＳＦＥＴの特徴について説明する。まず、図５１に示すように、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴの特徴点は、ＳＯＩ基板上にＲＦ－ＭＯＳＦＥＴを形成している点にある。これにより、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴによれば、高周波信号の漏洩を抑制することができる。
　まず、図５２は、本実施の形態４において、ドレイン領域と支持基板１ＨＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＨＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＨＳが直列接続されることになる。このとき、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴでは、接合容量Ｃｊｓが充分に小さくなる。
　なぜなら、ＳＯＩ基板上に形成されている本実施の形態４におけるＲＦ－ＭＯＳＦＥＴが完全空乏型ＭＯＳＦＥＴとなっているからである。ここで、完全空乏型ＭＯＳＦＥＴとは、オン動作時にｐ型ウェルＰＷ（ボディ領域）全体が空乏化されるＭＯＳＦＥＴとして定義される。本実施の形態４では、ＳＯＩ基板上にＲＦ－ＭＯＳＦＥＴを形成しているが、ＳＯＩ基板において、埋め込み絶縁層ＢＯＸの厚さに比べて、シリコン層ＳＩの厚さが充分に薄くなっている。この結果、まず、シリコン層ＳＩに形成された素子分離領域ＳＴＩが埋め込み絶縁層ＢＯＸにまで達して、ＲＦ－ＭＯＳＦＥＴが形成される活性領域が素子分離領域ＳＴＩと埋め込み絶縁層ＢＯＸによって完全に分離される。そして、シリコン層ＳＩにｐ型ウェルＰＷが形成され、このｐ型ウェルＰＷ上にＲＦ－ＭＯＳＦＥＴが形成されているが、シリコン層ＳＩの厚さが充分に薄いため、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴは完全空乏型ＭＯＳＦＥＴとなる。ここで、完全空乏型ＭＯＳＦＥＴでは、ｐ型ウェルＰＷ全体が空乏化するため、ドレイン領域とｐ型ウェルＰＷの間に形成される接合容量が充分に小さくなるのである。
　さらに、図５１に示す本実施の形態４におけるＲＦ－ＭＯＳＦＥＴにおいて、図５２に示すように、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値をさらに小さくすることができるのである。つまり、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴにおいては、完全空乏化により接合容量Ｃｊｓ自体が小さくなるとともに、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となり、寄生容量の容量値をさらに小さくすることができる。このことから、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴによれば、高周波信号の漏洩を充分に抑制することができるのである。このように本実施の形態４においては、完全空乏化により接合容量Ｃｊｓ自体が小さくなることと、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となることとの相乗効果によって、ドレイン領域から支持基板１ＨＳへ高周波信号が漏洩することを抑制することができ、この結果、ＲＦ－ＭＯＳＦＥＴでの電力利得を向上させることができる。
　さらに、本実施の形態４における特徴点は、支持基板１ＨＳの抵抗率を高くしている点にある。これにより、抵抗ＲＨＳで高周波信号を減衰させることができるため、支持基板１ＨＳへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態４のように、支持基板１ＨＳの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態４では、支持基板１ＨＳの抵抗率は、ｐ型ウェルＰＷの抵抗率よりも高くなっている。例えば、導電型不純物を導入した半導体基板から支持基板１ＨＳを構成する場合、支持基板１ＨＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも低くなるように形成される。
　以上のように、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴによれば、ＳＯＩ基板を使用することによる寄生容量の低減と、支持基板１ＨＳの高抵抗化による相乗効果により、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。このことから、本実施の形態４によるＲＦ－ＭＯＳＦＥＴによれば、電力利得の向上を図ることができる。
　また、本実施の形態４では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶを設ける構成を取っているので、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態４によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。
　＜本実施の形態４における半導体装置の製造方法＞
　本実施の形態４における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。図面において、領域ＡＲ１～領域ＡＲ６を図示しながら説明する。具体的に、領域ＡＲ１は、ＲＦ－ＭＯＳＦＥＴ形成領域を示しており、領域ＡＲ２は、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域を示し、領域ＡＲ３は、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域を示している。また、領域ＡＲ４は、抵抗素子形成領域を示しており、領域ＡＲ５は、容量素子形成領域を示し、領域ＡＲ６は、インダクタ素子形成領域を示している。
　まず、図５３に示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、支持基板１ＨＳと、この支持基板１ＨＳ上に形成された埋め込み絶縁層ＢＯＸと、この埋め込み絶縁層ＢＯＸ上に形成されたシリコン層ＳＩから形成されている。このとき、支持基板１ＨＳの厚さは、例えば、５０μｍ以上１２５μｍ以下であり、埋め込み絶縁層ＢＯＸの厚さは、約４００ｎｍ程度となっている。また、シリコン層ＳＩの厚さは、埋め込み絶縁層ＢＯＸの厚さよりも薄くなっている。このことから、本実施の形態４で使用されるＳＯＩ基板においては、支持基板１ＨＳの厚さ＞埋め込み絶縁層ＢＯＸの厚さ＞シリコン層ＳＩの厚さの関係が成立している。このＳＯＩ基板において、支持基板１ＨＳは、抵抗率が５００Ω・ｃｍ以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から構成することができる。また、埋め込み絶縁層ＢＯＸは、例えば、酸化シリコン層から形成することができ、シリコン層は、例えば、単結晶シリコン層から形成される。
　続いて、図５４に示すように、ＳＯＩ基板のシリコン層に素子分離領域ＳＴＩを形成する。このとき、本実施の形態４では、素子分離領域ＳＴＩが埋め込み絶縁層ＢＯＸに達するように形成される。これにより、完全分離型の素子分離領域ＳＴＩを形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、領域ＡＲ１にｐ型ウェルＰＷを形成し、領域ＡＲ２にｐ型ウェルＶＬＮを形成し、領域ＡＲ３にｎ型ウェルＨＮＷ１を形成し、領域ＡＲ５にｎ型ウェルＨＮＷ２を形成する。そして、ＳＯＩ基板上に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、ゲート絶縁膜ＧＯＸ上にポリシリコン膜、キャップ絶縁膜ＨＬＤ、および反射防止膜ＢＡＲＣを順次形成する。次に、フォトリソグラフィ技術およびエッチング技術を使用することによりポリシリコン膜を加工して、ゲート電極Ｇ１～Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１を形成する。
　続いて、図５５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、領域ＡＲ１においては、ゲート電極Ｇ１に整合して、一対のｎ－型不純物拡散領域ＬＮＬＤを形成する。同様に、領域ＡＲ２においては、ゲート電極Ｇ２に整合して、一対のｎ－型不純物拡散領域ＬＮＬＤ１を形成し、領域ＡＲ３においては、ゲート電極Ｇ３に整合して、一対のｐ－型不純物拡散領域ＬＰＬＤを形成する。さらに、領域ＡＲ５においては、電極ＥＬ１に整合して、一対のｎ－型不純物拡散領域ＬＮＬＤ２を形成する。
　次に、図５６に示すように、ゲート電極Ｇ１～Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１を形成したＳＯＩ基板上に酸化シリコン膜を形成し、この酸化シリコン膜に対して異方性ドライエッチングを施すことにより、サイドウォールＳＷを形成する。具体的に、ゲート電極Ｇ１～Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１のそれぞれの両側の側壁にサイドウォールＳＷが形成される。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、領域ＡＲ１においては、サイドウォールＳＷに整合して、一対のｎ＋型不純物拡散領域ＮＤＦ１を形成する。同様に、領域ＡＲ２においては、サイドウォールＳＷに整合して、一対のｎ＋型不純物拡散領域ＮＤＦ２を形成し、領域ＡＲ３においては、サイドウォールＳＷに整合して、一対のｐ＋型不純物拡散領域ＰＤＦを形成する。さらに、領域ＡＲ５においては、サイドウォールＳＷに整合して、一対のｎ＋型不純物拡散領域ＮＤＦ３を形成する。
　続いて、図５７に示すように、ＳＯＩ基板上にコバルト膜を形成する。このとき、ゲート電極Ｇ１～Ｇ３、電極ＥＬ１および抵抗素子ＲＰの一部に直接接するようにコバルト膜が形成される。同様に、領域ＡＲ１に形成されているｎ＋型不純物拡散領域ＮＤＦ１、領域ＡＲ２に形成されているｎ＋型不純物拡散領域ＮＤＦ２、領域ＡＲ３に形成されているｐ＋型不純物拡散領域ＰＤＦ、領域ＡＲ４に形成されている抵抗素子ＲＰの引出部、および、領域ＡＲ５に形成されているｎ＋型不純物拡散領域ＮＤＦ３にもコバルト膜が直接接する。
　コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。具体的に、ゲート電極Ｇ１～Ｇ３、電極ＥＬ１および抵抗素子ＲＰの一部にシリサイド膜ＳＬが形成される。さらに、領域ＡＲ１においては、ｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜ＳＬが形成され、領域ＡＲ２においては、ｎ＋型不純物拡散領域ＮＤＦ２の表面にシリサイド膜ＳＬが形成される。また、領域ＡＲ３においては、ｐ＋型不純物拡散領域ＰＤＦの表面にシリサイド膜ＳＬが形成され、領域ＡＲ４においては、抵抗素子ＲＰの引出部にシリサイド膜ＳＬが形成される。さらに、領域ＡＲ５においては、ｎ＋型不純物拡散領域ＮＤＦ３の表面にシリサイド膜ＳＬが形成される。なお、本実施の形態４では、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルプラチナシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＳＬを形成するようにしてもよい。
　以上のようにして、例えば、ＳＯＩ基板の領域ＡＲ１にＲＦ－ＭＯＳＦＥＴを形成し、ＳＯＩ基板の領域ＡＲ２に制御用ｎチャネル型ＭＯＳＦＥＴを形成することができる。また、ＳＯＩ基板の領域ＡＲ３に制御用ｐチャネル型ＭＯＳＦＥＴを形成し、ＳＯＩ基板の領域ＡＲ４に抵抗素子ＲＰを形成することができる。さらに、ＳＯＩ基板の領域ＡＲ５に容量素子（ＭＯＳ容量）を形成することができる。
　次に、配線工程について図面を参照しながら説明する。図５８に示すように、ＳＯＩ基板の主面上に窒化シリコン膜ＳＮを形成し、この窒化シリコン膜ＳＮ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成される。その後、層間絶縁膜ＩＬ１の表面を、例えばＣＭＰ法を使用して平坦化する。
　続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。例えば、図５８では、ＲＦ－ＭＯＳＦＥＴのソース領域とドレイン領域、制御用ｎチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域、制御用ｐチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域、抵抗素子ＲＰの引出部、および、容量素子の電極ＥＬ１に接続するコンタクトホールＣＮＴが図示されている。なお、図５８では、図示されていないが、ゲート電極Ｇ１～Ｇ３にもコンタクトホールＣＮＴが接続される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、領域ＡＲ１に形成されているＲＦ－ＭＯＳＦＥＴの横側に貫通電極用ビアＶＡを形成する。この貫通電極用ビアＶＡは、層間絶縁膜ＩＬ１、窒化シリコン膜ＳＮ、素子分離領域ＳＴＩ、および、埋め込み絶縁層ＢＯＸを貫通して、支持基板１ＨＳに達するように形成される。
　その後、図５９に示すように、コンタクトホールＣＮＴの底面および内壁と貫通電極用ビアＶＡの底面および内壁とを含む層間絶縁膜ＩＬ１上に、チタン／窒化チタン膜（チタン膜とこのチタン膜上に形成された窒化チタン膜）を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
　そして、コンタクトホールＣＮＴおよび貫通電極用ビアＶＡを埋め込むように、ＳＯＩ基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧおよび貫通電極ＴＳＶを形成することができる。
　その後は、例えば、図３７～図４２に示す前記実施の形態１と同様にして、例えば、図６０に示すような配線構造を形成することができる。このようにして、本実施の形態４における半導体装置を製造することができる。
　以上のように、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴでは、ＳＯＩ基板を使用することによる寄生容量の低減（完全空乏型ＭＯＳＦＥＴの形成とＳＯＩ容量Ｃ（ＳＯＩ）の直列付加による寄生容量の低減）と、支持基板１ＨＳの高抵抗化とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。さらに、本実施の形態４では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶを設ける構成を取ることにより、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態４におけるＲＦ－ＭＯＳＦＥＴによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態４によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。
　（実施の形態５）
　前記実施の形態４では、シリコン層に形成されるウェルの抵抗率よりも抵抗率が高い支持基板１ＨＳを含むＳＯＩ基板を使用して、このＳＯＩ基板のウェル上にＲＦ－ＭＯＳＦＥＴを形成し、かつ、ＲＦ－ＭＯＳＦＥＴのソース領域と支持基板１ＨＳの裏面に形成される裏面電極ＢＥとを電気的に接続するための貫通電極ＴＳＶを設ける例について説明した。本実施の形態５では、ウェルの抵抗率よりも抵抗率が低い支持基板を含むＳＯＩ基板を使用し、かつ、ＳＯＩ基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設ける例について説明する。
　＜実施の形態５におけるＲＦ－ＭＯＳＦＥＴのデバイス構造＞
　本実施の形態５におけるＲＦ－ＭＯＳＦＥＴのデバイス構造は、図５１に示す前記実施の形態４におけるＲＦ－ＭＯＳＦＥＴのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図６１は、本実施の形態５におけるＲＦ－ＭＯＳＦＥＴのデバイス構造を示す断面図である。図６１において、本実施の形態５の特徴は、ＳＯＩ基板を構成する支持基板１ＬＳの抵抗率が低抵抗（～ｍΩ・ｃｍ）となっている点と、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＬＳに達し、かつ、裏面電極ＢＥとは電気的に接続されない埋め込み電極ＢＲＥが設けられている点である。具体的に、本実施の形態５において、支持基板１ＬＳの抵抗率は、ＲＦ－ＭＯＳＦＥＴが形成されているｐ型ウェルＰＷの抵抗率よりも低抵抗率となっている。なお、支持基板１ＬＳは、抵抗率が～ｍΩ・ｃｍ（ｍΩのオーダ）の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板１ＬＳを構成する場合、支持基板１ＬＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも高くなるように形成される。
　まず、図６２は、本実施の形態５において、ドレイン領域と支持基板１ＬＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＬＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＬＳが直列接続されることになる。
　図６１に示す本実施の形態５におけるＲＦ－ＭＯＳＦＥＴにおいて、図６２に示すように、ドレイン領域と支持基板１ＬＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値を小さくすることができるのである。つまり、本実施の形態５におけるＲＦ－ＭＯＳＦＥＴにおいては、完全空乏化により接合容量Ｃｊｓ自体が小さくなるとともに、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となり、寄生容量の容量値をさらに小さくすることができる。このことから、本実施の形態５におけるＲＦ－ＭＯＳＦＥＴによれば、高周波信号の漏洩を充分に抑制することができるのである。このように本実施の形態５においては、完全空乏化により接合容量Ｃｊｓ自体が小さくなることと、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となることとの相乗効果によって、ドレイン領域から支持基板１ＬＳへ高周波信号が漏洩することを抑制することができ、この結果、ＲＦ－ＭＯＳＦＥＴでの電力利得を向上させることができる。
　また、本実施の形態５では、前記実施の形態４のようにＳＯＩ基板を貫通して裏面電極ＢＥと直接接続される貫通電極ＴＳＶではなく、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＬＳに達するが、裏面電極ＢＥとは電気的に接続されない埋め込み電極ＢＲＥを設けている。これは、貫通電極ＴＳＶを形成する場合、貫通電極ＴＳＶの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極ＢＲＥの場合、貫通電極ＴＳＶよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態５で、貫通電極ＴＳＶの代わりに埋め込み電極ＢＲＥを使用しているのは、加工の容易性を考慮しているからである。
　そして、本実施の形態５のように、加工の容易性から埋め込み電極ＢＲＥを使用する場合には、ソース接続抵抗（ソースインピーダンス）を低減する観点から、支持基板１ＬＳを抵抗値の低い低抵抗基板から構成している。
　以上のように、本実施の形態５では、埋め込み電極ＢＲＥを採用することによる加工容易性の向上を図ることができるとともに、支持基板１ＬＳの低抵抗化による高周波信号の漏洩は増加するものの、ＳＯＩ基板を使用することによる寄生容量の低減（完全空乏型ＭＯＳＦＥＴの形成とＳＯＩ容量Ｃ（ＳＯＩ）の直列付加による寄生容量の低減）により、高周波信号の漏洩を充分に抑制でき、かつ、ソースインピーダンスの低減を効果的に実現することができる。
　なお、本実施の形態５における半導体装置の製造方法は、前記実施の形態４における半導体装置の製造方法や前記実施の形態２における半導体装置の製造方法から類推可能であるため、省略する。
　（実施の形態６）
　本実施の形態６では、ウェルの抵抗率よりも抵抗率が高い支持基板を含むＳＯＩ基板を使用し、かつ、ＳＯＩ基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設けるとともに、半導体チップの表面にバンプ電極を設ける例について説明する。
　＜実施の形態６におけるＲＦ－ＭＯＳＦＥＴのデバイス構造＞
　本実施の形態６におけるＲＦ－ＭＯＳＦＥＴのデバイス構造は、図５１に示す前記実施の形態４におけるＲＦ－ＭＯＳＦＥＴのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図６３は、本実施の形態６におけるＲＦ－ＭＯＳＦＥＴのデバイス構造を示す断面図である。図６３において、本実施の形態６の特徴は、ＳＯＩ基板を構成する支持基板１ＨＳの抵抗率が高抵抗（５００Ω・ｃｍ以上）となっている点と、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＨＳに達し、かつ、支持基板１ＨＳの裏面に達しない埋め込み電極ＢＲＥが設けられている点と、半導体チップの表面にバンプ電極が設けられている点である。具体的に、本実施の形態６において、支持基板１ＨＳの抵抗率は、ＲＦ－ＭＯＳＦＥＴが形成されているｐ型ウェル（ボディ領域）の抵抗率よりも高抵抗率となっている。なお、支持基板１ＨＳは、抵抗率が５００Ω・ｃｍ以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板１ＨＳを構成する場合、支持基板１ＨＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも低くなるように形成される。
　まず、図６４は、本実施の形態６において、ドレイン領域と支持基板１ＨＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＨＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＨＳが直列接続されることになる。
　図６３に示す本実施の形態６におけるＲＦ－ＭＯＳＦＥＴにおいて、図６４に示すように、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値を小さくすることができる。つまり、本実施の形態６におけるＲＦ－ＭＯＳＦＥＴにおいては、完全空乏化により接合容量Ｃｊｓ自体が小さくなるとともに、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となり、寄生容量の容量値をさらに小さくすることができる。このことから、本実施の形態６におけるＲＦ－ＭＯＳＦＥＴによれば、高周波信号の漏洩を充分に抑制することができるのである。このように本実施の形態６においては、完全空乏化により接合容量Ｃｊｓ自体が小さくなることと、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となることとの相乗効果によって、ドレイン領域から支持基板１ＨＳへ高周波信号が漏洩することを抑制することができ、この結果、ＲＦ－ＭＯＳＦＥＴでの電力利得を向上させることができる。
　さらに、本実施の形態６では、支持基板１ＨＳの抵抗率を高くしている。つまり、図６４に示す抵抗ＲＨＳの抵抗値を大きくしていることに本実施の形態６における特徴がある。これにより、抵抗ＲＨＳで高周波信号を減衰させることができるため、支持基板１ＨＳへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態６のように、支持基板１ＨＳの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態６では、支持基板１ＨＳの抵抗率は、５００Ω・ｃｍ以上となっている。このように、本実施の形態６におけるＲＦ－ＭＯＳＦＥＴにおいても、ＳＯＩ基板を使用することによる寄生容量の低減（完全空乏型ＭＯＳＦＥＴの形成とＳＯＩ容量Ｃ（ＳＯＩ）の直列付加による寄生容量の低減）と、支持基板１ＨＳの高抵抗化とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。
　また、本実施の形態６では、前記実施の形態４のようにＳＯＩ基板を貫通して裏面電極ＢＥと直接接続される貫通電極ＴＳＶではなく、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＨＳに達するが、支持基板１ＨＳの裏面に達しない埋め込み電極ＢＲＥを設けている。これは、貫通電極ＴＳＶを形成する場合、貫通電極ＴＳＶの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極ＢＲＥの場合、貫通電極ＴＳＶよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態６で、貫通電極ＴＳＶの代わりに埋め込み電極ＢＲＥを使用しているのは、加工の容易性を考慮しているからである。
　本実施の形態６では、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制するため、支持基板１ＨＳの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極を採用することを前提とする。そして、支持基板１ＨＳの裏面からＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を取るのではなく、半導体チップの表面にバンプ電極を形成し、このバンプ電極からＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を採用している。これにより、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。
　以上のように、本実施の形態６における半導体装置によれば、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制するため、支持基板１ＨＳの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極ＢＲＥを採用している。これにより、電力利得の向上と加工容易性を両立させることができるとともに、放熱効率の向上も図ることができる。一方、本実施の形態６では、半導体チップの表面にバンプ電極ＢＭＰを形成し、このバンプ電極ＢＭＰからＲＦ－ＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を採用しているので、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。特に、本実施の形態６では、半導体チップと配線基板との接続にワイヤを使用せずに、バンプ電極ＢＭＰを使用しているので、配線基板にワイヤ接続領域を確保する必要がなくなる。この結果、本実施の形態６によれば、半導体装置の小型化も実現することができる。
　なお、本実施の形態６における半導体装置の製造方法は、前記実施の形態４における半導体装置の製造方法や前記実施の形態３における半導体装置の製造方法から類推可能であるため、省略する。
　（実施の形態７）
　本実施の形態では、前記実施の形態１で説明したＬＤＭＯＳＦＥＴと、前記実施の形態４で説明したＲＦ－ＭＯＳＦＥＴとを同一のＳＯＩ基板に搭載する例について説明する。
　例えば、図２で説明したように、近年の電力増幅器６では、ＣＤＭＡ方式（３Ｇ系）の信号を増幅する増幅部ＰＡ（ＬＢ１）と、ＧＳＭ方式（２Ｇ系）の信号を増幅する増幅部ＰＡ（ＬＢ２）とを搭載していることが多い。ここで、ＧＳＭ方式（２Ｇ系）の出力電力は、約２Ｗ～３Ｗであり、比較的大きい一方、ＣＤＭＡ方式（３Ｇ系）の出力電力は。約１Ｗ程度であり比較的小さい。したがって、出力電力の大きなＧＳＭ方式（２Ｇ系）の増幅部ＰＡ（ＬＢ２）には、耐圧の大きなＬＤＭＯＳＦＥＴを使用し、出力電力の小さなＣＤＭＡ方式（３Ｇ系）の増幅部ＰＡ（ＬＢ１）には、ＲＦ－ＭＯＳＦＥＴを使用することが考えられる。したがって、同一の半導体チップにＬＤＭＯＳＦＥＴとＲＦ－ＭＯＳＦＥＴを搭載する構成が今後要求されるようになると考えられる。
　そこで、本実施の形態７では、前記実施の形態１で説明したＬＤＭＯＳＦＥＴと、前記実施の形態４で説明したＲＦ－ＭＯＳＦＥＴとを同一のＳＯＩ基板に搭載する例について説明する。図６５は、本実施の形態７における半導体装置のデバイス構造を示す断面図であり、図６５の左側領域にＬＤＭＯＳＦＥＴが形成され、図６５の右側領域にＲＦ－ＭＯＳＦＥＴが形成されている。図６５に示すＬＤＭＯＳＦＥＴのデバイス構造は、図７に示す前記実施の形態１におけるＬＤＭＯＳＦＥＴと同一である一方、図６５に示すＲＦ－ＭＯＳＦＥＴのデバイス構造は、基本的に、図５１に示す前記実施の形態４におけるＲＦ－ＭＯＳＦＥＴと同一であるが、若干の相違点がある。なお、図６５において、ＬＤＭＯＳＦＥＴとＲＦ－ＭＯＳＦＥＴの構成を区別するため、ゲート電極Ｇ１Ａおよびゲート電極Ｇ１Ｂ、ｐ型ウェルＰＷ（Ａ）およびｐ型ウェルＰＷ（Ｂ）、ｎ＋型不純物拡散領域ＮＤＦ１Ａおよびｎ＋型不純物拡散領域ＮＤＦ１Ｂ、貫通電極ＴＳＶ（Ａ）および貫通電極ＴＳＶ（Ｂ）と区別して記載している。
　ここで、本実施の形態７で使用するＳＯＩ基板には、ＬＤＭＯＳＦＥＴを形成するため、埋め込み絶縁層ＢＯＸの厚さに比べてシリコン層ＳＩの厚さが厚くなる。このため、同一のＳＯＩ基板に形成されるＲＦ－ＭＯＳＦＥＴも、埋め込み絶縁層ＢＯＸよりも厚いシリコン層に形成されることになる。したがって、本実施の形態７におけるＲＦ－ＭＯＳＦＥＴは、前記実施の形態４で説明したＲＦ－ＭＯＳＦＥＴのように完全空乏型ＭＯＳＦＥＴにすることは困難であり、部分空乏型ＭＯＳＦＥＴとなる。この点が、本実施の形態７におけるＲＦ－ＭＯＳＦＥＴと、前記実施の形態４におけるＲＦ－ＭＯＳＦＥＴとの相違点である。
　本実施の形態７で形成されるＲＦ－ＭＯＳＦＥＴは、部分空乏型ＭＯＳＦＥＴであるが、部分空乏型ＭＯＳＦＥＴとは、オン動作時に、ｐ型ウェルＰＷ（Ｂ）全体が空乏化するのではなく、一部分だけが空乏化するＭＯＳＦＥＴとして定義される。この部分空乏型ＭＯＳＦＥＴでは、ｐ型ウェルＰＷ（Ｂ）のうち、空乏化しない領域が残存するため、ドレイン領域とこの空乏化しない領域との間に寄生容量が発生する。すなわち、部分空乏型ＭＯＳＦＥＴは、ｐ型ウェルＰＷ全体が空乏化するために寄生容量が充分小さくなる完全空乏型ＭＯＳＦＥＴよりも寄生容量が大きくなる。しかし、ＳＯＩ基板では、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値を小さくすることができるのである。つまり、本実施の形態７におけるＲＦ－ＭＯＳＦＥＴのように、完全空乏型ＭＯＳＦＥＴではなく、部分空乏型ＭＯＳＦＥＴであっても、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となる結果、寄生容量の容量値を充分に小さくすることができるのである。このことから、本実施の形態７におけるＲＦ－ＭＯＳＦＥＴによれば、高周波信号の漏洩を充分に抑制することができるのである。この本実施の形態７におけるＲＦ－ＭＯＳＦＥＴのその他の構成は、前記実施の形態４におけるＲＦ－ＭＯＳＦＥＴと同様の構成をしているため、本実施の形態７におけるＲＦ－ＭＯＳＦＥＴにおいても、前記実施の形態４におけるＲＦ－ＭＯＳＦＥＴと同様の効果を得ることができる。また、本実施の形態７におけるＬＤＭＯＳＦＥＴは、前記実施の形態１におけるＬＤＭＯＳＦＥＴと同様の構成をしているため、本実施の形態７におけるＬＤＭＯＳＦＥＴも、前記実施の形態１におけるＬＤＭＯＳＦＥＴと同様の効果を得ることができる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　前記実施の形態１～７では、ＳＯＩ基板上に、ＬＤＭＯＳＦＥＴやＲＦ－ＭＯＳＦＥＴに代表されるアンプ用電界効果トランジスタを形成するように構成している。ここで、例えば、図１に示すアンテナスイッチ８で使用されるスイッチング用電界効果トランジスタもＳＯＩ基板上に形成されたＭＯＳＦＥＴから構成される。したがって、図１に示す電力増幅器６とアンテナスイッチ８とを統合したフロントエンドモジュールを構成する場合、同一のＳＯＩ基板に、電力増幅器６を構成するアンプ用電界効果トランジスタと、アンテナスイッチ８を構成するスイッチング用電界効果トランジスタを形成することも可能となる。この結果、本発明の技術的思想を応用することにより、フロントエンドモジュールの性能向上と小型化を実現することも可能となる。
　本発明は、半導体装置を製造する製造業に幅広く利用することができる。
　１　携帯電話機
　１ＨＳ　支持基板
　１ＬＳ　支持基板
　１Ｓ　半導体基板
　２　アプリケーションプロセッサ
　３　メモリ
　４　ベースバンド部
　５　ＲＦＩＣ
　６　電力増幅器
　７　ＳＡＷフィルタ
　８　アンテナスイッチ
　９　アンテナ
　ＡＲ１　領域
　ＡＲ２　領域
　ＡＲ３　領域
　ＡＲ４　領域
　ＡＲ５　領域
　ＡＲ６　領域
　ＢＡＲＣ　反射防止膜
　ＢＥ　裏面電極
　ＢＭＰ　バンプ電極
　ＢＯＸ　埋め込み絶縁層
　ＢＲＥ埋め込み電極
　ＣＨＰ１　半導体チップ
　ＣＨＰ２Ａ　半導体チップ
　ＣＨＰ２Ｂ　半導体チップ
　ＣＩＬ　容量絶縁膜
　Ｃｊｓ　接合容量
　ＣＮＴ　コンタクトホール
　ＣＯＬ　インダクタ
　Ｃ（ＳＯＩ）　ＳＯＩ容量
　ＣＵ　制御回路
　ＤＴ　溝
　ＥＬＮＵ　ｎ－型不純物拡散領域
　ＥＬ１　電極
　ＥＬ２　電極
　ＥＬ３　電極
　ＥＰＩ　エピタキシャル層
　ＦＲ１　レジスト膜
　ＦＲ２　レジスト膜
　ＦＲ３　レジスト膜
　ＦＲ４　レジスト膜
　ＦＲ５　レジスト膜
　ＦＲ６　レジスト膜
　ＦＲ７　レジスト膜
　ＦＲ８　レジスト膜
　ＦＲ９　レジスト膜
　ＦＲ１０　レジスト膜
　ＦＲ１１　レジスト膜
　ＦＲ１２　レジスト膜
　ＦＲ１３　レジスト膜
　ＦＲ１４　レジスト膜
　ＦＲ１５　レジスト膜
　ＦＲ１６　レジスト膜
　ＧＮＤ１　グランド電位
　ＧＮＤ２　グランド電位
　ＧＮＤ３　グランド電位
　ＧＯＸ　ゲート絶縁膜
　Ｇ１　ゲート電極
　Ｇ１Ａ　ゲート電極
　Ｇ１Ｂ　ゲート電極
　Ｇ２　ゲート電極
　Ｇ３　ゲート電極
　ＨＢ１ａｏｕｔ　出力端子
　ＨＢ１ｂｏｕｔ　出力端子
　ＨＢ１ｃｏｕｔ　出力端子
　ＨＢ２ｏｕｔ　出力端子
　ＨＢｉｎ　入力端子
　ＨＬＤ　キャップ絶縁膜
　ＨＮＬＤ　ｎ－型オフセットドレイン領域
　ＨＮＷ１　ｎ型ウェル
　ＨＮＷ２　ｎ型ウェル
　ＨＰＡ　電力増幅モジュール
　ＨＰＨ　ｐ型不純物拡散領域
　ＩＬ１　層間絶縁膜
　ＩＬ２　層間絶縁膜
　ＩＬ３　層間絶縁膜
　ＬＢ１ａｏｕｔ　出力端子
　ＬＢ１ｂｏｕｔ　出力端子
　ＬＢ１ｃｏｕｔ　出力端子
　ＬＢ２ｏｕｔ　出力端子
　ＬＢｉｎ　入力端子
　ＬＮＬＤ　ｎ－型不純物拡散領域
　ＬＮＬＤ１　ｎ－型不純物拡散領域
　ＬＮＬＤ２　ｎ－型不純物拡散領域
　ＬＰＬＤ　ｐ－型不純物拡散領域
　Ｌ１　第１層配線
　Ｌ２　第２層配線
　ＭＦ１　金属膜
　ＭＮ１　段間整合回路
　ＭＮ２　段間整合回路
　ＮＤＦ１　ｎ＋型不純物拡散領域
　ＮＤＦ１Ａ　ｎ＋型不純物拡散領域
　ＮＤＦ１Ｂ　ｎ＋型不純物拡散領域
　ＮＤＦ２　ｎ＋型不純物拡散領域
　ＮＤＦ３　ｎ＋型不純物拡散領域
　ＮＷ　ｎ型ウェル
　ＯＸ　酸化シリコン膜
　ＰＡ（ＨＢ１）　増幅部
　ＰＡ（ＨＢ２）　増幅部
　ＰＡ（ＬＢ１）　増幅部
　ＰＡ（ＬＢ２）　増幅部
　ＰＡＳ　表面保護膜
　ＰＤ　パッド
　ＰＤＦ　ｐ＋型不純物拡散領域
　ＰＦ　ポリシリコン膜
　ＰＦ（Ｎ）　ｎ型ポリシリコン膜
　ＰＦ（Ｐ）　ｐ型ポリシリコン膜
　ＰＬ　ｐ型打ち抜き層
　ＰＬＧ　プラグ
　ＰＬＧ２　プラグ
　ＰＲ　ｐ＋型半導体領域
　ＰＷ　ｐ型ウェル
　ＰＷ（Ａ）　ｐ型ウェル
　ＰＷ（Ｂ）　ｐ型ウェル
　ＰＷＬ　ｐ型ウェル
　Ｑ１　増幅素子
　Ｑ２　増幅素子
　Ｑ３　増幅素子
　ＲＨＳ　抵抗
　ＲＬＳ　抵抗
　ＲＳ　抵抗
　ＲＰ　抵抗素子
　ＳＩ　シリコン層
　ＳＬ　シリサイド膜
　ＳＭＤ　受動部品
　ＳＮ　窒化シリコン膜
　ＳＮ２　窒化シリコン膜
　ＳＴＩ　素子分離領域
　ＳＷ　サイドウォール
　ＳＷ１　スイッチ
　ＳＷ２　スイッチ
　ＴＮ　窒化チタン膜
　ＴＳＶ　貫通電極
　ＴＳＶ（Ａ）　貫通電極
　ＴＳＶ（Ｂ）　貫通電極
　ＴＳＶ１　貫通電極
　ＴＳＶ２　貫通電極
　ＶＡ　貫通電極用ビア
　ＶＡ２　ビア
　ＶＡ３　埋め込み電極用ビア
　Ｖｄｄ１　電源電位
　ＶＬＮ　ｐ型ウェル
　Ｗ　ワイヤ
　ＷＢ　配線基板

Claims (20)

  1. 　（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
    　（ｂ）前記支持基板の裏面に形成された裏面電極と、
    　（ｃ）前記ＳＯＩ基板を貫通して前記裏面電極と電気的に接続された貫通電極と、
    　（ｄ）前記シリコン層に形成されたウェルと、
    　（ｅ）前記ウェル上に形成された電界効果トランジスタと、を備え、
    　前記電界効果トランジスタは、
    　（ｅ１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
    　（ｅ２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
    　（ｅ３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
    　（ｅ４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
    　前記貫通電極と前記ソース領域が電気的に接続された半導体装置であって、
    　前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
    　前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置であって、
    　前記シリコン層の厚さは、前記埋め込み絶縁層の厚さよりも厚いことを特徴とする半導体装置。
  4. 　請求項３に記載の半導体装置であって、
    　前記電界効果トランジスタは、ＬＤＭＯＳＦＥＴであることを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置であって、
    　前記シリコン層の厚さは、前記埋め込み絶縁層の厚さよりも薄いことを特徴とする半導体装置。
  6. 　請求項５に記載の半導体装置であって、
    　前記電界効果トランジスタは、ＭＯＳＦＥＴであることを特徴とする半導体装置。
  7. 　請求項１に記載の半導体装置であって、
    　前記支持基板の厚さは、５０μｍ以上１２５μｍ以下であることを特徴とする半導体装置。
  8. 　（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
    　（ｂ）前記支持基板の裏面に形成された裏面電極と、
    　（ｃ）前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記支持基板を貫通しない埋め込み電極と、
    　（ｄ）前記シリコン層に形成されたウェルと、
    　（ｅ）前記ウェル上に形成された電界効果トランジスタと、を備え、
    　前記電界効果トランジスタは、
    　（ｅ１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
    　（ｅ２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
    　（ｅ３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
    　（ｅ４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
    　前記埋め込み電極と前記ソース領域が電気的に接続された半導体装置であって、
    　前記支持基板の抵抗率は、前記ウェルの抵抗率よりも低いことを特徴とする半導体装置。
  9. 　請求項８に記載の半導体装置であって、
    　前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
    　前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも高いことを特徴とする半導体装置。
  10. 　半導体チップを含み、
    　前記半導体チップは、
    　（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
    　（ｂ）前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記支持基板を貫通しない埋め込み電極と、
    　（ｃ）前記シリコン層に形成されたウェルと、
    　（ｄ）前記ウェル上に形成された電界効果トランジスタと、
    　（ｅ）前記半導体チップの表面に形成されたバンプ電極と、を備え、
    　前記電界効果トランジスタは、
    　（ｄ１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
    　（ｄ２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
    　（ｄ３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
    　（ｄ４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
    　前記ソース領域は、前記バンプ電極と電気的に接続された半導体装置であって、
    　前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置。
  11. 　請求項１０に記載の半導体装置であって、
    　前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
    　前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置。
  12. 　（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板を用意する工程と、
    　（ｂ）前記（ａ）工程後、前記シリコン層にウェルを形成する工程と、
    　（ｃ）前記（ｂ）工程後、前記ウェル上にゲート絶縁膜を形成する工程と、
    　（ｄ）前記（ｃ）工程後、前記ゲート絶縁膜上に導体膜を形成する工程と、
    　（ｅ）前記（ｄ）工程後、前記導体膜をパターニングすることにより、ゲート電極を形成する工程と、
    　（ｆ）前記（ｅ）工程後、前記ウェル内にソース領域およびドレイン領域を形成する工程と、
    　（ｇ）前記（ｆ）工程後、前記ゲート電極上を含む前記ＳＯＩ基板上に層間絶縁膜を形成する工程と、
    　（ｈ）前記（ｇ）工程後、前記層間絶縁膜を貫通して前記ソース領域あるいは前記ドレイン領域に達するコンタクトホールを形成する工程と、
    　（ｉ）前記（ｈ）工程後、前記層間絶縁膜から前記埋め込み絶縁層を貫通して前記支持基板に達する貫通電極用ビアを形成する工程と、
    　（ｊ）前記（ｉ）工程後、前記コンタクトホールに導電性材料を埋め込むことによりプラグを形成するとともに、前記貫通電極用ビアに導電性材料を埋め込むことにより貫通電極を形成する工程と、
    　（ｋ）前記（ｊ）工程後、前記層間絶縁膜上に複数の第１層配線を形成し、前記複数の第１層配線のうちの一部の配線で、前記ソース領域と電気的に接続される前記プラグと、前記貫通電極とを電気的に接続する工程と、
    　（ｌ）前記（ｋ）工程後、前記支持基板を薄板化することにより、前記支持基板の裏面から前記貫通電極の底部を露出させる工程と、
    　（ｍ）前記（ｌ）工程後、前記支持基板の裏面に裏面電極を形成し、前記裏面電極と前記貫通電極とを電気的に接続する工程と、を備え、
    　前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置の製造方法。
  13. 　請求項１２に記載の半導体装置の製造方法であって、
    　前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
    　前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置の製造方法。
  14. 　（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板を用意する工程と、
    　（ｂ）前記（ａ）工程後、前記シリコン層にウェルを形成する工程と、
    　（ｃ）前記（ｂ）工程後、前記ウェル上にゲート絶縁膜を形成する工程と、
    　（ｄ）前記（ｃ）工程後、前記ゲート絶縁膜上に導体膜を形成する工程と、
    　（ｅ）前記（ｄ）工程後、前記導体膜をパターニングすることにより、ゲート電極を形成する工程と、
    　（ｆ）前記（ｅ）工程後、前記ウェル内にソース領域およびドレイン領域を形成する工程と、
    　（ｇ）前記（ｆ）工程後、前記ゲート電極上を含む前記ＳＯＩ基板上に層間絶縁膜を形成する工程と、
    　（ｈ）前記（ｇ）工程後、前記層間絶縁膜を貫通して前記ソース領域あるいは前記ドレイン領域に達するコンタクトホールを形成する工程と、
    　（ｉ）前記（ｈ）工程後、前記層間絶縁膜から前記埋め込み絶縁層を貫通して前記支持基板に達する埋め込み電極用ビアを形成する工程と、
    　（ｊ）前記（ｉ）工程後、前記コンタクトホールに導電性材料を埋め込むことによりプラグを形成するとともに、前記埋め込み電極用ビアに導電性材料を埋め込むことにより埋め込み電極を形成する工程と、
    　（ｋ）前記（ｊ）工程後、前記層間絶縁膜上に複数の第１層配線を形成し、前記複数の第１層配線のうちの一部の配線で、前記ソース領域と電気的に接続される前記プラグと、前記埋め込み電極とを電気的に接続する工程と、
    　（ｌ）前記（ｋ）工程後、前記支持基板の裏面に、前記埋め込み電極とは電気的に接続されない裏面電極を形成する工程と、を備え、
    　前記支持基板の抵抗率は、前記ウェルの抵抗率よりも低いことを特徴とする半導体装置の製造方法。
  15. 　請求項１４に記載の半導体装置の製造方法であって、
    　前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
    　前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
  16. 　（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板を用意する工程と、
    　（ｂ）前記（ａ）工程後、前記シリコン層にウェルを形成する工程と、
    　（ｃ）前記（ｂ）工程後、前記ウェル上にゲート絶縁膜を形成する工程と、
    　（ｄ）前記（ｃ）工程後、前記ゲート絶縁膜上に導体膜を形成する工程と、
    　（ｅ）前記（ｄ）工程後、前記導体膜をパターニングすることにより、ゲート電極を形成する工程と、
    　（ｆ）前記（ｅ）工程後、前記ウェル内にソース領域およびドレイン領域を形成する工程と、
    　（ｇ）前記（ｆ）工程後、前記ゲート電極上を含む前記ＳＯＩ基板上に層間絶縁膜を形成する工程と、
    　（ｈ）前記（ｇ）工程後、前記層間絶縁膜を貫通して前記ソース領域あるいは前記ドレイン領域に達するコンタクトホールを形成する工程と、
    　（ｉ）前記（ｈ）工程後、前記層間絶縁膜から前記埋め込み絶縁層を貫通して前記支持基板に達する埋め込み電極用ビアを形成する工程と、
    　（ｊ）前記（ｉ）工程後、前記コンタクトホールに導電性材料を埋め込むことによりプラグを形成するとともに、前記埋め込み電極用ビアに導電性材料を埋め込むことにより埋め込み電極を形成する工程と、
    　（ｋ）前記（ｊ）工程後、前記層間絶縁膜上に複数の第１層配線を形成し、前記複数の第１層配線のうちの一部の配線で、前記ソース領域と電気的に接続される前記プラグと、前記埋め込み電極とを電気的に接続する工程と、
    　（ｌ）前記（ｋ）工程後、前記複数の第１層配線の上方に、前記ソース領域と電気的に接続されるバンプ電極を形成する工程と、を備え、
    　前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置の製造方法。
  17. 　請求項１６に記載の半導体装置の製造方法であって、
    　前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
    　前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置の製造方法。
  18. 　（ａ）ベースバンド信号を処理するベースバンド部と、
    　（ｂ）前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するＲＦＩＣ部と、
    　（ｃ）前記ＲＦＩＣ部で変調された前記送信信号の電力を増幅する電力増幅器と、
    　（ｄ）前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、
    　前記ＲＦＩＣ部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、
    　前記電力増幅器を含む電力増幅モジュールは、
    　（ｅ１）配線基板と、
    　（ｅ２）前記配線基板上に搭載された半導体チップと、を有し、
    　前記半導体チップは、
    　（ｅ２１）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
    　（ｅ２２）前記支持基板の裏面に形成された裏面電極と、
    　（ｅ２３）前記ＳＯＩ基板を貫通して前記裏面電極と電気的に接続された貫通電極と、
    　（ｅ２４）前記シリコン層に形成されたウェルと、
    　（ｅ２５）前記ウェル上に形成された電界効果トランジスタと、を備え、
    　前記電界効果トランジスタは、
    　（ｅ２５１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
    　（ｅ２５２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
    　（ｅ２５３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
    　（ｅ２５４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
    　前記貫通電極と前記ソース領域が電気的に接続されており、
    　前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする携帯電話機。
  19. 　（ａ）ベースバンド信号を処理するベースバンド部と、
    　（ｂ）前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するＲＦＩＣ部と、
    　（ｃ）前記ＲＦＩＣ部で変調された前記送信信号の電力を増幅する電力増幅器と、
    　（ｄ）前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、
    　前記ＲＦＩＣ部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、
    　前記電力増幅器を含む電力増幅モジュールは、
    　（ｅ１）配線基板と、
    　（ｅ２）前記配線基板上に搭載された半導体チップと、を有し、
    　前記半導体チップは、
    　（ｅ２１）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
    　（ｅ２２）前記支持基板の裏面に形成された裏面電極と、
    　（ｅ２３）前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記裏面電極とは電気的に接続されない埋め込み電極と、
    　（ｅ２４）前記シリコン層に形成されたウェルと、
    　（ｅ２５）前記ウェル上に形成された電界効果トランジスタと、を備え、
    　前記電界効果トランジスタは、
    　（ｅ２５１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
    　（ｅ２５２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
    　（ｅ２５３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
    　（ｅ２５４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
    　前記貫通電極と前記ソース領域が電気的に接続されており、
    　前記支持基板の抵抗率は、前記ウェルの抵抗率よりも低いことを特徴とする携帯電話機。
  20. 　（ａ）ベースバンド信号を処理するベースバンド部と、
    　（ｂ）前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するＲＦＩＣ部と、
    　（ｃ）前記ＲＦＩＣ部で変調された前記送信信号の電力を増幅する電力増幅器と、
    　（ｄ）前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、
    　前記ＲＦＩＣ部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、
    　前記電力増幅器を含む電力増幅モジュールは、
    　（ｅ１）配線基板と、
    　（ｅ２）前記配線基板上に搭載された半導体チップと、を有し、
    　前記半導体チップは、
    　（ｅ２１）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
    　（ｅ２２）前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記支持基板を貫通しない埋め込み電極と、
    　（ｅ２３）前記シリコン層に形成されたウェルと、
    　（ｅ２４）前記ウェル上に形成された電界効果トランジスタと、
    　（ｅ２５）前記半導体チップの表面に形成されたバンプ電極と、を備え、
    　前記電界効果トランジスタは、
    　（ｅ２４１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
    　（ｅ２４２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
    　（ｅ２４３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
    　（ｅ２４４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
    　前記ソース領域は、前記バンプ電極と電気的に接続された半導体装置であって、
    　前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする携帯電話機。
PCT/JP2012/068970 2011-08-17 2012-07-26 半導体装置およびその製造方法ならびに携帯電話機 WO2013024677A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011178532A JP2014207252A (ja) 2011-08-17 2011-08-17 半導体装置およびその製造方法ならびに携帯電話機
JP2011-178532 2011-08-17

Publications (1)

Publication Number Publication Date
WO2013024677A1 true WO2013024677A1 (ja) 2013-02-21

Family

ID=47715001

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/068970 WO2013024677A1 (ja) 2011-08-17 2012-07-26 半導体装置およびその製造方法ならびに携帯電話機

Country Status (2)

Country Link
JP (1) JP2014207252A (ja)
WO (1) WO2013024677A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015020786A3 (en) * 2013-08-05 2015-04-02 Qualcomm Incorporated Methods and apparatuses for forming multiple radio frequency (rf) components associated with different rf bands on a chip
US10177243B1 (en) 2017-06-19 2019-01-08 Nxp B.V. Extended drain NMOS transistor with buried P type region
CN111133565A (zh) * 2017-09-29 2020-05-08 高通股份有限公司 利用背侧硅化的本体层转印处理
CN111194047A (zh) * 2018-11-15 2020-05-22 中国移动通信有限公司研究院 一种测量配置方法、装置及计算机可读存储介质

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887195B1 (en) * 2016-10-19 2018-02-06 Raytheon Company Coaxial connector feed-through for multi-level interconnected semiconductor wafers
JP2018181943A (ja) 2017-04-05 2018-11-15 株式会社村田製作所 電力増幅モジュール
JP2018190766A (ja) 2017-04-28 2018-11-29 ソニーセミコンダクタソリューションズ株式会社 半導体デバイス、製造方法、撮像素子、および電子機器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019612A (ja) * 2004-07-05 2006-01-19 Renesas Technology Corp 半導体装置およびその製造方法
JP2008112897A (ja) * 2006-10-31 2008-05-15 Matsushita Electric Ind Co Ltd 半導体集積回路及びその製造方法
JP2010123696A (ja) * 2008-11-18 2010-06-03 Nikon Corp 積層半導体装置及び積層半導体装置の製造方法
JP2011035323A (ja) * 2009-08-05 2011-02-17 Panasonic Electric Works Co Ltd 半導体装置
JP2011096967A (ja) * 2009-11-02 2011-05-12 Fuji Electric Systems Co Ltd 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019612A (ja) * 2004-07-05 2006-01-19 Renesas Technology Corp 半導体装置およびその製造方法
JP2008112897A (ja) * 2006-10-31 2008-05-15 Matsushita Electric Ind Co Ltd 半導体集積回路及びその製造方法
JP2010123696A (ja) * 2008-11-18 2010-06-03 Nikon Corp 積層半導体装置及び積層半導体装置の製造方法
JP2011035323A (ja) * 2009-08-05 2011-02-17 Panasonic Electric Works Co Ltd 半導体装置
JP2011096967A (ja) * 2009-11-02 2011-05-12 Fuji Electric Systems Co Ltd 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015020786A3 (en) * 2013-08-05 2015-04-02 Qualcomm Incorporated Methods and apparatuses for forming multiple radio frequency (rf) components associated with different rf bands on a chip
US9252147B2 (en) 2013-08-05 2016-02-02 Qualcomm Incorporated Methods and apparatuses for forming multiple radio frequency (RF) components associated with different RF bands on a chip
US10177243B1 (en) 2017-06-19 2019-01-08 Nxp B.V. Extended drain NMOS transistor with buried P type region
EP3419048A3 (en) * 2017-06-19 2019-04-03 Nxp B.V. Extended drain nmos transistor with buried p type region
CN111133565A (zh) * 2017-09-29 2020-05-08 高通股份有限公司 利用背侧硅化的本体层转印处理
CN111133565B (zh) * 2017-09-29 2023-10-13 高通股份有限公司 利用背侧硅化的本体层转印处理
CN111194047A (zh) * 2018-11-15 2020-05-22 中国移动通信有限公司研究院 一种测量配置方法、装置及计算机可读存储介质

Also Published As

Publication number Publication date
JP2014207252A (ja) 2014-10-30

Similar Documents

Publication Publication Date Title
TW471179B (en) Semiconductor device and its manufacturing method
US7436046B2 (en) Semiconductor device and manufacturing method of the same
WO2013024677A1 (ja) 半導体装置およびその製造方法ならびに携帯電話機
US9640654B2 (en) Semiconductor device
US8129784B2 (en) Semiconductor device
JP2012190994A (ja) 半導体装置の製造方法および半導体装置
JP2007173314A (ja) 半導体装置
JP2008042038A (ja) 電子装置および半導体装置
JP2006278832A (ja) 半導体装置および電子装置
JP2011258642A (ja) 半導体装置およびその製造方法
JP2004096119A (ja) 半導体装置およびその製造方法
JP2008258369A (ja) 半導体装置およびその製造方法
JP2007053124A (ja) 半導体装置
US8669610B2 (en) Gate protection diode for high-frequency power amplifier
JP2010171037A (ja) 半導体装置
JP2012124506A (ja) 半導体装置
JP5374553B2 (ja) 半導体装置
JP2012015531A (ja) 半導体装置
JP2008252113A (ja) 半導体装置
JP2004096118A (ja) 半導体装置およびその製造方法
JP4489367B2 (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12823550

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12823550

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP