JP2008252113A - 半導体装置 - Google Patents

Abstract

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。
【選択図】図１

Description

本発明は、セルラーなどの５００ＭＨｚ以上、２．５ＧＨｚ以下のマイクロ波帯を使用する移動体通信装置に使用される半導体装置に係わり、特に、高周波信号を電力増幅して出力する高周波電力増幅器に有効な技術に関する。

近年、GSM（Global System for Mobile Communications）方式、PCS（Personal Communication Systems）方式、PDC（Personal Digital Cellular）方式、CDMA（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が、世界的に普及している。

一般に、移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。

このような移動体通信装置および移動体通信装置に使用される半導体装置については、以下の公知文献に開示されている。

（１）移動体通信装置の構成については、例えば「日立評論」,vol.78, No.11（1996-11）,pp21-26（非特許文献１）に開示されている。

（２）代表的なＧＳＭ方式の高周波電力増幅器の構成は、例えばISSCC98, DIGEST OF TECHNICAL PAPERS(February 5, 1998) pp50-52（非特許文献２）に述べられている。

この文献によれば、回路の安定設計と、オフ状態でのリーク電流の低減のため、FETのしきい値電圧を適正値に制御している。増幅器の構成としては、３段増幅回路の最終段素子を２チップ並列とし、それぞれに整合回路を設けて合成することで、１チップの場合よりも高出力を実現している。文献では、この増幅器の構成をDD-CIMA(Divided Device and Collectively Impedance matched Amplifier)技術と称している。

（３）高周波電力増幅器に適用される増幅素子は、例えばIEDM97 Technical Digest(1997), pp51-54（非特許文献３）に述べられている。

この文献によれば、増幅素子をSi（シリコン）半導体を用いたパワー絶縁ゲート型電界効果トランジスタ（以下、パワーＭＯＳＦＥＴと称する）で構成し、高性能化を実現することが開示されている。

具体的には、ＭＯＳＦＥＴのゲート長を0.4umにすることで性能の向上を図っている。また、パワーＭＯＳＦＥＴのドレイン側に長さ0.7um程度のオフセット層を設けることでドレイン耐圧を20V以上に設定している。そしてさらに、高周波動作させるためにはゲート抵抗の低減が重要であり、金属シリサイド/シリコン積層ゲート電極にアルミニウム配線をショートさせた構造（Ａｌ-shorted silicon gate structure）によりゲート抵抗の低減を図っている。

（４）素子の高効率化のために化合物半導体（GaAs)ウエハを採用する動きがある。そのような技術動向は例えば、NIKKEI ELECTRONICS 1998.11.2(no.729) pp238-245（非特許文献４）に述べられている。ただし、この文献にも述べられているように、GaAs技術のウエハ単価はＳｉに比べて高い。
「日立評論」,vol.78, No.11（1996-11）,pp21-26 ISSCC98, DIGEST OF TECHNICAL PAPERS(February 5, 1998) pp50-52 IEDM97 Technical Digest(1997), pp51-54 NIKKEI ELECTRONICS 1998.11.2(no.729) pp238-245

移動体通信装置の普及を図るために、装置の更なる小型軽量化、低消費電力化が要望されている。そのため、移動体通信装置を構成する各構成部品のより一層の小型軽量化、低消費電力化を実現する必要がある。

上記構成部品の一つとして、アンテナへ高周波信号を供給する高周波電力増幅器がある。一般に、この高周波電力増幅器は最も消費電力が大きく、移動体通信装置の低消費電力化を図るためには、この高周波電力増幅器の消費電力を低減（効率向上）を追求することが有効である。シリコン（Ｓｉ）半導体を用いたＧＳＭ方式の増幅器で、動作周波数９００ＭＨｚ、電源電圧3.5Ｖ時で出力電圧3.5Ｗ、総合効率(ηall)５０％程度を実現した。ここでの総合効率は、パワーＭＯＳＦＥＴ３段の電力増幅部から構成された高周波電力増幅器（高周波モジュール）での効率を言う。

この時の出力段増幅素子であるＳｉを用いたパワーＭＯＳＦＥＴの性能は、DD-CIMA技術を前提とすると、２Ｗ出力で付加効率(ηadd)５５％程度であり、増幅器の総合効率を５５％以上に向上させるには６５％以上の付加効率をパワーＭＯＳＦＥＴにおいて実現する必要があった。

なお、マイクロ波パワーＭＯＳＦＥＴにおける付加効率(ηadd)の定義については、例えば「光マイクロ波半導体応用技術」1996年2月29日、 第１版、第１刷（株式会社 サイエンスフォーラム 発行）pp59-66（文献５）に述べられている。

同様にＰＣＳ方式の増幅器では、動作周波数１９００ＭＨｚ時で出力電圧２Ｗ、総合効率４５％程度を実現している。この時の出力段増幅素子であるパワーＭＯＳＦＥＴの性能は１Ｗ出力で５０％程度である。増幅器の総合効率を５０％以上に向上させるには、５５％以上の付加効率をパワーＭＯＳＦＥＴにおいて実現する必要があった。

増幅素子（パワーＭＯＳＦＥＴ）の付加効率を向上させるには、オン抵抗、ゲート抵抗、寄生容量の低減と相互コンダクタンスの向上があげられる。

本発明の目的は、高周波増幅器に適用される半導体装置の高付加効率を図る技術を提供することにある。

本発明の具体的な目的は、半導体装置のオン抵抗低減を図る技術を提供することにある。

本発明の具体的な他の目的は、遮断周波数の向上を図る技術を提供することにある。

本発明の他の目的は、高周波、大電力動作における付加効率の向上と、信頼性および量産性の確保を両立する半導体装置を実現することにある。本発明のさらに他の目的は、高周波電力増幅器の小型化・軽量化を図る技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

本発明の一つの代表的な半導体装置の構成は、第１導電型の半導体基板と、上記半導体基板の上面に形成された第１導電型の半導体層と、上記半導体層の主面一部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第１導電型とは反対の第２導電型の第１、第２領域と、上記第２領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記半導体層の主面他部に第１領域および上記半導体基板に接するように形成された第１導電型のリーチスルー層と、上記ゲート電極、上記第１領域、上記第２領域および上記リーチスルー層上を覆う第１絶縁膜と、上記第１絶縁膜内に設けられた開口を介して上記第１領域、上記第２領域の高濃度領域および上記リーチスルー層にそれぞれ接続された、第１導体プラグ、第２導体プラグおよび第３導体プラグと、上記第１導体プラグと第３プラグとに接続された第１導体層、および上記第２導体プラグに接続された第２導体層と、そして上記半導体基板の下面に接続された第３導体層とから成る。

上述した手段によれば、第１領域（ソース）、上記第２領域（ドレイン）の高濃度領域および上記リーチスルー層（ソース打ち抜き層）の電極引き出しに導体プラグが使用されているため、上記第１および第２導体層（第１層配線Ｍ１）は平坦面を有する電極パターンを構成している。このため、上記第１および第２導体層に対する低抵抗配線実現のための裏打ち配線層（第２層配線Ｍ２）の配置およびＭ１・Ｍ２コンタクトの自由度が増すことになる。

したがって、第１領域、上記第２領域の高濃度領域および上記リーチスルー層に対する配線抵抗の低減が図れる。この結果、オン抵抗を低減できるので、半導体装置の高付加効率化に寄与できる。

本発明の他の代表的な半導体装置の構成は、Ｐ型半導体領域およびそのＰ型半導体領域に接するドレインオフセット領域を有する絶縁ゲート電界効果半導体装置であって、ゲート絶縁膜に接するゲート電極はＰ型半導体で構成され、上記Ｐ型半導体領域表面にＮ型層が設けられている。

上述した手段によれば、ゲート電極がＰ型半導体、すなわちＰゲートにしたことにより、Ｎゲート（ゲート電極がＮ型半導体）に比べて、仕事関数差の関係でしきい電圧Vthが１Ｖ上がることになる。このため、Ｐ型半導体領域表面にＮ型層を設けたにも係わらずゲート電圧を与えない状態で、ノーマリオフ、つまりエンハンスメント状態を保てる。そして、このＮ型層の存在は、ドレイン接合からの空乏層の延びを延ばす作用をもたらすことになり、ドレイン耐圧は向上する。そこで、Ｎゲートと同じ目標値のドレイン耐圧を有するＰゲートデバイス（ＰゲートパワーＭＯＳＦＥＴ）を設計する場合には、ドレインオフセット領域の濃度を高くすることができる。つまり、ドレインオフセット領域側に空乏層を延ばす必要がなくなったからである。オフセット領域の濃度を高くできるということは、Ｎゲートデバイスに比べ、ドレインオフセット領域の低抵抗化が図れることを意味するものである。

また、Ｎ型層の存在は、チャネル領域表面の電界緩和をもたらすことになる。したがって、チャネル領域部分のキャリア移動度が向上することになる。キャリア移動度の向上は、その部分の抵抗成分が小さくなったとみることができる。

さらに、上記の構成に基くキャリア移動度の向上は、ゲート長Ｌｇを短くしても電流を多く流すことが可能となる。つまり、通常、ゲート長が短くなるとキャリア速度の飽和が顕著に現われ、大電流を流し難くなるからである。

以上の結果として、同じ耐圧におけるＰゲートデバイス、Ｎゲートデバイスのオン抵抗を比較すると、Ｐゲートデバイスの方がＮゲートデバイスよりも十分低減することが可能となる。すなわち、ＰゲートパワーＭＯＳＦＥＴは高付加効率化が図れる。

本発明によれば、GSM、PCS、PDC、CDMA方式などの携帯電話端末に使用されるパワーMOSFETの出力電力、破壊耐量を確保しつつ、付加効率を向上させることが可能となる。そして、これを用いたGSM方式用モジュールにおいては、出力電力４W、総合効率５５％を達成することが可能となる。また、チップの小型化、集積化により、モジュール実装面積の削減も可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。 なお、実施の形態を説明するための図面において、同一機能を有するものは同一符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本発明の実施の形態１を、図１から図５を参照し説明する。

図１は、本発明の実施の形態１である半導体装置（Ｎゲート・Ｎチャネル型ＳｉパワーＭＯＳＦＥＴ）の断面図であり、図２は、本発明の実施の形態１である半導体装置の平面図である。図３は、本発明の実施の形態１である半導体装置（半導体チップ）のレイアウトを示す平面図であり、図４は、図３に示した半導体装置（半導体チップ）内の保護素子１９を拡大した部分的な平面図である。そして、図５は、図４に示した保護素子のＤ-Ｄ'切断部分の断面図である。

＜基本セルの断面構造＞
図１に示した本発明の実施の形態１である半導体装置（ＭＯＳＦＥＴの基本セル）の構成は以下のとおりである。

Ｐ型低抵抗Ｓｉ基板（第１導電型の半導体基板）１の上面に、Ｐ型高抵抗Ｓｉエピタキシャル層（第１導電型の半導体層）２が形成されている。基板比抵抗はオン抵抗低減を図る目的から０．０２Ωcm以下としている。従来でもパワーＭＯＳＦＥＴで適用されているシリコン基板の比抵抗を０．０２Ωcm以下にすることは特開平６-９７４４７号公報に開示されている。本実施の形態１に適用されるシリコン基板の比抵抗は０．０１Ωcmである。

最近では、ＣＭＯＳＩＣにおいてもエピタキシャルウェハが適用されているが、この場合、基板比抵抗は１０Ωcm程度であり、ＩＣにおける基板比抵抗にくらべ、およそ３桁ほど小さい。エピタキシャル層は比抵抗２０Ωcm、厚さ３μｍを有する。上記公報に開示されているエピタキシャル層の厚さは５μｍであり、オン抵抗低減を目的にそれよりも２μｍ薄くされる。

エピタキシャル層２の主面一部に、チャネルが形成される領域としてＰ型ウエル領域５(ＰＷ)が選択的に形成されている。このＰ型ウエル領域はドレインからソースに延びる空乏層延びを抑えためのパンチスルーストッパを目的としている。そして、Ｐ型ウエル領域５(ＰＷ)表面には、ゲート絶縁膜（ゲート酸化膜）６を介してゲート電極７が形成されている。

エピタキシャル層２内であって、Ｐ型ウエル領域５(パンチスルーストッパ層ＰＷ)に接して互いに離間した位置に、高不純物濃度を有するＮ型ソース領域（第１領域）１０、および低不純物濃度を有するＮ型ドレインオフセット領域（第３領域）８(ＮＭ)が形成されている。これらＮ型ソース領域１０およびＮ型ドレインオフセット領域８(ＮＭ)は、ゲート電極７に対して自己整合され、それらの一部はゲート電極７に対してオーバラップしている。

なお、Ｎ型ソース領域１０下に位置するＮ型（高抵抗）領域８は、特に必要としているものではない。そのＮ型（高抵抗）領域８はＮ型ドレインオフセット領域８(ＮＭ)を形成するための不純物導入の際にゲート電極７に対して自己整合形成されたものである。

ドレインオフセット領域８に接して電極引き出しのための高不純物濃度を有するＮ型ドレイン領域（第２領域）９が形成されている。

Ｎ型ソース領域１０に接してエピタキシャル層２内にその主面から基板１に到達する高不純物濃度（低抵抗）を有するＰ型ソース打ち抜き層（リーチスルー層）３が形成されている。そのリーチスルー層３表面にはコンタクト用Ｐ型低抵抗領域４が形成されている。Ｎ型ソース領域１０は金属プラグ、第１層配線、金属プラグそしてリーチスルー層３を介してソース裏面電極Ｓ１に電気的接続されている。

なお、図１において、Ａ-Ａ'間が基本セルであり、そのピッチは６μｍ程度である。ゲート電極３のゲート長Lgは０.３μｍ、電界緩和によるドレイン耐圧確保のために設けられた上記ドレインオフセット領域８の長さ、すなわちドレインオフセット長Ｌｒは０.７μｍである。ゲート酸化膜厚さは１１ｎｍであり、オン抵抗改善と、酸化膜許容電界を考慮して設定された。このことは後で詳しく述べる。ゲート電極７、Ｎ型ソース領域１０、Ｎ型ドレインオフセット領域８(ＮＭ)、Ｎ型ドレイン（低抵抗）領域９およびP型ソース打ち抜き層３を覆うように第１絶縁膜（層間絶縁膜）２０が形成されている。第１絶縁膜２０内には複数の開口が設けられ、それら開口内には、Ｎ型ソース領域１０、Ｎ型ドレイン領域９およびＰ型ソース打ち抜き層３にそれぞれコンタクトする電極引き出し用の導体プラグＰ１を有する。導体プラグＰ１はタングステンより成り、開口内に埋め込まれ、その表面は第１絶縁膜２０の表面にほぼ一致している。

第１絶縁膜２０の表面には、Ｎ型ソース領域１０に接続された導体プラグとＰ型ソース打ち抜き層３にコンタクトされた導体プラグとを電気的接続する第１導体層１１ｄが、Ｎ型ドレイン領域９にコンタクトされた導体プラグＰ１に接続する第２導体層１１ｓがそれぞれ第１層配線（Ｍ１）としてパターン形成されている。

第１、第２導体層１１ｄ、１１ｓを覆うように第２絶縁膜（層間絶縁膜）３０が形成されている。そして、第２絶縁膜には、Ｐ型ソース打ち抜き領域３にコンタクトされた導体プラグ上に、Ｎ型ドレイン領域９にコンタクトされた導体プラグＰ１にそれぞれ位置して開口が形成されている。これら開口を介して、配線抵抗の低抵抗化を図るための裏打ち配線としての配線１２ｄ、１２s（第２層配線Ｍ２）が第１、第２導体層１１ｄ、１１ｓにそれぞれ接続されている。

ソース裏面電極Ｓ(２)は、第１基準電位、例えば接地電位に接続され、一方、ドレイン電極１２ｄは上記第１基準電位よりも高い第２基準電位、例えば電源（Ｖｄｄ＝３．６Ｖ）電位に接続される。

＜単位ブロックのレイアウト＞
図２を参照して本実施の形態１の第１層配線と第２層配線の関係を以下に詳しく述べる。

図２において、１１は第１層目の導体層（第1層配線Ｍ１）であり、１２は第２層目の導体層（第２層配線Ｍ１）である。１３は上述したＮ型ソース領域１０、Ｎ型ドレイン領域９およびＰ型ソース打ち抜き層３のような半導体領域に対する導体プラグ（金属プラグ）のコンタクト部であり、１４は第１層配線Ｍ１に対する第２層配線Ｍ２のコンタクト部である。２１は素子分離領域（フィールド酸化膜）の境界線を示す。すなわち、線２１に囲まれた部分が素子形成領域である。２２はドレイン電極用ボンデイングパッド部（ドレインパッド）であり、２３はゲート電極用ボンデイングパッド部（ゲートパッド）である。このドレイン、ゲートパッド２２、２３が１ブロック分を示しており、実際のチップでは必要なゲート幅に応じて、数ブロックを並列に並べる。このことは、後で図３を参照し説明する。

図２はゲート電極３が２本の場合であり、ゲート電極３に挟まれてドレイン領域があり、両側がソース領域となっている。Ａ−Ａ'間が図１で示した基本セルであり、実際のチップでは数十本繰り返しで並べて１ブロックとする。ドレインはゲート電極３に対し横切ることなく、平行に第２層配線によりパッド２２に引き延ばされている。また、ソースもゲート電極３に対し横切ることなく、平行に第２層配線により裏打ちされている。ゲートは一定長さ毎にゲート電極３から第１層配線で引き延ばし、周辺から第２層配線でパッド部２３に共通接続されている。本実施の形態１の場合、ゲート電極を取り出す一定長さは約４０μｍである。また、ゲート電極と直交させて配線を取り出すため、ドレイン用第２層配線とゲート用第１層配線との間の寄生容量が小さくなる。すなわち、ストライプ状のゲート電極３を４０μｍ程度の一定の距離で第１層配線１１でドレイン配線およびゲート電極と垂直する方向に引き延ばしている。ブロックの両端において第２層配線１２でゲートパッド２３に共通接続されている。これにより、平行に引き延ばす場合に比べて、ドレイン配線とゲート配線との間の寄生容量を低減している。

また、ドレインパッド部２２に近接してソース用の第２の金属導体層のイクステンション部１２Ｅが配置され、イクステンション部１２Ｅの下に位置して、上記貫通層と同一の構成を有する他の貫通層がエピタキシャル層内に設けられ、イクステンション部１２Ｅがその貫通層に電気的接続されている。

ここで注目すべきことは、本実施の形態１によれば、電極引き出し用導体として導体プラグを採用し、第１層配線Ｍ１に対する第２層配線とのコンタクト用開口（コンタクト部）は電極引き出し開口部上に位置させている。

すなわち、図２に示すように、ドレイン領域の第１層配線と低抵抗層とのコンタクト１３、第１層と第２層配線とのコンタクト１４は同一軸上に形成されている。この構造と従来技術との違いを、図４５および図４６を参照し、以下に説明する。

図４５は従来技術のドレイン配線のコンタクト部を示す平面図である。一方、図４６は本実施の形態１である半導体装置のドレイン配線のコンタクト部を示す平面図である。なお、ここで言う従来技術は発明者等によって試みられた通常の２層配線技術を採用している。

図４５に示した従来技術では、第１層配線１１（Ｍ１）が第１の層間絶縁膜に設けたコンタクト部（開口部）１３を介して電極引き出し電極（配線）として直接ドレイン領域に接続された。そして、第１層配線１１（Ｍ１）に対する裏打ちのための第２層配線１２（Ｍ２）の接続は、コンタクト部１３に重ならないように第２の層間絶縁膜に設けられたコンタクト部１４を通して行われた。コンタクト部１３上にコンタクト部１４を重ねてレイアウトした場合、コンタクト部１３内において、第１層配線１１に窪みが形成される。このため、フォトリソグラフィ技術によりコンタクト部１４を形成する時にコンタクト部１４にエッチング残りが存在することになる。第１層配線１１と第２層配線１２とのコンタクトが確実に成されず、接触抵抗の増大を招くことになる。このため、裏打ち配線の効果を充分引き出せないといった問題がある。したがって、コンタクト部１４とコンタクト部１３とは、ずらしてレイアウトする必要があった。

一方、本実施の形態１では電極引き出しのためのコンタクト部を導体プラグ（金属プラグ）により埋めてから配線するため段差が解消された。したがって、図４６に示すように、コンタクト部１３と１４を同軸上にすることが可能となり、レイアウトの自由度向上、コンタクトの電流容量の向上、コンタクトと配線抵抗の低減といった利点がある。すなわち、Ｎ型ソース（低抵抗）領域１０、Ｎ型ドレイン（低抵抗）領域９およびＰ型ソース打ち抜き領域３それぞれに対する配線抵抗の低減が図れる。この結果、オン抵抗を低減できるので、半導体装置の高付加効率を図ることができる。

なお、ＣＭＯＳトランジスタ等で金属プラグ技術を採用することはよく知られている。例えば、そのような技術は特開平６−３５００４２号公報によって開示されている。上記公報では明らかとされていないが、通常、金属プラグ技術は、上層の配線パターン形成時の段切れ対策を目的としたものである。特に、ゲート電極（配線）に対して、第１層配線あるいは第２層配線が横切る場合を考慮し、電極引き出しに金属プラグ技術が適用される。

しかしながら、本実施の形態１によれば、ゲート電極とドレイン用の第２層配線（Ｍ２）とが横切らない状況下で金属プラグが適用されているものである。すなわち、本実施の形態１は従来公知の金属プラグ技術の適用とは全く異なる発想に基づいたものである。

なお、図２はゲート電極３が２本の場合を示すが、ゲート電極３が４本の場合には、図８３に示したようにＺ−Ｚ’軸を中心にミラー反転されたレイアウト構造となる。ゲート電極３の本数は、ドレイン電流のバランスを考慮して、それぞれのドレイン電極（ドレイン領域）を挟むように偶数本設けられる。

＜チップレイアウト＞
本実施の形態１のチップのレイアウトを図３に示す。図３に示した単位ブロック部のレイアウトは、先に説明した図２に示す構成となっている。

図３に示すチップ内にレイアウトされたパワーＭＯＳＦＥＴは、図３の単位ブロックを複数個並列に接続したものである。

すなわち、本実施の形態は、半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置おいて、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第１の金属導体層が接続され、上記第１の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部２２を有し、上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部２３を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体基板の主面に複数配置され、上記単位ブロック間において、上記ゲート用の第１の金属導体層と上記ゲート用の第２の金属導体層とが接続されている。

図３に示すように、複数のドレインパッド２２がチップの一辺に沿って、ゲートパッド２３およびソースパッド２０がチップの他の辺に沿って配置されている。このうちソースパッド（プローブ用ソースパッド）２０は、実装では使用せずに主に素子動作チェック用のみに使用される。すなわち、このソースパッド２０は各チップに分割していないウエハ状態でのパワーＭＯＳＦＥＴの動作チェックを容易にするために設けられている。動作チェックの時に検査用探針（プローバ）を、基板上面に設けられた各パッド２０，２２，２３に接触させることでそれぞれのチップ（ＭＯＳＦＥＴ）の特性をウエハ状態で検査することができる。

チップ両端部に配置されたゲートパッドには、ゲート絶縁膜の静電破壊防止用の保護ダイオード１９を設けられている。以下、このゲート保護ダイオードについて説明する。

＜ゲート保護ダイオード＞
図４および図５にゲート保護ダイオードの構成を示す。図４は図３に示されたゲート保護ダイオード１９を部分拡大した平面図である。図５は、図４におけるＤ―Ｄ'間の断面図である。

図４（図５）において、２１は厚いフィールド酸化膜である。フィールド酸化膜２１上に設けられたゲートパッド２３は第２層配線１２（Ｍ２）と一体的にパターン形成されている。そして、そのゲートパッド２３は、第１層配線１１（Ｍ１）を介してＰ型低抵抗領域４に接続されている。このＰ型低抵抗領域４、Ｎ型高抵抗領域８およびＰ型低抵抗領域４ａを取り囲むようにリング状に形成されたＰ型低抵抗領域４ｂにより、ＰＮＰ構造のダイオード（バック・ツ・バックダイオード）を構成する。このＰＮＰ構造の耐圧を±５〜９Ｖ程度に設計し、ゲートパッドに載ったサージ電圧をクランプ、吸収することができる。なお、Ｐ型低抵抗領域４ａ、４ｂは図１に示したコンタクト用Ｐ型低抵抗領域４と同一プロセスで形成される。

また、このゲート保護ダイオードにも金属プラグＰ１が採用されている。２本のストライプ状の金属プラグＰ１はＰ型領域８（４）に接続され、電流が均一に流れるように機能する。

＜プロセス＞
本実施の形態１であるシリコンパワーＭＯＳＦＥＴの製造方法について、図６〜図２９を参照し、以下に説明する。

なお、図６〜図９、図１４、図２０、図２３、図２９のそれぞれにおいて、(a)に示した断面図は、図２におけるＸ−Ｘ’切断断面を示し、(b)に示した断面図は、図２におけるＹ−Ｙ’切断断面を示す。

（１）Ｐ型打抜き層(P type through layer )形成用イオン打ち込み工程：図６(a)、(b)に示すように、まず、第１導電型（具体的にはＰ型）のＳｉより成る半導体基板１の主面に、Ｐ型半導体層２が形成された半導体ウエハが準備される。Ｐ型半導体層２は、公知のエピタキシャル成長法により形成された。以下、Ｐ型半導体層２をＰ型エピタキシャル層と称する。

上述したように半導体基板１の比抵抗は０．０１Ωｃｍを有する。一方、Ｐ型エピタキシャル層２の比抵抗は、基板比抵抗よりも高く、２０Ωｍを有する。エピタキシャル層２の厚さは、オン抵抗の低減と、ドレイン耐圧とを考慮し、２．５〜３．５μｍの範囲に設定される。本実施例では、エピタキシャル層２の厚さは、３μｍに設定された。

続いて、エピタキシャル層２の表面に、厚さ１０ｎｍのシリコン酸化（ＳｉＯ_２)膜１００を形成する。そして、Ｐ型打抜き層形成用イオン打ち込みマスクを形成するために、ＳｉＯ_２膜１００上にホトリゾグラフィ技術を用いて、ホトレジストパターン（マスク）ＰＲ１を形成する。

続いて、マスクＰＲ１を用いて酸化シリコン膜１００およびエピタキシャル層２の表面をエッチング除去する。エピタキシャル層２の表面は、およそ５０ｎｍの深さにエッチングされる。これによりエピタキシャル層２の表面に段差が形成される。この段差はマスクアライメントのためのターゲットとして使用できる。

この後、Ｐ型打抜き層３を形成するために、上記マスクＰＲ１が形成されていないエピタキシャル層２内に第１導電型（Ｐ型）を示す不純物をイオン打ち込法により導入する。すなわち、マスクＰＲ１を用いて、例えばＰ型不純物のボロン(Ｂ＋)を、加速エネルギー８０ＫｅＶ、ドーズ量１．５×１０^１６／ｃｍ^２の条件で、エピタキシャル層２の深い位置に選択的にイオン打ち込みする。

（２）フィールド酸化膜形成工程：図６に示したマスクＰＲ１および酸化シリコン膜１００が除去される。この後、ＭＯＳＦＥＴの単位ブロックを区画するためのフィールド酸化膜２1をＬＯＣＯＳ（Local Oxidation of Silicon）技術により選択的に形成する。

まず、図７(ａ)、(ｂ)に示すように、エピタキシャル層表面に、パッド酸化膜として、シリコン酸化膜１００ａを熱酸化により形成する。このパッド酸化膜は、引き続き形成される耐酸化マスクとなる窒化シリコン膜から成る絶縁膜（耐酸化性絶縁膜）が直接シリコン表面に接するのを避けている。窒化シリコン膜が直接シリコン表面に被覆した場合、その表面に熱的歪が残留し、結晶欠陥を引き起こす。すなわち、パッド酸化膜は結晶欠陥を防止するためのバッファ膜として形成される。

続いて、耐酸化マスクとしての窒化シリコン膜１０１を形成する。そして、この窒化シリコン膜１０１をフォトリゾグラフィ技術を用いてパターン形成する。

そして、残された窒化シリコン膜１０１をマスクとし、その窒化シリコン膜１０１が形成されていないエピタキシャル層２表面を熱酸化し、厚さ３５０ｎｍのフィールド酸化膜（ＬＯＣＯＳ酸化膜）２１を選択的に形成する。

ここで重要なことは、この工程での熱酸化（熱処理）は、１０５０℃〜１１００℃、３０分程度の処理条件で行われ、イオン打ち込みされたＰ型不純物の引き伸ばし拡散を伴なっている。したがって、この時、エピタキシャル層２内には半導体基板１に到達するＰ型打抜き層（Ｐ＋）３が形成される。すなわち、 Ｐ型打抜き層３形成およびフィールド酸化膜２１形成の熱処理はそれぞれ独立別個に行わずに、それら形成のための熱処理を一度で行っている。すなわち、Ｐ型打抜き層３形成のための熱処理（アニーリング）工程を省略することができる。

また、この熱処理工程の省略により半導体基板１中のボロン不純物が薄いエピタキシャル層１内へオートドーピング（auto-doping）するのを抑制できる。この不純物のオートドーピングの抑制は、後で述べるＰウエル(ＰＷ)５の不純物濃度を低減させることができ、オン抵抗低減の効果をもたらすことができる。

窒化シリコン膜１０１およびパッド酸化膜１００ａを除去し、エピタキシャル層２の表面に存在する欠陥を除去する。続いて、エピタキシャル層２表面に熱酸化によりシリコン酸化膜（１００ｂ）を形成する。

そして、上記シリコン酸化膜（１００ｂ）の形成温度よりも高い熱処理温度、約１０５０℃で、フィールド酸化膜２１のアニーリングを行う。アニーリングは、ＭＯＳＦＥＴが形成される活性領域の表面に残留している結晶欠陥を低減し、ゲート酸化膜の薄膜化によるゲート酸化膜の耐圧確保を図ることを目的とし、本実施態様１のパワーＭＯＳＦＥＴを得るために重要な手段である。

（３）Ｐ型ウエル領域形成用第１不純物導入工程：図８(ａ)、(ｂ)に示すように、ドレイン形成領域を覆うようにフォトレジストパターン（マスク）ＰＲ２を形成する。

続いて、マスクＰＲ２が形成されていないエピタキシャル層２表面に第１導電型を示す不純物を選択的に導入する。例えば、ｐ型不純物のボロンを、イオン打ち込み法によりフィールド酸化膜２１を通過するエネルギーでエピタキシャル層２内に選択的に導入する。すなわち、フィールド酸化膜２１に接するエピタキシャル層２表面において、アニール処理後の不純物濃度分布がほぼピークとなるようにボロンが導入される。これによって、そのエピタキシャル層２表面はチャネルストッパとしてのＰ型高濃度領域が形成される。イオン打ち込み条件は、加速エネルギー２００ＫｅＶ、ドーズ量２．０×１０^１３／ｃｍ^２である。

（４）Ｐ型ウエル領域形成用第２不純物導入工程：上記第１不純物導入工程に続いて、さらに、図９(ａ)、(ｂ)に示すように、上記マスクＰＲ２を残した状態で、エピタキシャル層２内に第１導電型を示す不純物を選択的に導入する。例えば、上記第１不純物導入工程と同様のボロンを、イオン打ち込み法によりエピタキシャル層２内に選択的に導入する。イオン打ち込み条件は、加速エネルギー５０ＫｅＶ、ドーズ量１．０×１０^１３／ｃｍ^２である。

上記第１、第２不純物導入工程のように、段階的に２回のイオン打ち込みを行うことにより、深さ方向のウエル濃度分布を均一にさせ、引き伸ばし拡散のための熱処理（高温アニール）を回避することができる。なお、上記第１、第２不純物導入工程の順序は逆であってもよい。

（５）しきい値電圧調整用イオン打ち込み工程：図面は省略したが、図９に示したマスクＰＲ２を除去した後、しきい値電圧（Ｖｔｈ）調整のための不純物導入を行う。例えば、ＢＦ_２イオンを、加速エネルギー５０ＫｅＶ、ドーズ量１．０×１０^１２／ｃｍ^２の条件で、エピタキシャル層２表面にイオン打ち込みする。続いて、エピタキシャル層２表面を洗浄した後、アニール処理（９５０℃、６０秒）により上記（３）（４）工程で打ち込まれた不純物を引き伸ばし拡散し、MOSFETのチャネル形成領域となるＰ型ウエル領域（パンチスルーストッパ層）５を形成する。

（６）ゲート絶縁膜形成工程：イオン打ち込みダメージを受けたシリコン酸化膜１００ｂ（図９）を除去し、その表面を露出させる。そして、露出したＰ型ウエル領域５表面に熱酸化処理により、膜厚が１０ｎｍ以上そして１２ｎｍ以下であるゲート酸化膜６を形成する（図１０参照）。本実施の形態１によれば、ゲート酸化膜６の膜厚は１１±０．５ｎｍとなるように設定される。

ゲート絶縁膜６は熱酸化膜に代えて、窒素を含むシリコン酸化膜、いわゆる酸窒化膜を適用してもよい。この場合、ゲート絶縁膜の界面にホットエレクトロンのトラップを低減し、ホットキャリア対策が可能となる。つまり、酸窒化膜によれば、膜界面のトラップを窒素（Ｎ）を結合させて終端させることができる。

また、ゲート絶縁膜６は、熱酸化によるＳｉＯ_２膜（厚さ：４ｎｍ）と、そのＳｉＯ_２膜上にそのＳｉＯ_２膜上よりも厚いＣＶＤ法によるＳｉＯ_２膜（厚さ：７ｎｍ）を積層させた積層ゲート絶縁膜を適用してもよい。ＣＶＤ法によるＳｉＯ_２膜は具体的にはＨＬＤ（High Temperature Low Pressure Decomposition）膜が用いられる。ＨＬＤ膜は有機ソースであるＴＥＯＳ（tetraethyl orthosilicate）材料が用いられ、膜厚均一性に優れ、また膜中への不純物の拡散防止に効果を奏する。このようなゲート絶縁膜の採用は、特に、後で述べるＰゲート・Ｎチャネル型ＳｉパワーＭＯＳＦＥＴの実施の形態に有効である。なぜならば、Ｐ型ゲート電極の場合、その電極に含まれたボロン（不純物）のリークにより、ゲート酸化膜の緻密性が損なわれる。このため、上記積層ゲート絶縁膜の適用により、ボロンのリークは阻止され、ゲート絶縁膜の耐圧劣化を防止することができる。

（７）ゲート電極用導体層形成工程：続いて、図１０に示すように、ゲート酸化膜６表面に、厚さ１００ｎｍ程度のリン不純物を含む多結晶シリコン層（ドープドポリシリコン：doped poly-silicon）７aをＣＶＤ法により被覆する。続いて、低抵抗ゲート電極を得るために、多結晶シリコン層７aの表面に、その多結晶シリコン層７aよりも厚い、厚さ１５０ｎｍ程度のメタルシリサイド層７ｂ、例えばタングステンシリサイド（ＷＳｉ)層を積層する。ＷＳｉ層７ｂ表面には、保護膜（キャップ層）として、厚さ１５０ｎｍの酸化シリコン膜２０を有機シランの熱分解により形成する。このようなキャップ層を設けることは、ＣＭＯＳＬＳＩの技術分野ではよく知られているが、ＲＦパワーＭＯＳの技術分野では、いままで検討されていない。

（８）ゲート電極用マスクパターン形成工程：図１１に示すように、ゲート電極を形成するためのフォトレジストパターン（マスク）ＰＲ３を形成する。マスクＰＲ３のパターン幅は、ゲート長を規定し、０．３５μｍ以下となるように形成される。

（９）ゲート電極パターン形成工程：図１２にゲート電極パターン形成後の状態を示す。図１１に示すマスクＰＲ３を用いて、キャップ層２０、タングステンシリサイド層７ｂおよび多結晶シリコン層７aを順次、エッチングすることにより、多結晶シリコン層７aとＷＳｉ層７ｂとから成るゲート電極７をパターン形成する。

（１０）ドレインオフセット領域形成工程：図１３に示すように、低濃度半導体領域８をＰ型ウエル領域５内にイオン打ち込み法によりゲート電極７に対して自己整合形成する。この低濃度半導体領域（ドレインオフセット領域）８は、ドレイン耐圧を向上することを目的としている。ドレインオフセット領域８を形成するためのイオン打ち込みは、Ｎ型不純物であるリン用いられ、例えば加速エネルギー５０ＫｅＶ、ドーズ量１．０×１０^１３／ｃｍ^２の条件で行う。

実験によれば、ドレインオフセット領域（オフセット層）とオン抵抗の関係は図３５のとおりであった。したがって、オフセット層の深さは０．２μｍ以上とした。

（１１）ソース・ドレイン領域形成工程：図１４(ａ)(ｂ)に示すように、ドレインオフセット領域８の一部およびＰ型打抜き層３を覆うようにフォトレジストパターン（マスク）ＰＲ４を形成する。続いて、マスクＰＲ４を用いて、ソース・ドレイン領域形成のための不純物導入を行う。不純物導入はイオン打ち込み法により、Ｎ型不純物である砒素が、加速エネルギー６０ＫｅＶ、ドーズ量８．０×１０^１５／ｃｍ^２の条件で、酸化シリコン膜（ゲート酸化膜）６を通して、低濃度半導体領域８内に選択的に導入される。

（１２）コンタクト領域形成工程Ｐ型打抜き層３の表面を低抵抗化するために、図１５に示すように、マスクＰＲ５を用いて、Ｐ型打抜き層３表面にＰ型不純物である弗化ボロン（ＢＦ_２）を、加速エネルギー４０ＫｅＶ、ドーズ量２．０×１０^１５／ｃｍ^２の条件で導入する。そして、この後、アニール処理を行う。これにより、Ｐ型打抜き層３表面にＰ型コンタクト領域４を形成する。

（１３）第１絶縁膜（層間絶縁膜）形成工程層間絶縁膜として第１の絶縁膜２０を半導体基板１上に全面形成する。まず、図１６に示すように、半導体基板１上にＣＶＤＳｉＯ_２膜２０Ａ（厚さ：１００ｎｍ）および平坦性の優れたプラズマＴＥＯＳ膜２０Ｂ（厚さ：８００ｎｍ）を順次形成する。このプラズマＴＥＯＳ膜２０Ｂの表面は、ゲート電極上に段差を有しているため、化学機械研磨（ＣＭＰ：Chemical-Mechanical Polishing）技術を採用して、約１００ｎｍ研磨され、平坦化される。

いままで、ＣＭＰ技術の採用はＩＣ（ＬＳＩ）の中で採用されていたが、高周波用パワーＭＯＳＦＥＴでは採用されていなかった。

本実施の形態１では、このＣＭＰ技術の採用により、次に述べる金属プラグが実現でき、オン抵抗の低減を図ったパワーＭＯＳＦＥＴが得られるのである。

続いて、図１７に示すように、プラズマＴＥＯＳ膜２０Ｂ上にＰＳＧ膜２０Ｃ（厚さ：３００ｎｍ）を形成する。第１の絶縁膜２０のトータル膜厚は１２００ｎｍであり、後で述べる２絶縁膜（層間絶縁膜）よりも厚くされる。これは、配線の寄生容量を低減するためである。

ＣＶＤＳｉＯ_２膜２０Ａは、窒化シリコン（ＳｉＮ）に置き換えることができる。この窒化シリコンの採用は、ゲート酸化膜への水酸化物イオン（ＯＨ⁻）の浸入をブロックし、ホットキャリア対策として有効である。

（１４）電極引き出し用開口形成工程図１８に示すように、ＰＳＧ膜２０Ｃ上にフォトレジストパターン（マスク）ＰＲ６を形成する。続いて、図１９に示すように、マスクＰＲ６を用いて第１の絶縁膜（２０）を選択的に除去し、電極引き出し用開口ＣＨ１を形成する。

（１５）金属プラグ形成工程図２０(ａ)(ｂ)に示すように、電極引き出し用開口ＣＨ１内にＷ（タングステン）よりなる金属プラグＰ１をそれぞれ形成する。

まず、電極引き出し用開口ＣＨ１が形成された第１の絶縁膜（２０）表面に、Ｗ（タングステン）が半導体領域（８、９）内に拡散しないように、バリア層としてＴｉＮ（窒化チタン）層をスパッタリング法により形成する。続いて、例えばＷ（タングステン）よりなる高融点金属層をＣＶＤ法により形成する。そして、上記高融点金属層およびバリア層をエッチバックする。この結果、第１の絶縁膜２０とほぼ同一面を有する金属プラグＰ１が電極引き出し用開口ＣＨ１内に埋め込まれる。すなわち、ソース領域（第１領域）１０、ドレイン領域（第２領域）９およびリーチスルー層３上に金属プラグＰ１がそれぞれ接続される。

（１６）第１導体層（第１層配線）形成工程図２１に示すように、第１導体層（第１層配線）Ｍ１を第１の絶縁膜２０上にスパッタリング法により形成する。第１導体層は低抵抗、かつ耐マイグレーション性を有するアルミニュウム合金より成る。より具体的な材料としてはＡｌＣｕ合金が採用される。その膜厚は約４００ｎｍである。続いて、図２２に示すように、第１導体層Ｍ１上にフォトレジストパターン（マスク）ＰＲ７を形成する。そして、図２３(ａ)(ｂ)に示すように、マスクＰＲ７を用いて第１導体層Ｍ１をパターニングする。

（１７）第２絶縁膜（層間絶縁膜）形成工程層間絶縁膜として第２の絶縁膜３０を半導体基板１上に全面形成する。図２４に示すように、半導体基板１上にプラズマＴＥＯＳ膜３０Ａ（厚さ：３００ｎｍ）、ＳＯＧ膜３０Ｂ（厚さ：３００ｎｍ）、プラズマＴＥＯＳ膜３０Ｃ（厚さ：３００ｎｍ）を順次形成する。ＳＯＧ膜３０ＢはプラズマＴＥＯＳ膜３０Ａの段差を緩和するために形成される。

（１８）配線接続用開口形成工程図２５に示すように、第２の絶縁膜３０上にフォトレジストパターン（マスク）ＰＲ８を形成する。続いて、図２６に示すように、上記マスクＰＲ８を用いて、第２の絶縁膜３０（３０Ａ、３０Ｂ、３０Ｃ）を選択的に除去し、配線接続用開口ＣＨ２を形成する。なお、図２６は上記マスクＰＲ８を除去した後の半導体装置の断面構造を示している。

（１９）第２導体層（第２層配線）形成工程図２７に示すように、第１導体層Ｍ１と同様な方法により第２導体層（第２層配線）Ｍ２を第１の絶縁膜３０上に形成する。また、第２導体層（第２層配線）Ｍ２の材料も第１導体層と同一の材料が選択される。ただし、その膜厚は第１導体層Ｍ１の膜厚保に比べ、約４倍であり、裏打ち配線としての低抵抗化を図っている。

続いて、図２８に示すように、第１導体層Ｍ１上にフォトレジストパターン（マスク）ＰＲ９を形成する。

そして、図２９に示すように、マスクＰＲ９を用いて、第２導体層Ｍ２をパターニングし、ドレイン電極（ドレイン配線）Ｄおよびソース電極（ソース配線）Ｓ(１)を形成する。ソース電極（ソース配線）Ｓ(１)は各セル間および各ブロック間の第１層目のソース配線（Ｍ１）を電気的接続する。なお、図２９は上記マスクＰＲ９を除去した後の半導体装置の断面構造を示している。

（２０）ソース裏面電極形成工程図２９に図示していないが、上記（１９）工程の後、ドレイン電極（ドレイン配線）Ｄおよびソース電極（ソース配線）Ｓ(1)上に表面保護膜を形成し、そしてパッド部を露出するように、その表面保護膜を選択的に除去する。続いて、半導体基板１の裏面（下面）を研削し、その厚さを薄くする。この研削は半導体ウエハから半導体チップにするための前処理として行われる。そして、その裏面にＮi層（厚さ：約０．１μｍ）、Ｔｉ層（厚さ：約０．１５μｍ）、Ｎi層（厚さ：約０．２μｍ）および半田付け性の良いＡｇ層（厚さ：１．３μｍ）を順次積層することによりソース裏面電極を形成する。下層のＴｉ層はバリア層であるＮｉ層と、Ｓｉ基板との間の接着性のため、上層のＴｉ層はＡｇ層との接着性のために形成される。

なお、Ａｇ層は、モジュール基板へ取り付け（半田付け）時に、酸化によるＡｇ層剥離に注意を払わなければならない。Ａｇ層に代えてＡｕ層を用いてもよい。この場合、半田付け時にＡｕ層の剥離は生じないため、モジュール基板との低抵抗コンタクトが図れる。

本プロセスによれば、以下の効果が得られる。

(ａ)上記工程（２）で行われる熱酸化（熱処理）は、イオン打ち込みされたＰ型不純物の引き伸ばし拡散を伴なっている。

したがって、この時、エピタキシャル層２内には半導体基板１に到達するＰ型打抜き層（Ｐ＋）３が形成される。すなわち、Ｐ型打抜き層３形成およびフィールド酸化膜１０２形成の熱処理はそれぞれ独立別個に行わずに、それら形成のための熱処理を一度で行っている。このため、Ｐ型打抜き層３形成のための熱処理（アニーリング）工程を省略することができる。

(ｂ)上記(ａ)の理由により基板からエピタキシャル層への不純物のオートドーピングを抑制できる。このため、Ｐウエル（ＰＷ）の不純物濃度は制御し易く、低く抑えることができる。したがって、オン抵抗低減のためにゲート長を短くしても、充分耐圧は確保できることになる。

よって、熱処理工程の簡略化はオン抵抗低減に寄与することになる。

(ｃ)上記(ａ)(ｂ)の理由により、エピタキシャル層２の厚さを厚くする必要がなく、その厚さは目標の耐圧を考慮して、２．５μｍ以上、３．５μｍ以下にすることが可能となった。このため、Ｐ型打抜き層（Ｐ＋）３の形成深さも浅くなり、オン抵抗低減に寄与することになる。

(ｄ)フィールド酸化膜形成工程の後にＰウエル（ＰＷ）を形成しているため、そのＰウエルはフィールド酸化膜形成時の熱処理の影響を受けない。つまり、Ｐウエルは１０００℃以上の高温に晒されることがない。このため、Ｐウエル（ＰＷ）の不純物濃度は制御し易く、低く抑えることができる。したがって、オン抵抗低減のためにゲート長を短くしても、充分耐圧は確保できることになる。よって、上記のようなＰウエル形成工程の順序は、オン抵抗低減に寄与することになる。

(ｅ)上記（４）工程で述べたように、Ｐウエル形成工程は２段階のイオン打ち込みにより行われる。したがって、引き伸ばし拡散のための高温アニール処理が不要である。すなわち、上記（５）工程でのアニール処理が兼用できる。このため、工程簡略が図れる。また、上記(ｄ)と同様な理由によりオン抵抗低減に寄与することになる。

(ｆ)上記（２）工程で述べたように、フィールド酸化膜形成後であって、上記（３）工程のウエル領域形成に先立ってアニール処理を行うことにより、ＭＯＳＦＥＴが形成される活性領域の表面に残留している結晶欠陥を低減し、ゲート酸化膜の薄膜化によるゲート酸化膜の耐圧確保を図ることができる。

(ｇ)上記（１０）工程で述べたように、ドレインオフセット領域（長さ）はマスクＰＲ４によって規定され、サイドウオールを用いたＬＤＤ構造を採用していない。すなわち、ソース領域側にはドレインオフセット領域のような高抵抗領域は形成されないようにしている。これにより、ドレイン耐圧向上とともに、オン抵抗の低減が図れる。

＜ＭＯＳＦＥＴの形成条件＞
本実施態様１におけるＭＯＳＦＥＴの形成条件について、以下に述べる。

本実施例におけるＭＯＳＦＥＴチップの抵抗成分について、図３０を参照し、説明する。

図３０は、図１に示した実施の形態１に関わるＭＯＳＦＥＴの抵抗モデルであり、ＲＯＮＯがチップ全体の抵抗、ＲｏｎがＲＯＮＯからＰ型打抜き層と基板の抵抗を除いた抵抗（ソースを基板表面から取り出し場合の抵抗）、Ｒ１がドレイン配線抵抗、Ｒｒがオフセット領域の抵抗、Ｒｅがチャネル抵抗、Ｒ２がソース配線抵抗、Ｒ３がソース打抜き層抵抗、Ｒ４がＰ型基板の抵抗、Ｒ５がＲ３とＲ４とのトータル抵抗である。

本実施の形態１の効果を説明するにあたり、ＭＯＳＦＥＴ本体と、基板裏面電極による影響を分離するため、以後、オン抵抗はＲＯＮＯではなくＲｏｎとし、ゲート幅Ｗｇで規格化したＲｏｎ・Ｗｇを用いる。また、同様な考えから、相互コンダクタンスや、しきい値電圧等についても、断りのない限り、基板表面からソースを取り出したFETの性能とする。本実施の形態１のゲート長、ゲート酸化膜厚さ、オフセット層について説明する。

図３１にゲート耐圧（酸化膜許容電界）を考慮したゲート酸化膜厚さとオン抵抗との関係を示す。図３２にゲート長とオン抵抗との関係、図３３にゲート長と相互コンダクタンスとの関係をそれぞれ示す。図３４にゲート長としきい値電圧の関係を示す。また、図３５にオフセット層深さとオン抵抗の関係を示す。図３６にオフセット長とオン抵抗との関係を、図３７にオフセット長とドレイン耐圧をそれぞれ示す。

図３１において、オン抵抗の必要上限値４Ωｍｍを得るためにはゲート酸化膜が薄いことが重要であり、一方、ゲート酸化膜の信頼性の観点からは、ＧＳＭ応用での入力振幅の最大値を５Ｖに対して信頼性上問題のない膜厚１０ｎｍ以上が必要である。その結果、ばらつきを考慮して、ゲート酸化膜の厚さは１０ｎｍ以上、１２ｎｍ以下と設定される。図３２、図３３においても、ゲート長の短縮により、オン抵抗の低減と相互コンダクタンスの向上が図られ、ゲート長０.３５μｍにおいてオン抵抗が４Ωｍｍ以下、相互コンダクタンスが１５０ｍＳ／ｍｍ以上得られている。すなわち、ゲート電極のチャネル方向長さが０.３５μｍ以下に設定される。

なお、これらの結果は表面のソース電極から測定した場合を示す。また、ここでの従来技術とは、ゲート長０．４μｍ、オフセット長０．７μｍ、ゲート酸化膜厚さ２０ｎｍに設定された高周波用パワーＭＯＳＦＥＴを言う。

ゲート長に関しては、図３４に示すように、しきい値電圧のLoweringは厳しくなり、ゲート長０.３μｍ程度が仕様代表値である。ちなみに、この実施例のＭＯＳＦＥＴでは、プロセス全体を低温処理（１２００℃以下の熱処理）とすることにより、しきい値電圧が逆短チャネル特性を示しており、逆短チャネル特性のない従来構造の場合に比べて、短いゲート長までLoweringが抑えられている。オフセット領域（オフセット層）に関しては、図３５に示したように、抵抗の変化の少ない０．２μｍ以上の深さを設定しており、また、図３６、図３７から、オフセット長は０.４μｍ以上、０.８μｍ以下を設計値としている。この長さを選んだ理由は、ドレイン耐圧がドレイン低抵抗層側で決まり、寄生バイポーラ動作が起こりにくい領域であり、オン抵抗も十分に低い値であるためである。図３８に本実施の形態１のパンチスルーストッパ層（図１に示したＰ型ウエル領域５）とオン抵抗との関係を、図３９にドレイン耐圧とパンチスルーストッパ層の位置との関係をそれぞれ示す。ゲート電極のドレイン端の位置を基準（零）とし、ドレイン側への距離をプラス（＋）、ソース側をマイナス（−）としている。パンチスルーストッパをソース側にずらすことにより、オン抵抗は低下するが、耐圧は零付近を境にマイナス側で低下する。これは、ドレイン、ソース間のパンチスルーが発生するためであり、この関係から、パンチスルーストッパの位置は０以上、０.２μｍ以下が適当である。次に、本実施の形態のＭＯＳＦＥＴの基板形成条件について以下に説明する。

図４０にエピタキシャル層厚さを変えた場合の打抜き層付近（図１のＢ−Ｂ'面）の深さ方向濃度分布を、図４１にエピタキシャル層厚さを変えた場合の打抜き層の抵抗率をそれぞれ示す。また、図４２にオフセット層付近（図１のＣ−Ｃ'面）の濃度分布を、図４８にエピタキシャル層厚さと（ドレイン）耐圧をそれぞれ示す。

図４０、図４１において、エピタキシャル層の厚さが４μｍでは打抜き層とつながっておらず、３.５μｍ以下にする必要がある。

また、図４２、図４３において、ドレインＮ型層との耐圧はエピタキシャル層の厚さが２.５μｍ以上で必要十分な値となっている。このことから、低抵抗半導体基板上に形成された高抵抗層（エピタキシャル層）の厚さは２.５μｍ以上、３.５μｍ以下が適当である。図４４に本発明とゲート長０．４μｍの従来技術のＭＯＳＦＥＴの静特性の比較を示した。これは、どちらもゲート幅が３６ｍｍの素子の場合であり、オン抵抗、相互コンダクタンス、飽和電流等、本発明により大幅な改善がなされている。

次に、図４７に本実施の形態１（本発明）のＭＯＳＦＥＴチップの大信号高周波特性を示す。図４７はＧＳＭ応用を前提として、電源電圧３.５Ｖ、バイアス電流一定において、９００ＭＨｚの正弦波信号を入力した場合の出力電力と付加効率の関係である。本発明と従来技術を比較しており、前者のゲート幅が２８ｍｍ、後者は３６ｍｍである。どちらも出力電力２．０Ｗで付加効率がピークとなるように、出力側をチューニングしている。この図からわかるように、本発明では従来技術に対してピークの効率で５％程度向上しており、６５％を実現している。次に、図４８に本発明のチップの大信号高周波特性のゲート幅依存性を示す。図４８に示した特性は前述の図４７に示した特性と同様にして測定しているが、ゲート幅毎に効率を得るのに最適なチューニングを行っている。この図４８より、２Ｗで６５％以上の付加効率を得るのに最適なゲート幅は、２８ｍｍ程度が良いことがわかる。２４ｍｍから３２ｍｍでも、これに準じた性能が得られている。同様にして、ＰＣＳ応用を考え、１９００ＭＨｚで大信号特性を評価した結果、ゲート幅１２ｍｍで出力１Ｗ時の付加効率５５％程度を実現した。

＜増幅器の構成＞
図４９に本実施の形態のＭＯＳＦＥＴを用いた増幅器の回路構成を示す。図４に示した増幅器はＧＳＭ応用の３段増幅回路であり、入力段、中段にそれぞれに１個のＭＯＳＦＥＴ（１chip）が使われている。そして、出力段に２個のＭＯＳＦＥＴ（２chips）を使用し、並列整合回路（DD-CIMA：Divided and Collectively Impedance Matched Amplifier）を構成している。ＭＯＳＦＥＴのゲート幅（Ｗｇ）としては、入力段が６ｍｍ、中段が１８ｍｍそして出力段（２chips）が２８ｍｍである。それぞれの素子についてストリップライン１００とチップコンデンサによる入出力整合が行われ、出力電力を効率よく引出すように設計している。各段の入力に抵抗分割により動作点制御用のバイアス電圧がかかるようになっており、この電圧を制御することで出力電力を制御している。

上記ＤＤ-ＣＩＭＡは、ゲート幅を大きくしていくと出力電圧が飽和する特性の解決策として開発され、高出力を要するモジュールの出力段として素子（チップ）を２つ並列に配して並列整合を行う方法である（文献２）。本回路技術によって、１つの素子が出し得る出力電力のおよそ２倍の出力電力が得られる。また、チップを分割したことにより熱放散性に優れている。

図５０は本増幅器をパッケージ内に組み込んだパッケージモジュールを示す。５００は多層配線構造の積層型セラミックパッケージである。パッケージ５００の表面に金属めっきによるマイクロストリップライン５０１が形成されている。このモジュールにおいて、周波数９００ＭＨｚ、電源電圧３.５Ｖ、入力電力０ｄＢｍの条件で、飽和出力電力４Ｗ、出力３.５Ｗ時の総合効率５５％程度を実現している。

なお、本実施例ではＭＯＳＦＥＴ、コンデンサ、抵抗等のディスクリート品をモジュール化しているが、この全て、または一部を集積化した回路についても、本発明の技術は適用される。また、３段増幅回路の各段は、必ずしも同じ構造のデバイスを用いる必要はなく、例えば初段、中段素子は、高利得が要求されるため、ゲート長、またはオフセット長の短い素子を用いる場合がある。

（実施の形態２）
本発明の他の実施の形態を、図５１から図５６を参照し説明する。

＜基本セルの断面構造＞
図５１は前記実施の形態１のゲート電極両端の酸化膜厚さを厚くした構造、すなわちゲートバーズビークを有する実施の形態２におけるＭＯＳＦＥＴの断面図である。図５２は本実施の形態２のゲート、ドレイン間容量の電圧依存性を示す。そして、図５３に小信号利得と周波数の関係を示す。

図５１において、ゲート両端の酸化膜厚さは、ゲート酸化膜厚さ１０ｎｍに対して、最大膜厚３０ｎｍの厚さでテーパ形状（または、ＬＯＣＯＳ選択酸化によって現われるバーズビーク形状）を成している。

すなわち、本実施の形態２に係わる半導体装置は、第１導電型の半導体基板と、上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第１導電型の半導体層と、上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバーラップするように、ゲート絶縁膜を介して設けられたゲート電極と、上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、上記第３領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第１膜厚(６ａ)が上記第１領域と上記第３領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第２膜厚(６ｂ)よりも大きい。

これにより、図５２に示すように、１０ｎｍから３０ｎｍの条件とすることでゲート、ドレイン間容量（Ｃｄｇ）は２０％程度低減された。測定方法は、図５２に示した回路構成のとおりである。ゲート、ドレイン間容量（Ｃｄｇ）の低減は、高いゲインのＲＦ動作に求められる帰還容量(Crss）の低減をもたらすことができる。

また、図５３に示すように小信号利得も周波数９００ＭＨｚ付近で０．５ｄＢ程度向上している。

本実施の形態２によれば、バーズビークを設けたことで電界緩和が図れる。そして、オフセット層８の表面からの深さが０．００５μｍ以内において、その表面不純物濃度を１×１０^１９／ｃｍ^３以上のピーク値とし、オン抵抗低減を一層図ることが可能となる。

本実施の形態２では、ゲート電極のドレイン、ソース両側の酸化膜厚を厚くしているが、本質的にはドレイン側のみを厚くすれば目的は達成される。その実施の形態は後で述べる。

＜プロセス＞
前記実施の形態１の工程（９）（図１２参照）に続いて以下の工程が行われる。

（９−１）図５４に示したように、熱酸化により酸化膜２１を選択的に形成する。この時、ゲート電極端部にバーズビークが形成される。つまり、ゲート酸化膜（厚さ１０ｎｍ）よりも厚い酸化膜（最大膜厚：３０ｎｍ）がゲート電極端部下に形成される。

（９−２）続いて、図５５に示したように、ドレインオフセット領域形成のための不純物導入がシリコン酸化膜２１を通して行われる。すなわち、低濃度半導体領域（ドレインオフセット領域）８をＰ型ウエル領域５内にイオン打ち込み法によりゲート電極７に対して自己整合形成する。ドレインオフセット領域８を形成するためのイオン打ち込みは、Ｎ型不純物であるリン用いられる。

続いて、前記実施の形態１で述べたプロセス、（１１）ソース・ドレイン領域形成工程から（２０）ソース裏面電極形成工程までが実行される。

以上の方法により、図５６に示したパワーＭＯＳＦＥＴが完成する。

（実施の形態３）
本発明の他の実施の形態を、図５４から図６０を参照し説明する。

＜基本セルの断面構造＞
本実施の形態３は、前記実施の形態２の変形例であり、ゲート電極のドレイン側のみゲート酸化膜の一部を厚くしたものである（図６０参照）。

＜プロセス＞
前記実施の形態１の工程（９）（図１２参照）に続いて以下の工程が行われる。

（９−１）図５７に示すように、半導体基板１上に窒化シリコン膜２００を形成する。

（９−２）続いて、図５８に示すように、ドレイン側のゲート電極端部が露出するように、窒化シリコン膜２００を選択的に除去する。そして、窒化シリコン膜２００をマスクとして、熱酸化によりドレイン側のみにゲートバーズビークを形成する。

（９−３）続いて、図５９に示したように、ドレインオフセット領域形成のための不純物導入がシリコン酸化膜２１を通して行われる。すなわち、低濃度半導体領域（ドレインオフセット領域）８をＰ型ウエル領域５内にイオン打ち込み法によりゲート電極７に対して自己整合形成する。

続いて、前記実施の形態１の工程（１１）から工程（２０）までのプロセスが実行される。以上の方法により、図６０に示したパワーＭＯＳＦＥＴが完成する。

（実施の形態４）
本発明の実施の形態４を、図６１を参照し説明する。

本実施の形態４は、ドレインオフセット領域８がドレイン領域９側のみに形成されたＮゲートＭＯＳを提供するものである。

本実施の形態４によれば、図６１に示すように、ソース側（高不純物濃度を有するＮ型ソース領域１０）にはドレインオフセット領域８のような深いＮ型高抵抗領域は設けられていない。したがって、ソース側のゲート電極とＮ型領域（ソース領域１０）とのオーバーラップ量は、前記実施の形態１のようにソース側にドレインオフセット領域８が存在する場合に比べて小さく、短チャネル特性の改善のために効果がある。

本実施の形態４のプロセスは前記実施の形態１のプロセスに従い、前記工程（１０）の段階で、マスクを用いてドレイン側のみにドレインオフセット領域８を形成するためのイオン打ち込みが行われる。この場合、前記実施の形態１に比べてホトリゾ工程が１回増えることになる。

（実施の形態５）
本発明の実施の形態５を、図６２、図６３を参照し説明する。

図６２は、ドレインオフセット領域の表面付近の濃度を上げた場合の断面図である。この構造は、オフセット領域上の酸化膜に注入されたホットエレクトロンの影響によるオン抵抗の劣化率を低減するために有効である。図１示したオフセット領域８形成のためのイオン打ち込みを行った後に、Ａｓ（ヒ素）イオンを２０ＫｅＶ、３×１０^１３ａｔｏｍｓ／ｃｍ^２程度のイオン打ち込み条件で、そのオフセット領域８の表面に打ち込み、第２のオフセット領域８ａを形成する。この時、ゲート端の表面濃度が最も重要となる。すなわち、図６３にホットエレクトロンによるオン抵抗の劣化率とオフセット層のゲート端表面濃度の関係を示す。対策なしでは２５％程度の劣化を生じるが、本構造により表面濃度を１×１０^１８ａｔｏｍｓ／ｃｍ^３とすることで、劣化率を１０％以下に抑えることが可能となった。これは表面濃度を高めたことにより、酸化膜中に注入された電子の影響をＮ型のオフセット層が受け難くなったことによるものである。

本発明の実施の形態５の製造方法は、上述した実施の形態１における（１０）ドレインオフセット領域形成工程で、オフセット領域８形成のためのイオン打ち込みおよび第２のオフセット領域８ａ形成のためのイオン打ち込みが順次行われる。

（実施の形態６）
本発明の実施の形態６を、図６４を参照し説明する。図６４は、前記実施の形態１のパンチスルーストッパ５に加えてオフセット領域８よりも深い位置にエピタキシャル層２の不純物濃度よりも高い不純物濃度を有するＰ型ポケット層５ａを設けたものである。Ｎ型ドレイン領域９の下にはポケット層５ａと同時に形成されたＰ型層２０１を有する。このポケット層５ａとドレイン領域９下のＰ型層２０１は、例えばＮ型ソース・ドレイン領域形成時のホトレジストを用いてＢ（ボロン）イオンの斜め打ち込みにより形成する。ポケット層５ａはしきい値電圧のLoweringの抑制に有効である。また、ドレイン領域９下のＰ型層２０１はＭＯＳＦＥＴのブレークダウンポイントをチャネル部から離す効果がある。

従って、本実施の形態６により、短チャネル特性の改善と素子の破壊強度の向上が可能となった。

（実施の形態７）
本発明の実施の形態７を、図６５、図６６を参照し説明する。図６５、図６６はゲート電極と平行してゲート配線（第１層配線）が配置されているパワーＭＯＳＦＥＴの断面図とブロック平面図をそれぞれ示す。図６５は図６６に示したＥ−Ｅ’切断断面図である。先に述べた実施の形態１によれば、ゲート電極に接続された第１層配線１１（Ｍ１）は、ゲート電極に直交して単位ブロックの周辺部に延びて配置されている。本実施の形態７によれば、ゲート配線（第１層配線）がゲート電極と平行して配置され、そのゲート電極に裏打ちされている。

図６５において、３００はゲート配線抵抗低減のために設けられたゲートシャント用の第１層配線である。本実施の形態６の特徴は、ドレイン第１層配線とゲート配線とが互いに対向するため、ドレイン、ゲート間の寄生配線容量が大きくなるが、ゲート配線の本数がゲート電極本数と同数になり、実施態様１と比較してゲート配線の本数が多くなるため、ゲート配線抵抗の低減に効果がある。ドレイン、ゲート間容量よりもゲート抵抗が高周波特性に効く場合に適用される。

（実施の形態８）
本発明の実施の形態８を図６７を参照し説明する。

図６７に示した平面図（電極パターンレイアウト）は図２に示す実施の形態１の変形である。本実施の形態８によれば、ゲート用の第２層配線を単位ブロックの中央から１本で取っている。これにより、図２に示すように単位ブロックの周辺部両側にゲート用の第２層配線を配置した場合に比べ、ゲートパッドから各ＭＯＳＦＥＴセルへの距離が均等になる。したがって、各ＦＥＴセルの、ゲートの入力信号の位相ずれによる動作タイミングのずれが小さくなり、チップ全体での電力損失を少なくすることができる。

（実施の形態９）
図６８は、金属配線（第１層配線）によるゲートのシャントを行わず、短いゲート電極を並べたレイアウトである。この場合、ドレイン、ゲート間の寄生配線容量を低減できる。

（実施の形態１０）
本発明の実施の形態１０を図６９、図７０を参照し説明する。

図６９、図７０は、前記実施の形態７の変形例であり、ソースフィールドプレート４００を設けたパワーＭＯＳＦＥＴの断面図および平面図をそれぞれ示す。図７０は図６９に示したＦ−Ｆ’切断断面図である。

本実施の形態１０によれば、図６９に示すように、ソース用の第１層配線の一部がオフセット領域８上に延び、ソースフィールドプレート４００を構成している。すなわち、図７０に示すように、ゲート配線（第１層配線）は本実施の形態７と同様、ゲート電極と平行して配置され、そのゲート電極に裏打ちされている。そして、ソースフィールドプレート４００はソース用の第１層配線１１をゲート電極７に沿ってストライプ状に、ドレイン配線とゲートシャント配線間に挿入されている。このフィールドプレート４００は接地電位に固定されており、オフセット領域８の電界緩和によるドレイン耐圧向上の効果がある。

（実施の形態１１）
本発明の実施の形態１１を、図７１、図７２を参照し説明する。

図７１は本実施の形態１１であるゲート保護ダイオードの平面図である。そして、図７２は図７１におけるG-G'線の切断断面図である。

実施の形態１のゲート保護ダイオード（図４、５参照）は、第２層配線によりゲートパッドに接続されている。一方、本実施の形態１１では、図７２に示すように、第１層配線ですでにダイオードがゲートパッドとゲート電極とが接続されている。

これによって、第１層配線以降の工程でのチャージアップなどのプロセスダメージによるゲート酸化膜の破壊を防止することが可能となった。

（実施の形態１２）
本発明の実施の形態１２を図７３を参照し説明する。

図７３は、図４９に示した増幅回路の出力段に使用する本発明のＭＯＳＦＥＴの２素子を、１チップ内にレイアウトしたものである。両者のゲート、ドレイン間を、それぞれ１０Ω程度の抵抗Ｒで結んでいる。この抵抗は、例えばゲート電極材料を使用する。

本実施の形態１２により、２素子の性能ばらつきの低減と、モジュールにおけるチップ占有面積の削減が可能となった。

（実施の形態１３）
本発明の実施の形態１３を、図７４を参照し説明する。

図７４は、図４９に示した増幅回路の入力段、中段に使用するパワーＭＯＳＦＥＴを、１チップ内にレイアウトしたものである。ソース接地回路であるため、半導体基板1は共通であるが、両者のゲート、ドレインは電気的に絶縁されている。この際、シールド手段としては、例えば、両者の間にＰ型低抵抗（リーチスルー）層を設け、基板表面には配線層を設けた構造が採用される。このような構造は、シールド手段を形成するための特別なプロセスは必要とせず、実施の形態１のパワーＭＯＳＦＥＴを形成する過程で得られる。本実施の形態１３によっても、モジュールにおけるチップ占有面積の削減が可能となった。また、本実施の形態１３では、モジュールのレイアウトの面積効率を上げるために、２つのＭＯＳＦＥＴを上下反対の関係でレイアウトしている。

また、２つの異なる周波数を扱う増幅器、いわゆるデュアルバンド用増幅器においては、多段増幅回路２セット分を１つのモジュールに組み込む。このため、図７４に示すチップも２セット配置される。この場合、一方のチップの初段用ＦＥＴと、他方のチップの中段用ＦＥＴを使用して、それぞれの増幅回路を構成することにより、隣接するＦＥＴが同時に動作することはなくなるため、安定した動作が可能となる。

（実施の形態１４）
本発明の実施の形態１４を、図７５を参照し説明する。

図７５は、図７３に示す実施の形態１２のチップに、電流検出用のＭＯＳＦＥＴＭｓを加えたものである。ＭＯＳＦＥＴのセル構造は、出力段素子と同様であり、そのゲート幅は、出力段素子の１／１０００程度に設定されている。これにより、出力段素子に流れる電流をモニタし、制御回路にフィードバックさせる。また、電流検出用の他に、スイッチ素子としてＭＯＳＦＥＴを加えることもある。これは、デュアルバンドなどの応用で、完全に素子をオフ動作させたい場合などに使用される。このようなＭＯＳＦＥＴは、ゲート、ドレイン端子が露出した構造であるため、それぞれの端子に接続される保護素子を内蔵させている。Ｍｓはゲート幅が小さいため、ドレイン端子に時間的に正の高電圧が加わった場合、ブレークダウン電流でそのエネルギーを吸収できず、破壊に至る。また、負の電圧の場合も、ボデイダイオードがオンして、電流が流れるが電流容量が足りずに破壊する。この両方の対策として、ＦＥＴと同等の耐圧を持ち、充分なサイズのダイオードを保護素子として用いている。

（実施の形態１５）
本発明の実施の形態１５である半導体装置（Ｐゲート・Ｎチャネル型ＳｉパワーＭＯＳＦＥＴ：ＰゲートＭＯＳ）について、図７６から図７８および図８２を参照し説明する。本実施の形態１５は、オン抵抗低減のために、ゲート電極およびバルク構造に特徴が向けられたものである。

＜基本セルの断面構造＞
図７６は、本発明の実施の形態１５であるＰゲートＭＯＳで構成された基本セルの断面図である。

図７６に示したＰゲートＭＯＳは、Ｐ型シリコン半導体基板１と、基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するＰ型シリコン半導体（エピタキシャル）層２と、そのエピタキシャル層の主面内に互いに離間して設けられた、第１のＮ型領域（ソース領域）１０および第２のＮ型領域（ドレイン領域）９と、エピタキシャル層の主面内のソース領域１０およびドレイン領域９の間であって、ソース領域から離間し、そしてドレイン領域に接して位置された、そのドレイン領域９よりも低不純物濃度を有する第３のＮ型領域（オフセット領域）８と、ソース領域１０とオフセット領域８との間に位置し、チャネルが形成される領域の主面上であって、端部がソース領域１０およびオフセット領域８をそれぞれオーバラップし、かつソース領域１０およびオフセット領域８上にそれぞれ終端するように、ゲート絶縁膜を６介して設けられたＰ型のゲート電極７と、ソース領域１０およびドレイン領域９のそれぞれに電気的に接続された第１電極Ｓ（１）および第２電極Ｄと、そして半導体基板１の一方の主面とは反対の他方の主面に接続された第３電極Ｓ(２)とを有し、ソース領域１０とオフセット領域８との間に位置したチャネルが形成される領域（Ｐ型ウエル領域）５内の不純物濃度分布が、表面から半導体基板１に向かって減少するＮ型分布域５５を含んでいる。図８２に図７６に示したＰ型ウエル領域５（Ｇ−Ｇ’切断部分）の不純物分布を示す。

本実施の形態１５によれば、ゲート電極がＰ型半導体、すなわちＰゲートにしたことにより、Ｎゲート（ゲート電極がＮ型半導体）に比べて、仕事関数差の関係でしきい電圧Ｖｔｈが１Ｖ上がることになる。このため、Ｐ型半導体領域表面にＮ型層５５を設けたにも係わらずゲート電圧を与えない状態で、ノーマリオフ、つまりエンハンスメント状態を保てる。そして、このＮ型層５５の存在は、図７７に示すように、ドレイン接合（Ｊｄ）からの空乏層（Depletion layer)４００の延びを延ばす作用をもたらすことになり、特に、矢印Ａ部においては、Ｎ型層５５によりゲート酸化膜界面の影響を受けない。このため、ドレイン耐圧は向上する。そこで、ＮゲートＭＯＳと同じ目標値のドレイン耐圧を有するＰゲートＭＯＳを設計する場合には、ドレインオフセット領域の濃度を高くすることができる。つまり、ドレインオフセット領域側に空乏層を延ばす必要がなくなったからである。オフセット領域の濃度を高くできるということは、ＮゲートＭＯＳに比べ、ドレインオフセット領域の低抵抗化が図れる。このため、オン抵抗低減に寄与することになる。

＜単位ブロックのレイアウト＞
本実施の形態１５の単位ブロックのレイアウトは、本実施の形態１と同様に図２に示すとおりである。したがって、その説明は省略する。

＜チップレイアウト＞
本実施の形態１５のチップレイアウトは、本実施の形態１と同様に図３に示すとおりである。したがって、その説明は省略する。

＜ゲート保護ダイオード＞
本実施の形態１５のゲート保護ダイオードは、本実施の形態１と同様に図４および図５に示すとおりである。したがって、その説明もまた省略する。

＜プロセス＞
本実施の形態１５であるＰゲートＭＯＳの製造方法について、図７８(ａ)(ｂ)を参照し、以下に説明する。

実施の形態１の工程（３）に続いて、図７８(ａ)(ｂ)に示すように、マスクＰＲ２を用いて、リン（Ｐ）に比べて拡散速度の遅いヒ素（Ａｓ）を、イオン打ち込み法によりエピタキシャル層２内に選択的に導入する。イオン打ち込み条件は、加速エネルギー８０ＫｅＶ、ドーズ量４.５×１０^１１／ｃｍ^２である。続いて、アニール処理（９５０℃、６０秒）を行い、表面に不純物濃度をピーク値（約６×１０^１６／ｃｍ^３）を持つＮ型領域（図７６に示したＮ型領域５５）を形成する。上述のようにＮ型領域５５を形成する不純物としてヒ素（Ａｓ）を用いたことにより、その不純物はエピタキシャル層内部に拡散しにくく、Ｎ型領域５５表面を高濃度に維持できる。

続いて、実施の形態１の工程（６）のゲート酸化膜を形成した後、工程（７）のゲート電極用導体層を形成する（図１０参照）。まず、イントリンシック（intrinsic）な多結晶シリコン層７aをＣＶＤ法により被覆する。そして、多結晶シリコン層７aにボロン不純物をイオン打ち込み法により導入し、Ｐゲート電極を形成する。イオン打ち込みによるＰゲート電極形成は、ボロンによるゲート酸化膜へのダメージを低減するために、そのゲート酸化膜近傍のボロン濃度を抑制する目的で採用される。

この後、実施の形態１の工程（８）から工程（２０）までの工程が実行される。

（実施の形態１６）
本実施の形態１６は、浅いオフセット領域８をドレイン領域９側のみに形成したＰゲートＭＯＳを提供するものであり、図７９から図８１を参照し、以下に説明する。

本実施の形態１６は、前記実施の形態１５のプロセスをベースとしており、ドレインオフセット領域形成工程（実施の形態１のプロセス、工程（１０）参照）時に、マスクＰＲ１０を用いて、Ｐ型ウエル領域５およびＰ型ソース打ち抜き領域３表面にリンが導入されないようにし、オフセット領域８をドレイン領域９側のみに形成する。

続いて、図８０に示すように、ソース・ドレイン領域（１０、９）を形成する。このソース・ドレイン領域（１０、９）の形成方法は、実施の形態１のプロセス、工程（１１）に従う。そしてこの後、実施の形態１のプロセス、工程（１２）へ進む。

以上により、図８１に示すようにＰゲートＭＯＳが完成する。

本実施の形態１６によれば、ＰＲ１０によりＰ型ソース打ち抜き領域３表面にリンが導入されない。このため、Ｐ型ソース打ち抜き領域３表面へのＰ型コンタクト領域形成のための不純物導入は、高濃度イオン打ち込みを行う必要がない。すなわち、高濃度イオン打ち込みによるイオンダメージを回避し、Ｐ型コンタクト領域の表面濃度を高めることができる。したがって、低抵抗コンタクトが実現でき、オン抵抗低減に寄与する。

なお、本実施の形態１６は実施の形態１のようなＮゲートＭＯＳにも適用可能である。

（実施の形態１７）
本実施の形態１７は前記実施の形態１４の変形例であり、図７６において、Ｎ型層５５の不純物分布のピーク位置をエピタキシャル層表面より深い位置に設定した、埋め込みＮ型層を有する。この埋め込みＮ型層のピーク位置の深さはその表面からおよそ０．０５μｍであり、そのピーク濃度はおよそ２×１０^１７／ｃｍ^３である。

本実施の形態１７の製造方法は、前記実施の形態１５に基いて行われる。すなわち、埋め込みＮ型層は、前記実施の形態１５のＮ型層５５形成工程で上記不純物分布をなすようなイオン打ち込み条件の設定により形成される。

本実施の形態１７のような埋め込みＮ型層を有するＰゲートＭＯＳにおいては、Ｎ型層が埋め込まれているため、でこぼこしたゲート酸化膜の界面により電子の表面散乱を回避できる。すなわち、本実施の形態１６は、バルクの散乱だけを考慮するだけでよい。したがって、キャリアの移動度が向上する。言い換えると、オン抵抗低減が図れる。本実施の形態１７もまた実施の形態１のようなＮゲートＭＯＳにも適用可能である。

以上、本発明者によってなされた発明を上記実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

上記の実施の形態に基き、本発明の特徴をまとめると以下のとおりである。

（１）本発明に係わる半導体装置は、第１導電型の半導体基板と、上記半導体基板の上面に形成された第１導電型の半導体層と、上記半導体層の主面一部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第１導電型とは反対の第２導電型の第１、第２領域と、上記第２領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記半導体層の主面他部に第１領域および上記半導体基板に接するように形成された第１導電型のリーチスルー層と、上記ゲート電極、上記第１領域、上記第２領域および上記リーチスルー層上を覆う第１絶縁膜と、上記第１絶縁膜内に設けられた開口を介して上記第１領域、上記第２領域の高濃度領域および上記リーチスルー層にそれぞれ接続された、第１導体プラグ、第２導体プラグおよび第３導体プラグと、上記第１導体プラグと第３プラグとに接続された第１導体層、および上記第２導体プラグに接続された第２導体層と、そして、上記半導体基板の下面に接続された第３導体層とから成る。

（２）上記（１）において、上記第１導体層および上記第２導体層上に第２絶縁膜が被覆され、上記第２絶縁膜に対し、上記第１導体プラグおよび上記第２導体プラグ上に位置し、上記第２絶縁膜に対してそれぞれ第１開口および第２開口が設けられ、上記第１開口を通して第１配線層が上記第１導体層に接続され、上記第２開口を通して第２配線層が上記第２導体層に接続されている。

（３）上記（１）において、第３導体プラグが上記第１絶縁膜内に設けられた開口を介して上記ゲート電極に接続され、上記第３プラグに第４導体層が接続されている。

（４）上記（１）において、上記第１、第２導体プラグはタングステンより成り、上記第１、第２導体層はアルミニュウム合金より成る。

（５）上記（４）において、上記第１、第２導体層はＡｌＣｕ合金より成る。

（６）上記（３）において、上記第３導体プラグはタングステンより成り、上記第４導体層はアルミニュウム合金より成る。

（７）上記（６）において、上記第１、第２導体層はＡｌＣｕ合金より成る。

（８）上記（２）において、上記第１、第２配線層はアルミニュウム合金より成る。

（９）上記（１）において、上記第１、第２導体プラグはＷより成り、上記第１、第２導体層はＡｌＣｕ合金より成り、上記第３導体層は、上記半導体基板の下面に接してＮｉ,ＴｉおよびＡｕを含む電極構造である。

（１０）上記（３）において、上記第３導体プラグはＷより成り、上記ゲート電極は多結晶Ｓｉ上に金属シリサイドが積層された電極構造であり、上記第４導体層はＡｌＣｕ合金より成る。

（１１）本発明に係わる半導体装置は、第１導電型の半導体基板と上記半導体基板の上面に形成された第１導電型の半導体層とから成る半導体本体に、絶縁ゲート電界効果トランジスタと、上記トランジスタを保護するためにゲートに接続された保護ダイオードとが構成され、上記絶縁ゲート電界効果トランジスタは、素子分離領域により区画された上記半導体層の第１主面部に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第１導電型とは反対の第２導電型の第１、第２領域と、上記第２領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記第１主面部の一部に第１領域および上記半導体基板に接するように形成された第１導電型の第１リーチスルー層と、上記ゲート電極、上記第１領域、上記第２領域および上記第１リーチスルー層上を覆う第１絶縁膜と、上記第１絶縁膜内に設けられた開口を介して上記第１領域、上記第２領域の高濃度領域および上記第１リーチスルー層にそれぞれ接続された、第１導体プラグ、第２導体プラグおよび第３導体プラグと、上記第１導体プラグと第３プラグとに接続された第１導体層、および上記第２導体プラグに接続された第２導体層と、そして上記半導体基板の下面に接続された第３導体層とから成り、上記保護ダイオードは、素子分離領域により区画された上記半導体層の第２主面部に形成された第２導電型の第３領域と、上記第３領域内に形成された第１導電型の第４領域および第５領域とから成り、上記第４領域、上記第３領域および上記第５領域とで構成されたバック・ツー・バック・ダイオードである。

（１２）上記（１１）において、上記第４領域は第４導体プラグを介して、上記半導体層主面上に設けられたゲート電極用パッドに電気的に接続されている。

（１３）上記（１２）において、上記第４プラグは複数のプラグから成る。

（１４）上記（１１）において、上記第２主面部は上記第１絶縁膜に覆われ、第４導体プラグおよび第５導体プラグがそれぞれ上記第１絶縁膜に設けられた開口を介して上記第４領域および上記第５領域に接続され、第６導体層および第７導体層が上記第４導体プラグおよび上記第５導体プラグに接続され、上記第２主面部に上記第５領域に接し、上記半導体基板に接する第２リーチスルー層が配置されている。

（１５）上記（１４）において、上記第６導体層が上記素子分離領域上に延在し、上記素子分離領域上においてゲート電極用パッドが上記第６導体層に接続されている。

（１６）上記（１４）において、上記第１、第２、第３、第４および第５導体プラグはタングステンより成り、上記第１、第２、第６および第７導体層はアルミニュウム合金より成る。

（１７）上記（１６）において、上記第１、第２、第６および第７導体層はＡｌＣｕ合金より成る。

（１８）本発明に係わるドレインオフセット領域を有する電力用絶縁ゲート電界効果型半導体装置は、Ｐ型シリコン半導体層に互いに離間してＮ型ソース領域およびオフセット領域を有するＮ型ドレイン領域が形成され、上記Ｎ型ソース領域と上記オフセット領域との間のチャネル領域となる上記Ｐ型シリコン半導体層表面にゲート絶縁膜を介してゲート電極が形成され、上記ゲート電極はＰ型不純物を含むシリコン半導体層より成る。

（１９）上記（１８）において、上記ゲート電極は、Ｐ型不純物を含む多結晶シリコン層と、該多結晶シリコン層上に形成された金属シリサイド層とから成る。

（２０）上記（１８）において、上記ゲート絶縁膜は、熱酸化によって形成した第１シリコン酸化膜と、上記シリコン酸化膜上に気相化学成長によって形成した第２シリコン酸化膜とから成る。

（２１）本発明に係わる半導体装置は、Ｐ型シリコン半導体基板と、上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するＰ型シリコン半導体層と、上記半導体層の主面内に互いに離間して設けられた、第１のＮ型領域および第２のＮ型領域と、上記半導体層の主面内の上記第１のＮ型領域および第２のＮ型領域の間であって、上記第１のＮ型領域から離間し、そして上記第２のＮ型領域に接して位置された、上記第２のＮ型領域よりも低不純物濃度を有する第３のＮ型領域と、上記第１のＮ型領域と上記第３のＮ型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第１領域および上記第３領域をそれぞれオーバラップし、かつ上記第１領域および上記第３領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、上記第１のＮ型領域と上記第３のＮ型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって減少するＮ型分布域を有する。

（２２）本発明に係わる半導体装置は、Ｐ型シリコン半導体基板と、上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するＰ型シリコン半導体層と、上記半導体層の主面内に互いに離間して設けられた、第１のＮ型領域および第２のＮ型領域と、上記半導体層の主面内の上記第１のＮ型領域および第２のＮ型領域の間であって、上記第１のＮ型領域から離間し、そして上記第２のＮ型領域に接して位置された、上記第２のＮ型領域よりも低不純物濃度を有する第３のＮ型領域と、上記第１のＮ型領域と上記第３のＮ型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第１領域および上記第３領域をそれぞれオーバラップし、かつ上記第１領域および上記第３領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、上記第１のＮ型領域と上記第３のＮ型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって増加するＰ型分布域と、上記Ｐ型分布域に重なり、上記半導体層の表面から離れた内部において不純物濃度のピークを有するＮ型分布域とを有する。

（２３）本発明に係わる半導体装置は、第１導電型の半導体基板と、上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第１導電型の半導体層と、上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、上記第１領域と上記第３領域との間に位置した上記半導体層の主面には、上記第３領域内に終端する第１導電型の第４領域が選択的に形成され、上記ゲート電極下に位置する上記第４領域内に、上記第３領域よりも深い位置に上記第４領域の表面不純物濃度よりも高い不純物濃度を有する第１導電型のポケット層を有する。

（２４）上記（２３）において、上記第１電極と上記第３電極は電気的に接続されている。

（２５）上記（２３）において、上記第１半導体層には上記第１領域および上記半導体基板に接する第１導電型の第５領域が設けられていることを特徴とする半導体装置。

（２６）上記（２３）において、上記第３電極は、第１基準電位に接続され、上記第２電極は、第２基準電位に接続される。

（２７）上記（２６）において、上記第３電極はソース電極であり、上記第２電極は、ドレイン電極である。

（２８）上記（２６）または（２７）において、上記第１基準電位は接地電位であり、上記第２基準電位は、電源電位である。

（２９）上記（２３）において、上記ポケット層は上記半導体層の主面に対して斜め方向のイオン打ち込み方法により形成されている。

（３０）本発明に係わる半導体装置は、第１導電型の半導体基板と、上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第１導電型の半導体層と、上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバーラップするように、ゲート絶縁膜を介して設けられたゲート電極と、上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、上記第３領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第１膜厚が上記第１領域と上記第３領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第２膜厚よりも大きい。

（３１）上記（３０）において、上記第１領域と上記第３領域との間に位置した上記半導体層の主面には、上記第３領域内に終端する第１導電型の第４領域が選択的に形成されている。

（３２）上記（３０）または（３１）において、上記第１電極と上記第３電極は電気的に接続されている。

（３３）上記（３０）において、上記第１半導体層には上記第１領域および上記半導体基板に接する第１導電型の第５領域が設けられている。

（３４）上記（３０）において、上記第３電極は、第１基準電位に接続され、上記第２電極は、第２基準電位に接続される。

（３５）上記（３４）において、上記第３電極はソース電極であり、上記第２電極は、ドレイン電極である。

（３６）上記（３４）または（３５）において、上記第１基準電位は接地電位であり、上記第２基準電位は、電源電位である。

（３７）上記（３０）において、上記第１膜厚のゲート絶縁膜は、上記第２膜厚のゲート絶縁膜よりテーパ形状を成すように厚く形成されている。

（３８）上記（３７）において、上記第１膜厚のゲート絶縁膜は、バーズビーク構造よりなる。

（３９）本発明に係わる半導体装置は、(a)第１導電型の半導体基体と、(b)上記半導体基体の一方の主面に位置された、上記半導体基体よりも低不純物濃度を有する第１導電型の半導体層と、(c)上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、(d)上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、(e)上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバーラップするように、ゲート絶縁膜を介して設けられたゲート電極と、(f)上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして(g)上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、上記第３領域とゲート電極とがオーバーラップしている間にバーズビークが存在し、上記第３領域表面の不純物濃度は、上記第２領域の不純物濃度にほぼ等しいか、もしくはそれ以上である。

（４０）上記（３９）において、上記第３領域表面の不純物濃度は、１Ｅ１８（１×１０^１８／ｃｍ^３）以上のピーク値を有する。

（４１）上記（３９）または（４０）において、上記第３領域表面の不純物濃度は表面からの深さが０．００５μｍ以内に分布している。

（４２）本発明に係わる半導体装置は、主面に低不純物濃度を有する第１導電型の半導体層が形成された基板と、上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、そして、上記ゲート絶縁膜下の上記半導体層内に形成された第１導電型のウエル領域とを有し、上記第３領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第１膜厚が、上記第１領域と上記第３領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第２膜厚よりも厚く形成され、上記第３領域は浅い高濃度領域と深い低濃度領域とから成る。

（４３）上記（４２）において、上記ウエル領域が上記第３領域に終端している。

（４４）上記（４２）において、上記ウエル領域が上記ゲート電極下に終端している。

（４５）上記（４２）において、上記ゲート電極は、Ｐ型不純物を含む多結晶シリコン層と上記多結晶シリコン上に積層された高融点シリサイド層とから成る。

（４６）本発明に係わる半導体装置は、半導体基板と、上記半導体基板の主面上に形成された第１導電型を持つ半導体層と、上記半導体層主面に互いに離間されて位置した、上記第１導電型とは反対の第２導電型を持つ第１および第２領域と、上記第１領域と第２領域との間に位置した上記半導体層主面内であって、上記第１領域から離間し、上記第２領域に接するように形成された第２導電型の第３領域と、上記第１領域と上記第３領域との間のチャネル領域となる上記半導体層の主面に設けられたゲート酸化膜と、上記ゲート酸化膜上に設けられたゲート導体層と、上記第１領域に接続された第１導体層と、上記第２領域に接続された第２導体層と、そして、上記半導体基板の裏面に接続された第３導体層とから成り、上記第１領域と上記ゲート絶縁膜との間に位置する第１ゲート酸化膜および上記第３領域と上記ゲート絶縁膜との間に位置する第２ゲート酸化膜のそれぞれの膜厚が上記チャネル領域となる半導体層の主面に設けられた第３ゲート酸化膜の膜厚よりも大きい。

（４７）上記（４６）において、上記第１領域と上記第３領域との間に位置した上記半導体層の主面には第１導電型の第４領域が、上記第３領域内で終端している。

（４８）上記（４６）または（４７）において、上記第１導体層と上記導体層は電気的に接続されている。

（４９）上記（４６）において、上記第１半導体層には上記第１領域および上記半導体基板に接する第１導電型の第５領域が設けられている。

（５０）上記（４６）において、上記第３導体層は、第１基準電位に接続され、上記第２導体層は、第２基準電位に接続される。

（５１）上記（５０）において、上記第３導体層はソース裏面電極であり、上記第２導体層は、ドレイン電極である。

（５２）上記（５０）または（５１）において、上記第１基準電位は接地電位であり、上記第２基準電位は、電源電位である。

（５３）上記（４６）において、上記第１および第２ゲート酸化膜は、バーズビーク構造よりなる。

（５４）半導体層の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置であって、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第１の金属導体層が接続され、上記第１の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有する。

（５５）上記（５４）において、上記半導体層は半導体基板の表面に形成され、上記半導体基板の裏面にソース電極が設けられている。

（５６）上記（５５）において、上記半導体層内に上記半導体基板に達する上記半導体層と同一導電型で、上記半導体層よりも高不純物濃度を有する貫通層が設けられ、上記貫通層の主面に上記ソース用の第１の金属導体層が金属プラグを介して接続されている。

（５７）上記（５６）において、上記金属プラグ上に位置した上記層間絶縁膜に設けられたソース接続用開口を通して、上記ソース用の第１の金属導体層に対し、上記ソース用の第２の金属導体層が接続されている。

（５８）上記（５６）において、上記ソース用の第２の金属導体層はプローブ用ソースパッド部を有する。

（５９）上記（５６）において、上記ドレインパッド部に近接して上記ソース用の第２の金属導体層のイクステンション部が配置され、上記イクステンション部の下に位置して、上記貫通層と同一の構成を有する他の貫通層が上記半導体層内に設けられ、上記イクステンション部が上記他の貫通層に電気的接続されている。

（６０）上記（５６）において、上記ゲートパッド部に近接して上記ソース用の第２の金属導体層とは異なるソース用の第２の金属導体層が配置され、上記異なるソース用の第２の金属導体層の下に位置して、上記貫通層と同一の構成を有する他の貫通層が上記半導体層内に設けられ、上記異なるソース用の第２の金属導体層が上記他の貫通層に電気的接続されている。

（６１）上記（５９）において、上記ゲート用の第１の金属導体層は上記ゲート電極用導体層に沿って配置され、上記ドレイン用の第１の金属導体層および上記ソース用の第１の金属導体層は上記ゲート用の第１の金属導体層に沿ってそれぞれ配置され、上記ドレイン用の第２の金属導体層は上記ドレイン用の第１の金属導体層上に位置して上記ドレイン用の第１の金属導体層に沿って配置され、上記ソース用の第２の金属導体層は上記ソース用の第１の金属導体層上に位置して上記ソース用の第１の金属導体層に沿って配置されている。

（６２）半導体層を有する半導体チップの主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置であって、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第１の金属導体層が接続され、上記第１の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体チップの主面に複数配置されている。

（６３）上記（６２）において、上記半導体チップは互いに対向する第１の辺、第２の辺を有し、上記単位ブロックの絶縁ゲート型電界効果トランジスタの複数が上記第１、第２の辺に沿って並列配置され、上記ドレイン用のボンデイングパッド部が上記第１の辺に沿って配置され、上記ゲート用のボンデイングパッド部が上記第２の辺に沿って配置されている。

（６４）上記（６３）において、上記ソース用の第２の金属導体層はプローブ用ソースパッドを有し、上記単位ブロック内のプローブ用ソースパッド部が上記第２の辺に沿って配置されている。

（６５）上記（６３）において、最も外側に配置されたゲート用のボンデイングパッド部にそれぞれゲート保護素子が電気的接続されている。

（６６）上記（６５）において、上記半導体チップ主面に上記第１の金属導体層と同層の金属接続層が形成され、上記金属接続層により上記ゲート保護素子と上記ボンデイングパッド部とが接続されている。

（６７）半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置おいて、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第１の金属導体層が接続され、上記第１の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体基板の主面に複数配置され、上記単位ブロック間において、上記ゲート用の第１の金属導体層と上記ゲート用の第２の金属導体層とが接続されている。

（６８）半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する絶縁ゲート型半導体装置において、上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第１の金属導体層が接続され、上記第１の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有し、上記ドレイン領域は上記チャネル領域間に挟まれた共通ドレイン領域であり、上記ゲート電極用導体層はそれぞれ独立して設けられている。

（６９）本発明に係わる絶縁ゲート型半導体装置は、半導体層を有する半導体基板の主面に、それぞれ複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する第１および第２絶縁ゲート型電界効果トランジスタが配置され、第１、第２絶縁ゲート型電界効果トランジスタのそれぞれのドレイン領域にインピーダンス整合用の第１抵抗体が電気的接続され、第１、第２絶縁ゲート電界効果トランジスタのそれぞれのゲート電極用導体層にインピーダンス整合用の第２抵抗体が電気的接続されて成る。

（７０）上記（６９）において、上記第１、第２抵抗体は上記ゲート電極用導体層と同一の材料から成る。

（７１）上記（６９）において、第１、第２絶縁ゲート型電界効果トランジスタと同様に構成された電流検出用素子が上記半導体基板の主面に配置され、上記第１または第２絶縁ゲート型電界効果トランジスタと上記電流検出用素子との間にシールド層が配置されて成る。

（７２）上記（７１）において、上記シールド層は、上記主面から上記半導体基板に達する半導体領域と、上記半導体領域に接続された金属プラグと、上記金属プラグに接続された第１の金属導体層と、上記第１の金属導体層に接続された第２の金属導体層とから成る。

（７３）本発明に係わる絶縁ゲート型半導体装置は、半導体層を有する半導体基板の主面に、それぞれ複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有する第１および第２絶縁ゲート型電界効果トランジスタが配置され、上記主面に上記第１および第２絶縁ゲート型電界効果トランジスタに対するドレイン用ボンデイングパッドおよびゲート用ボンデイングパッドがそれぞれ配置され、上記半導体基板の裏面にソース電極が配置され、上記第１および第２絶縁ゲート型電界効果トランジスタ間にシールド層が配置されて成る。

（７４）上記（７３）において、上記シールド層は、上記主面から上記半導体基板に達する半導体領域と、上記半導体領域に接続された金属プラグと、上記金属プラグに接続された第１の金属導体層と、上記第１の金属導体層に接続された第２の金属導体層とから成る。

（７５）第１導電型の半導体基板と、上記半導体基板の上面に形成された第１導電型の半導体層と、上記半導体層主面に素子形成領域を区画するために形成されたフィールド絶縁膜と、上記素子形成領域内に、チャネルが形成される領域を挟んで互いに離間して位置した、上記第１導電型とは反対の第２導電型の第１、第２領域と、上記第２領域はチャネルが形成される領域に接する低濃度領域と上記低濃度領域に接する高濃度領域とから成り、上記チャネル領域上部にゲート絶縁膜を介して形成されたゲート電極と、上記素子形成領域内に第１領域および上記半導体基板に接するように形成された第１導電型のリーチスルー層とを有する半導体装置の製造方法において上記半導体層主面に選択的に上記リーチスルー層を形成するための不純物を導入する工程と、熱酸化により上記半導体層主面に上記フィールド絶縁膜を選択的に形成するとともに、上記不純物を引き伸ばし、上記半導体基板に接する上記リーチスルー層を形成する工程と、上記フィールド絶縁膜によって区画された素子形成領域に表面に上記ゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上に上記ゲート電極を形成する工程と、しかる後、上記素子形成領域内に上記第１、第２領域に形成する工程とから成る。

（７６）上記（７５）において、上記半導体層の厚さは２．５μｍ以上、３．５μｍ以下に形成されている。

（７７）上記（７５）において、上記フィールド絶縁膜形成工程の後、上記素子形成領域内に、第１導電型の不純物を導入して、上記チャネルが形成される領域としてのウエル領域を形成する。

（７８）上記（７７）において、上記第１導電型の不純物導入は２段階のイオン打ち込みにより行われる。

（７９）上記（７５）において、上記フィールド絶縁膜形成工程の後であって、上記ウエル形成に先立ってアニール処理を行う。

（８０）上記（７５）において、上記低濃度領域は上記ゲート電極に自己整合形成される。

（８１）上記（８０）において、上記低濃度領域は、上記素子形成領域内に第２導電型の不純物を導入する第１のイオン打ち込み工程と、上記第１のイオン打ち込みよりも高濃度の第２導電型の不純物を導入する第２のイオン打ち込み工程とから成る。

（８２）上記（７９）において、上記ゲート電極を形成工程の後であって、上記ゲート電極端部下に位置し、上記低濃度領域が形成される素子形成領域表面に熱酸化によりバーズビーク酸化膜を形成する工程を有する。

（８３）上記（８２）において、上記ゲート電極は上記ゲート絶縁膜に接する多結晶シリコン層より成り、上記多結晶シリコン層の端部を熱酸化することにより上記バーズビーク酸化膜を形成する。

（８４）上記（７５）において、上記ゲート電極を形成工程の後であって、上記ゲート電極両端部下に位置した上記素子形成領域表面に熱酸化によりバーズビーク酸化膜を形成する工程を有する。

（８５）上記（８４）において、上記ゲート電極は上記ゲート絶縁膜に接する多結晶シリコン層より成り、上記多結晶シリコン層の端部を熱酸化することにより上記バーズビーク酸化膜を形成する。

（８６）上記（７５）において、上記ゲート絶縁膜の形成工程は、窒素を含む酸素雰囲気中での熱処理により酸窒化膜を形成する。

（８７）上記（８２）または（８４）のいずれかにおいて、上記バーズビーク酸化膜は窒素を含む熱酸化により形成する。

（８８）上記（８２）または（８４）のいずれかにおいて、上記バーズビーク酸化膜を形成した後、上記バーズビーク酸化膜内に窒素イオンをイオン打ち込み方法により導入する。

（８９）本発明に係わる半導体装置の製造方法は以下の工程より成る。

(ａ)主面に第１導電型の半導体層を有する半導体基板を準備する工程と、(ｂ)上記半導体層主面に上記半導体基板に到達するリーチスルー層を形成するための第１導電型の不純物を選択的に不純物を導入する工程と、(ｃ)熱酸化により上記半導体層主面に素子形成領域を区画するためのフィールド絶縁膜を選択的に形成する工程と、(ｄ)上記フィールド絶縁膜によって区画された素子形成領域に表面にゲート絶縁膜を形成する工程と、(ｅ)上記ゲート絶縁膜上にゲート電極を形成する工程と、(ｆ)上記素子形成領域内に第１導電型のオフセット領域を上記ゲート電極に対し自己整合形成する工程と、(ｇ)上記素子形成領域内に、上記ゲート電極に対し自己整合された第１導電型の第１領域を、上記ゲート電極端から離間して上記オフセット領域に接し、そして上記オフセット領域よりも高不純物濃度を有する第１導電型の第２領域をそれぞれ形成する工程と、続いて(ｈ)上記素子形成領域を覆うように第１の絶縁膜を形成する工程と、(ｉ)上記第１の絶縁膜に、上記第１、第２領域主面および上記リーチスルー層主面を露出するための開口をそれぞれ形成する工程と、(ｊ)上記開口内に、上記第１、第２領域主面および上記リーチスルー層に接続する第１、第２、第３金属プラグをそれぞれ形成する工程と、(ｋ)上記第１、第３金属プラグを互いに接続する第１導体層を、上記第２金属プラグに接続する第２導体層をそれぞれパターン形成する工程と、(ｌ)上記半導体基板の裏面に第３導体層を形成する工程。

（９０）上記（８９）において、上記(ｌ)工程に先立って上記半導体基板の裏面を研削する。

（９１）上記（８９）において、上記(l)工程に続いて、(ｍ)上記第１導体層および上記第２導体層上に第２絶縁膜を被覆する工程と、(ｎ)上記第２絶縁膜に対し、上記第１導体プラグおよび上記第２導体プラグ上に位置し、上記第２絶縁膜に対してそれぞれ第１開口および第２開口を設ける工程と、(ｏ)上記第１開口を通して上記第１導体層に接続する第１配線層を、上記第２開口を通して上記第２導体層に接続する第２配線層をそれぞれパターン形成する工程とを含む。

（９２）上記（８９）において、上記(ｅ)工程に先立って、第１導電型の不純物を導入し、ウエル領域を形成する工程を含む。

（９３）上記（９２）において、上記ウエル形成工程は上記(ｄ)工程に続いて行われる。

（９４）上記（９２）または（９３）いずれかにおいて、上記ウエル形成工程は二段階のイオン打ち込み方法により行われる。

（９５）上記（８９）において、上記(ｈ)工程の第１の絶縁膜は窒化シリコン膜である。

（９６）上記（９２）において、上記(ｅ)工程の後に、上記ウエル領域内に上記素子形成領域主面に対して斜め方向より第１導電型の不純物をイオン打ち込みすることにより上記ゲート電極下に位置した埋め込み領域を形成する工程を含む。

（９７）上記（９６）において、上記埋め込み領域形成工程は、上記(ｇ)工程で上記第１および第２領域形成のために用いられたマスクを使用する。

（９８）本発明に係わる絶縁ゲート型半導体装置は、第１導電型の低抵抗半導体基板上に形成された上記第１導電型と同一導電型の高抵抗層表面に絶縁ゲート型電界効果トランジスタが形成されている絶縁ゲート型半導体装置であって、上記第１導電型とは反対の導電型の第２導電型の低抵抗ソース領域が該高抵抗層内に形成された第１導電型の低抵抗層を介して上記低抵抗基板に接続され、上記半導体装置の第２導電型の低抵抗ドレイン領域が第２導電型の高抵抗層を介してゲート電極端から離れたオフセット構造を構成し、ゲート電極のチャネル方向長さが０．３５μｍ以下、ゲート酸化膜厚さが１０ｎｍ以上１２ｎｍ以下、ドレイン領域のゲート電極端からのオフセット長さが０．４μｍ以上０．８μｍ以下、半導体基板上の高抵抗層の厚さが２．５μｍ以上、３．５μｍ以下である。

（９９）絶縁ゲート型電界効果トランジスタを構成する複数の半導体チップにより増幅回路を構成する高周波モジュールにおいて、上記それぞれの半導体チップは、半導体層を有する半導体基板の主面に複数のチャネル領域と、それぞれの上記チャネル領域を挟んで設けられたドレイン領域およびソース領域と、上記それぞれのチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極用導体層とを有し、 上記それぞれのドレイン領域および上記それぞれのソース領域の主面に金属プラグが接続され、上記それぞれの金属プラグに第１の金属導体層が接続され、上記第１の金属導体層上に層間絶縁膜が被覆され、上記ドレイン領域に接続された金属プラグ上に位置して上記層間絶縁膜に設けられたドレイン接続用開口を通して、上記第１の金属導体層のうちドレイン用のそれぞれの第１の金属導体層に対し、ドレイン用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたソース接続用開口を通して、上記第１の金属導体層のうちソース用のそれぞれの第１の金属導体層に対し、ソース用の第２の金属導体層が共通接続され、上記層間絶縁膜に設けられたゲート接続用開口を通して、上記第１の金属導体層のうちゲート用のそれぞれの第１の金属導体層に対し、ゲート用の第２の金属導体層が共通接続され、上記ドレイン用の第２の金属導体層はドレイン用のボンデイングパッド部を有し、上記ゲート用の第２の金属導体層はゲート用のボンデイングパッド部を有する絶縁ゲート型電界効果トランジスタを単位ブロックとし、上記単位ブロックの絶縁ゲート型電界効果トランジスタが上記半導体層主面に複数配置されている。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

本発明の実施の形態１である半導体装置（Ｎゲート・Ｎチャネル型ＳｉパワーＭＯＳＦＥＴ）の断面図である。 本発明の実施の形態１である半導体装置の平面図である。 本発明の実施の形態１である半導体装置（半導体チップ）のレイアウトを示す平面図である。 図３に示した半導体装置（半導体チップ）内の保護素子１９を拡大した部分的な平面図である。 図４に示した保護素子のＤ-Ｄ'切断部分の断面図である。 本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 図１３に続く半導体装置の製造工程中における要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 図１８に続く半導体装置の製造工程中における要部断面図である。 図１９に続く半導体装置の製造工程中における要部断面図である。 図２０に続く半導体装置の製造工程中における要部断面図である。 図２１に続く半導体装置の製造工程中における要部断面図である。 図２２に続く半導体装置の製造工程中における要部断面図である。 図２３に続く半導体装置の製造工程中における要部断面図である。 図２４に続く半導体装置の製造工程中における要部断面図である。 図２５に続く半導体装置の製造工程中における要部断面図である。 図２６に続く半導体装置の製造工程中における要部断面図である。 図２７に続く半導体装置の製造工程中における要部断面図である。 図２８に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態１である半導体装置の等価回路図である。 本発明の実施の形態１である半導体装置におけるゲート酸化膜厚さとオン抵抗およびゲート耐圧との関係を示す特性図である。 本発明の実施の形態１である半導体装置におけるゲート長とオン抵抗との関係を示す特性図である。 本発明の実施の形態１である半導体装置におけるゲート長と相互コンダクタンスとの関係を示す特性図である。 本発明の実施の形態１である半導体装置におけるゲート長としきい値電圧との関係を示す特性図である。 本発明の実施の形態１である半導体装置におけるオフセット層深さとオン抵抗との関係を示す特性図である。 本発明の実施の形態１である半導体装置におけるオフセット長とオン抵抗との関係を示す特性図である。 本発明の実施の形態１である半導体装置におけるオフセット長とドレイン耐圧との関係を示す特性図である。 本発明の実施の形態１である半導体装置におけるパンチスルーストッパ層位置とオン抵抗との関係を示す特性図である。 本発明の実施の形態１である半導体装置におけるパンチスルーストッパ層位置とドレイン耐圧との関係を示す特性図である。 図１に示した半導体装置におけるＢ−Ｂ’切断部分の不純物濃度分布図である。 本発明の実施の形態１である半導体装置のエピタキシャル層厚における基板打ち抜き層の抵抗率依存性を示す特性図である。 図１に示した半導体装置におけるＣ−Ｃ’切断部分の不純物濃度分布図である。 本発明の実施の形態１である半導体装置におけるエピタキシャル層厚とブレークダウン電圧との関係を示す特性図である。 本発明の実施の形態１である半導体装置における電流-電圧特性図である。 従来技術のドレイン配線のコンタクト部を示す平面図である。 本発明の実施の形態１である半導体装置のドレイン配線のコンタクト部を示す平面図である。 本発明の実施の形態１である半導体装置のＲＦ特性図である。 本発明の実施の形態１である半導体装置のＲＦ特性図（ゲート幅Ｗｇ依存）である。 本発明の実施の形態１である半導体装置を用いたＲＦパワーモジュールの等価回路である。 本発明の実施の形態１である半導体装置を用いたＲＦパワーモジュールのレイアウトを示す平面図である。 本発明の実施の形態２である半導体装置の断面図である。 本発明の実施の形態２である半導体装置のドレイン・ゲート間容量の電圧依存性を示す特性図である。 本発明の実施の形態２である半導体装置の信号利得と周波数の関係を示す特性図である。 本発明の実施の形態２である半導体装置の製造工程中における要部断面図である。 図５４に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態２である完成された半導体装置の要部断面図である。 本発明の実施の形態３である半導体装置の製造工程中における要部断面図である。 図５７に続く半導体装置の製造工程中における要部断面図である。 図５８に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態３である完成された半導体装置の要部断面図である。 本発明の実施の形態４である半導体装置の要部断面図である。 本発明の実施の形態５である半導体装置の要部断面図である。 本発明の実施の形態５である半導体装置のオフセット層表面濃度とオン抵抗劣化率との関係を示す図である。 本発明の実施の形態６である半導体装置の要部断面図である。 本発明の実施の形態７である半導体装置の要部断面図である。 本発明の実施の形態７である半導体装置の平面図である。 本発明の実施の形態８である半導体装置の平面図である。 本発明の実施の形態９である半導体装置の平面図である。 本発明の実施の形態１０である半導体装置の要部断面図である。 本発明の実施の形態１０である半導体装置の平面図である。 本発明の実施の形態１１である半導体装置（半導体チップ）内の保護素子の平面図である。 図７１に示した保護素子のＤ-Ｄ'切断部分の断面図である。 本発明の実施の形態１２である半導体装置（半導体チップ）のレイアウトを示す平面図である。 本発明の実施の形態１３である半導体装置（半導体チップ）のレイアウトを示す平面図である。 本発明の実施の形態１４である半導体装置（半導体チップ）のレイアウトを示す平面図である。 本発明の実施の形態１５である半導体装置（Ｐゲート・Ｎチャネル型ＳｉパワーＭＯＳＦＥＴ）の要部断面図である。 本発明の実施の形態１５である半導体装置（Ｐゲート・Ｎチャネル型パワーＭＯＳＦＥＴ）における空乏層の延びを示す要部断面図である。 本発明の実施の形態１５である半導体装置の製造工程中における要部断面図である。 本発明の実施の形態１６である半導体装置の製造工程中における要部断面図である。 図７９に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態１６である完成された半導体装置の要部断面図である。 図７６のＧ−Ｇ’切断部分の不純物分布図である。 本発明の実施の形態１のゲート本数を増やした半導体装置の平面図である。

符号の説明

１…Ｐ型低抵抗Ｓｉ基板（半導体基板）、２…Ｐ型高抵抗Ｓｉエピタキシャル層（半導体層）、３…Ｐ型ソース打抜き領域（リーチスルー層）、４…Ｐ型コンタク領域、５…Ｐ型ウエル領域（パンチスルーストッパ層ＰＷ）、６…ゲート絶縁膜、７…ゲート電極、８…低不純物濃度を有するＮ型ドレインオフセット領域（ＮＭ）、９…高不純物濃度を有するＮ型ドレイン領域、１０…高不純物濃度を有するＮ型ソース領域、Ｐ１…導体プラグ、２０…第１絶縁膜（層間絶縁膜）、Ｍ１…導体層（第１層配線）、３０…第２絶縁膜（層間絶縁膜）、Ｍ２…配線層（第２層配線）、４０…表面保護膜、Ｓ１…ソース電極（配線）、Ｓ２…裏面ソース電極。

Claims (3)

1. パワーＭＩＳＦＥＴを含む半導体装置であって、
   前記パワーＭＩＳＦＥＴは、
   半導体基板と、
   前記半導体基板上に形成されたＰ型半導体層と、
   前記Ｐ型半導体層の主面の一部に選択的に形成されたＰ型ウェル領域と、
   前記Ｐ型ウェル領域の表面に形成された前記パワーＭＩＳＦＥＴのゲート絶縁膜と、
   前記ゲート絶縁膜上に形成された前記パワーＭＩＳＦＥＴのゲート電極と、
   前記Ｐ型半導体層内の前記Ｐ型ウエル領域の表面付近に形成された、前記パワーＭＩＳＦＥＴのＮ型ソース領域と、
   前記Ｐ型半導体層の表面付近に、前記Ｎ型ソース領域と離間して形成された、パワーＭＩＳＦＥＴのＮ型ドレイン領域と、
   前記Ｐ型半導体層の表面付近に、前記Ｎ型ドレイン領域と接して形成された、前記Ｎ型ドレイン領域よりも低不純物濃度のＮ型ドレインオフセット領域と、
   前記Ｐ型半導体層の表面付近に、前記Ｎ型ソース領域と接して形成された、コンタクト用Ｐ型領域と、
   前記Ｐ型半導体層の表面上および前記ゲート電極上に形成された層間絶縁膜と、
   前記層間絶縁膜内に形成され、前記Ｎ型ソース領域と電気的に接続される第１の金属プラグと、
   前記層間絶縁膜内に形成され、前記Ｎ型ドレイン領域と電気的に接続される第２の金属プラグと、
   前記層間絶縁膜内に形成され、前記コンタクト用Ｐ型領域と電気的に接続される第３の金属プラグと、
   前記第１の金属プラグと接続される第1の配線層と、
   前記第１および第２の金属プラグと接続される第２の配線層
   を含むことを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記Ｐ型半導体層はエピタキシャル層であることを特徴とする半導体装置。
3. 請求項１記載の半導体装置であって、
   前記半導体基板はＰ型を有し、
   前記Ｐ型半導体層内には前記コンタクト用Ｐ型領域と前記半導体基板を接続するＰ型ソース打ち抜き層が形成されていることを特徴とする半導体装置。

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