JPH079980B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH079980B2 JPH079980B2 JP60109384A JP10938485A JPH079980B2 JP H079980 B2 JPH079980 B2 JP H079980B2 JP 60109384 A JP60109384 A JP 60109384A JP 10938485 A JP10938485 A JP 10938485A JP H079980 B2 JPH079980 B2 JP H079980B2
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体装置の製造方法に関し、特に、トラン
ジスタ，ダイオード，抵抗，キャパシタ，インダクタ，
線路およびこれらを構成要素とするマイクロ波モノリシ
ック集積回路装置（Microwave Monolithic Integrated
CircuitsでMMICと略称する）などにおいて、貫通孔（バ
イアホール）を用いて接地を施す半導体装置に用いられ
る。
ジスタ，ダイオード，抵抗，キャパシタ，インダクタ，
線路およびこれらを構成要素とするマイクロ波モノリシ
ック集積回路装置（Microwave Monolithic Integrated
CircuitsでMMICと略称する）などにおいて、貫通孔（バ
イアホール）を用いて接地を施す半導体装置に用いられ
る。
MMICは従来のマイクロ波集積回路装置（MICと略称す
る）と比べ、トランジスタ，ダイオード，抵抗，キャパ
シタ，インダクタ，伝送線路などの構成部品をモノリシ
ックに集積化できるため小形化，軽量化に適するととも
に、量産性，信頼性に優れるなどの長所があるので、鋭
意開発が進められている。特に半絶縁性砒化ガリウム
（S.I.−GaAs）を用いるGaAs MMICは、ショットキ障壁
電界効果トランジスタ（MESFET），ショットキダイオー
ドあるいは抵抗などの動作層，オーム性接触用高電子濃
度領域の形成に、面内均一性ならびに再現性，量産性に
優れたイオン注入法を利用できるため、すでにマイクロ
波帯低雑音増幅器，電力増幅器などにおいて良好な性能
が得られている。さらに、高周波化，広帯域化を図るに
はMESFETの高性能化のみならず、接地インダクタンスの
低減が鍵と考えられ、これには基本に貫通孔（バイアホ
ール）を設け接地する手段が最も有効である。
る）と比べ、トランジスタ，ダイオード，抵抗，キャパ
シタ，インダクタ，伝送線路などの構成部品をモノリシ
ックに集積化できるため小形化，軽量化に適するととも
に、量産性，信頼性に優れるなどの長所があるので、鋭
意開発が進められている。特に半絶縁性砒化ガリウム
（S.I.−GaAs）を用いるGaAs MMICは、ショットキ障壁
電界効果トランジスタ（MESFET），ショットキダイオー
ドあるいは抵抗などの動作層，オーム性接触用高電子濃
度領域の形成に、面内均一性ならびに再現性，量産性に
優れたイオン注入法を利用できるため、すでにマイクロ
波帯低雑音増幅器，電力増幅器などにおいて良好な性能
が得られている。さらに、高周波化，広帯域化を図るに
はMESFETの高性能化のみならず、接地インダクタンスの
低減が鍵と考えられ、これには基本に貫通孔（バイアホ
ール）を設け接地する手段が最も有効である。
以上、MMICの優秀性とバイアホールの必要性、有効性に
つき述べたが、個別素子、例えば高周波電力トランジス
タ等においても、バイアホールが必要かつ有効であるこ
とはいうまでもない。
つき述べたが、個別素子、例えば高周波電力トランジス
タ等においても、バイアホールが必要かつ有効であるこ
とはいうまでもない。
次に、GaAs MMICにおけるMESFETを例にとり、MESFETの
ソースの接地にバイアホールを利用した場合における構
造を第３図により、また、その製造方法を第４図ａ〜ｄ
によって説明する。
ソースの接地にバイアホールを利用した場合における構
造を第３図により、また、その製造方法を第４図ａ〜ｄ
によって説明する。
第３図に断面図によって示されるMESFET100において、1
01はS.I.−GaAs基体、102は前記基体の一方の主面側に
形成されチャンネル領域となるｎ形領域、103sはソース
領域（高電子濃度ｎ形領域，n+領域）、103dはドレイン
領域（n+領域）、104s,104dは夫々前記ソース領域103s,
ドレイン領域103dに設けられたソース電極，ドレイン電
極、104gは前記ｎ形領域102にショットキ接触するゲー
ト電極、105は配線電極でソース電極104s,ドレイン電極
104dに接続しかつ、基体101の前記一方の主面に延在
し、この基体に形成されたバイアホール106によって他
方の主面（裏面）に設けられた裏面配線電極107に接続
させ接地する。
01はS.I.−GaAs基体、102は前記基体の一方の主面側に
形成されチャンネル領域となるｎ形領域、103sはソース
領域（高電子濃度ｎ形領域，n+領域）、103dはドレイン
領域（n+領域）、104s,104dは夫々前記ソース領域103s,
ドレイン領域103dに設けられたソース電極，ドレイン電
極、104gは前記ｎ形領域102にショットキ接触するゲー
ト電極、105は配線電極でソース電極104s,ドレイン電極
104dに接続しかつ、基体101の前記一方の主面に延在
し、この基体に形成されたバイアホール106によって他
方の主面（裏面）に設けられた裏面配線電極107に接続
させ接地する。
次にこのMESFETを製造方法について第４図ａ〜ｄを参照
し工程順に説明する。
し工程順に説明する。
まず、S.I.−GaAs基体101にチャンネル領域となるｎ形
領域102、高電子濃度ｎ形領域（n+領域）のソース領域1
03sとドレイン領域103dを形成する。前記ｎ形領域には
これとオーム性接触するゲート電極104gを例えばアルミ
ニウムで形成し、ソース領域にはソース電極104sを、ま
た、ドレイン領域にはドレイン電極104dを夫々白金／金
ゲルマニウム合金で設け、MESFET100を形成する（図
ａ）。
領域102、高電子濃度ｎ形領域（n+領域）のソース領域1
03sとドレイン領域103dを形成する。前記ｎ形領域には
これとオーム性接触するゲート電極104gを例えばアルミ
ニウムで形成し、ソース領域にはソース電極104sを、ま
た、ドレイン領域にはドレイン電極104dを夫々白金／金
ゲルマニウム合金で設け、MESFET100を形成する（図
ａ）。
次に、ソース電極104s,ドレイン電極104dに接続する配
線電極105を金／白金／チタニウムで構成し、さらにS.
I.−GaAs基体100を所定の厚さに調整する（図ｂ）。
線電極105を金／白金／チタニウムで構成し、さらにS.
I.−GaAs基体100を所定の厚さに調整する（図ｂ）。
次に、配線電極105のバイアホール接続予定域105aに対
応する領域以外のGaAs基体裏面（前記各領域，電極等が
設けられた側の主面の反対側主面）を、例えばアルミニ
ウムのマスク層108で被覆したのち、前記配線電極105の
バイアホール接続予定域105aに対応する部分に開孔108a
を設ける（図ｃ）。
応する領域以外のGaAs基体裏面（前記各領域，電極等が
設けられた側の主面の反対側主面）を、例えばアルミニ
ウムのマスク層108で被覆したのち、前記配線電極105の
バイアホール接続予定域105aに対応する部分に開孔108a
を設ける（図ｃ）。
次に、S.I.−GaAs基体101に対してハロゲン化炭素、例
えば四塩化炭素（CCl4），フロン12（CCl2F2）などを用
いるリアクティブイオンエッチング（R.I.E）等の異方
性エッチングにより開孔108aから配線電極のバイアホー
ル接続予定域105aに達するバイアホール106を設ける
（図ｄ）。
えば四塩化炭素（CCl4），フロン12（CCl2F2）などを用
いるリアクティブイオンエッチング（R.I.E）等の異方
性エッチングにより開孔108aから配線電極のバイアホー
ル接続予定域105aに達するバイアホール106を設ける
（図ｄ）。
次に、前記マスク層108を除去したのち、ソース電極104
sと接続する裏面電極107をバイアホール106の側面を含
めて例えば金で形成し、このバイアホール106を介して
ソース接地されたMESFET100を得る（第３図）。
sと接続する裏面電極107をバイアホール106の側面を含
めて例えば金で形成し、このバイアホール106を介して
ソース接地されたMESFET100を得る（第３図）。
叙上のMESFETはその製造方法からも明らかなように、Ga
As基体に複数のバイアホールを設けるとき、この基体に
対するR.I.Eによるエッチング速度のばらつき、また
は、GaAs基体の厚さが一つの面内または異なる基体間に
存在するばらつきに対してすべてのバイアホールを貫通
させるために充分なエッチング（オーバーエッチング）
を施す必要から先に貫通したバイアホールでは配線電極
がエツチングされるという半導体装置に対する重大が問
題がある。
As基体に複数のバイアホールを設けるとき、この基体に
対するR.I.Eによるエッチング速度のばらつき、また
は、GaAs基体の厚さが一つの面内または異なる基体間に
存在するばらつきに対してすべてのバイアホールを貫通
させるために充分なエッチング（オーバーエッチング）
を施す必要から先に貫通したバイアホールでは配線電極
がエツチングされるという半導体装置に対する重大が問
題がある。
この発明は上記従来の半導体装置の製造方法の問題点に
鑑み、バイアホールで接続する配線電極が不所望にエツ
チングされない改良構造の半導体装置の製造方法を提供
する。
鑑み、バイアホールで接続する配線電極が不所望にエツ
チングされない改良構造の半導体装置の製造方法を提供
する。
本発明にかかる半導体装置の製造方法は、半導体素子が
形成された半導体基体の上面にバイアホール開孔部を含
み異方性エッチングに対し著しくエッチング速度の遅い
金属でなる第１の電極を形成する工程と、前記第１の電
極に一部積層して配線用の第２の電極を形成する工程
と、前記半導体基体の裏面にバイアホール開孔予定部に
開孔を有するマスクを設ける工程と、前記マスクによっ
て前記半導体基体に異方性エッチングを施し開孔底に前
記第１の電極を露出させる工程と、前記マスクを除去す
る工程と、前記半導体基体の裏面に前記開孔の側壁を介
して前記第１の電極に接続する第３の電極を形成する工
程を含む。
形成された半導体基体の上面にバイアホール開孔部を含
み異方性エッチングに対し著しくエッチング速度の遅い
金属でなる第１の電極を形成する工程と、前記第１の電
極に一部積層して配線用の第２の電極を形成する工程
と、前記半導体基体の裏面にバイアホール開孔予定部に
開孔を有するマスクを設ける工程と、前記マスクによっ
て前記半導体基体に異方性エッチングを施し開孔底に前
記第１の電極を露出させる工程と、前記マスクを除去す
る工程と、前記半導体基体の裏面に前記開孔の側壁を介
して前記第１の電極に接続する第３の電極を形成する工
程を含む。
以下、この発明の一実施例につき第１図ないし第２図を
参照して詳細に説明する。なお、説明において従来と変
わらない部分には図中に従来と同じ符号を付けて示し、
説明を省略する。
参照して詳細に説明する。なお、説明において従来と変
わらない部分には図中に従来と同じ符号を付けて示し、
説明を省略する。
第１図に断面図によって示されるMESFET10において、11
は第１の電極で、このMESFETのｎ形領域102,n+形領域10
3s,103dが形成されている側の主面上に、バイアホール1
06のこの主面への開孔を覆って設けられている。この第
１の電極11は基体101の異方性エッチング、例えばリア
クティブイオンエッチング（R.I.E）に対して著るしく
エッチング速度の遅い金属の一例のアルミニウムで形成
されている。また、この第１の電極11に接続させるた
め、例えば積層させて形成された第２の電極12（配線電
極）は延在された一部でソース電極104s,ドレイン電極1
04dに積層接続し形成されている。また、この第２の電
極は従来の配線電極105と同じ材質の金／白金／チタニ
ウムでなる。さらに、前記第1,第２の各電極11,12が設
けられている側の主面と反対側の主面（裏面）に設けら
れるとともに、バイアホール106の側面に被着し第１の
電極11に接続し接地する第３の電極13が例えば金で形成
されている。
は第１の電極で、このMESFETのｎ形領域102,n+形領域10
3s,103dが形成されている側の主面上に、バイアホール1
06のこの主面への開孔を覆って設けられている。この第
１の電極11は基体101の異方性エッチング、例えばリア
クティブイオンエッチング（R.I.E）に対して著るしく
エッチング速度の遅い金属の一例のアルミニウムで形成
されている。また、この第１の電極11に接続させるた
め、例えば積層させて形成された第２の電極12（配線電
極）は延在された一部でソース電極104s,ドレイン電極1
04dに積層接続し形成されている。また、この第２の電
極は従来の配線電極105と同じ材質の金／白金／チタニ
ウムでなる。さらに、前記第1,第２の各電極11,12が設
けられている側の主面と反対側の主面（裏面）に設けら
れるとともに、バイアホール106の側面に被着し第１の
電極11に接続し接地する第３の電極13が例えば金で形成
されている。
次にこのMESFETを製造方法につき第２図ａ〜ｆを参照し
て工程順に説明する。
て工程順に説明する。
まず、S.I.−GaAs基体101にチャンネル領域となるｎ形
領域102、高電子濃度ｎ形領域（n+領域）のソース領域1
03sとドレイン領域103dを形成する。前記ｎ形領域には
これとオーム性接触するゲート電極104gを例えばアルミ
ニウムで形成し、ソース領域にはソース電極104sを、ま
た、ドレイン領域にはドレイン電極104dを夫々白金／金
ゲルマニウム合金で設け、MESFET10を形成する（図
ａ）。
領域102、高電子濃度ｎ形領域（n+領域）のソース領域1
03sとドレイン領域103dを形成する。前記ｎ形領域には
これとオーム性接触するゲート電極104gを例えばアルミ
ニウムで形成し、ソース領域にはソース電極104sを、ま
た、ドレイン領域にはドレイン電極104dを夫々白金／金
ゲルマニウム合金で設け、MESFET10を形成する（図
ａ）。
次に、少なくともバイアホール形成予定域を含むGaAs基
体100上にこの基体に比べて異方性エッチング、例えば
リアクティブイオンエッチングR.I.E.に対し著るしくエ
ッチング速度の遅い第１の電極11を例えばアルミニウム
で形成する（図ｂ）。
体100上にこの基体に比べて異方性エッチング、例えば
リアクティブイオンエッチングR.I.E.に対し著るしくエ
ッチング速度の遅い第１の電極11を例えばアルミニウム
で形成する（図ｂ）。
次に、少なくともソース電極と接続する第２の電極12
（配線電極）を第１の電極11の上に一部積層接続させて
形成する（図ｃ）。
（配線電極）を第１の電極11の上に一部積層接続させて
形成する（図ｃ）。
ついで、GaAs基体100を所定の厚さ、例えば50〜200μｍ
に調整したのち、この基体の裏面のバイアホール形成予
定域に開孔108aを有し、かつ裏面を被覆するマスク層10
8を形成する。このマスク層は例えば厚さ0.5〜５μｍの
アルミニウム層でよい（図ｄ）。
に調整したのち、この基体の裏面のバイアホール形成予
定域に開孔108aを有し、かつ裏面を被覆するマスク層10
8を形成する。このマスク層は例えば厚さ0.5〜５μｍの
アルミニウム層でよい（図ｄ）。
次のバイアホールのエッチング形成手段は従来の技術に
ついて第４図ｄによって説明したところと変わらない
が、バイアホール106の底面が第１の電極11のアルミニ
ウムであるため、かかる基板に対する異方性エッチング
に対してはエッチング速度が異常に遅いのでオーバーエ
ッチングにならず、従って、配線電極である第２の電極
12はエッチングされることはない（図ｅ）。
ついて第４図ｄによって説明したところと変わらない
が、バイアホール106の底面が第１の電極11のアルミニ
ウムであるため、かかる基板に対する異方性エッチング
に対してはエッチング速度が異常に遅いのでオーバーエ
ッチングにならず、従って、配線電極である第２の電極
12はエッチングされることはない（図ｅ）。
次に、マスク層108を除去した（図ｆ）のち、この裏面
側に金の蒸着を施して第３の電極13を形成する。この電
極はバイアホール106の側面を経てバイアホール底の第
１の電極11を介して第２の電極12に電気的に接続し接地
が達成される（第１図）。
側に金の蒸着を施して第３の電極13を形成する。この電
極はバイアホール106の側面を経てバイアホール底の第
１の電極11を介して第２の電極12に電気的に接続し接地
が達成される（第１図）。
上に述べたように、第１の電極を備えることによって第
２の電極（配線電極）が不所望にエッチングされないの
で、MESFETの電気的特性が損ぜられることがなく、良好
な品質が維持できる利点がある。また、製造にあたっ
て、GaAs基体のエッチング速度およびGaAs基体の厚さの
いずれも非常に精密に制御する必要がない。
２の電極（配線電極）が不所望にエッチングされないの
で、MESFETの電気的特性が損ぜられることがなく、良好
な品質が維持できる利点がある。また、製造にあたっ
て、GaAs基体のエッチング速度およびGaAs基体の厚さの
いずれも非常に精密に制御する必要がない。
また、上記実施例においてはGaAs MMICを例示して説明
したが、これに限られるものでなく、例えばトランジス
タ，ダイオード，抵抗，キャパシタ，インダクタ，伝送
線路などに適用してもよく、半導体材料もGaAsに限られ
ず、例えばインジウムリン（InP），ガリウムアルミニ
ウム砒素（GaAlAs），インジウムガリウム砒素（InGaA
s）等にも適用できる。
したが、これに限られるものでなく、例えばトランジス
タ，ダイオード，抵抗，キャパシタ，インダクタ，伝送
線路などに適用してもよく、半導体材料もGaAsに限られ
ず、例えばインジウムリン（InP），ガリウムアルミニ
ウム砒素（GaAlAs），インジウムガリウム砒素（InGaA
s）等にも適用できる。
さらに、異方性エッチングとしてR.I.Eを例示したが、
イオンミリング，増速イオンエッチング等によってもよ
い。
イオンミリング，増速イオンエッチング等によってもよ
い。
また、異方性エッチングに対し著しくエッチング速度の
遅い第１の金属としてアルミニウムを例示したが、他の
金属、例えばニッケル等を用いてもよい。
遅い第１の金属としてアルミニウムを例示したが、他の
金属、例えばニッケル等を用いてもよい。
以上述べたようにこの発明によれば、バイアホールを接
地に用いる半導体装置において、バイアホールに接続す
る配線電極が不所望にエッチングされることなく形成で
きるので、電気的接続が損なわれず製造が容易でかつ品
質の良好な半導体装置を製造することができる顕著な利
点がある。また、製造に際し基板のエッチング速度、厚
さを非常に精密に制御する必要がなく、歩留りが安定す
るなどの顕著な利点がある。
地に用いる半導体装置において、バイアホールに接続す
る配線電極が不所望にエッチングされることなく形成で
きるので、電気的接続が損なわれず製造が容易でかつ品
質の良好な半導体装置を製造することができる顕著な利
点がある。また、製造に際し基板のエッチング速度、厚
さを非常に精密に制御する必要がなく、歩留りが安定す
るなどの顕著な利点がある。
第１図はこの発明にかかる一実施例の半導体装置の断面
図、第２図ａ〜ｆは第１図の半導体装置の製造方法を工
程順に示すいずれも断面図、第３図は従来例の半導体装
置の断面図、第４図ａ〜ｄは第３図の半導体装置の製造
方法を工程順に示すいずれも断面図である。 10……MESFET 11……第１の電極 12……第２の電極（配線電極） 13……第３の電極 101……S.I.−GaAs 102……ｎ形領域（チャンネル領域） 103s……ソース領域（高電子濃度n+形領域） 103d……ドレイン領域（高電子濃度n+形領域） 104s……ソース電極 104d……ドレイン電極 104g……ゲート電極 106……バイアホール（基板の貫通孔）
図、第２図ａ〜ｆは第１図の半導体装置の製造方法を工
程順に示すいずれも断面図、第３図は従来例の半導体装
置の断面図、第４図ａ〜ｄは第３図の半導体装置の製造
方法を工程順に示すいずれも断面図である。 10……MESFET 11……第１の電極 12……第２の電極（配線電極） 13……第３の電極 101……S.I.−GaAs 102……ｎ形領域（チャンネル領域） 103s……ソース領域（高電子濃度n+形領域） 103d……ドレイン領域（高電子濃度n+形領域） 104s……ソース電極 104d……ドレイン電極 104g……ゲート電極 106……バイアホール（基板の貫通孔）
Claims (1)
- 【請求項１】半導体素子が形成された半導体基体の上面
にバイアホール開孔部を含み異方性エッチングに対し著
しくエッチング速度の遅い金属でなる第１の電極を形成
する工程と、前記第１の電極に一部積層して配線用の第
２の電極を形成する工程と、前記半導体基体の裏面にバ
イアホール開孔予定部に開孔を有するマスクを設ける工
程と、前記マスクによって前記半導体基体に異方性エッ
チングを施し開孔底に前記第１の電極を露出させる工程
と、前記マスクを除去する工程と、前記半導体基体の裏
面に前記開孔の側壁を介して前記第１の電極に接続する
第３の電極を形成する工程を含む半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109384A JPH079980B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109384A JPH079980B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61268060A JPS61268060A (ja) | 1986-11-27 |
| JPH079980B2 true JPH079980B2 (ja) | 1995-02-01 |
Family
ID=14508870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60109384A Expired - Lifetime JPH079980B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079980B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123418A (ja) * | 1987-11-09 | 1989-05-16 | Nec Corp | 半導体装置の製造方法 |
| US5206059A (en) * | 1988-09-20 | 1993-04-27 | Plasma-Technik Ag | Method of forming metal-matrix composites and composite materials |
| JP4957369B2 (ja) * | 2007-05-11 | 2012-06-20 | 大日本印刷株式会社 | サスペンション用基板およびその製造方法 |
| US8304916B1 (en) * | 2011-07-06 | 2012-11-06 | Northrop Grumman Systems Corporation | Half-through vias for suppression of substrate modes |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3986196A (en) * | 1975-06-30 | 1976-10-12 | Varian Associates | Through-substrate source contact for microwave FET |
| JPS5671938A (en) * | 1979-11-19 | 1981-06-15 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS594174A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5961073A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-05-23 JP JP60109384A patent/JPH079980B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61268060A (ja) | 1986-11-27 |
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